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Dokumentenidentifikation DE3218856C2 23.02.1989
Titel Schaltungsanordnung zum schnellen Datenaustausch zwischen einem zentralen Rechner und einer Vielzahl peripherer Einrichtungen in Fernmeldevermittlungsanlagen
Anmelder Deutsche Telephonwerke und Kabelindustrie AG, 1000 Berlin, DE
Erfinder Ziemann, Frank, Ing.(grad.), 1000 Berlin, DE
DE-Anmeldedatum 14.05.1982
DE-Aktenzeichen 3218856
Offenlegungstag 17.11.1983
Veröffentlichungstag der Patenterteilung 23.02.1989
Veröffentlichungstag im Patentblatt 23.02.1989
IPC-Hauptklasse G06F 13/28
Zusammenfassung Zum schnellen Datenaustausch zwischen einem zentralen Rechner und einer Vielzahl peripherer Einrichtungen in Fernmeldevermittlungsanlagen wird ein Baustein für den direkten Zugriff zum Speicher des Rechners eingesetzt, dessen Steuerung so ausgelegt ist, daß bei Verwendung peripherer Einrichtungen ohne eigene Anforderungssignale der Lauf des Rechners nicht unterbrochen wird, wenn in getrennten Listen seines Speichers Daten fortlaufend abgelegt oder aus ihnen entnommen werden, wobei ein regelmäßiger Wechsel zwischen verschiedener Datentypen stattfindet und eine etwaige Programmierung durch den Vorrechner des Bausteins für den direkten Speicherzugriff vorgenommen wird.

Beschreibung[de]

Die Erfindung bezieht sich auf eine Schaltungsanordnung zum schnellen Datenaustausch zwischen einem zentralen Rechner und einer Vielzahl peripherer Einrichtungen in Fernmeldevermittlungsanlagen unter Verwendung eines Bausteins für den direkten Speicherzugriff, wobei die peripheren Einrichtungen keine direkten Anforderungssignale an diesen Bausteinen geben jedoch mit Daten, die im Speicher der zentralen Steuereinheit in verschiedenen Listen abgelegt sind, versorgt werden, ohne eine jeweilige Neuprogrammierung des Bausteines für den direkten Speicherzugriff durch die zentrale Steuereinheit.

Für den Datenaustausch zwischen zentralen Rechnern und peripheren Einrichtungen ist bekannt, Bausteine für den direkten Speicherzugriff der Zentraleinheit und deren Speicher zuzuordnen (Zeitschriften: Computer Design, 1/1978, S. 117 . . . 124; Microextra, 3/82, S. 6 . . . 13).

Geben die peripheren Einrichtungen von sich aus Anforderungssignale an den Baustein für den direkten Speicherzugriff ab, so ist das Abarbeiten verschiedener Datenlisten mit Unterbrechungen, Listenwechsel, Fortfahren an der Stelle, an der unterbrochen wurde usw. ohne Neuprogrammieren des Bausteines möglich. Sind indessen periphere Einrichtungen vorgesehen, die keine Anforderungssignale abgeben, ist eine Neuprogrammierung des Bausteines für den direkten Speicherzugriff erforderlich. Diese Neuprogrammierung bedingt einen zusätzlichen Zeitaufwand beim Datenaustausch.

Der Erfindung lag die Aufgabe zugrunde, eine Schaltungsanordnung zu schaffen, die für periphere Einrichtungen, die keine Anforderungssignale an den Bausteinen für den direkten Speicherzugriff geben, den Zeitaufwand für deren Neuprogrammierung vermeidet.

Diese Aufgabe wird durch die Schaltungsanordnung gemäß dem Kennzeichnungsteil des ersten Patentanspruchs gelöst. Anhand eines Blockschaltbildes, das den Auszug einer Schaltungsanordnung einer digitalen Fernsprechvermittlungsanlage darstellt, wird die Erfindung nachfolgend näher erläutert.

Da die Laufzeiten der Daten in verwendeten Zählern, Decodern und logischen Verknüpfungen im Verhältnis klein sind, gegenüber dem Takt eines Bausteines für den direkten Speicherzugriff und/oder der Zugriffszeit zum Speicher des Rechners, ist durch die Schaltungsanordnung der Erfindung kein zusätzlicher Zeitaufwand für den Datenaustausch erforderlich, da eine Neuprogrammierung des Bausteines für den direkten Speicherzugriff bei der Eingabe und Abfrage unterschiedlicher Datentypen entfällt.

Der schnelle Datenaustausch zwischen einem zentralen Rechner, z. B. einem Mikrocomputer und einer Vielzahl von peripheren Einrichtungen, z. B. Datenquellen oder Datensenken, wird über einen Baustein für den direkten Speicherzugriff DMA mittels einer Steuerung derart vorgenommen, daß die verschiedenen Typen von Daten in getrennten Listen der Speichers RAM des Mikrocomputers fortlaufend abgelegt werden, obwohl ein mehrfacher regelmäßiger Wechsel bei der Datenübertragung zwischen den verschiedenen Typen von Daten stattfindet. Dabei wird die Zuordnung der einzelnen Datentypen zu den entsprechenden Listen des Speichers RAM durch die Zählung der übertragenen Datenworte oder Bytes und der daraus abgeleiteten zwangsweisen Umschaltung zwischen den einzelnen Kanälen des Bausteins DMA beim Wechsel von einer Datentype zur anderen vorgenommen. Die Aneinanderreihung gleicher Datentypen in einer Liste bei mehrfachem Wechsel der Datentypen und deren Ablage in anderen Listen wird durch das Betreiben des Bausteines für den direkten Speicherzugriff DMA in einer parametrischen Betriebsart bewerkstelligt.

Der Speicher RAM und die Zentraleinheit CPU sind Bestandteil eines Mikrocomputers, der zum Datenaustausch in beiden Richtungen mit peripheren Einrichtungen JO1 . . . JOn in Verbindung steht. Ist z. B. seitens der Zentraleinheit CPU eine komplette Datenliste zu Ausgabe an die peripheren Einrichtungen JO . . . im Speicher RAM bereitgestellt, so wird dieser Zustand über den Interrupteingang INT dem Vorrechner VR durch den Mikrocomputer mitgeteilt. Ohne eine Unterbrechung der Rechenvorgänge in der Zentraleinheit CPU wird daraufhin durch den Vorrechner VR über eine separate Datenleitung DB der Baustein für den direkten Speicherzugriff DMA programmiert. Damit kann der Datentransport, im Beispiel vom Speicher RAM zu den peripheren Einrichtungen JO . . ., beginnen. Die Freigabe des Datentransportes wird durch den Vorrechner VR über eine Steuerleitung zu einem zweiten Logikbaustein L2 eingeleitet. Der zweite Logikbaustein setzt einen Befehl zur Anforderung an den Baustein DMA über den Anforderungseingang DRE ab. Daraufhin wird durch den Baustein DMA die Zentraleinheit CPU angehalten und in bekannter Weise die im Speicher RAM abgelegte Datenliste Φ ausgegeben.

Um die Registeradressierung und die Selektierung der peripheren Einrichtungen JO . . . sowie den Kanalwechsel und damit den Wechsel der im Speicher RAM abgelegten Listen und schnell und ohne Unterbrechung des Laufes oder Neuprogrammieren des Bausteines für den direkten Speicherzugriff DMA zu steuern, ist der Baustein DMA mit einer entsprechenden externen Logik beschaltet. Diese Logik wird durch zwei Zähler Z1, Z2, zwei Decoder D1, D2 und zwei Logikbausteinen L1, L2 gebildet. Gesteuert wird die externe Logik durch Ausgangssignale des Bausteines DMA, indem dessen Speichersignale für das Lesen und das Schreiben oder aus diesen Speichersignalen abgeleitete Signale gezählt werden sowie durch die Rückmeldungssignale des Bausteins DMA.

Die Speicherzugriffs-Signalausgänge, R, W des Bausteines DMA werden über ein ODER-Glied auf dem Takteingang des ersten Zählers Z1 geführt, der in Verbindung mit dem ersten Decoder D1 die Selektierung der peripheren Einrichtungen JO . . . steuert. Die Adressierung der Register der peripheren Einrichtungen JO . . . wird dabei parallel durch die Signale an den Rückmeldeausgängen DACΦ . . . 3 des Bausteines für den direkten Speicherzugriff DMA über den ersten Logikbaustein L1 gesteuert. Nachdem jeweils eine Byte oder ein Wort gleichen Datentyps aus der Datenliste Φ des Speichers RAM zu je einer peripheren Einrichtung JO . . . übertragen worden ist, wird zwangsläufig über den zweiten Zähler Z2, den zweiten Decoder D2 und den zweiten Logikbaustein L2 der nächste Anforderungseingang DRE1 des Bausteines für den direkten Speicherzugriff DMA angesteuert. Dieser schaltet auf den Kanal 1 um und überträgt Daten eines anderen Typs aus der Datenliste 1 des Speichers RAM bis jede periphere Einrichtung JO . . . einmal versorgt ist.

In gleicher Weise wie zuvor beschrieben, wird danach der Kanal 2 des Bausteines DMA aktiviert und es werden beispielsweise Daten von den peripheren Einrichtungen JO . . . zur Datenliste 2 des Speichers RAM transportiert, bis jede der peripheren Einrichtungen JO . . . je ein Byte oder ein Wort gleichen Typs entsprechend der Registeradressierung abgesetzt hat. Anschließend wird auf den Kanal 3 umgeschaltet, der die Datenliste 3 des Speichers RAM mit z. B. Daten anderen Typs der peripheren Einrichtungen JO . . . versorgt.

Durch entsprechende Verknüpfung des zweiten Zählers Z2 mit dem zweiten Decoder D2 ist eine unmittelbare Wiederholung des Ablaufes, im aufgezeigten Beispiel mit dem Kanal Φ des Bausteines DMA beginnend und dem Kanal 3 endend, auch in mehrfacher Folge möglich. Ist dabei der Baustein für den direkten Speicherzugriff DMA auf einen Anforderungsbetrieb (demand-transfermode) eingestellt, so wird in den einzelnen Datenlisten Φ . . . 3 des Speichers RAM an der Stelle mit der Datenübertragung fortgefahren, an der beim vorangegangenen Zyklus angehalten wurde. Somit lassen sich verschiedene Arten von Daten-Bytes sortieren und fortlaufend zuordnen, auch wenn abwechselnd nur Teilmengen der Daten-Bytes zur Verfügung stehen.

Der für den Betrieb des Bausteines für den direkten Speicherzugriff DMA vorhandene Vorrechner VR ist außerdem zur Steuerung in gewissen Umfang mitbenutzbar, so daß weitere Logikbausteine entfallen können. Ferner ist der Vorrechner VR für weitere Schaltaufgaben einsetzbar, beispielsweise zur Adressierung der Datenquellen oder Datensenken DQS mittels Steuersignale nicht dargestellter Adressierbauelemente.


Anspruch[de]
  1. 1. Schaltungsanordnung zum schnellen Datenaustausch zwischen einem zentralen Rechner und einer Vielzahl peripherer Einrichtungen in Fernmeldevermittlungsanlagen unter Verwendung eines Bausteins für den direkten Speicherzugriff, wobei die peripheren Einrichtungen keine direkten Anforderungssignale an diesen Baustein geben, jedoch mit Daten, die im Speicher der zentralen Steuereinheit in verschiedenen Listen abgelegt sind, versorgt werden, ohne eine jeweilige Neuprogrammierung des Bausteins für den direkten Speicherzugriff durch die zentrale Steuereinheit, dadurch gekennzeichnet,
    1. - daß ein Vorrechner (VR) über eine separate Datenleitung (DB) den Baustein für den direkten Speicherzugriff (DMA) programmiert,
    2. - daß dieser Vorrechner (VR) mit Zählern (Z1, Z2) verbunden ist, denen die Speicherzugriffssignale (R, W) des Bausteines für den direkten Speicherzugriff (DMA) zugeführt werden, so daß diese in Verbindung mit Dekodern (D1, D2) die Selektierung der peripheren Einrichtungen (JO1 . . . JOn) und die Auswahl eines Kanals (DRE . . . 3) des Bausteines für den direkten Speicherzugriff (DMA) erfolgt, und
    3. - daß der Baustein für den direkten Speicherzugriff (DMA) die zentrale Steuereinheit (CPU) in bekannter Weise anhält und die im Speicher (RAM) abgelegten verschiedenen Listen von Daten entsprechend der Kanäle (DRE0 . . . 3) den peripheren Einrichtungen (JO1 . . . JOn) nacheinander ausgibt.
  2. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Vorrechner (VR) über eine Steuerleitung mit dem zweiten Logikbaustein (L2) verbunden ist, der die Adressierung der Register der peripheren Einrichtungen (JO1 . . . JOn) über die Anforderungseingänge (DRE) des Bausteines für den direkten Speicherzugriff (DMA) und die Rückmeldungsausgänge (DAC) bewirkt.
  3. 3. Schaltungsanordnung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die Speicherzugriffs-Signalausgänge des Bausteines für den direkten Speicherzugriff (DMA) über eine ODER- Verknüpfung mit dem ersten Zähler (Z1) verbunden sind, der über den ersten Dekoder (D1) die Selektierung der Register der peripheren Einrichtungen (JO1 . . .JOn) bewirkt.
  4. 4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die dem Vorrechner (VR) zugeordneten Zähler (Z1, Z2) über den Takteingang (CL) des zweiten Zählers (Z2) miteinander verbunden sind und der zweite Zähler (Z2) nach der Selektierung aller angeschlossenen peripheren Einheiten (JO1 . . . JOn) über den zweiten Logikbaustein (L2) den in der Reihenfolge nächsten Anforderungseingang (DRE) des Bausteines für den direkten Speicherzugriff (DMA) aktiviert.
  5. 5. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß eine separate Datenleitung (DB) zwischen Vorrechner (VR) und Baustein für den direkten Speicherzugriff (DMA) geschaltet ist.
  6. 6. Schaltungsanordnung nach Anspruch 1 und 4, dadurch gekennzeichnet, daß durch Verknüpfung des zweiten Zählers (Z2) mit dem zweiten Dekoder (D2) eine mehrfache Ablauffolge der Datenübertragung vom Speicher (RAM) der zentralen Steuereinheit (CPU) zu den Registern der peripheren Einrichtungen (JO1 . . . JOn) vorgesehen ist.
  7. 7. Schaltungsanordnung nach Anspruch 1 und 6, dadurch gekennzeichnet, daß durch Programmierung des Bausteines für den direkten Speicherzugriff (DMA) auf eine Anforderungsbetrieb eine Datenübertragung vom Speicher (RAM) zu den peripheren Registern (JO1 . . . JOn) bei Bedarf unterbrochen und zu einem beliebigen Zeitpunkt von der Unterbrechungsstelle an fortgesetzt wird.






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