PatentDe  


Dokumentenidentifikation DE3814727C2 10.08.1989
Titel Universeller digitaler MFC-Empfänger
Anmelder VEB RFT Nachrichtenelektronik Leipzig "Albert Norden", DDR 7027 Leipzig, DD
Erfinder Lenz, Peter, Dr.-Ing., DDR 7126 Mölkau, DD;
Schuchart, Johannes, DDR 7010 Leipzig, DD
DE-Anmeldedatum 30.04.1988
DE-Aktenzeichen 3814727
Offenlegungstag 05.01.1989
Veröffentlichungstag der Patenterteilung 10.08.1989
Veröffentlichungstag im Patentblatt 10.08.1989
IPC-Hauptklasse H04Q 1/457
IPC-Nebenklasse H04L 27/26   H04Q 11/04   
Zusammenfassung Anwendungsgebiet des universellen digitalen MFC-Empfängers ist die digitale Vermittlungstechnik. Die erfindungsgemäßen Merkmale bestehen in der Optimierung der Organisation der Baugruppen Serien-Parallel-Wandler, Referenzsignalquelle, Multiplikator, Integrator, Ergebnisrechner, Ausgabetor und Ablaufsteuerschaltung. Der Multiplikator enthält einen Festwertspeicher, dessen Datenworte das normierte Produkt zweier Teiladressen aus Serien-Parallel-Wandler und Referenzsignalquelle sind. Die Referenzsignalquelle enthält einen Festwertspeicher, dessen Inhalte 8 kHz-Abtastproben von 80 Grad und 90 Grad phasenverschobenen Referenzsignalen sind. Der Integrator enthält einen Summationsspeicher für die Summation der 128 Multiplikationsergebnisse aus den Inhalten gleicher Kanalzeitlagen und des gleichen Referenzsignals für jeden der 16 virtuellen MFC-Empfänger. Die Ausgabeschaltung enthält einen Bitzähler, einen Rahmenzähler, einen Adreßrechner und eine Verknüpfungslogik. Sie steuert über einen Steuerbus den zeitmultiplexen Betrieb der 16 virtuellen MFC-Empfänger.

Beschreibung[de]
Anwendungsgebiet der Erfindung

Die Erfindung betrifft einen universellen digitalen MFC-Empfänger zur Realisierung von Wahl- und Kennzeichengabeverfahren mit bis zu 8 Signalisierungsfrequenzen in PCM-codierter Form entsprechend der CCITT-Empfehlung G. 711 in digitalen Vermittlungseinrichtungen der Nachrichtentechnik.

Charakteristik des bekannten Standes der Technik

MFC-Empfänger müssen in der Lage sein, die dem jeweiligen Wahl- bzw. Kennzeichengabeverfahren entsprechenden Signalsierungsinformationen zu empfangen, nach deren spezifischen Kriterien bezüglich Frequenz-, Zeit- und Pegelparametern auszuwerten und einen Antwortcode entsprechend der Wahlziffer oder dem Kennzeichen zuzuordnen.

Es wurden bereits Schaltungsanordnungen bekannt, die auf der analogen Bandtrennung und der nachträglichen digitalen Bestimmung der Anzahl der Nulldurchgänge innerhalb eines endlichen Zeitraumes beruhen. Stellvertretend dafür seien die Schriften DE-AS 27 12 831, DE-AS 27 12 847 und DE-OS 27 19 248 genannt. Dabei werden mittels spezieller Filteranordnungen und Zählschaltungen die Frequenzparameter, über spezielle Integrierglieder die Zeitparameter und mit speziellen Pegelbewertern die Pegelparameter der geforderten Zeichengabesysteme geprüft. Damit sind diese Schaltungsanordnungen für MFC-Empfänger nur bei entsprechendem Zeichengabesystem verwendbar. Außerdem lassen sich analoge Filter nicht im Zeitmultiplex für mehrere Kanalzeitlagen bzw. Signalpfade nutzen.

Es wurde ein rein digitales Verfahren zum Erkennen von Ein- oder Mehrfrequenzcodezeichen gem. DE-OS 26 21 085 bekannt, bei dem die Abtastproben von "k" Pulsrahmen einzeln abgespeichert werden, worauf der 1. mit dem k-ten, der 2. mit (k-1)-ten Abtastwert usw. addiert bzw. subtrahiert werden und anschließend die Ergebnisse mit geraden und ungeraden Musterfunktionen korreliert werden.

Dabei werden zum Abspeichern der einlaufenden Abtastproben ein umfangreicher Speicher und zur Realisierung der Addition und Subtraktion eine Umformung des logarithmischen PCM-Codes in einem linearen Code benötigt. Der Schaltungsaufwand ist hoch.

Es ist ferner gemäß DE 25 56 354 C2 ein rein digital arbeitender Mehrfrequenzcodezeichenempfänger bekannt geworden, der für jede Zeichenfrequenz ein erstes breitbandiges und diesem nachgeschaltet ein zweites schmalbandiges digitales Resonanzfilter besitzt, deren Ausgänge mit einem Rechenwerk verbunden sind.

Dabei werden in einer ersten Betriebsphase zur Zeichenerkennung bei Überschreiten eines Mindestwertes eines Ausgangssignals der ersten Filter von diesem drei Schwellwerte abgeleitet, von denen zwei als Unterscheidungskriterien zwischen Nutz- und Störsignal in den Ausgangssignalen dienen. Der dritten Schwellwert wird innerhalb einer zweiten Betriebsphase zur Erkennung des Signalendes genutzt. Damit wird ein hoher Störschutz gegen Zeichensimulation erreicht. Nachteilig dabei ist der erheblich größere Aufwand an Filterschaltungen und eine größere Signalverarbeitungsdauer im Rechenwerk bei der Verarbeitung der Ausgangssignale der ersten und zweiten Filter.

Es wurde weiterhin ein Lösungsvorschlag eines rein digital arbeitenden MFC-Tastwahlempfängers bekannt (R. Portscht: Mehrfrequenzcode- Wahlzeichenempfänger mit Standard-Mikrorechner, AEÜ Band 32 [1983], Heft 9/10), der mit Hilfe eines 8-Bit- Mikrorechners 8 Signalisierungsfrequenzen einer Kanalzeitlage bzw. eines Signalpfades auszuwerten imstande ist. Eine Mehrfachnutzung der Schaltung im Zeitmultiplexbetrieb ist dabei jedoch aus Gründen des Rechenaufwandes nicht möglich, so daß zur Bearbeitung mehrerer Kanalzeitlagen bzw. Signalpfade mehrere Mikrorechner eingesetzt werden müssen. Dabei steigt der Schaltungsaufwand erheblich an.

Ziel der Erfindung

Es ist Ziel der Erfindung, einen digitalen MFC-Empfänger zu schaffen, der mit geringem Schaltungsaufwand PCM-codierte Signalisierungsinformationen verschiedener Wahl- und Kennzeichengabesysteme empfängt und damit die Vielfalt der MFC- Empfängertypen auf einen universellen Empfängertyp reduziert. Dabei sollen in der Schaltung des MFC-Empfängers im Zeitmultiplexbetrieb 16 virtuelle MFC-Empfänger realisiert werden.

Darlegung des Wesens der Erfindung

Erfindungsgemäß besteht der universelle digitale MFC-Empfänger aus den Baugruppen Serien-Parallel-Wandler, Referenzsignalquelle, Multiplikator, Integrator, Ergebnisrechner, Ausgabetor und Ablaufsteuerung.

Der Serien-Parallel-Wandler wird eingangsseitig mit einem PCM-Signal gemäß CCITT-Empfehlung G. 711 belegt und mit 2,048 MHz getaktet. Die 7 höchstwertigsten Bits der Ausgänge des Serien-Parallel-Wandlers sind mit 7 Eingängen eines Multiplikators verbunden. Daneben sind die 4 Ausgänge einer Referenzsignalquelle mit weiteren 4 Eingängen des Multiplikators verbunden. Die 8 Ausgänge des Multiplikators sind mit den 8 Eingängen eines 256 Speicherplätze tiefen, je 12 Bit breiten Integrators verbunden.

Die Ausgänge der 8 höchstwertigsten Bits des Integrators sind mit dem 8 Bit breiten Datenbus eines Ergebnisrechners verbunden, welcher über den gleichen Datenbus und über eine Steuerleitung mit einem Ausgabetor verbunden ist. Eine mit dem 2,048-MHz-Takt betriebene und mit einem Rahmensynchrontakt synchronisierte Ablaufsteuerschaltung ist über einen Steuerbus mit der Referenzsignalquelle, dem Multiplikator, dem Integrator und dem Ergebnisrechner verbunden.

Dabei enthält der Multiplikator einen Festwertspeicher, dessen 11 Bit breite Adresse aus zwei Teiladressen besteht, die von den 7 Ausgängen des Serien-Parallel-Wandlers und von den 4 Ausgängen der Referenzsignalquelle gebildet werden. Unter der 11 Bit breiten Gesamtadresse steht als Ausgangssignal im Multiplikator ein 8 Bit breiter Dualzahlenwert, der das Produkt des Ausgangssignals des Serien-Parallel-Wandlers, multipliziert mit dem Ausgangssignal der Referenzsignalquelle und einem konstanten Normierungsfaktor, ist. Dabei wird der logarithmische Charakter des PCM-Signals und im Falle des A-Gesetzes gemäß CCITT-Empfehlung G. 711 die Negation der geradzahligen Bits des PCM-Signals berücksichtigt. Im Falle eines negativen Multiplikationsergebnisses ist das Ausgangssignal ein 8 Bit Zahlenwert im Zweierkomplement.

Die Referenzsignalquelle enthält einen Festwertspeicher, in dem 8 Referenzsignale mit 0 grd. Phasenverschiebung und 8 Referenzsignale mit 90 grd. Phasenverschiebung als 8-kHz-Abtastproben in Form von je 128 aufeinanderfolgenden 4 Bit breiten Dualzahlen abgelegt sind.

Der Integrator enthält einen 256 Speicherplätze tiefen, je 12 Bit breiten Summationsspeicher. In ihm sind für jeden von 16 virtuellen MFC-Empfängern je 16 Speicherplätze für die fortlaufenden Ergebnisse der Integration über die Multiplikationsergebnisse von Eingangsdaten der zu bearbeitenden Kanalzeitlage mit den 16 von der Referenzsignalquelle bereitgestellten Referenzsignalen vorhanden. Ausgangsseitig enthält der Integrator einen 8 Bit breiten Betragsbildner für die höchstwertigsten Bits der Integrationsergebnisse.

Die Ablaufsteuerschaltung enthält einen Bitzähler für 8 Bit, einen Kanalzähler für 32 Kanalzeitlagen, einen Rahmenzähler für 128 Rahmen, einen Adreßrechner für die Startzeitpunktverschiebung der virtuellen MFC-Empfänger und eine Verknüpfungslogik für die Start- und Datenübernahmesteuerung des Ergebnisrechners. Die Ablaufsteuerschaltung organisiert einen Steuerbus, der die Adreßeingänge des Festwertspeichers der Referenzsignalquelle, die Übernahme der Eingangsdaten des Multiplikators, die Integrationsschritte des Integrators und die Datenübernahme aus dem Integrator über den Datenbus in den Ergebnisrechner zeitmultiplex für die 16 virtuellen MFC-Empfänger steuert.

Ausführungsbeispiel

Die Erfindung soll nachstehend an einem Ausführungsbeispiel an Hand eines Blockschaltbildes erläutert werden.

Ein PCM-Signal PCM gemäß CCITT-Empfehlung G. 711, welches in jeder ungeradzahligen Kanalzeitlage mit MFC-Signalen belegt sein kann, wird auf den Eingang eines Serien-Parallel-Wandlers SP gegeben und mit dem 2,048-MHz-Takt T eingetaktet. Stehen die 8 Bit einer ungeradzahligen Kanalzeitlage im Serien-Parallel- Wandler Sp, werden die 7 höchstwertigsten Bits von den Ausgängen E1 bis E7 in den Multiplikator M übergeben und, gesteuert von der vom Rahmensynchrontakt RS synchronisierten und mit dem Takt T (2,048 MHz) betriebenen Ablaufsteuerschaltung AS, für die Zeit von 16 Bit (16×488 ns) an die Adreßeingänge A1 bis A7 des Festwertspeichers im Multiplikator M angelegt. Innerhalb der gleichen Zeit werden, gesteuert durch die Ablaufsteuerschaltung AS, jeweils für die Zeit von 1 Bit (488 ns) nacheinander 16 Abtastproben der Referenzsignale im Festwertspeicher der Referenzsignalquelle aufgerufen und über die Ausgänge R1 bis R4 an die Adreßeingänge A8 bis A11 des Festwertspeichers im Multiplikator M angelegt.

Der Multiplikator M gibt daraufhin über seine Ausgänge M1 bis M8 für die Dauer von jeweils 1 Bit (488 ns) aufeinanderfolgend 16 Multiplikationsergebnisse in Form von 8-Bit-Datenworten an die Integratoreingänge I1 bis I8. Der Summationsspeicher des Integrators I addiert, gesteuert von der Ablaufsteuerschaltung, innerhalb von 16 Bit (16×488 ns) diese 16 Multiplikationsergebnisse nacheinander und jeweils einzeln zu den in vorangegangenen Rahmen bereits entstandenen Integrationsergebnissen des gleichen virtuellen Empfängers und des gleichen Referenzsignals. Diese Integrationsergebnisse befinden sich in je einem von 16 Speicherplätzen mit 12 Bit Breite, die für jeden virtuellen MFC-Empfänger im Summationsspeicher des Integrators I vorhanden sind.

Der eben beschriebene Vorgang wiederholt sich mit dem für diesen virtuellen MFC-Empfänger jeweils nächsten Inhalt der gleichen Kanalzeitlage und mit der nächsten Abtastprobe der jeweils 16 Referenzsignale, gesteuert durch die Ablaufsteuerschaltung AS, in jedem von 128 Rahmen, d. h. 128 mal im Abstand von je 125 µs.

Die Addition negativer Multiplikationsergebnisse erfolgt im Summationsspeicher des Integrators I durch die Addition des für diesen Fall vom Multiplikator M ausgegebenen Zweierkomplements des Zahlenwertes des Multiplikationsergebnisses. Somit wird die notwendige Subtraktion auf die Addition des Zweierkomplements zurückgeführt.

Die Multiplikation und Integration in einem virtuellen MFC- Empfänger über 128 Rahmen bilden seinen Beobachtungszeitraum. Am Ende seines Beobachtungszeitraumes werden die 16 Summationsergebnisse von 128 Integrationsschritten pro virtuellen MFC- Empfänger und 16 Referenzsignale nacheinander in der Zeit von jeweils 1 Bit (488 ns) aus dem Summationsspeicher des Integrators I ausgelagert.

Gleichzeitig werden die 16 betreffenden, 12 Bit breiten Summationsspeicherplätze gelöscht.

Jedes Summationsergebnis ist eine 12 Bit breite Dualzahl. Aus ihren höchstwertigsten Bits wird im Betragsbildner des Integrators I eine 8 Bit breite Dualzahl als Betrag gebildet und an die Ausgänge D1 bis D8 des Integrators I gegeben.

Der Ergebnisrechner ER übernimmt, gesteuert von der Ablaufsteuerschaltung AS, über den Datenbus DB für den beschriebenen virtuellen MFC-Empfänger diese 16 Beträge der Summationsergebnisse aus dem vorangegangenen 16 ms (128 Rahmen) langen Beobachtungszeitraum.

Er vergleicht die Beträge der Summationsergebnisse des aktuellen Beobachtungszeitraums bezüglich ihrer Größe untereinander und mit den Beträgen der Summationsergebnisse vorangegangener Beobachtungszeiträume innerhalb einer Auswertezeit von weniger als 1 ms. In Abhängigkeit von den Bedingungen des zu realisierenden Wahl- und Kennzeichengabeverfahrens und dem Ergebnis der Größenvergleiche ordnet der Ergebnisrechner ER dem Signal der vom beschriebenen virtuellen MFC-Empfänger bearbeiteten Kanalzeitlage einen Ergebniscode zu und übergibt diesen über den Datenbus DB dem mit der Steuerleitung S gesteuerten Ausgabetor AT.

Die Bearbeitung der übrigen 15 ungeradzahligen Kanalzeitlagen des PCM-Signals PCM durch die übrigen 15 virtuellen MFC-Empfänger erfolgt in derselben, oben beschriebenen MFC-Empfängerschaltung im relativen Zeitmaßstab in der gleichen Weise, wie bereits für den einen virtuellen MFC-Empfänger beschrieben.

Im absoluten Zeitmaßstab erfolgt die Abarbeitung der einzelnen virtuellen MFC-Empfänger innerhalb eines Rahmens um 16 Bit (16×488 ns) zeitversetzt in aufsteigender Reihenfolge der Nummer des virtuellen MFC-Empfängers, d. h. der virtuelle MFC- Empfänger Nr. 1 wird 16 Bit (16×488 ns) vor dem virtuellen MFC-Empfänger Nr. 2 bearbeitet usw.

Im absoluten Zeitmaßstab erfolgt die Abarbeitung der einzelnen virtuellen MFC-Empfänger bezüglich ihres Beobachtungszeitraumes (128 Rahmen) um 8 Rahmen (1 ms) zeitversetzt in absteigender Reihenfolge der Nummer des virtuellen MFC-Empfängers, d. h. der virtuelle MFC-Empfänger Nr. 16 beginnt und beendet seinen Beobachtungszeitraum 8 Rahmen (1 ms) vor dem des virtuellen MFC-Empfängers Nr. 15 usw.

Somit werden die Beträge der Summationsergebnisse der virtuellen MFC-Empfänger im Abstand von

8 Rahmen minus 16 Bit (0,992 ms)

an den Ergebnisrechner ER übergeben, außer für die virtuellen MFC-Empfänger Nr. 1 und Nr. 16, zwischen denen der Zeitabstand

9 Rahmen minus 16 Bit (1,117 ms)

beträgt.

Dieser Zeitmultiplexbetrieb wird in der Ablaufsteuerschaltung AS mit Hilfe des Adreßrechners und der Verknüpfungslogik realisiert, indem zum Stand des Rahmenzählers das Achtfache der oberen 4 Bitstellen des Kanalzählers im Adreßrechner hinzugezählt wird und mit Hilfe der Verknüpfungslogik die Zeiträume festgestellt werden, innerhalb derer der Adreßrechner den Stand von 7F HEX erreicht hat. Für die Bearbeitung verschiedener Wahl- und Kennzeichengabeverfahren müssen die Inhalte des Festwertspeichers in der Referenzsignalquelle R entsprechend gewählt werden.


Anspruch[de]
  1. 1. Universeller digitaler MFC-Empfänger, bestehend aus den Baugruppen Serien-Parallel-Wandler, Referenzsignalquelle, Multiplikator, Integrator, Ergebnisrechner, Ausgabetor und Ablaufsteuerschaltung, dadurch gekennzeichnet, daß der mit dem Takt (T) gesteuerte Serien-Parallel-Wandler (SP) eingangsseitig mit dem PCM-Signal (PCM) belegt ist und seine Ausgänge (E1 bis E7) der 7 höchstwertigsten Bits mit 7 Eingängen (A1 bis A7) des Multiplikators (M) verbunden sind, daß die 4 Ausgänge (R1 bis R4) der digitalen Referenzsignalquelle (R) mit weiteren 4 Eingängen (A8 bis A11) des Multiplikators (M) verbunden sind und die 8 Ausgänge (M1 bis M8) des Multiplikators (M) mit den 8 Eingängen (I1 bis I8) des 256 Speicherplätze mit je 12 Bit umfassenden Integrators (I) verbunden sind, dessen Ausgänge (D1 bis D8) der 8 höchstwertigsten Bits des Integrators I mit dem 8 Bit breiten Datenbus (DB) des Ergebnisrechners (ER) verbunden sind, der seinerseits über den Datenbus (DB) und die Steuerleitung (S) mit dem Ausgabetor (AT) verbunden ist und daß die mit dem Takt (T) betriebene und mit dem Rahmensynchrontakt (RS) synchronisierte Ablaufsteuerschaltung (AS) über den Steuerbus (SB) mit der Referenzsignalquelle (R), mit dem Multiplikator (M), mit dem Integrator (I) und mit dem Ergebnisrechner (ER) verbunden ist.
  2. 2. Universeller digitaler MFC-Empfänger nach Anspruch 1, dadurch gekennzeichnet, daß der Multiplikator (M) einen Festwertspeicher enthält, dessen Gesamtadresse (A1 bis A11) aus der Teiladresse (A1 bis A7) besteht, die aus dem Ausgangssignal (E1 bis E7) des Serien-Parallel-Wandlers (SP) gebildet wird, und aus der Teiladresse (A8 bis A11) besteht, die aus dem Ausgangssignal (R1 bis R4) der Referenzsignalquelle (R) gebildet wird, wobei unter der Adresse (A1 bis A 11) im Festwertspeicher des Multiplikators (M) ein 8 Bit breiter Zahlenwert als Ausgangssignal (M1 bis M8) abgelegt ist, der das Produkt des Ausgangssignals (E1 bis E7) des Serien-Parallel- Wandlers (SP), des Ausgangssignals (R1 bis R4) der Referenzsignalquelle (R) und eines Normierungsfaktors ist, wobei der logarithmische Charakter des PCM-Signals (PCM) und im Falle des A-Gesetzes gemäß CCITT-Empfehlung G. 711 die Negation der geradzahligen Bits des PCM-Signals (PCM) berücksichtigt werden und wobei im Falle eines negativen Multiplikationsergebnisses das Ausgangssignal (M1 bis M8) ein 8-Bit-Zahlenwert im Zweierkomplement ist.
  3. 3. Universeller digitaler MFC-Empfänger nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die Referenzsignalquelle (R) einen Festwertspeicher enthält, in dem 8 Referenzsignale mit 0 grd. Phasenverschiebung und 8 Referenzsignale mit 90 grd. Phasenverschiebung als 8-kHz-Abtastproben in Form von je 128 aufeinanderfolgenden, 4 Bit breiten Dualzahlen abgelegt sind.
  4. 4. Universeller digitaler MFC-Empfänger nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß der Integrator (I) einen 256 Speicherplätze umfassenden, je 12 Bit breiten Summationsspeicher besitzt, der für jeden von 16 virtuellen MFC-Empfängern je 16 Speicherplätze für die fortlaufenden Ergebnisse der Integration über die Multiplikationsergebnisse von Eingangsdaten der zu bearbeitenden Kanalzeitlage mit den 16 Referenzsignalen enthält und am Ausgang des Integrators (I) für die höchstwertigsten Bits der Integrationsergebnisse ein 8 Bit breiter Beitragsbildner vorhanden ist.
  5. 5. Universeller digitaler MFC-Empfänger nach Anspruch 1 bis 4, dadurch gekennzeichnet, daß die Ablaufsteuerschaltung (AS) einen Bitzähler für 8 Bit, einen Kanalzähler für 32 Kanalzeitlagen, einen Rahmenzähler für 128 Rahmen, einen Adreßrechner für die Startzeitpunktverschiebung der virtuellen MFC-Empfänger und eine Verknüpfungslogik für die Start- und Datenübernahmesteuerung des Ergebnisrechners (ER) enthält und einen Steuerbus (SB) besitzt, der die Adreßeingänge des Festwertspeichers der Referenzspannungsquelle (R), die Übernahme der Eingangsdaten (A1 bis A7) des Multiplikators (M), die Integrationsschritte des Integrators (I) und die Datenübernahme aus dem Integrator (I) über den Datenbus (DB) in den Ergebnisrechner (ER) zeitmultiplex für die 16 virtuellen MFC-Empfänger steuert.






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

Patent Zeichnungen (PDF)

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com