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Dokumentenidentifikation DE3153137C2 02.11.1989
Titel Halbleiter-Speichervorrichtung
Anmelder Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa, JP
Erfinder Masuoka, Fujio, Yokohama, JP
Vertreter Henkel, G., Dr.phil.; Feiler, L., Dr.rer.nat.; Hänzel, W., Dipl.-Ing., Pat.-Anwälte, 8000 München
DE-Anmeldedatum 23.01.1981
DE-Aktenzeichen 3153137
File number of basic patent 31021751
Offenlegungstag 14.01.1982
Veröffentlichungstag der Patenterteilung 02.11.1989
Veröffentlichungstag im Patentblatt 02.11.1989
IPC-Hauptklasse G11C 11/24
IPC-Nebenklasse G11C 7/00   H01L 29/76   
Zusammenfassung Die Erfindung betrifft eine Halbleiter-Speichervorrichtung mit mehreren aus je einem Feldeffekttransistor bestehenden Speicherzellen, deren Speicherfähigkeit auf im Bereich zwischen Source und Drain des Feldeffekttransistors unter den Kanal gespeicherten Ladung beruht. Lese-/Schreibleitungen sind mit jeder der Speicherzellen als getrennte Leseleitungen (X1, Y2) und Schreibleitungen (X2, Y1) verbunden, um Daten aus diesen zu lesen bzw. in diese zu schreiben, wobei eine erste Schreibleitung (Y1) mit dem Gate des Feldeffekttransistors verbunden und eine zweite Schreibleitung (X2) als vergrabene Leitung (43) unterhalb des Kanals (46) ausgebildet ist. Die Leseleitungen (X1, Y2) sind mit Source oder Drain des Feldeffekttransistors verbunden, und eine der Leseleitungen ist als Sammelleitung ausgebildet (Fig. 5).

Beschreibung[de]

Die Erfindung betrifft eine Halbleiter-Speichervorrichtung nach dem Oberbegriff des Patentanspruches 1.

Anläßlich der ISSCC vom 14. 02. 1979 berichteten P. K. Chatterjee, G. W. Taylor und M. Malwah über eine konisch isolierte dynamische Randomspeicherzelle mit dem in Fig. 1 dargestellten Aufbau. Diese Randomspeicherzelle besteht aus zwei auf einem N&supmin;-leitenden Substrat geformten Feldisolierschichten 12 und 13, einem unter einer Gate-Isolierschicht 16a, die zwischen den Feldisolierschichten 12 und 13 ausgebildet ist, vorgesehenen P-leitenden Kanalbereich 14 und einem unter letzterem ausgebildeten N-leitenden Bereich 15. Über der Gate-Isolierschicht 16a ist eine polykristalline Silizium-Gateschicht 16 geformt, während unter den betreffenden Feldisolierschichten 12 und 13 P&spplus;-leitende Source- und Drainbereiche 17 bzw. 18 ausgebildet sind. Diese Anordnung bildet eine Speicherzelle 20.

Eine derartige Speicherzelle mit dem im Oberbegriff des Patentanspruches 1 angegebenen Aufbau ist unter dem Begriff "TIDG-Speicherzelle" auch aus IEEE Trans. Electron Devices, Vol. ED-26, No. 6, Juni 1979 Seiten 832 und 833, bekannt.

Bei einer anderen, in dieser Literaturstelle auf den Seiten 831 und 832 angegebenen Speicherzelle, der sogenannten "BBL-Zelle", ist die Bit-Leitung als "vergrabener Bereich" im Halbleitersubstrat ausgeführt. Eine Transfer-Speicherleitung ist über einer auf dem Halbleitersubstrat vorgesehenen Isolierschicht angeordnet. Außerdem sind in der Oberfläche des Halbleitersubstrates entgegengesetzt zu diesem dotierte Bereiche vorhanden.

Fig. 2 veranschaulicht ein Ersatzschaltbild der oben genannten TIDG-Speicherzelle 20, wobei in den Fig. 1 und 2 einander entsprechende Teile mit jeweils gleichen Bezugsziffern bezeichnet sind. Gemäß Fig. 2 ist der Sourcebereich 17 der TIDG-Speicherzelle 20 mit einer Leseleitung YR verbunden, und der Drainbereich 18 ist mit einer über die Leseleitung YR verlaufenden Zeilenleitung X verbunden. Die Gateschicht 16 der TIDG-Speicherzelle 20 ist an eine Einschreibleitung YW angeschlossen, die parallel zur Leseleitung YR angeordnet ist.

Bei der TIDG-Speicherzelle 20 mit dem Aufbau gemäß Fig. 1 und 2 wird eine Ladung entsprechend einem Bitsignal "1" oder "0" entsprechend der an die Gate-Schicht 16 angelegten Spannung im N-leitenden Bereich 15 gespeichert. Der Leitwert des Kanalbereichs 14 ändert sich in Abhängigkeit von der gespeicherten Ladung entsprechend einem Bitsignal "1" oder "0". Mit anderen Worten: im Gegensatz zur vorher üblichen Speicherzelle, bei welcher die gespeicherte Dateneinheit "1" oder "0" unmittelbar als gespeicherte Ladung ausgelesen wird, wird bei der TIDG-Speicherzelle 20 gemäß Fig. 1 und 2 die Dateneinheit "1" oder "0" als Leitwert ausgelesen, der sich in Abhängigkeit von der gespeicherten Ladung ändert.

In einem technischen Bericht über die ISSCC, 14. Februar 1979, WAN 1.6, S. 22-23, ist dargelegt, daß bei einer Speicherzelle mit dem vorstehend umrissenen Aufbau die Dateneinschreibung wie folgt geschieht: Zum Einschreiben der Dateneinheit "1" müssen Potentiale VS und VD an Source- bzw. Drainbereich 17 bzw. 18 gemäß Fig. 3 gleichzeitig von +5 V auf 0 V geändert werden. In diesem Fall ändert sich das Gate-Potential VG von 0 V auf -5 V. Zur Verhinderung der Einschreibung einer "1" müssen sowohl Source- als auch Drainbereich 17 bzw. 18 gemäß Fig. 4 auf +5 V gehalten werden. In diesem Fall muß wiederum das Gate-Potential VG von 0 V auf -5 V geändert werden. Ersichtlicherweise werden bei diesem Aufbau somit sowohl Source- als auch Drainpotential VS bzw. VD in der Einschreib- und in der Einschreibsperr-Betriebsart geändert. Dies bedeutet, daß für das Einschreiben von Daten die Leitungen X, YR und YW gemäß Fig. 2 für jede Speicherzelle erforderlich sind. Mit anderen Worten: Es ist nicht möglich, z. B. die Leitung X als gemeinsame oder Sammelleitung zu verwenden und eine der Leitungen YW als Spaltenleitung zu wählen. Aus diesem Grund ist es unzweckmäßig, die Speicherzellen nach Fig. 1 und 2 für Speichervorrichtungen mit hoher Integrationsdichte zu verwenden.

Aufgabe der Erfindung ist es, eine Halbleiter-Speichervorrichtung der im Oberbegriff des Patentanspruches 1 genannten Art zu schaffen, die eine höhere Integrationsdichte der Speicherzellen in der Halbleiter-Speichervorrichtung zuläßt.

Diese Aufgabe wird bei einer Halbleiter-Speichervorrichtung nach dem Oberbegriff des Patentanspruches 1 erfindungsgemäß durch die in dessen kennzeichnendem Teil enthaltenen Merkmale gelöst.

Eine vorteilhafte Weiterbildung der Erfindung ist im Patentanspruch 2 angegeben.

Bei der erfindungsgemäßen Halbleiter-Speichervorrichtung wird so eine höhere Integrationsdichte durch Reduzierung der den einzelnen Speicherzellen zugeführten Leitungen, beispielsweise durch Ausgestaltung der Leseleitung als Sammelleitung, erzielt.

Im folgenden ist eine bevorzugte Ausführungsform der Erfindung anhand der beigefügten Zeichnung näher erläutert. Es zeigt

Fig. 1 eine schematische Schnittdarstellung des Aufbaus einer bisherigen schräg bzw. konisch isolierten Randomspeicherzelle mit dynamischer Verstärkung;

Fig. 2 ein Ersatzschaltbild für die Speicherzelle nach Fig. 1;

Fig. 3 und 4 Wellenformdiagramme zur Verdeutlichung der Arbeitsweise der Speicherzelle nach Fig. 1;

Fig. 5 eine schematische Schnittdarstellung einer Randomspeicherzelle mit dynamischer Verstärkung;

Fig. 6 ein Ersatzschaltbild für die Speicherzelle nach Fig. 5;

Fig. 7A bis 7G schematische Darstellungen von Verfahrensschritten bei der Herstellung der Speicherzelle nach Fig. 5;

Fig. 8A bis 8C schematische Darstellungen von Verfahrensschritten bei einem anderen Beispiel eines Verfahrens zur Herstellung der Speicherzelle nach Fig. 5; und

Fig. 9 und 10 Zeitdiagramme zur Verdeutlichung der Arbeitsweise der Speicherzelle gemäß Fig. 5.

Die Fig. 1 bis 4 sind bereits eingangs erläutert worden.

Gemäß Fig. 5 ist in einem P&supmin;-leitenden Halbleitersubstrat 41 ein erster eingelassener Bereich 42 des N&supmin;-Leitungstyps an der Seite der Hauptfläche des Substrats 41 ausgebildet, während ein zweiter eingelassener Bereich 43 des P&spplus;-Leitungstyps im ersten eingelassenen Bereich 42 angeordnet ist. Im ersten eingelassenen Bereich 42 sind außerdem zwei N&spplus;-Bereiche 44 und 45 und zwischen diesen ein P&spplus;-Bereich 46 ausgebildet, wobei diese Bereiche 44 bis 46 einen Feldeffekttransistor bilden. Über dem ersten eingelassenen Bereich 42 ist unter Zwischenfügung einer dünnen Isolierschicht 47 eine Gate- Elektrode 48 vorgesehen. An die N&spplus;-Bereiche 44 und 45 sind die betreffenden X&sub1;- und Y&sub2;-Leitungen 49 bzw. 50 angeschlossen, während an die Gate- Elektrode 48 eine Y&sub1;-Leitung angeschlossen ist. Der zweite eingelassene Bereich 43 wird als X&sub2;-Leitung benutzt.

Fig. 6 veranschaulicht das Ersatzschaltbild der Speicherzelle mit dem eben beschriebenen Aufbau. In Fig. 6 sind die den Teilen von Fig. 5 entsprechenden Teile mit denselben Bezugsziffern wie vorher bezeichnet, so daß sich eine nähere Erläuterung dieses Ersatzschaltbilds erübrigt. Es ist darauf hinzuweisen, daß die Leitung Y&sub1; eine Spaltenleitung für die Dateneinschreibung, die Leitung Y&sub2; eine Spaltenleitung für die Datenauslesung, die Leitung X&sub1; eine Zeilenleitung für Datenauslesung und die Leitung X&sub2; eine Zeilenleitung für Dateneinschreibung darstellen.

Im folgenden ist die Herstellung der Speicherzelle gemäß Fig. 5 anhand der Fig. 7A bis 7G beschrieben. In einem ersten Herstellungsvorgang wird die N&supmin;-Schicht 42 durch Implantieren von Phosphorionen als Fremdatome in das einen spezifischen Widerstand von 500 Ω · cm besitzende Substrat 41 durch eine SiO&sub2;-Schicht 61 hindurch unter Verwendung eines Photoresistmaterials 60 als Maske ausgebildet, bis 5 × 10¹³ Phosphorionen pro cm² implantiert worden sind (vgl. Fig. 7A). Sodann wird gemäß Fig. 7B durch thermische Diffusion von Phosphor bis zu einer Tiefe von 5 µm eine N&supmin;-Senke 42 hergestellt, deren Fremdatomkonzentration somit 1 × 10¹&sup7; Ionen bzw. Atome/cm³ beträgt. Anschließend wird durch Ionenimplantation von Bor in den N&supmin;-Bereich 42 der P&supmin;-Bereich 43 ausgebildet, bis pro cm² 1 × 10¹³ Borionen implantiert worden sind (vgl. Fig. 7C). Danach wird auf der Oberseite des Plättchens durch epitaxiales Aufwachsen eine P&supmin;-Schicht 62 mit einer Fremdatomkonzentration von 1 × 10¹&sup4; Ionen/cm³ ausgebildet (vgl. Fig. 7D). Hierauf wird eine N&supmin;-Schicht 63 mit einer Tiefe von 1 µm und einer Fremdatomkonzentration von etwa 2 × 10¹³ Ionen/cm³ durch Implantieren von Phosphorionen in den N&supmin;-Bereich 42 unter Verwendung einer Photoresistschicht 64 als Maske auf die in Fig. 7E gezeigte Weise ausgebildet.

Im Anschluß hieran wird die Photoresistschicht 64 abgetragen, und Si&sub3;N&sub4;-Schichten als Maske (nicht dargestellt) werden unter Abdeckung der N&supmin;-Schicht 63 aufgebracht, um nach einem Feldoxidationsverfahren SiO&sub2;-Feldschichten 65 und 66 an ihrer Stelle auszubilden. Beim Oxidationsvorgang erweitert sich die beim Verfahrensschritt gemäß Fig. 7E gebildete Phosphorimplantationsschicht 63 aufgrund von Fremdatomdiffusion während einer Reihe von Wärmebehandlungen derart, daß sie den inneren N&supmin;-Bereich 42 erreicht und sich mit diesem verbindet; auf diese Weise wird eine Speicherzellenkonstruktion erhalten, bei welcher der zweite eingelassene Bereich 43 im ersten eingelassenen Bereich 42 ausgebildet ist. Außerdem verbleibt der im Verfahrensschritt gemäß Fig. 7D geformte P&supmin;-Bereich 62 zum Teil unter den Feldbereichen 65 und 66.

Danach wird der P&spplus;-Bereich 46 durch Implantieren von Borionen in einem der Gate-Elektrode entsprechenden Teil durch die Isolierschicht 47 hindurch bis zu einer sehr flachen Tiefe ausgebildet, bis 1 × 10¹¹ Borionen pro cm² implantiert worden sind. Anschließend wird die polykristalline Siliziumschicht 48 auf der Isolierschicht 47 vorgesehen und zur Bildung der Gate-Elektrode geätzt, und die Source- und Drainbereiche 44 bzw. 45 werden durch Ionenimplantation von Arsen unter Verwendung der Gate-Elektrode als Maske geformt.

Schließlich werden vorbestimmte Passivier- und Aluminiummetallisierschritte durchgeführt, um Aluminiumzuleitungen 70 und 71 zu bilden, welche Kontaktlöcher 68 und 69 in der Isolierschicht 67 ausfüllen und mit den N&spplus;-Source- und -Drainbereichen 44 bzw. 45 verbunden sind. Nach Durchführung der beschriebenen Vorgänge ist die Speicherzelle fertiggestellt.

Die Verfahrensschritte gemäß Fig. 7D bis 7G können durch die in Fig. 8A bis 8C dargestellten Verfahrensschritte ersetzt werden.

Der Verfahrensschritt gemäß Fig. 8B unterscheidet sich vom Verfahrensschritt gemäß Fig. 7D nur dadurch, daß ein N&supmin;-Bereich 80 mit einer Fremdatomkonzentration von 1 × 10¹&sup5; Ionen/cm³ und einer Dicke von etwa 3 µm durch epitaxiales Aufwachsen anstelle des P&supmin;-Bereichs 62 geformt wird. Dieser N&supmin;-Bereich 80 wird als Siliziumeinkristall ausgebildet. Hierauf werden Teile des N&supmin;-Bereichs 80, welche auszubildenden Antifeldinversionsbereichen entsprechen, bis zu einer Tiefe von etwa 500 nm weggeätzt, und Antifeldinversionsbereiche 81 und 82 werden durch Implantieren von Borionen in die vertieften Teile ausgebildet (vgl. Fig. 8B). Danach werden gemäß den Fig. 8B und 8C Feldoxidschichten 84 und 85, die von den Antifeldinversionsbereichen 81 bzw. 82 um W&sub1; bzw. W&sub2; (W&sub1; =W&sub2;) entfernt sind, im N&supmin;-Bereich 80 unter Verwendung einer als Maske dienenden Si&sub3;N&sub4;-Schicht 83 ausgebildet. Bei der Ausbildung der Feldoxidschichten 84 und 85 erweitern sich die Antifeldinversionsbereiche 81 und 82 aufgrund von Fremdatomdiffusion während der Wärmebehandlung bei diesem Vorgang derart, daß sie die Oberfläche des Substrats 41 erreichen. Mit anderen Worten: bei diesem Herstellungsverfahren ist für die Ausbildung der Antifeldinversionsbereiche 81 und 82 keine spezielle Wärmebehandlung erforderlich.

Die anschließenden Verfahrensschritte zur Herstellung der polykristallinen Siliziumschicht 48 für die Gate-Elektrode, der Isolierdeckschicht 67, der Kontaktlöcher 68 und 69 sowie der Aluminiumzuleitungen 70 und 71 entsprechen den Arbeitsgängen gemäß Fig. 7F und 7G.

Im folgenden ist die Arbeitsweise der im Ersatzschaltbild gemäß Fig. 6 dargestellten Speicherzelle anhand der Fig. 9 und 10 erläutert. Fig. 9 ist dabei ein Zeitdiagramm zur Veranschaulichung des Einschreibens der Dateneinheit "1" in die Speicherzelle, während Fig. 10 ein Zeitdiagramm darstellt, welches das Einschreiben der Dateneinheit "0" veranschaulicht.

In den beiden in Fig. 9 bzw. 10 dargestellten Fällen werden die Nur-Leseleitungen X&sub1; und Y&sub2; auf +5 V gehalten, wie dies bei (a) in Fig. 9 und 10 dargestellt ist. Beim Einschreiben der Dateneinheit "1" wird das Potential an der Leitung X&sub2;, wie bei (c) in Fig. 9 dargestellt, von +5 V auf 0 V geändert, während das Potential an der Leitung Y&sub1;, wie bei (b) dargestellt, von 0 V auf -5 V geändert wird. Beim Einschreiben der Dateneinheit "0" wird das Potential an der Leitung Y&sub1;, wie bei (b) in Fig. 10 dargestellt, auf 0 V gehalten, während das Potential an der Leitung X&sub2;, wie bei (c) dargestellt, von +5 V auf 0 V geändert wird. Beim Einschreiben der Dateneinheit "1" sammeln sich im P&spplus;-Bereich 46 unter der Gate-Isolierschicht 47 gemäß Fig. 5 Überschußladungen. Beim Einschreiben dieser Dateneinheit "1" befindet sich somit der Leitwert zwischen Sourcebereich 44 und Drainbereich 45 auf einem niedrigen Wert, so daß die Dateneinheit "1" ausgelesen werden kann. Beim Einschreiben der Dateneinheit "0" sammeln sich keine Überschußladungen im P&spplus;-Bereich 46. Der Leitwert zwischen Sourcebereich 44 und Drainbereich 45 nimmt daher den hohen Wert an, so daß das Auslesen dieser Dateneinheit "0" möglich ist. Auf die vorstehend beschriebene Weise kann somit das Einschreiben der Dateneinheiten "1" und "0" erfolgen.

Bei der Ausführungsform gemäß Fig. 5 sind Lese- und Einschreibleitungen getrennt vorhanden. Der P&spplus;-Bereich 46 und der Gate-Bereich 48, die einen Kondensator zur Speicherung der gespeicherten Dateneinheiten "1" und "0" bilden, dienen als Gate/Elektrode für den Feldeffekttransistor (gebildet durch die Bereiche 42, 44 und 45) für das Auslesen von Daten, so daß der benötigte Raum pro Bit verkleinert wird.

Die Einschreibsteuerleitung 43 ist unter den P&spplus;-Bereichen 46 für Ladungsspeicherung vorgesehen. Dies bedeutet, daß unabhängig von der Vergrößerung der Leitungszahl um eine Leitung durch die Leitung 43 diese Ausbildung zu keiner Vergrößerung des benötigten Raums pro Bit führt und eine Speicherzelle realisiert wird, welche ohne weiteres die Auslegung eines Einschreib/Lesesystems mit hoher Integrationsdichte zuläßt.

Wie außerdem aus der vorstehenden Beschreibung der Herstellungsschritte gemäß den Fig. 8A bis 8C hervorgeht, kann die zweite eingelassene Schicht ohne weiteres durch epitaxiales Aufwachsen der N-Siliziumschicht auf der N&supmin;-Senke und entsprechendes Ätzen ausgebildet werden.

Obgleich sich die vorstehenden Ausführungsformen auf N-Kanal-Feldeffekttransistoren beziehen, können selbstverständlich auch P-Kanal- Feldeffekttransistoren vorgesehen werden.


Anspruch[de]
  1. 1. Halbleiter-Speichervorrichtung mit mehreren aus je einem Feldeffekttransistor bestehenden Speicherzellen, deren Speicherfähigkeit auf im Bereich zwischen Source und Drain des Feldeffekttransistors unter den Kanal gespeicherten Ladung, die den Leitwert des Kanals steuert, beruht,

    mit Lese-/Schreibleitungen, die mit jeder der Speicherzellen verbunden sind, um Daten aus diesen zu lesen bzw. in diese zu schreiben, wobei eine erste Schreibleitung mit dem Gate des Feldeffekttransistors verbunden ist, dadurch gekennzeichnet, daß
    1. - die Lese-/Schreibleitungen den Speicherzellen als getrennte Leseleitungen (X1, Y2) und Schreibleitungen (X2, Y1) zugeführt sind,
    2. - die Leseleitungen (X1, Y2) mit Source oder Drain des Feldeffekttransistors verbunden sind und eine der Leseleitungen als Sammelleitung ausgebildet ist und
    3. - eine zweite Schreibleitung (X2) als vergrabene Leitung (43) unterhalb des Kanals (46) ausgebildet ist.
  2. 2. Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß Drain- und Source-Zonen eines ersten Leitfähigkeitstyps sind und die vergrabene Leitung (43) vom zweiten Leitfähigkeitstyp ist.






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