PatentDe  


Dokumentenidentifikation DE3529476C2 13.06.1990
Titel Treiberkreis für einen zwischen zwei Paaren von Bitleitungen angeordneten Abtastverstärker
Anmelder Mitsubishi Denki K.K., Tokio/Tokyo, JP
Erfinder Kumanoya, Masaki;
Fujishima, Kazuyasu;
Dosaka, Katsumi;
Hidaka, Hideto;
Miyatake, Hideshi;
Yoshihara, Tsutomu, Itami, Hyogo, JP
Vertreter Prüfer, L., Dipl.-Phys., Pat.-Anw., 8000 München
DE-Anmeldedatum 16.08.1985
DE-Aktenzeichen 3529476
Offenlegungstag 27.02.1986
Veröffentlichungstag der Patenterteilung 13.06.1990
Veröffentlichungstag im Patentblatt 13.06.1990
IPC-Hauptklasse G11C 7/06

Beschreibung[de]

Die Erfindung bezieht sich auf einen Treiberkreis für einen zwei Paaren von Bitleitungen gemeinsamen Signalabtastverstärker nach dem Oberbegriff des Anspruches 1.

Ein derartiger Treiberkreis ist aus der EP 00 49 990 A2 bekannt. Zwar wird bei dem bekannten Treiberkreis auch während des Wartezustandes vor der Adressierung der Speicherzellen der Gatterspannungspegel der Transfertransistorgruppen auf einen höheren Wert als den der Vorladespannung der Bitleitungen gehalten, und es wird die Gatterspannung der Transfertransistorgruppen der nicht ausgewählten Bitleitungspaare während der Adressierung der Speicherzellen nicht ganz auf das Nullpotential abgesenkt, jedoch geschieht die Absenkung auf die Vorladespannung vermindert um die Schwellenspannung eines Transistors. Wegen des Absenkens der Gatterspannung unter den Pegel der Vorladespannung und das Anheben der Gatterspannung wieder auf den hohen Pegel ist der ganze Vorgang langsam.

Fig. 1 zeigt ein Ausführungsbeispiel eines gemeinsamen Signalabtastverstärkers, welcher in Verbindung mit der vorliegenden Erfindung verwendet werden kann. Gemäß Fig. 1 ist dabei ein Taktsignal Φ&sub3; vorgesehen, welches den entsprechenden Quellen von Transistoren 1 und 2 zugeführt werden kann. Der Abfluß des Transistors 1 ist mit einem Abtastpunkt 9 verbunden, während sein Steueranschluß zu einem Abtastpunkt 10 führt. Auf der anderen Seite ist der Abfluß des Transistors 2 mit dem Abtastpunkt 10 verbunden, während der Steueranschluß an dem Abtastpunkt 9 angeschlossen ist. Die beiden Transistoren 1 und 2 bilden einen Abtastverstärker des Flip-Flop-Typs.

Der Abtastpunkt 9 ist über einen Transfertransistor 7R mit einer Bitleitung 3R verbunden, während der betreffende Abtastpunkt 9 auf der anderen Seite über einen Transfertransistor 7L mit einer Bitleitung 3L verbunden ist. Der Abtastpunkt 10 ist hingegen über einen Transfertransistor 8R mit einer Bitleitung 4R verbunden, während dieser Abtastpunkt 10 ebenfalls über einen Transfertransistor 8L mit einer Bitleitung 4L verbunden ist. Die Transfertransistoren 7R und 8R können dabei die beiden Bitleitungen 3R und 4R auf der rechten Seite mit Hilfe des Abtastverstärkers an- und ausschalten, wobei die An- und Aussteuerung mit Hilfe eines Steuertaktsignals Φ2R erfolgt. Die Transfertransistoren 7L und 8L ermöglichen auf der anderen Seite das An- und Ausschalten der Bitleitungen 3L und 4L auf der rechten Seite mit Hilfe des Abtastverstärkers, wobei die Ansteuerung in diesem Fall mit Hilfe eines Steuertaktsignals Φ2L erfolgt. Die Bitleitungen 3R und 4R bilden ein Paar von gefalteten Bitleitungen, während die Bitleitungen 3L und 4L ein anderes Paar von gefalteten Bitleitungen darstellen. Der in Fig. 1 dargestellte gemeinsame Signalabtastverstärker, welcher durch die beiden Transistoren 1 und 2 gebildet ist, wird dabei von den beiden Paaren von gefalteten Bitleitungen gemeinsam benutzt.

Die auf der rechten Seite von Fig. 1 befindlichen Bitleitungen 3R und 4R sind mit den Quellenanschlüssen von Transistoren 5R und 6R verbunden. Eine Vorladungsspannung VR wird den entsprechenden Abflußelektroden der Transistoren 5R und 6R zugeführt, während ein Vorladungstaktsignal Φ1R den entsprechenden Steuerelektroden zugeführt wird. Diese Transistoren 5R und 6R ermöglichen eine Aufladung der Bitleitungen 3R und 4R auf eine Vorladungsspannung VR in Abhängigkeit eines Vorladungstaktsignals Φ1R. Die Bitleitungen 3R und 4R sind fernerhin mit Speicherzellen MC1R und MCNR verbunden. Der Speicherinhalt der Speicherzelle MC1R wird auf der Bitleitung 3R ausgelesen, sobald eine Wortleitung WL1R gewählt ist, während der Speicherinhalt der Speicherzelle MCNR auf der Bitleitung 4R ausgelesen wird, sobald eine Wortleitung WLNR gewählt ist. Die Bitleitungen 3R und 4R sind fernerhin mit Hilfsspeicherzellen DC1R und DC2R verbunden. Das zwischen dem Auslesepotential der Information "0" und der Information "1" vorhandene Zwischenpotential wird dabei bezüglich der Hilfsspeicherzelle DC1R auf der Bitleitung 3R ausgelesen, sobald eine Hilfswortleitung DWL1R gewählt ist, während das betreffende Zwischenpotential auf der Bitleitung 4R ausgelesen wird, sobald eine Hilfswortleitung DWL2R mit Bezug auf die Hilfsspeicherzelle DC2R gewählt ist.

Ähnliche Elemente wie die mit den Bitleitungen 3R und 4R verbundenen Elemente sind mit den Bitleitungen 3L und 4L auf der linken Seite vorgesehen. Diese Elemente entsprechen den bereits erörterten Elementen, wobei allerdings anstelle der Indizes "R" Indizes "L" verwendet sind, so daß in diesem Fall auf eine genauere Beschreibung verzichtet werden kann.

Die auf der linken Seite befindlichen Bitleitungen 3L und 4L sind über Transfertransistoren 11 und 12 mit entsprechenden Lese-/Schreibleitungen I/O1 und I/O2 verbunden. Den entsprechenden Steuerelektroden der Transfertransistoren 11 und 12 wird ein Taktsignal Φ4 zugeführt.

Obwohl allein vier Wortleitungen WL1R, WLNR, WL1L und WLNL in Fig. 1 gezeigt sind, so kann die Anzahl N eine beliebige gerade Zahl der Wortleitungen auf jeder Seite entsprechend gewählt werden, während die Anzahl N von Speicherzellen MC1R (MC1L) bis MCNR (MCNL), welche mit den Bitleitungen 3R (3L) und 4R (4L) verbunden sind, durch N/2 festgelegt ist.

Obwohl der in Fig. 1 dargestellte Schaltkreis nur einen einzigen Abtastverstärker aufweist, weist ein tatsächlich verwendeter Speicher im allgemeinen eine Mehrzahl derartiger Abtastverstärker auf, welche vertikal angeordnet sind, um auf diese Weise eine Anordnung von Speicherzellen zu bilden.

Im folgenden soll nunmehr ein Schaltkreis beschrieben werden, welcher nur einen Abtastverstärker und zwei Wortleitungen aufweist, um auf diese Weise das Verständnis der vorliegenden Erfindung zu erleichtern.

Fig. 2 zeigt ein Zeitdiagramm bei einem NMOS-Halbleiterelement, welches zur Erläuterung der Funktionsweise der Schaltanordnung von Fig. 1 verwendet ist.

In einem Wartezustand bis zum Zeitpunkt T1 befindet sich das Vorladungstaktsignal Φ1L auf einem hohen Signalwert, wodurch die Transistoren 5L und 6L in den Ein-Zustand geschaltet werden, während die Bitleitungen 3L und 4L auf die Vorladungsspannung von VL geladen werden. Das Vorladungstaktsignal Φ1R befindet sich ebenfalls auf einem hohen Signalwert, so daß die Bitleitungen 3R und 4R über die Transistoren 5R und 6R auf die Vorladungsspannung VR aufgeladen werden. Während dieses Zeitintervalls befindet sich das den Abtastverstärker entaktivierende Taktsignal Φ3 auf einem hohen Signalwert, so daß der Abtastverstärker in dem Wartezustand gehalten ist. Es sei in diesem Zusammenhang angenommen, daß eine der Speicherzellen MC1R und MCNR auf der rechten Seite des Abtastverstärkers mit Hilfe eines nicht dargestellten Adressiersignals adressiert ist, was zur Folge hat, daß das Potential auf einer der beiden Wortleitungen WL1R oder WLNR und einer der Hilfswortleitungen DWL1R oder DWL2R erhöht ist, während die nicht gewählte Wortleitung WL1L oder WLNL und die Hilfswortleitung DWL1L oder DWL2L sich auf einem niedrigen Spannungswert befinden.

Die Potentialwerte der gewählten Wortleitung und der Hilfswortleitung werden nicht unmittelbar bei der Adressierung durch das Adressiersignal erhöht. Dies ist deshalb der Fall, weil das Adressiersignal einem nicht dargestellten Dekoder zugeführt wird, welcher die Potentialwerte von bestimmten Wortleitungen und Hilfswortleitungen erhöht, wobei die Zunahme der Potentialwerte auf der jeweiligen Wortleitung bzw. Hilfswortleitung durch die Adressierung entsprechend einem Zeitintervall für die Signalverarbeitung innerhalb des Dekoders verzögert ist.

Im folgenden soll nunmehr jener Fall beschrieben werden, in welchem beispielsweise die Wortleitung WL1R und die Hilfswortleitung DWL2R ausgewählt werden.

Beim Auftreten eines Adressiersignals erhält das Steuertaktsignal Φ2L zum Zeitpunkt T2 einen niedrigen Spannungswert, bevor die Potentialwerte auf der Wortleitung WL1R und der Hilfswortleitung DWL2R zunehmen, was zur Folge hat, daß die beiden Transfertransistoren 7L und 8L beide in ihren nichtleitenden Zustand gelangen. Die Abtastpunkte 9 und 10 werden demzufolge von den beiden Bitleitungen 3L und 4L elektrisch abgeschaltet, während die auf der Wortleitung WL1R und der Hilfswortleitung DWL2R vorhandenen Potentialwerte zum Zeitpunkt T3 zunehmen. Die in der Speicherzelle MC1R befindliche Information wird daraufhin auf die Bitleitung 3R ausgelesen, während die in der Hilfsspeicherzelle DC2R befindliche Ladung auf die Bitleitung 4R ausgelesen wird. Die ausgelesene Information wird demzufolge über die Transfertransistoren 7R und 8R den Abtastpunkten 9 und 10 zugeführt, und zwar während der Zeitperiode, während welcher das Steuertaktsignal Φ2R sich bis zum Zeitpunkt T4 auf einem hohen Signalwert befindet. Der Spannungswert des Steuertaktsignals Φ2R fällt zum Zeitpunkt T4 geringfügig ab, während die Impedanzwerte der Transfertransistoren 7R und 8R erhöht werden. Sobald das Taktsignal Φ3 zum Zeitpunkt T5 einen niedrigen Spannungswert erreicht, wird der durch die Transistoren 1 und 2 gebildete Abtastverstärker aktiviert und die den Abtastpunkten 9 und 10 zugeführte Information entsprechend verstärkt. Die verstärkte Information wird dann über die Transfertransistoren 7R und 8R den Bitleitungen 3R und 4R zurückgeleitet, um auf diese Weise in der gewählten Speicherzelle erneut eingeschrieben zu werden. Das Steuertaktsignal Φ2L gelangt zum Zeitpunkt T6 erneut auf einen hohen Signalwert, wodurch die verstärkte Information über die Transfertransistoren 7L und 8L zu den Bitleitungen 3L und 4L transferiert wird.

Zum Zeitpunkt T7 gelangt das Taktsignal Φ4 auf einen hohen Signalwert, so daß die verstärkte Information über die Transfertransistoren 10 und 11 den Lese-/Schreibleitungen I/O1 und I/O2 transferiert wird. Die Wortleitung WL1R, die Hilfswortleitung DWL2R und das Taktsignal Φ4 erreichen zum Zeitpunkt T8 erneut niedrige Spannungswerte, während die Taktsignale Φ1R, Φ1L, Φ3 und Φ2R zum Zeitpunkt T9 hohe Signalwerte annehmen, so daß auf diese Weise die gefalteten Bitleitungen auf beiden Seiten die Potentialwerte VR bzw. VL erhalten und der Abtastverstärker in seinen Wartezustand zurückkehrt.

Der sequentielle Lese-/Schreibvorgang wird in der beschriebenen Weise durchgeführt. Die Impedanzwerte der Transfertransistoren 7R und 8R werden bei der Verstärkung des Abtastverstärkers erhöht, wodurch die Kapazitätsbelastung der Abtastpunkte 9 und 10 reduziert wird, so daß auf diese Weise eine Erhöhung der Wirkungsempfindlichkeit zustandekommt.

Falls die auf der linken Seite befindlichen Speicherzellen MC1L und MCNL gewählt werden, werden die Wellenformen der Steuertaktsignale Φ2L und Φ2R gegeneinander ausgetauscht.

Der in Fig. 1 dargestellte Abtastverstärker wird, wie erwähnt, derart betrieben, daß derselbe von zwei Paaren von gefalteten Bitleitungen gemeinsam benutzt wird.

So wie sich anhand obiger Beschreibung ergibt, haben die Wellenformen der Steuersignale Φ2R und Φ2L wichtige Funktionen zum Treiben des gemeinsamen Abtastverstärkers. Das auf der nicht gewählten Seite vorhandene Steuertaktsignal, d. h. in dem vorliegenden Fall Φ2L, muß dabei unmittelbar auf einen niedrigen Spannungswert gebracht werden, bevor die Potentialwerte der gewählten Wortleitungen bei der Adressierung der Speicherzellen durch das Adressiersignal ansteigen, d. h. bevor das Auslesen der Speicherzellen erfolgt, wodurch erreicht wird, daß die nicht gewählten Bitleitungen von dem Abtastverstärker abgetrennt werden. Ein langsamer Abfall des Steuertaktsignals auf der nicht gewählten Seite verzögert das Auslesen der Speicherzellen, wodurch ein Auslesen mit hoher Geschwindigkeit verhindert wird. Ein langsamer Abfall des Steuertaktsignals verzögert fernerhin den Transfer der durch den Abtastverstärker verstärkten Information in Richtung der Lese-/Schreibleitungen I/O1 und I/O2, wodurch ein Auslesen mit hoher Geschwindigkeit verhindert wird. Es ist demzufolge ein Treiberkreis für einen gemeinsamen Abtastverstärker erforderlich, welcher einen sehr rasch durchzuführenden Auslesevorgang gestattet, indem die vorhandenen Bitleitungen gegenüber dem Abtastverstärker sehr rasch angeschlossen bzw. abgetrennt werden.

Es ist demzufolge Aufgabe der vorliegenden Erfindung, einen Treiberkreis für einen von zwei Paaren von Bitleitungen gemeinsam angesteuerten Abtastverstärker zu schaffen, welcher das Anschalten bzw. Abtrennen der Bitleitungen von und zu dem Abtastverstärker mit hoher Geschwindigkeit erlaubt, so daß der gemeinsame Abtastverstärker mit hoher Geschwindigkeit betrieben werden kann.

Erfindungsgemäß wird ein Treiberkreis für einen gemeinsamen Signalabtastverstärker der eingangs beschriebenen Art vorgesehen, welcher durch die kennzeichnenden Merkmale des Anspruches 1 gekennzeichnet ist.

Der Treiberkreis soll nunmehr anhand eines Ausführungsbeispieles näher erläutert und beschrieben werden, wobei auf die Zeichnungen Bezug genommen ist. Es zeigt

Fig. 1 ein Schaltdiagramm der Ausführungsform eines gemeinsamen Abtastverstärkers, welcher in Verbindung mit dem Treiberkreis verwendbar ist;

Fig. 2 ein Zeitdiagramm zur Erläuterung der Funktionsweise zum Antreiben des in Fig. 1 dargestellten Schaltkreises;

Fig. 3 ein Zeitdiagramm zur Erläuterung des Antreibvorgangs bei der Ausführungsform des Treiberkreises;

Fig. 4 ein Schaltdiagramm eines Teiles der Ausführungsform des Treiberkreises, welche insbesondere mit einem Schaltkreis zur Erzeugung der Steuertaktsignale versehen ist;

Fig. 5 ein Zeitdiagramm zur Erläuterung der Funktionsweise des Schaltkreises von Fig. 4;

Fig. 6 ein Schaltdiagramm eines anderen Teils der Ausführungsform des Treiberkreises, welche insbesondere mit einem Schaltkreis zur Erzeugung der Verriegelungstaktsignale versehen ist;

Fig. 7 ein Zeitdiagramm zur Erläuterung der Funktionsweise des Schaltkreises von Fig. 6;

Fig. 8 ein Schaltdiagramm eines anderen Teils der Ausführungsform des Treiberkreises, mit Darstellung insbesondere des Entkodierkreises zur Entkodierung der Verriegelungstaktsignale, welche von dem Schaltkreis von Fig. 6 abgegeben und dem Schaltkreis von Fig. 4 zugeführt werden;

Fig. 9 ein Zeitdiagramm zur Erläuterung der Funktionsweise des Schaltkreises von Fig. 8;

Fig. 10 ein Schaltdiagramm eines weiteren Teils der Ausführungsform des Treiberkreises unter Darstellung insbesondere des Schaltkreises zur Erzeugung der Taktsignale zum Antreiben des Schaltkreises von Fig. 4; und

Fig. 11 ein Zeitdiagramm zur Erläuterung der Funktionsweise des Schaltkreises von Fig. 10.

Fig. 3 zeigt ein Zeitdiagramm zur Erläuterung der Funktionsweise einer Ausführungsform des Treiberkreises zum Treiben eines gemeinsamen Abtastverstärkers. Die Grundstruktur des Schaltkreises eines derartigen gemeinsamen Abtastverstärkers kann dabei identisch wie in Fig. 1 ausgebildet sein. Im Wartezustand befinden sich die Vorladungstaktsignale Φ1L und Φ1R auf einem hohen Signalwert, so daß die Bitleitungen 3R, 4R, 3L und 4L auf die entsprechenden Vorladungsspannungen VR und VL aufgeladen werden. Die Spannungswerte VR und VL sind dabei gleich eingestellt, so daß dieselben im folgenden mit VREF bezeichnet werden sollen.

Zu dem betreffenden Zeitpunkt sind die Spannungswerte der Steuertaktsignale Φ2L und Φ2R höher als die Gesamtheit der Bitleitungs-Vorladungsspannung VREF und der Schwellwertspannung der Transfertransistoren eingestellt. Alle Transfertransistoren 7L, 8L, 7R und 8R befinden sich demzufolge im angeschalteten Zustand, während die Abtastpunkte 9 und 10 auf das Potential VREF aufgeladen sind. Die besondere Eigenschaft einer derartigen Ansteuerung besteht darin, daß der Wert des Steuertaktsignales Φ2L auf der nicht gewählten Seite nicht vollkommen auf einen niedrigen Spannungswert reduziert wird, sondern auf eine Bitleitungs- Vorladungsspannung VREF festgelegt ist, bevor bei der Adressierung der Speicherzellen ein entsprechender Spannungsanstieg auf den entsprechenden Wortleitungen zustande kommt. Die Bitleitungen 3R, 3L, 4R und 4L und die Abtastpunkte 9 und 10 befinden sich demzufolge auf dem Potentialwert des Signals VREF, so daß die Transfertransistoren 7L und 8L abgeschaltet sind, wobei die Abflußquellen und Gatterelektroden durch die Verriegelung des Steuertaktsignals Φ2L auf den Wert VREF denselben Spannungswert erhalten. Ein derartiger Abschaltvorgang kann dabei durch Verriegelung des Spannungswertes des Steuertaktsignales Φ2L auf den Wert VREF mit höherer Geschwindigkeit erreicht werden als wenn derselbe auf den niedrigen Spannungswert reduziert wird.

Wenn beispielsweise die einen niedrigen Spannungswert speichernde Speicherzelle MC1R adressiert wird, erfolgt der Betriebsablauf in der folgenden Weise: Gemäß Fig. 3 bedeuten die Symbole V3R und V3L die Potentialwerte auf den Bitleitungen 3R und 3L, während das Symbol V9 den Potentialwert an dem Abtastpunkt 9 angibt. Zum Zeitpunkt T1 erreichen die Vorladungstaktsignale Φ1R und Φ1L ihre niedrigen Spannungswerte, während die Potentialwerte V3R und V3L auf dem Potentialwert VREF verbleiben. Zum Zeitpunkt T2 wird das Steuertaktsignal Φ2L auf dem Spannungswert VREF verriegelt, so daß die Transfertransistoren 7L und 8L wie beschrieben abgeschaltet werden und die Bitleitung 3L elektrisch von dem Abtastpunkt 9 abgetrennt wird. Auf der anderen Seite behält das Steuertaktsignal Φ2R seinen hohen Spannungswert, so daß die Bitleitung 3R mit dem Abtastpunkt 9 verbunden bleibt. Zum Zeitpunkt T3 wird das auf der Wortleitung WL1R befindliche Potential erhöht und die innerhalb der Speicherzelle MC1R befindliche Information auf der Bitleitung 3R ausgelesen. Zu diesem Zeitpunkt wird das auf der Bitleitung 3R befindliche Potential V3R geringfügig reduziert, wobei die Größe des Potentials durch das Kapazitätsverhältnis der Speicherzelle MC1R gegenüber der Bitleitung 3R bestimmt ist. Das auf dem Abtastpunkt 9 befindliche Potential wird in Abhängigkeit dieser Tatsache geringfügig reduziert, wobei jedoch der Transfertransistor 7L nicht angeschaltet wird, da der verringerte Potentialwert im allgemeinen kleiner als die Schwellwertspannung VTH der Transistoren ist. Zum Zeitpunkt T5 erreicht das Taktsignal Φ3 seinen niedrigeren Spannungswert, wodurch der Abtastverstärker aktiviert und der auf dem Abtastpunkt 9 vorhandene Potentialwert anfängt, sich zu verringern. Zu diesem Zeitpunkt wird das Steuertaktsignal Φ2R auf den Wert VREF reduziert und die Bitleitung 3R kurzzeitig von dem Abtastpunkt 9 abgetrennt, so daß auf diese Weise die kapazitive Belastung reduziert und die Verstärkungsempfindlichkeit verbessert wird. Nach einem Zeitintervall ΔT nach dem Zeitpunkt T5 reduziert sich der Potentialwert V9 auf den Wert VREF-VTH, so daß die Transfertransistoren 7L und 7R anfangen, in ihren eingeschalteten Zustand zu gelangen, während die Bitleitungen 3L und 3R automatisch mit dem Abtastpunkt 9 wieder verbunden werden. In der Folge erreichen die Steuertaktsignale Φ2R und Φ2L ihre hohen Spannungswerte, welche zum Zeitpunkt T6 höher sind als der Spannungswert VREF, wodurch die Leitfähigkeit der Transfertransistoren 7R und 7L erhöht wird. Die aus der Speicherzelle ausgelesene Information wird demzufolge in zufriedenstellender Weise während des Auslesevorganges den Lese-/Schreibleitungen zugeführt.

Die auf der nicht gewählten Seite befindlichen Bitleitungen werden, wie bereits beschrieben, durch Festklemmen der Gatterspannung der Transfertransistoren auf der nicht gewählten Seite mit Hilfe einer Bitleitung-Vorladungsspannung abgetrennt, bevor ein Anstieg der Potentialwerte auf den Wortleitungen bei der Adressierung der Speicherzelle während des beschriebenen Vorganges auftritt, so daß auf diese Weise ein Abschaltvorgang mit höherer Geschwindigkeit erreicht werden kann als in jenem Fall, in welchem die Gatter-Spannungswerte der Transfertransistoren vollkommen auf den niedrigeren Spannungswert reduziert werden. Die Gatterspannungswerte der Transfertransistoren werden dabei mit Hilfe der Bitleitung-Vorladungsspannung derart verriegelt, daß die Transfertransistoren automatisch durch die Verstärkerfunktion des Abtastverstärkers abgeschaltet werden, während die auf der nicht gewählten Seite befindlichen Bitleitungen automatisch mit dem Abtastverstärker erneut verbunden werden, so daß auf diese Weise die zur erneuten Verbindung der Bitleitungen mit der nicht gewählten Seite erforderlichen Zeitintervalle sehr kurz gemacht werden können. Der innerhalb der Speicherzelle befindliche Speicherinhalt kann unmittelbar nach der Verstärkung durch den Abtastverstärker nach außen abgegeben werden, so daß auf diese Weise ein Auslesevorgang mit hoher Geschwindigkeit durchführbar ist. Die an den Transfertransistoren anliegenden Gatter-Spannungswerte sind fernerhin höher als die Summe der Bitleitung-Vorladungsspannung und der Schwellwertspannungswerte der Transfertransistoren beim Auslesen des Inhalts der Speicherzelle, so daß auf diese Weise ein ausreichender Auslesespannungswert bei der beschriebenen Ausführungsform erreicht wird. Der Anstieg der Gatterspannung kann in diesem Fall innerhalb eines kürzeren Zeitraumes durchgeführt werden als dies in dem Falle möglich ist, wenn die Gatter-Spannungswerte der Transfertransistoren vollkommen auf die niedrigeren Spannungswerte reduziert werden, worauf dann in der Folge eine erneute Anhebung auf die höheren Spannungswerte vorgenommen werden muß. Diese Maßnahme stellt ebenfalls einen Faktor dar, welcher zur Erzielung eines Auslesevorganges mit hoher Geschwindigkeit beiträgt.

Im folgenden soll nunmehr eine Ausführungsform eines Treiberkreises zur Erzielung des in Fig. 3 beschriebenen Ablaufes beschrieben werden. Im Rahmen der folgenden Beschreibung wird angenommen, daß die Bitleitung-Vorladungsspannung VREF gleich der Speisespannung VCC gemacht ist.

Fig. 4 zeigt ein Schaltdiagramm zur Erzeugung des Steuertaktsignales Φ2L von Fig. 3. Der in Fig. 4 dargestellte Schaltkreis umfaßt Transistoren Q1 bis Q8 sowie Kondensatoren C1 bis C5. Der Abflußelektrode des Transistors Q1 wird die Speisespannung VCC zugeführt, während der Steuer- Elektrode das Vorladungstaktsignal Φ1L zugeführt wird.

Die Quellen-Elektrode ist hingegen mit einem Klemmenpunkt N2 verbunden. Der Abflußelektrode des Transistors Q2 wird das invertierte Vorladungstaktsignal 1L zugeführt, welches das invertierte Signal des Vorladungstaktsignales Φ1L ist. Der Steuer-Elektrode wird hingegen die Speisespannung VCC zugeführt, während die Quellen-Elektrode mit dem Klemmenpunkt N1 verbunden ist. Der Abflußelektrode des Transistors Q3 wird die Speisespannung VCC zugeführt, während die Steuer-Elektrode mit dem Klemmenpunkt N1 und die Quellen-Elektrode mit dem Klemmenpunkt N2 verbunden sind. Der Abflußelektrode des Transistors Q4 wird die Speisespannung VCC zugeführt, während die Steuerelektrode mit dem Klemmenpunkt N2 und die Quellen-Elektrode mit der Ausgangsklemme 13 verbunden sind, wobei letztere der Abgabe des Steuertaktsignales Φ2L dient. Der Abflußelektrode des Transistors Q5 wird die Speisespannung VCC zugeführt, während die Steuerelektrode mit einem Klemmenpunkt N3 und die Quellen-Elektrode mit der Ausgangsklemme 13 verbunden sind. Der Abflußelektrode des Transistors Q6 wird die Speisespannung VCC zugeführt, während die Steuerelektrode mit einem Klemmenpunkt N4 und die Quellen-Elektrode mit dem Klemmenpunkt N3 verbunden sind. Der Abflußelektrode des Transistors Q7 wird das invertierte Vorladungs-Taktsignal 1L zugeführt, während der Steuerelektrode die Speisespannung VCC zugeführt ist. Die Quellen-Elektrode ist hingegen mit dem Klemmenpunkt N4 verbunden. Der Abflußelektrode des Transistors Q8 wird die Speisespannung VCC zugeführt, während der Steuerelektrode das Vorladungstaktsignal Φ1L zugeführt ist. Die Quellen-Elektrode ist hingegen mit dem Klemmenpunkt N3 verbunden. Der eine Anschluß des Kondensators C1 ist mit dem Klemmenpunkt N1 verbunden, während dem anderen Anschluß das invertierte Verzögerungstaktsignal 3&min; zugeführt wird, das ein invertiertes verzögertes Signal des Taktsignales Φ3 ist. Der eine Anschluß des Kondensators C2 ist mit dem Klemmenpunkt N2 verbunden, während dem anderen Anschluß das im folgenden noch zu beschreibende Verriegelungstaktsignal Φ5L zugeführt wird. Der eine Anschluß des Kondensators C3 ist mit der Ausgangsklemme 13 verbunden, während dem anderen Anschluß das ebenfalls noch zu beschreibende Taktsignal Φ6L zugeführt wird. Der eine Anschluß des Kondensators C4 ist mit dem Klemmenpunkt N3 verbunden, während dem anderen Anschluß das invertierte Taktsignal 3 zugeführt wird, welches das invertierte Signal des Taktsignales Φ3 ist. Der eine Anschluß des Kondensators C5 ist mit dem Klemmenpunkt N4 verbunden, während dem anderen Anschluß das invertierte verzögerte Taktsignal 3&min; zugeführt wird.

Der zur Erzeugung des Steuertaktsignales Φ2R erforderliche Schaltkreis ist ähnlich wie der zur Erzeugung des Steuertaktsignales Φ2L erforderliche Schaltkreis ausgebildet, mit der Ausnahme, daß anstelle der Vorladungstaktsignale Φ1L und des invertierten Vorladungstaktsignales 1L ein Vorladungstaktsignal Φ1R und ein invertiertes Vorladungstaktsignal 1R zugeführt werden, während auf der anderen Seite anstelle des Verriegelungstaktsignales Φ5L ein Verriegelungstaktsignal Φ5R und anstelle eines Taktsignales Φ6L ein Taktsignal Φ6R zugeführt werden.

Fig. 5 zeigt ein Zeitdiagramm zur Erläuterung der Funktionsweise des Schaltkreises von Fig. 4. Die Beschreibung erfolgt dabei für jenen Fall, in welchem die auf der rechten Seite von Fig. 4 befindliche Speicherzelle mit Hilfe des in Fig. 1 dargestellten Abtastverstärkers adressiert wird.

Im Wartezustand zum Zeitpunkt T1 weisen das Vorladungstaktsignal Φ1L und das Taktsignal Φ3 hohe Spannungswerte auf, während die Ausgangsklemme 13 und demzufolge das Steuertaktsignal Φ2L eine Vorladung auf höhere Werte als die Speisespannung VCC erhalten, was durch die im folgenden noch zu beschreibende kapazitive Kopplung des Kondensators C3 erreicht wird. Zu diesem Zeitpunkt werden die Klemmenpunkte N2 und N3 auf die Speisespannung VCC vorgeladen, indem die Transistoren Q1 und Q8 angeschaltet werden. Die Transistoren Q4 und Q5 bleiben jedoch gesperrt, weil die an den Quellen-Elektroden anliegenden Potentialwerte höher sind als die an den Steuerelektroden. Das invertierte Vorladungstaktsignal 1L befindet sich fernerhin auf einem niedrigen Spannungswert, so daß die Klemmenpunkte N1 und N4 über die entsprechenden Transistoren Q2 und Q7 ebenfalls niedrige Spannungswerte aufweisen. Beide Transistoren Q3 und Q6 befinden sich demzufolge im abgeschalteten Zustand.

Zum Zeitpunkt T1 erhält das Vorladungstaktsignal Φ1L einen niedrigen Spannungswert, während das invertierte Vorladungstaktsignal 1L einen hohen Spannungswert erreicht. Die Klemmenpunkte N1 und N4 erhalten somit über die Transistoren Q2 und Q7 hohe Spannungswerte. Zum Zeitpunkt T2 erhält das Verriegelungstaktsignal Φ5L einen hohen Spannungswert, wobei der Klemmenpunkt N2 aufgrund der kapazitiven Kopplung mit dem Kondensator C2 auf einen Wert angehoben wird, welcher ausreichend höher als die Speisespannung VCC ist. Der Transistor Q4 wird demzufolge sehr rasch angeschaltet und das Steuertaktsignal Φ2L mit hoher Geschwindigkeit von dem hohen Spannungswert oberhalb der Speisespannung VCC auf den Wert der Speisespannung VCC festgeklemmt. Zum selben Zeitpunkt erhält das Taktsignal Φ6L einen niedrigen Spannungswert, wodurch der Wert des Steuertaktsignales Φ2L auf einen niedrigen Wert heruntergezogen wird, bei welchem eine Verriegelung auf dem Wert der Speisespannung VCC erfolgt, wobei dieser Vorgang mit hoher Geschwindigkeit aufgrund der kapazitiven Kopplung mit dem Kondensator C3 bewirkt wird. Zum Zeitpunkt T5 gelangt das Taktsignal Φ3 auf einen niedrigen Spannungswert, während das invertierte Taktsignal 3 seinen hohen Spannungswert erhält. Der Klemmenpunkt N3 wird demzufolge auf einen Potentialwert angehoben, welcher erheblich höher als die Speisespannung VCC ist, wobei dieser Anstieg aufgrund der kapazitiven Kopplung mit dem Kondensator C4 zustande kommt. Der Transistor Q5 wird demzufolge sehr rasch eingeschaltet, wobei jedoch keine Ladung auftritt, da das Steuertaktsignal Φ2L bereits auf dem Wert der Speisespannung VCC festgeklemmt ist. Zum Zeitpunkt T5&min; wird das invertierte verzögerte Taktsignal 3&min; auf einen hohen Spannungswert gebracht, so daß auf diese Weise die Spannungspunkte N1 und N4 Spannungswerte erhalten, welche ausreichend höher als die Speisespannung VCC ist, wobei dieser Vorgang durch die kapazitive Kopplung mit den Kondensatoren C1 und C5 bewirkt wird. Die Transistoren Q3 und Q6 werden demzufolge sehr rasch angeschaltet, während die Klemmenpunkte N2 und N3 auf dem Wert der Speisespannung VCC verriegelt werden, so daß auf diese Weise die Transistoren Q4 und Q5 abgeschaltet werden. Zum Zeitpunkt T6 erhält das Taktsignal Φ6L erneut seinen hohen Spannungswert, wodurch erreicht wird, daß das Steuertaktsignal Φ2L einen hohen Spannungswert erreicht, welcher oberhalb der Speisespannung VCC liegt, wobei dieser Vorgang mit Hilfe der kapazitiven Kopplung des Kondensators C3 bewirkt wird.

Bei dem der Erzeugung des Steuertaktsignales Φ2R dienenden Schaltkreis verbleibt das Verriegelungstaktsignal Φ5R hingegen auf einem niedrigeren Spannungswert, während das Taktsignal Φ6R zum Zeitpunkt T2 einen hohen Signalwert einnimmt. Der Klemmenpunkt N2 verbleibt demzufolge auf dem Wert der Speisespannung VCC, während das Steuertaktsignal Φ2R auf einem hohen Signalwert verbleibt, welcher oberhalb der Speisespannung VCC liegt. Zum Zeitpunkt T5 erhält das invertierte Taktsignal 3 einen hohen Signalwert, während das Taktsignal Φ6R einen niedrigen Spannungswert erreicht. Der Transistor Q5 wird demzufolge sehr rasch mit Hilfe des Kondensators C4 eingeschaltet, so daß auf diese Weise das Steuertaktsignal Φ2R auf dem Wert der Speisespannung VCC festgeklemmt wird. Dieses Festklemmen erfolgt dabei aufgrund des Vorhandenseins des Kondensators C3 mit erhöhter Geschwindigkeit. Der Ablauf ist dabei im wesentlichen identisch mit dem bei dem Schaltkreis zur Erzeugung des Taktsignales Φ2L.

Im Fall, in welchem die auf der linken Seite befindliche Speicherzelle des Abtastverstärkers von Fig. 1 adressiert wird, wird der Funktionsablauf des Schaltkreises zur Erzeugung des Taktsignales Φ2L durch den Ablauf des Schaltkreises zur Erzeugung des Taktsignales Φ2R ersetzt.

Mit Hilfe des in Fig. 4 gezeigten Schaltkreises werden, wie erwähnt, die Steuertaktsignale Φ2L und Φ2R erzeugt, welche den in Fig. 1 dargestellten gemeinsamen Abtastverstärker mit hoher Geschwindigkeit ansteuern.

Im folgenden soll nunmehr ein Ausführungsbeispiel eines Schaltkreises zur Erzeugung des Verriegelungstaktsignales Φ5L bzw. Φ5R beschrieben werden, welches dem Schaltkreis von Fig. 4 zugeführt wird. Dieser Verriegelungstaktgeneratorkreis besteht aus zwei Teilen eines zur Erzeugung eines Φ5-Signales dienenden Generatorkreises, wodurch ein Verriegelungstaktsignal Φ5 mit hoher Ansprechgeschwindigkeit zur Adressierung der Speicherzellen mit Hilfe eines Adressiersignales erzeugt wird und wobei ein Entkodierkreis vorgesehen ist, mit welchem eine Entkodierung des Verriegelungstaktsignales Φ5 durchgeführt wird, um auf diese Weise die beiden Arten von Verriegelungstaktsignalen Φ5L und Φ5R zu erzeugen.

Der in Fig. 6 dargestellte Schaltkreis dient zur Erzeugung des erwähnten Verriegelungstaktsignales Φ5. Gemäß Fig. 6 umfaßt der betreffende Generatorkreis Transistoren M1 bis M11 sowie einen Kondensator C6 (Boosterkondensator). Der Abflußelektrode des Transistors M1 wird die Speisespannung VCC zugeführt, während die Steuerelektrode das Vorladungstaktsignal Φ1 erhält und die Quellen-Elektrode mit dem Klemmenpunkt N5 verbunden ist. Die Abflußelektrode des Transistors M2 ist mit dem Klemmenpunkt N5 verbunden, während der Steuerelektrode ein erstes Adressiertaktsignal ΦA zugeführt ist und die Quellen-Elektrode geerdet ist. Die Abflußelektrode des Transistors M3 ist hingegen mit dem Klemmenpunkt N5 verbunden, während der Steuerelektrode ein zweites Adressiertaktsignal A zugeführt ist und die Quellen-Elektrode geerdet ist. Der Abflußelektrode des Transistors M4 wird ein invertiertes Vorladungstaktsignal 1 zugeführt, welches dem invertierten Signal des Vorladungstaktsignales Φ1 entspricht. Die Steuerelektrode ist dagegen mit dem Klemmenpunkt N5 verbunden, während die Quellen-Elektrode mit dem Klemmenpunkt N6 verbunden ist. Die Abflußelektrode des Transistors M5 ist mit dem Klemmenpunkt N6 verbunden, während der Steuerelektrode das invertierte verzögerte Taktsignal 3&min; zugeführt wird und die Quellen-Elektrode geerdet ist. Der Abflußelektrode des Transistors M6 wird die Speisespannung VCC zugeführt, während die Steuerelektrode mit dem Klemmenpunkt N6 und die Quellen-Elektrode mit dem Klemmenpunkt N7 verbunden sind. Die Abflußelektrode des Transistors M7 ist mit dem Klemmenpunkt N7 verbunden, während der Steuerelektrode das invertierte verzögerte Taktsignal 3&min; zugeführt wird und die Quellen-Elektrode geerdet ist. Die Abflußelektrode des Transistors M8 ist mit dem Klemmenpunkt N7 verbunden, während die Steuerelektrode mit dem Klemmenpunkt N5 verbunden ist und die Quellen- Elektrode geerdet ist. Der Abflußelektrode des Transistors M9 wird die Speisespannung VCC zugeführt, während die Steuerelektrode mit dem Klemmenpunkt N7 und die Quellen- Elektrode mit der Ausgangsklemme 14 verbunden sind, wobei an letzterer das Verriegelungstaktsignal Φ5 abnehmbar ist. Die Abflußelektrode des Transistors M10 ist mit der Ausgangsklemme 14 verbunden, während die Steuerelektrode mit dem Klemmenpunkt N5 verbunden ist und die Quellen-Elektrode geerdet ist. Die Abflußelektrode des Transistors M11 ist mit der Ausgangsklemme 14 verbunden, während der Steuerelektrode das invertierte verzögerte Taktsignal 3&min; zugeführt ist und die Quellen-Elektrode geerdet ist. Der eine Anschluß des Kondensators C6 ist mit dem Klemmenpunkt N6 verbunden, während der andere Anschluß mit dem Klemmenpunkt N7 verbunden ist.

Eines der Vorladungstaktsignale Φ1L und Φ1R von Fig. 1 kann als Vorladungstaktsignal Φ1 verwendet werden. Anstelle des Vorladungstaktsignales Φ1 kann jedoch ebenfalls ein Adressiermarkierungssignal eingesetzt werden. Die beiden Adressiersignale ΦA und A werden durch partiale Bits erzeugt, welche von dem Adressiersignal zur Adressierung der Speicherzelle extrahiert werden, wobei das erste Adressiertaktsignal ΦA die Adressierung der Speicherzelle auf der rechten Seite des Abtastverstärkers von Fig. 1 angibt, während das zweite Adressiertaktsignal A die Adressierung der auf der linken Seite befindlichen Speicherzelle des Abtastverstärkers von Fig. 1 anzeigt. Das erste Adressiertaktsignal ΦA erhält dabei einen hohen Spannungswert, sobald die auf der rechten Seite befindliche Adressierzelle adressiert wird, während das zweite Adressiersignal A einen hohen Signalwert erhält, sobald eine Adressierung der auf der linken Seite befindlichen Speicherzelle vorgenommen wird.

Fig. 7 zeigt ein Zeitdiagramm zur Erläuterung der Funktionsweise des Schaltkreises von Fig. 6. Die Funktionsweise dieses Schaltkreises soll im folgenden anhand der Fig. 7 beschrieben werden. Im Wartezustand bis zum Zeitpunkt T1 weist das Vorladungstaktsignal Φ1 einen hohen Signalwert auf, so daß der Klemmenpunkt N5 über den Transistor M1 auf einen hohen Signalwert aufgeladen wird. Die Transistoren M4, M8 und M10 befinden sich dabei in ihren angeschalteten Zuständen, während die Klemmenpunkte N6 und N7 sowie das Verriegelungstaktsignal Φ5 einen niedrigen Spannungswert aufweisen. Zum Zeitpunkt T1 erhält das Vorladungstaktsignal Φ1 einen niedrigen Signalwert, während das invertierte Vorladungstaktsignal 1 einen hohen Signalwert aufweist. Demzufolge wird der Transistor M1 abgeschaltet, während der Klemmenpunkt N5 einen hohen Signalwert beibehält, so daß der Transistor M5 in seinem angeschalteten Zustand erhalten wird. Das einen hohen Signalwert aufweisende invertierte Vorladungstaktsignal 1 wird demzufolge dem Klemmenpunkt N6 zugeführt, welcher demzufolge einen hohen Signalwert erreicht, so daß der Transistor M6 angeschaltet wird. Da der Klemmenpunkt N5 jedoch einen hohen Signalwert beibehält, wird der Transistor M8 in dem angeschalteten Zustand gehalten, während der Klemmenpunkt N7 seinen niedrigen Spannungswert beibehält. Zum Zeitpunkt T2 wird eines der beiden Adressiertaktsignale ΦA bzw. A auf einen hohen Signalwert gebracht, so daß einer der beiden Transistoren M2 oder M3 angeschaltet wird, um auf diese Weise den Klemmenpunkt N5 auf einen niedrigen Wert zu bringen. Der Transistor M4 wird demzufolge abgeschaltet, und der Klemmenpunkt N6 erhält einen hohen schwimmenden Spannungswert. Auf der anderen Seite werden die Transistoren M8 und M10 abgeschaltet, wodurch der Spannungswert des Klemmenpunktes N7 anfängt anzusteigen. Der Klemmenpunkt N6 wird demzufolge aufgrund der kapazitiven Kopplung des Kondensators C6 auf einen höheren Spannungswert angehoben, wodurch der Transistor M6 sehr rasch angeschaltet wird, um auf diese Weise die Spannung an dem Klemmenpunkt N7 bis auf einen Wert der Speisespannung VCC mit hoher Geschwindigkeit anzuheben. Der Transistor M9 wird demzufolge angeschaltet, um auf diese Weise das Verriegelungstaktsignal Φ5 mit hoher Geschwindigkeit auf einen hohen Spannungswert zu bringen. Zum Zeitpunkt T5&min; wird das invertierte verzögerte Taktsignal 3&min; auf einen hohen Spannungswert gebracht, wodurch die Transistoren M5, M7 und M11 angeschaltet werden, so daß auf diese Weise die Klemmenpunkte N6 und N7 sowie das Verriegelungstaktsignal Φ5 einen niedrigen Spannungswert erhalten. Obwohl das invertierte verzögerte Taktsignal 3&min; bei der beschriebenen Ausführungsform zur Rückstellung des Schaltkreises verwendet ist, so kann eine derartige Rückstellung ebenfalls mit Hilfe anderer Arten von Rückstelltaktsignalen erreicht werden.

In dem in Fig. 6 dargestellten Schaltkreis wird das Verriegelungstaktsignal Φ5 wie beschrieben erzeugt, welches mit hoher Geschwindigkeit dem ersten oder zweiten Adressiertaktsignal ΦA bzw. A entspricht.

Fig. 8 zeigt eine Ausführungsform des erwähnten Entkodierkreises, mit welchem insbesondere das Verriegelungstaktsignal Φ5L erzeugt wird. Der Schaltkreis von Fig. 8 umfaßt dabei die Transistoren M12 bis M18. Der Abflußelektrode des Transistors M12 wird die Speisespannung VCC zugeführt, während der Steuerelektrode das Vorladungstaktsignal Φ1 zugeführt ist und die Quellen-Elektrode mit dem Klemmenpunkt N8 verbunden ist. Die Abflußelektrode des Transistors M13 ist mit dem Klemmenpunkt N8 verbunden, während der Steuer-Elektrode das zweite Adressiertaktsignal A zugeführt ist und die Quellen-Elektrode geerdet ist. Der Abflußelektrode des Transistors M14 wird das Verriegelungstaktsignal Φ5 des in Fig. 6 dargestellten Schaltkreises zugeführt, während die Steuerelektrode mit dem Klemmenpunkt N8 und die Quellen-Elektrode mit einer Ausgangsklemme 15 verbunden sind, wobei an letzterer das Verriegelungstaktsignal Φ5L ableitbar ist. Die Abflußelektrode des Transistors M15 ist mit der Ausgangsklemme 15 verbunden, während die Steuerelektrode mit dem Klemmenpunkt N6 verbunden ist und die Quellen-Elektrode geerdet ist. Der Abflußelektrode des Transistors M16 wird die Speisespannung VCC zugeführt, während die Steuerelektrode das Vorladungstaktsignal Φ1erhält, und die Quellen-Elektrode mit dem Klemmenpunkt N9 verbunden ist. Die Abflußelektrode des Transistors M17 ist mit dem Klemmenpunkt N9 verbunden, während die Steuerelektrode zu der Ausgangsklemme 19 führt und die Quellen-Elektrode geerdet ist. Die Abflußelektrode des Transistors M18 ist schließlich mit der Ausgangsklemme 15 verbunden, während der Steuerelektrode das Verriegelungstaktsignal Φ5R zugeführt ist und die Quellen-Elektrode geerdet ist.

Der zur Erzeugung des Verriegelungstaktsignales Φ5R dienende Schaltkreis, welcher ebenfalls innerhalb des Entkodierkreises vorgesehen ist, ist ähnlich wie der in Verbindung mit Fig. 8 beschriebene Schaltkreis aufgebaut mit der Ausnahme, daß anstelle des zweiten Adressiertaktsignales A das erste Adressiertaktsignal ΦA zugeführt wird, während gleichzeitig anstelle des Verriegelungstaktsignales Φ5R das Verriegelungstaktsignal Φ5L zugeführt wird.

Fig. 9 zeigt ein Zeitdiagramm zur Erläuterung der Funktionsweise des Schaltkreises von Fig. 8. Im folgenden soll die Funktionsweise dieses Schaltkreises unter Bezugnahme auf Fig. 9 beschrieben werden, und zwar für den Fall, daß die auf der rechten Seite des Abtastverstärkers von Fig. 1 vorhandene Speicherzelle adressiert wird.

In dem Wartezustand zum Zeitpunkt T1 befindet sich das Vorladungstaktsignal Φ1 auf einem hohen Signalwert. Die Transistoren M12 und M16 befinden sich somit im angeschalteten Zustand, während die Klemmenpunkte N8 und N9 auf hohe Signalwerte aufgeladen sind. Die Transistoren M14 und M15 werden demzufolge angeschaltet, so daß die Ausgangsklemme 15 und damit das Verriegelungstaktsignal Φ5L niedrige Spannungswerte annehmen. Falls die auf der rechten Seite von Fig. 1 dargestellte Speicherzelle zum Zeitpunkt T2 adressiert wird, erhält das erste Adressiertaktsignal ΦA einen hohen Signalwert, während das zweite Adressiertaktsignal A einen niedrigen Signalwert beibehält. Der Klemmenpunkt N8 wird demzufolge zum Zeitpunkt T2 auf einem hohen Signalwert gehalten, so daß der Transistor M14 seinen leitenden Zustand beibehält. Der Signalwert des Verriegelungstaktsignales Φ5 wird demzufolge direkt der Ausgangsklemme 15 zugeführt, so daß das Verriegelungstaktsignal Φ5L dieselbe Wellenform aufweist wie das Verriegelungstaktsignal Φ5. In der Folge wird dann der Transistor M17 angeschaltet, so daß der Klemmenpunkt N9 einen niedrigen Signalwert erhält. Der Transistor M15 wird demzufolge in seinen abgeschalteten Zustand gebracht.

Bei einem Schaltkreis zur Erzeugung des Verriegelungstaktsignales Φ5R nimmt das erste Adressiertaktsignal ΦA zum Zeitpunkt T2 einen hohen Signalwert an, so daß auf diese Weise der Transistor M13 angeschaltet wird und der Klemmenpunkt N8 einen niedrigen Signalwert erhält, aufgrund welcher Tatsache der Transistor M14 abgeschaltet wird. Der Signalwert des Verriegelungstaktsignales Φ5 wird demzufolge nicht an die Ausgangsklemme 15 weitergeleitet, während der Transistor M17 nicht angeschaltet wird. Der Transistor M15 verbleibt somit im angeschalteten Zustand, während das Verriegelungstaktsignal Φ5R auf einem niedrigen Signalwert gehalten wird. Während des Zeitraumes, während welchem das Verriegelungstaktsignal Φ5L einen hohen Signalwert aufweist, ist der Transistor M18 im angeschalteten Zustand, wodurch erreicht werden kann, daß das Verriegelungstaktsignal Φ5R mit Sicherheit auf einem niedrigen Spannungswert gehalten wird, und zwar wenigstens während der Periode eines hohen Signalwertes des Verriegelungstaktsignales Φ5L.

Im Fall, in welchem die auf der linken Seite des Schaltkreises von Fig. 1 vorhandene Speicherzelle gewählt wird, wird der Betrieb des Schaltkreises zur Erzeugung des Verriegelungstaktsignales Φ5L durch den Betrieb des Schaltkreises zur Erzeugung des Verriegelungstaktsignales Φ5R ersetzt.

Im folgenden soll nunmehr ein Ausführungsbeispiel eines Schaltkreises zur Erzeugung des Taktsignales Φ6L beschrieben werden, das dem Schaltkreis von Fig. 4 zugeführt wird. Fig. 10 zeigt dabei einen derartigen Schaltkreis zur Erzeugung des Taktsignales Φ6L. Der Schaltkreis von Fig. 10 umfaßt dabei die Transistoren M19 bis M27. Der Abflußelektrode des Transistors M19 wird die Speisespannung VCC zugeführt, während die Steuerelektrode das Vorladungstaktsignal Φ1 erhält und die Quellen-Elektrode mit dem Klemmenpunkt N10 verbunden ist. Die Abflußelektrode des Transistors M20 ist mit dem Klemmenpunkt N10 verbunden, während die Steuer-Elektrode das invertierte verzögerte Taktsignal 3&min; erhält und die Quellen-Elektrode geerdet ist. Der Abflußelektrode des Transistors M21 wird das invertierte Taktsignal O3 zugeführt, während die Steuerelektrode mit dem Klemmenpunkt N10 und die Quellen-Elektrode mit dem Klemmenpunkt N11 verbunden sind. Die Abflußelektrode des Transistors M22 ist mit dem Klemmenpunkt N11 verbunden, während die Steuerelektrode das invertierte verzögerte Taktsignal 3&min; erhält und die Quellen-Elektrode geerdet ist. Die Abflußelektrode des Transistors M23 ist hingegen mit dem Klemmenpunkt N11 verbunden, während der Steuerelektrode das Vorladungstaktsignal Φ1 zugeführt ist und die Quellen- Elektrode geerdet ist. Die Abflußelektrode des Transistors M24 erhält die Speisespannung von VCC, während der Steuerelektrode das Vorladungstaktsignal Φ1 zugeführt ist. Die Quellen-Elektrode ist hingegen mit einer Ausgangsklemme 16 verbunden, an welcher das Taktsignal Φ6L abgeleitet werden kann. Der Abflußelektrode des Transistors M25 wird die Speisespannung VCC zugeführt, während der Steuerelektrode das invertierte verzögerte Taktsignal 3&sec; zugeführt wird und die Quellen-Elektrode mit der Ausgangsklemme 16 verbunden ist. Die Abflußelektrode des Transistors M26 ist mit der Ausgangsklemme 16 verbunden, während die Steuerelektrode zu dem Klemmenpunkt N11 führt und die Quellen- Elektrode geerdet ist. Die Abflußelektrode des Transistors M27 ist mit der Ausgangsklemme 16 verbunden, während der Steuerelektrode das Verriegelungstaktsignal Φ5L zugeführt ist und die Quellen-Elektrode geerdet ist.

Das invertierte verzögerte Taktsignal 3&sec; wird dadurch erhalten, indem das invertierte verzögerte Taktsignal 3&min; erneut um ein bestimmtes Zeitintervall verzögert wird.

Der Schaltkreis zur Erzeugung des Taktsignales Φ6R ist ähnlich wie der Schaltkreis von Fig. 10 ausgebildet, mit der Ausnahme, daß das Verriegelungstaktsignal Φ5R anstelle des Verriegelungstaktsignales Φ5L zugeführt wird.

Fig. 11 zeigt ein Zeitdiagramm zur Erläuterung der Funktionsweise des Schaltkreises von Fig. 10. Die Funktionsweise des betreffenden Schaltkreises soll im folgenden anhand der Fig. 11 beschrieben werden.

Im Wartezustand bis zum Zeitpunkt T1 befindet sich das Vorladungstaktsignal Φ1 auf einem hohen Signalwert, wobei die Transistoren M19, M23 und M24 sich im angeschalteten Zustand befinden. Der Klemmenpunkt N10 weist somit einen hohen Spannungswert auf, während der Klemmenpunkt N11 einen niedrigen Spannungswert besitzt. Die Ausgangsklemme 16 und demzufolge auch das Taktsignal Φ6L besitzen demzufolge einen hohen Spannungswert. Zum Zeitpunkt T1 erhält das Vorladungstaktsignal Φ1 einen niedrigen Spannungswert, so daß auf diese Weise die Transistoren M19, M23 und M24 abgeschaltet werden. Die Klemmenpunkte N10 und N11 sowie die Ausgangsklemme 16 werden demzufolge schwimmend gehalten, wobei keine Veränderung der Potentialwerte eintritt. Zum Zeitpunkt T2 erhält das Verriegelungstaktsignal Φ5L einen hohen Spannungswert, so daß auf diese Weise der Transistor M27 angeschaltet wird. Die Ausgangsklemme 16 erhält demzufolge einen niedrigen Spannungswert, so daß das Taktsignal Φ6L ebenfalls einen niedrigen Spannungswert erhält. Zum Zeitpunkt T5 erhält das Taktsignal Φ3 einen niedrigen Spannungswert, während das invertierte Taktsignal 3 einen hohen Spannungswert aufweist. Da der Klemmpunkt N10 einen hohen Spannungswert besitzt, erhält der Klemmpunkt N11 über den Transistor M21 ebenfalls einen hohen Spannungswert. Der Transistor M26 wird demzufolge angeschaltet, während das Taktsignal Φ6L keine Veränderung aufweist, da die Ausgangsklemme 16 bereits einen niedrigen Spannungswert besitzt. Zum Zeitpunkt T5&min; erhält das invertierte verzögerte Taktsignal 3&min; einen hohen Spannungswert, während das Verriegelungstaktsignal Φ5L einen niedrigen Spannungswert annimmt. Die Transistoren M20 und M22 werden demzufolge angeschaltet, während der Transistor M27 abgeschaltet wird.

Die Klemmenpunkte N10 und N11 erhalten somit niedrige Spannungswerte, so daß auf diese Weise die Transistoren M21 und M26 abgeschaltet werden. Zum Zeitpunkt T6 wird das invertierte verzögerte Taktsignal 3&sec; auf einen hohen Signalwert gebracht, so daß der Transistor M25 angeschaltet wird, und auf diese Weise die Ausgangsklemme 16 einen hohen Spannungswert erhält. Das Taktsignal Φ6L wird demzufolge ebenfalls auf einen hohen Spannungswert angehoben.

Bei dem Schaltkreis zur Erzeugung des Taktsignales Φ6R behält das Verriegelungstaktsignal Φ5R zum Zeitpunkt T2 seinen niedrigen Spannungswert, so daß das Taktsignal Φ6R auf einem hohen Spannungswert verbleibt. Zum Zeitpunkt T5 erreicht das invertierte Taktsignal Φ3 einen hohen Spannungswert, so daß der Transistor M26 angeschaltet wird. Dies wiederum hat zur Folge, daß die Ausgangsklemme 16 und damit das Taktsignal Φ6R niedrige Spannungswerte aufweisen. Die Funktionsweise in der Folge ist dann im wesentlichen identisch mit der Funktionsweise des Schaltkreises von Fig. 10.

Bei dem beschriebenen Schaltkreis von Fig. 10 werden demzufolge Taktsignale Φ6L bzw. Φ6R erzeugt, welche zum Treiben des Schaltkreises von Fig. 4 verwendet werden.

Der Treiberkreis des gemeinsamen Abtastverstärkers gemäß der Erfindung wird durch die beschriebenen Schaltkreise der Fig. 4, 6, 8 und 10 gebildet, um auf diese Weise Steuersignale Φ2L bzw. Φ2R zu erzeugen, welche zum Ansteuern des gemeinsamen Abtastverstärkers mit hoher Geschwindigkeit verwendet werden können.

Obwohl in der obigen Beschreibung ein gemeinsamer Abtastverstärker mit gefalteten Bitleitungen beschrieben worden ist, können jedoch ebenfalls offene Bitleitungen eingesetzt werden. In diesem Fall werden die in Fig. 1 gezeigten Bitleitungen 3L und 3R als ein Paar von offenen Bitleitungen ausgebildet, während die Bitleitungen 4L und 4R als ein anderes Paar von offenen Bitleitungen ausgebildet werden. Ein entsprechendes Taktsignal, welches dem Steuertaktsignal Φ2L entspricht, wird in diesem Fall den Steuerelektroden der Transfertransistoren 7L und 7R zugeführt, während ein dem Steuertaktsignal Φ2R entsprechendes Taktsignal den Steuerelektroden der Transfertransistoren 8L und 8R zugeführt wird.

Die Bitleitungen 3L und 4R können ebenfalls als ein Paar von offenen Bitleitungen eingesetzt werden, in welchem Fall die Bitleitungen 3R und 4L das andere Paar von offenen Bitleitungen bilden. In diesem Fall wird ein dem Steuertaktsignal Φ2R entsprechendes Taktsignal den Steuerelektroden der Transfertransistoren 7L und 8R zugeführt, während ein dem Steuertaktsignal Φ2R entsprechendes Taktsignal den Steuerelektroden der Transfertransistoren 8L und 7R zugeführt wird.


Anspruch[de]
  1. 1. Treiberkreis für einen zwischen zwei Paaren von Bitleitungen (3R, 4R und 3L, 4L) angeordneten Abtastverstärker (1, 2), welcher die von entsprechenden Speicherzellen (MC1R, MCNR und MC1L, MCNL) ausgelesene Information verstärkt und der von beiden Paaren von Bitleitungen (3R, 4R und 3L, 4L) gemeinsam verwendet wird,

    mit einer ersten Transfertransistorgruppe (7R, 8R; 7L, 8L), welche zwischen einem der Paare von Bitleitungen (3R, 4R bzw. 3L, 4L) und dem Abtastverstärker angeordnet ist;

    einer zweiten Transfertransistorgruppe (7L, 8L; 7R, 8R), welche zwischen dem anderen Paar von Bitleitungen (3L, 4L bzw. 3R, 4R) und dem Abtastverstärker (1, 2) angeordnet ist;

    einem Verriegelungstaktgeneratorkreis zum Erzeugen eines Verriegelungstaktsignales (Φ5) mit hoher Geschwindigkeit in Abhängigkeit der Adressierung der Speicherzellen;

    einem Dekoder zum Dekodieren des Verriegelungstaktsignales (Φ5) und Erzeugen eines Teilverriegelungstaktsignales (Φ5R, Φ5L) in Abhängigkeit von der Adressierung der Speicherzellen und des Verriegelungstaktsignales (Φ5);

    einem Ein-/Aus-Steuerkreis zum Erzeugen eines Steuertaktsignales (Φ2L, Φ2R) mit Hilfe des Teilverriegelungstaktsignales (Φ5R, Φ5L) des Dekoders und einer Vorladungsspannung (VREF, VCC, VR), zum Steuern der Ein- und Aus-Zustände der beiden Transfertransistorgruppen (7R, 8R; 7L, 8L), welcher einen Schaltkreis aufweist zum Einstellen der Gatterspannungspegel der Transfertransistorgruppen in einem Wartezustand vor der Adressierung der Speicherzellen auf einen höheren Wert, als den der Summe des Vorladungsspannungspegels der entsprechenden Bitleitungen und des Schwellwertspannungspegels der entsprechenden Transfertransistorgruppen, so daß die entsprechenden Transfertransistorgruppen eingeschaltet sind, dadurch gekennzeichnet, daß die Gatterspannung der Transfertransistorgruppe, welche zwischen den Bitleitungen, die nicht mit einer adressierten Speicherzelle verbunden sind, und dem Abtastverstärker (1, 2) angebracht ist, auf der Vorladungsspannung der Bitleitungen während der Adressierung der Speicherzellen verriegelt ist, so daß diese Transfertransistorgruppe abgeschaltet ist.
  2. 2. Treiberkreis nach Anspruch 1, dadurch gekennzeichnet, daß die beiden Paare von Bitleitungen in Form von gefalteten Bitleitungen (3R, 4R und 3L, 4L) ausgebildet sind.
  3. 3. Treiberkreis nach Anspruch 1, dadurch gekennzeichnet, daß die beiden Paare von Bitleitungen als offene Bitleitungen ausgebildet sind.
  4. 4. Treiberkreis nach Anspruch 1, dadurch gekennzeichnet, daß der Verriegelungstaktgeneratorkreis eine erste Potentialquelle (VCC),

    eine zweite Potentialquelle (Erde), welche einen von der ersten Potentialquelle unterschiedlichen Potentialwert aufweist,

    einen ersten Transistor (M6), welcher mit einem Anschluß mit der ersten Potentialquelle verbunden ist,

    einen zweiten Transistor (M8), welcher zwischen der anderen Anschlußklemme des ersten Transistors (M6) und der zweiten Potentialquelle zwischengeschaltet ist,

    einen ersten Schaltkreis (M1-M4), welcher in Abhängigkeit einer Adressierung von der Speicherzelle den ersten Transistor (M6) leitfähig und den zweiten Transistor (M8) nichtleitend macht,

    einen Boosterkondensator (C6), welcher zwischen der anderen Anschlußklemme des ersten Transistors (M6) und dem Steueranschluß des ersten Transistors (M6) angeschlossen ist und auf diese Weise eine Leitbarmachung des ersten Transistors (M6) mit hoher Geschwindigkeit ermöglicht und

    einen zweiten Schaltkreis (M9), welcher auf der Basis einer Potentialveränderung des anderen Anschlusses des ersten Transistors (M6) das Verriegelungstaktsignal (Φ5) erzeugt, aufweist.






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

Patent Zeichnungen (PDF)

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com