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Dokumentenidentifikation DE3841944C2 06.08.1992
Titel Halbleiterspeichereinrichtung und Zugriffsverfahren für eine Halbleiterspeichereinrichtung
Anmelder Mitsubishi Denki K.K., Tokio/Tokyo, JP
Erfinder Kumanoya, Masaki;
Shinohara, Hirofumi;
Dosaka, Katsumi;
Konishi, Yasuhiro;
Komatsu, Takahiro;
Yamasaki, Hiroyuki, Itami, Hyogo, JP
Vertreter Prüfer, L., Dipl.-Phys., Pat.-Anw., 8000 München
DE-Anmeldedatum 13.12.1988
DE-Aktenzeichen 3841944
Offenlegungstag 13.07.1989
Veröffentlichungstag der Patenterteilung 06.08.1992
Veröffentlichungstag im Patentblatt 06.08.1992
IPC-Hauptklasse G11C 7/06
IPC-Nebenklasse G11C 7/00   

Beschreibung[de]

Diese Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung und auf ein Zugriffsverfahren auf diese Halbleiterspeichereinrichtung.

In letzter Zeit war es wünschenswert, in einer hochintegrierten Speichereinrichtung, wie zum Beispiel einem dynamischen MOSRAM (d.h. dynamischer Speicher mit wahlfreiem Zugriff mit MOS- Transistoren) eine höchste Integration zum Erhöhen der Speicherkapazität und zum Erhöhen einer Geschwindigkeit des Lesebetriebes durch beträchtliches Reduzieren der Zugriffszeit (d.h. die zum Auslesen der Daten benötigte Zeit) zu erreichen.

Fig. 1 zeigt in einem schematischen Diagramm einen ganzen Aufbau einer Halbleiterspeichereinrichtung. Zuerst wird im folgenden der Aufbau beschrieben.

Gemäß Fig. 1 weist die Halbleiterspeichereinrichtung ein Speicherzellenfeld 101 mit einer Mehrzahl von Speicherzellen, die in Zeilen und in Spalten angeordnet sind, und einen gefalteten Bitleitungsaufbau auf. Ein Adreßpuffer 102 zum Erzeugen einer internen Zeilenadresse und einer internen Spaltenadresse nach Erhalt eines extern angelegten Adreßsignals ADD, ein Zeilendekoder 103 zum Auswählen von Speicherzellen einer Zeile aus dem Speicherzellenfeld 101 nach Erhalt der internen Zeilenadresse von dem Adreßpuffer 102 und ein Spaltendekoder 104 zum Auswählen von Speicherzellen einer Spalte (ein Bitleitungspaar) aus dem Speicherzellenfeld 101 als Reaktion auf das interne Spaltenadreßsignal von dem Adreßpuffer 102 sind zur Speicherzellenauswahl vorgesehen. Ein Block 105, der einen Leseverstärkerteil und einen I/O-Teil einschließt, ist zum Verstärken einer Signalpotentialdifferenz auf dem Bitleitungspaar und zum Verbinden des ausgewählten Bitleitungspaares mit dem I/O-Teil als Reaktion auf ein spaltendekodiertes Signal von dem Spaltendekoder 104 vorgesehen. Ein Einschreibpuffer 106 zum Empfangen von extern angelegten Daten Dein, die geschrieben werden sollen, und zum Umwandeln derselben in ein Paar von komplementären Daten (zum Beispiel Dein und ), zum Übertragen des Paares der Daten an den I/O-Teil des Blockes 105 und ein Auslesepuffer 107 zum Empfangen der Daten von dem I/O-Teil des Blockes 105 und Ausgeben dieser als ein Ausgangssignal Daus nach außen sind zum Schreiben von Daten in und zum Lesen von Daten aus einer oder mehreren ausgewählten Speicherzellen vorgesehen. Ferner ist ein Taktgenerator 108 zum Erzeugen von Signalen wie zum Beispiel ein Zeilenadreßtaktsignal und ein Spaltenadreßtaktsignal zum Vorgeben eines Zeitpunktes zum Starten eines Speicherzyklus vorgesehen, zum Empfangen eines Adreßsignals und zum Beeinflussen anderer Operationen.

Das Zeilenadreßtaktsignal von dem Taktgenerator 108 wird an den Adreßpuffer 102, den Zeilendekoder 108 und ähnliche angelegt, während das Spaltenadreßtaktsignal an den Adreßpuffer 102, den Spaltendekoder 104 und ähnliche angelegt wird.

Wie in Fig. 2 gezeigt, legt das Zeilenadreßtaktsignal den Zeitpunkt zum Annehmen einer Zeilenadresse in dem Adreßpuffer 102 fest und das Spaltenadreßtaktsignal legt den Zeitpunkt zum Annehmen einer Spaltenadresse in dem Adreßpuffer 102 fest. Bei dieser Anordnung werden Zeilenadressen und Spaltenadressen nacheinander an den Adreßpuffer 102 angelegt. Der Zeitpunkt zum Dekodieren des Adreßsignals in dem Zeilendekoder 103 und derjenige in dem Spaltendekoder 104 werden jeweils durch die Signale und bestimmt.

Fig. 3 zeigt in einem Diagramm eine Anordnung eines Hauptteiles in Fig. 1 gezeigten Speicherzellenfeldabschnittes, wobei ein Beispiel eines Aufbaues des Blockes 150, der durch gestrichelte Linien angedeutet ist, konkret dargestellt ist.

Fig. 3 zeigt typischerweise ein Paar von Bitleitungen BL und der gefalteten Bitleitungsstruktur. Gemäß Fig. 3 bildet das Paar von Bitleitungen BL und ein Paar von gefalteten Bitleitungen. Mit anderen Worten, es erscheinen komplementäre Signale auf den Bitleitungen BL und . Eine Mehrzahl von Wortleitungen sind in einer Richtung senkrecht zu den Bitleitungen BL und vorgesehen. In Fig. 3 ist typischerweise lediglich eine einzelne Wortleitung WL gezeigt. Speicherzellen sind bei Schnittpunkten der Wortleitungen und der Bitleitungen vorgesehen. Die Speicherzellen sind in Zeilen und in Spalten angeordnet. In Fig. 3 ist lediglich eine Speicherzelle 1 bei einem Schnittpunkt der Bitleitung BL und der Wortleitung WL vorgesehen, wie typischerweise gezeigt. Die Speicherzelle 1 ist vom Eintransistor-Einkondensator-Typ. Sie weist einen Speicherzellenkondensator C 0 zum Speichern von Information, und einen N-Kanal-MOS (Metall-Oxid-Halbleiter)-Transistor Q 0, der als Reaktion auf ein Signal, das auf der Wortleitung WL anliegt, zum Verbinden des Speicherzellenkondensators C 0 mit der Bitleitung BL eingeschalten wird, auf. Eine Zellplatte (eine Elektrode) des Speicherzellenkondensators ist bei einem vorbestimmten Potential VSG verbunden.

Flip-Flop-Leseverstärker 2 und 3 sind zum differentiellen Verstärken der Signalpotentialdifferenz auf dem Paar von Bitleitungen BL und vorgesehen. Der Leseverstärker 2 weist N-Kanal- MOS-Transistoren Q 1 und Q 2, die ein Potential auf der Bitleitung mit unterem Potential nach einem Massepotential entladen, auf. Ein Gate des MOS-Transistors Q 1 ist mit der Bitleitung BL verbunden und dessen Drain ist mit der Bitleitung verbunden. Ein Gate des MOS-Transistors Q 2 ist mit der Bitleitung und dessen Drain ist mit der Bitleitung BL verbunden. Sources der MOS-Transistoren Q 1 und Q 2 sind mit einem Knoten N 1 verbunden. Der Knoten N 1 ist mit einer Leseverstärkeraktivierungseinrichtung 4 zum Aktivieren des Leseverstärkers 2 als Reaktion auf ein Leseverstärkeraktivierungssignal S 0 verbunden. Die Leseverstärkeraktivierungseinrichtung 4 weist einen N-Kanal-MOS-Transistor Q 5, der als Reaktion auf das Leseverstärkeraktivierungssignal S 0 zum Verbinden des Knotens N 1 mit dem Massepotential eingeschaltet wird.

Der Leseverstärker 3 weist P-Kanal-MOS-Transistoren Q 3 und Q 4 auf, die als Reaktion auf ein Signal von einer Leseverstärkeraktivierungseinrichtung 5 aktiviert werden, zum Aufladen eines Potentials auf der Bitleitung mit höherem Potential auf ein Versorgungspotential Vcc. Ein Gate des MOS-Transistors Q 3 ist mit der Bitleitung BL und ein Gate des MOS-Transistors Q 4 ist mit der Bitleitung verbunden. Leitungsanschlüsse der MOS-Transistoren Q 3 bzw. Q 4 sind mit den Bitleitungen bzw. BL verbunden, deren andere Leitungsanschlüsse sind zusammen mit einem Knoten N 2 verbunden. Ein Ausgang der Leseverstärkeraktivierungseinrichtung 5 wird auf den Knoten N 2 übertragen. Die Leseverstärkeraktivierungseinrichtung 5 wird als Reaktion auf ein Leseverstärkeraktivierungssignal eingeschaltet. Sie weist einen P-Kanal-MOS- Transistor Q 6 zum Anlegen des Versorgungspotentials Vcc an den Knoten N 2 auf.

Zur Vorladung des Paares von Bitleitungen BL und und zum Abgleichen der Potentiale darauf als Reaktion auf ein Abgleichsignal EQ ist eine Vorladungs/Abgleich-Einrichtung 6 vorgesehen. Die Vorladungs/Abgleich-Einrichtung 6 lädt die jeweiligen Bitleitungen auf ein vorbestimmtes Potential auf und gleicht die Potentiale der Bitleitungen vor dem Beginn und nach Beendigung eines Speicherzyklus ab (d.h. bei der Ruhezeit). Die Vorladungs/Abgleich-Einrichtung 6 weist auf: einen Abgleich-N-Kanal- MOS-Transistor Q 7, der als Reaktion auf das Abgleichsignal EQ zum elektrischen Kurzschließen des Paares der Bitleitungen BL und eingeschaltet wird; einen Vorladungs-N-Kanal-MOS-Transistor Q 8, der ein Vorladungspotential VBL an die Bitleitung BL als Reaktion auf das Abgleichsignal EQ anlegt; und einen Vorladungs-N-Kanal- MOS-Transistor Q 9, der als Reaktion auf das Abgleichsignal zum Anlegen des Vorladungspotentials VBL an die Bitleitung eingeschaltet wird. Das Vorladungspotential VBL wird normalerweise durch eine interne Spannungserzeugerschaltung erzeugt und auf ein vorbestimmtes Potential gesetzt (zum Beispiel einhalb der Versorgungsspannung Vcc, d.h. Vcc/2).

Die Bitleitungen BL bzw. sind ferner mit N-Kanal-MOS- Transistoren Q 10 bzw. Q 11 verbunden, die als Reaktion auf ein Bitleitungspaarauswahlsignal (d.h. ein Spaltendekodersignal) Y von dem Spaltendekoder (in Fig. 3 nicht gezeigt) zum Verbinden der Bitleitungen BL und mit den Datenein-/Ausgangs-Bussen I/O und eingeschaltet werden. Das Paar von Datenein-/Ausgangs- Bussen I/O und werden bei einem vorbestimmten Potential VBL&min; durch N-Kanal-MOS-Transistoren Q 22 und Q 23, die als Reaktion auf ein Taktsignal CLK einschalten, vorgeladen. Das Paar von Datenein-/Ausgangs-Bussen I/O und überträgt Daten über Ein-/ Ausgangspuffer.

Fig. 4 zeigt in einem Signalablaufdiagramm den Lesebetrieb der Halbleiterspeichereinrichtung, wobei die gleichen Bezugszeichen wie in Fig. 3 Potentialänderungen in den entsprechenden Abschnitten bezeichnen. Gemäß Fig. 3 und 4 wird im folgenden der Betrieb der Halbleiterspeichereinrichtung beschrieben.

Vor dem Zeitpunkt T 1 ist das Abgleichsignal EQ auf einem hohen Pegel, und der Abgleichtransistor Q 7 und die Vorladungstransistoren Q 8 und Q 9 sind alle in dem Ein-Zustand, wobei die Bitleitungen BL und auf dem vorbestimmten Potential VBL vorgeladen sind.

Wenn sich das Abgleichsignal EQ beim Zeitpunkt T 1 von dem hohen Pegel auf einen niedrigen Pegel ändert, werden die Transistoren Q 7, Q 8 und Q 9 sämtlich ausgeschaltet, und der Vorladungs-/ Abgleichbetrieb der Bitleitungen BL und ist abgeschlossen, so daß die Bitleitungen sich in einem elektrischen Fließzustand befinden, wobei die Einrichtung für einen Beginn des nächsten Speicherzyklus vorbereitet ist.

Wenn eine Wortleitung WL als Reaktion auf ein Zeilendekodersignal von dem Zeilendekoder beim Zeitpunkt T 2 ausgewählt ist, ändert sich das Potential der Wortleitung WL von dem niedrigen Pegel auf den hohen Pegel. Als Folge davon wird der Transistor Q 0 der mit der Wortleitung WL zu verbindenden Speicherzelle 1 eingeschaltet, und der Speicherkondensator C 0 wird mit der Bitleitung BL verbunden. Dementsprechend tritt in der Bitleitung BL eine Potentialänderung auf, die von der Information der Speicherzelle 1 abhängt. Wenn die in der Speicherzelle 1 gespeicherte Information "1" beträgt, wird das Potential der Bitleitung BL etwas höher als das Vorladungspotential, wie durch durchgezogene Linien in Fig. 4 gezeigt, wobei das Potential der Bitleitung auf dem Vorladungspotential gehalten ist.

Wenn das Potential des Auslesesignals auf dem Paar der Bitleitungen BL und stabil wird, beginnen die Leseverstärkeraktivierungssignale SO bzw. beim Zeitpunkt T 3 anzusteigen bzw. abzufallen. Daher werden die MOS-Transistoren Q 5 und Q 6 eingeschaltet, der Knoten N 1 wird auf das Massepotential entladen, während der Knoten N 2 auf das Versorgungspotential Vcc geladen wird. Als Folge davon werden beide Flip-Flop-Leseverstärker 2 und 3 aktiviert, und die Bitleitung BL mit dem höheren Potential aus dem Paar von Bitleitungen BL und wird auf das Versorgungspotential Vcc über den Leseverstärker 3 aufgeladen, während die Bitleitung des niedrigeren Potentials über den Leseverstärker 2 auf das Massepotential entladen wird. Daher wird die leichte Signalpotentialdifferenz auf dem Paar von Bitleitungen BL und durch die Aktivierung der Leseverstärker 2 und 3 verstärkt.

Wenn das Bitleitungspaarauswahlsignal (d.h. das Spaltendekodersignal) Y vom Spaltendekoder 104 beim Zeitpunkt T 4 nach der Verstärkung durch die Leseverstärker auf den hohen Pegel ansteigt, werden die MOS-Transistoren Q 10 und Q 11 eingeschaltet und die Potentiale auf den Bitleitungen BL und werden an die Datenein-/Ausgangs-Busse I/O und angelegt. Die an die Datenein-/Ausgangs-Busse I/O angelegten Potentiale werden durch Verstärkungseinrichtungen wie zum Beispiel Vorverstärkern (nicht gezeigt) oder ähnlichem verstärkt und anschließend über die Datenausgangspuffer und externe Ausgangsanschlüsse (nicht gezeigt) auf einen externen Abschnitt übertragen, wobei sich das Paar von Datenbussen I/O und beim Übertragen der Daten im Fließzustand befindet.

Wenn die Übertragung der Daten auf die externen Ausgangsanschlüsse vervollständigt ist, ändert sich das Potential der Wortleitung WL vom hohen Pegel auf den niedrigen Pegel beim Zeitpunkt T 5, und der Pegel des Bitleitungspaarauswahlsignals Y ändert sich ebenfalls vom hohen Pegel auf den niedrigen Pegel. Als Folge davon kehrt das Potential auf dem Paar der Datenein-/ Ausgangs-Busse I/O und auf das Vorladungspotential VBL&min; zurück.

Dann ändern sich beim Zeitpunkt T 6 die Leseverstärkeraktivierungssignale S 0 bzw. vom hohen Pegel auf den niedrigen Pegel bzw. vom niedrigen Pegel auf den hohen Pegel, so daß beide Leseverstärker 2 und 3 in einem nichtaktiven Zustand sind. Gleichzeitig steigt das Abgleichsignal EQ auf den hohen Pegel zum Aktivieren der Vorladungsabgleicheinrichtung 6 an, so daß dadurch die Bitleitungen BL und auf das vorbestimmte Potential VBL vorgeladen werden und die Potentiale auf dem Paar der Bitleitungen BL und abgeglichen werden.

Somit wurde der Datenlesebetrieb in groben Zügen beschrieben. Im Gegensatz dazu stellt beim Datenschreibbetrieb der zeitliche Signalablauf den gleichen wie gemäß Fig. 4 gezeigten dar, wobei Daten in einer zum Fall des Lesebetriebes entgegengesetzten Richtung fließen, d.h. in der Richtung von den Dateneingangspuffern über das Paar von Datenein-/Ausgangs-Bussen auf eine ausgewählte Speicherzelle. Insbesondere werden die zu schreibenden Daten, die von einem externen Abschnitt über den Daten-Einschreibpuffer (nicht gezeigt) anliegen, in einer komplementären Weise (wie z.B. Dein und ) auf die Datenein-/Ausgangs-Busse I/O und übertragen. Nach den aufeinanderfolgenden Operationen vom Zeitpunkt T 1 bis zum Zeitpunkt T 3 ändert sich das Bitleitungsauswahlsignal Y vom niedrigen Pegel auf den hohen Pegel beim Zeitpunkt T 4. Dann werden die MOS-Transistoren Q 10 und Q 11 eingeschaltet, und die Signalpotentiale auf den Datenein-/Ausgangs- Bussen I/O und werden auf eine ausgewählte Speicherzelle angelegt, wodurch die Daten eingeschrieben werden. Bei diesem Fall werden die Leseverstärker 2 und 3 beim Zeitpunkt T 3 aktiviert, und die Signalpotentialdifferenz auf den Bitleitungen BL und wird nach der Änderung der Wortleitung WL auf den hohen Pegel verstärkt. Auch wenn der von den Leseverstärkern 2 und/oder 3 verstärkte Signalpegel dem Signalpotentialpegel der Einschreibdaten entgegengesetzt ist, erscheint jedoch das den Einschreibdaten entsprechende Signalpotential auf den Bitleitungen BL und , da die Einschreibdaten über den externen Dateneingangspuffer auf die Datenein-/Ausgangs-Busse I/O und übertragen werden. Im besonderen ist die Treibbarkeit des Dateneingangspuffers (oder Einschreibpuffers) größer als das Verriegelungsvermögen der Leseverstärker entworfen, und daher können die Einschreibdaten die durch einen Leseverstärker verriegelten Daten umkehren. Daher werden beim Ein-Zustand die Einschreibdaten über den MOS-Transistor Q 0 in die ausgewählte Speicherzelle geschrieben.

Wie oben beschrieben, werden bei der Konstruktion der Halbleiterspeichereinrichtung Daten über das gleiche Datenein-/Ausgangs- Buspaar I/O und aus der entsprechenden Speicherzelle ausgelesen und eingeschrieben. Dementsprechend ist auch beim Lesen von Daten das Paar der Bitleitungen BL bzw. über die MOS-Transistoren Q 10 bzw. Q 11 mit dem Paar der Datenein-/Ausgangs-Busse I/O bzw. verbunden. Um Daten bei hoher Geschwindigkeit zu lesen, wird es bevorzugt, das Paar der Bitleitungen mit dem Paar der Datenein-/Ausgangs-Busse so schnell wie möglich zu verbinden. Wenn jedoch die Verbindung zwischen dem Paar der Bitleitungen und dem Paar der Datenein-/Ausgangs-Busse während eines Zeitraumes vom Zeitpunkt T 2 des Anstieges des Potentials auf der Wortleitung WL bis zu dem Zeitpunkt T 3 des Beginns des Lesebetriebes durch Aktivieren der Leseverstärker 2 und 3, wie zum Beispiel in Fig. 4 gezeigt, durchgeführt wird, wird eine Ladekapazität der Datenein-/Ausgangs-Busse auf die Bitleitungen angelegt und damit der Auslesesignalpegel der Bitleitungen verringert. Als Folge davon könnten die Leseverstärker keinen stabilen Lesebetrieb durchführen, und ein fehlerhafter Betrieb könnte auftreten. Dementsprechend ist es notwendig, das Bitleitungspaar mit dem Datenein-/Ausgangs-Buspaar zu verbinden, nachdem die Leseverstärker 2 und 3 aktiviert sind und die Signalpotentiale auf den Bitleitungen BL und stabil werden. Die Verbindung zwischen dem ausgewählten Paar der Bitleitungen und dem Paar der Datenein-/ Ausgangsbusse kann nicht vor dem Zeitpunkt T 3 beim Auslesen von Daten durchgeführt werden. Folglich ergeben sich bei diesen Einrichtungen Nachteile derart, daß ein Geschwindigkeitsanstieg beim Lesebetrieb begrenzt ist, und daß es schwierig ist, die Zugriffszeit zu reduzieren. Insbesondere wenn diese Einrichtung die Konstruktion aufweist, die das gleiche Paar der Datenein-/ Ausgangs-Busse zum Lesen und zum Schreiben von Daten benutzt, ist es schwierig, die Zugriffszeit bei dem Datenlesebetrieb zu reduzieren.

S. Watanabe et.al. schlagen in "BiCMOS Technology for High Speed DRAMs", '87, VLSI SYMPOSIUM, Digest of Technical Papers (1987), S. 79 bis 80, ein DRAM mit einem Schreibdatenbus und einem Lesedatenbus vor, die zum Hochgeschwindigkeitslesen getrennt vorgesehen sind. Bei dem DRAM von Watanabe ist zusätzlich ein von einem Leseverstärker vom Flip-Flop-Typ getrennter BiCMOS-Differential-Leseverstärker zwischen dem Lesedatenbus und den jeweiligen Bitleitungspaaren vorgesehen.

Fig. 5 zeigt das Schaltungsdiagramm eines von Watanabe et.al. in der oben genannten Literaturstelle veröffentlichten DRAMs.

Gemäß Fig. 5 sind der Schreibdatenbus IL, und der Lesedatenbus OL, getrennt auf jeder Seite der Bitleitungen vorgesehen. Die Bitleitungen BL, sind bei einem Lesemodus als Reaktion auf ein Signal SCHREIBEN von dem Schreibdatenbus IL, getrennt. Zwischen dem Lesedatenbus und einem Bitleitungspaar ist ein BiCMOS- Differential-Leseverstärker vorgesehen. Die Eingangsstufe des BiCMOS-Leseverstärkers ist über getaktete Inverter mit gepaarten Bitleitungen verbunden. Zwischen dem Lesedatenbus und einem Datenausgangs-(Daus) -Puffer ist eine Pegelschieberschaltung zum Schieben eines Signalspannungspegels auf dem Lesedatenbus OL, und ein anderer BiCMOS-Leseverstärker zum differentiellen Verstärken des Ausganges der Pegelschiebeschaltung zum Anlegen des Ausgangs an den Daus-Puffer vorgesehen.

Der Schreibdatenbus weist ein Paar von Signalleitungen IL bzw. auf, die mit einer Bitleitung BL bzw. einer komplementären Bitleitung verbunden sind. Analog dazu weist der Lesedatenbus ein Paar von Signalleitungen OL bzw. zum Empfangen von Daten über den BiCMOS-Differentialverstärker von der Bitleitung BL bzw. der komplementären Bitleitung auf. In Fig. 5 bezeichnen die Signale CSL1 und CSL2 spaltendekodierte Signale von einem Spaltendekoder (nicht gezeigt). Der Betrieb des DRAM wird beschrieben, wenn eine den Wert "0" speichernde Speicherzelle zum Verbundenwerden mit der Bitleitung BL1 ausgewählt wird, wobei auf Fig. 6 Bezug genommen wird, die einen zeitlichen Ablauf der Hauptknoten bei einem Lesebetrieb zeigt.

Beim Lesen befindet sich das Signal SCHREIBEN auf einem niedrigen Pegel und trennt alle Bitleitungen von dem Schreibdatenbus. Zuerst wird als Reaktion auf eine extern angelegte, zu aktivierende Zeilenadresse eine Wortleitung WL ausgewählt. Dann werden Daten, die in den mit der Wortleitung WL verbundenen Speicherzellen gespeichert sind, auf die entsprechenden Bitleitungen BL1, BL2, . . . übertragen, was eine kleine Spannungsänderung auf den Bitleitungen in Abhängigkeit der übertragenen Daten ergibt. Diese kleine Änderung der Bitleitungsspannung bewirkt eine Leitungsmodulation der getakteten CMOS-Inverter. Diese Leitungsmodulation wird als Reaktion auf das spaltendekodierte Signal CSL1 an die Eingangsstufe des BiCMOS-Leseverstärkers angelegt. Dann wird der BiCMOS-Leseverstärker bereits durch das Signal CSL1 aktiviert, zum Verstärken des empfangenen kleinen Signals in einer dank seiner hohen Stromtreibbarkeit kurzen Zeitdauer. Daten auf der Bitleitung BL1 werden auf die Lesedatenleitung OL übertragen. Die Signalspannung auf der Lesedatenleitung OL wird im Pegel verschoben und durch die nächste Schaltung der Pegelschiebeschaltung und den anderen BiCMOS-Differentialverstärker verstärkt.

Die verstärkten Daten RD, werden an den Daus-Puffer angelegt. Dann werden die Daten Daus von dem Daus-Puffer ausgegeben. Gleichzeitig wird der Leseverstärker vom Flip-Flop-Typ zum Zurückgeben von Speicherzellendaten aktiviert. Daher werden die Daten der ausgewählten Speicherzelle vor oder beim gleichen Zeitpunkt der Aktivierung der Leseverstärker vom Flip-Flop-Typ ausgelesen, wodurch sich ein Hochgeschwindigkeitslesen ergibt.

Beim Schreiben befindet sich das Signal SCHREIBEN bei einem hohen Pegel, und das Schreiben von Daten wird über den Schreibdatenbus IL, in der gleichen Weise wie bei dem in Fig. 3 gezeigten DRAM ausgeführt.

Bei dieser Einrichtung wird jedoch jede Bitleitung nicht direkt mit der Eingangsstufe des BiCMOS-Leseverstärkers verbunden, sondern über den getakteten Inverter indirekt mit dem Leseverstärker verbunden.

Ein getakteter Inverter weist typischerweise die in Fig. 7 gezeigte Schaltungskonfiguration auf. Der getaktete Inverter besteht aus einem CMOS-Inverter, der aus komplementärverbundenen P-Kanal-MOS-Ladetransistoren QPL und N-Kanal-MOS-Treibertransistoren QND gebildet ist, und aus Trennschalttransistoren QPC bzw. QNC, die mit der Leistungsversorgung Vc bzw. der Masse verbunden sind. Die Trennschalttransistoren QPC und QNC verhindern den Inverterbetrieb (d.h. Inversion eines empfangenen Eingangs EIN in einen Ausgang AUS), wenn der Steuertakt TAKT auf einem niedrigen Pegel ist, und dessen Komplement auf einem hohen Pegel ist. Auf der anderen Seite arbeitet der getaktete Inverter wie ein normaler Inverter, wenn der Steuertakt TAKT nach oben geht.

Ein Grund, warum diese Einrichtung zusätzlich zum BiCMOS-Differentialleseverstärker den getakteten Inverter benutzt, liegt darin, daß die Eingangsimpedanz eines Bipolar-Transistors im allgemeinen beträchtlich niedriger als die eines MOS-Transistors liegt.

Daher wird zur Vermeidung ungünstiger Beeinflussung auf eine Bitleitungsspannung und daher auf den Verstärkungsbetrieb eines CMOS-Lesverstärkers vom Flip-Flop-Typ eine Trenneinrichtung benötigt.

Ein anderer Grund ist, die Bipolar-Transistoren im BiCMOS- Differentialleseverstärker mit dem Basisstrom zu versorgen und den Eingangsausschlag des einfachen Differentialleseverstärkers vorzuverstärken.

Folglich weist die Einrichtung Nachteile beim Beschleunigen des Lesebetriebes auf, da ein getakteter Inverter unbedingt benötigt wird und daher dessen Lesebetrieb durch den Inverter von Natur aus verzögert wird.

Ferner weist der getaktete Inverter mindestens vier Transistoren auf, was hinsichtlich des Flächenverbrauchs beim Erreichen einer größeren Packungsdichte zu einem weiteren Nachteil führt.

Weiterhin ist aus der DE 37 10 536 A1 eine Halbleiterspeichereinrichtung mit einem Speicherzellenfeld, einer Mehrzahl von Wortleitungen und einer Mehrzahl von Bitleitungen bekannt, bei der durch eine Zeilenadreßeingangseinrichtung für eine externe Zeilenadresse und eine Zeilenauswahleinrichtung eine Zeile ausgewählt wird, durch eine Spaltenadreßeingangseinrichtung für eine externe Spaltenadresse und eine Spaltenauswahleinrichtung eine Spalte ausgewählt wird, so daß eine Speicherzelle bestimmt wird. Einzuschreibende Daten werden über ein Paar von Einschreib-Datenübertragungsbusleitungen zu der Spalte übertragen, die durch ein Bitleitungspaar dargestellt ist. Über das Bitleitungspaar werden die Daten wiederum der Speicherzelle zugeführt. Zum Auslesen der in der Speicherzelle vorhandenen Daten ist ein Paar von Auslese-Datenübertragungsbusleitungen mit dem jeweiligen Bitleitungspaar verbunden. Dabei ist zwischen jedem Bitleitungspaar und dem Paar von Auslese-Datenübertragungsbusleitungen eine Verstärkungseinrichtung vorgesehen. Die Verstärkungseinrichtung weist für jedes Bitleitungspaar eine erste Einrichtung auf, die auf ein Spaltenauswahlsignal zum Treiben der Auslese-Datenübertragungsbusleitungen reagiert, die eine Nachweiseinrichtung zum direkten Empfangen der Spannungen auf den Bitleitungen aufweist und die eine Verstärkervorrichtung zum Verstärken der erfaßten Spannungsdifferenz aufweist. Weiterhin weist die Verstärkungseinrichtung für jedes Bitleitungspaar eine zweite Einrichtung zum Liefern von Strom für das Paar von Auslese-Datenübertragungsbusleitungen auf, die eine auf die Verstärkervorrichtung reagierende Steuereinrichtung zum Steuern des Stromes auf dem Paar von Auslese-Datenübertragungsbusleitungen aufweist, wobei die Steuereinrichtung eine Einrichtung zum Schaffen eines positiven Kopplungspfades aufweist. Die Verstärkervorrichtung wandelt die Ströme auf dem Paar von Auslese-Datenübertragungsbusleitungen in Spannungsdifferenzen um. Zwar kann durch die Schaffung des Rückkopplungspfades eine relativ schnelle Reaktion erreicht werden, da jedoch für jedes Bitleitungspaar eine eigene zweite Einrichtung der Verstärkungsvorrichtung vorgesehen ist, ist der Platzbedarf dieser Verstärkungsvorrichtung groß. Daher wird ein hoher Integrationsgrad der Halbleiterspeichereinrichtung verhindert.

Aus der US 39 40 747 ist ein dynamischer RAM bekannt, bei dem der Zeilenadreßpuffer und der Spaltenadreßpuffer voneinander getrennt sind. Daher können der Zeilenadreßpuffer und der Spaltenadreßpuffer die jeweilige Zeilenadresse und Spaltenadresse zur gleichen Zeit als Reaktion auf ein Chip-Freigabesignal aufnehmen. Dadurch kann zwar das Verfahren beschleunigt werden. Es muß jedoch immer der Leseverstärker nach Aktivieren der ausgewählten Wortleitung aktiviert werden, erst danach kann das Bitleitungspaar mit dem Spaltenauswahlsignal aktiviert werden, also nach der Lesetätigkeit des Leseverstärkers. Es ist nicht möglich, die von der Speicherzelle auf das Bitleitungspaar übertragenen Daten schon auszulesen, bevor zum Wiedereinschreiben die Spannungen auf dem Bitleitungspaar verstärkt werden.

Aus der US 40 44 340 ist eine Halbleiterspeichereinrichtung bekannt, bei der ein Bitleitungspaar vom Typ der gefalteten Bitleitungen über einen Leseverstärker mit einem Eingabe/Auslesebus verbunden ist.

Es ist daher Aufgabe der Erfindung, eine Halbleiterspeichereinrichtung zu schaffen, bei der ein schneller Auslesebetrieb auf die Auslese- Datenübertragungsbusleitungen möglich ist, ohne daß jedoch durch die dafür nötigen Einrichtungen der Flächenbedarf zu groß wird. Des weiteren soll ein Zugriffsverfahren auf eine Halbleiterspeichereinrichtung vorgesehen werden, mit dem schnell auf die gespeicherten Daten zugegriffen werden kann, ohne daß der Platzbedarf zu groß wird.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichereinrichtung mit den Merkmalen des Patentanspruches 1 und durch ein Zugriffsverfahren mit den Merkmalen des Patentanspruches 7.

Das Auslesedatenübertragungsbuspaar weist bevorzugt eine Mehrzahl von Unterauslesedatenübertragungsbuspaaren, die zusammen für eine vorbestimmte Anzahl von Bitleitungspaaren vorgesehen sind, und ein Hauptauslesedatenübertragungsbuspaar, das zusammen für alle der Mehrzahl der Unterauslesedatenübertragungsbuspaare zum Empfangen eines Signals von diesen vorgesehen ist, auf. Der Ausgangsabschnitt des Leseverstärkers vom Stromspiegeltyp ist mit dem entsprechenden Ausgangsabschnitt der Unterauslesedatenübertragungsbuspaare verbunden.

Bevorzugt sind ein Zeilendekodereingangsabschnitt zum Empfangen einer extern angelegten Zeilenadresse und zum Übertragen dieser auf einen Zeilendekoder, und ein Spaltendekodereingangsabschnitt zum Empfangen einer extern angelegten Spaltenadresse und zum Übertragen derselben auf einen Spaltendekoder getrennt vorgesehen.

Bei dem oben beschriebenen Aufbau führt der Leseverstärker vom Stromspiegeltyp einen Hochgeschwindigkeitsbetrieb zum Verstärken einer kleinen Potentialdifferenz auf dem Bitleitungspaar und zum Übertragen der verstärkten Differenz auf das Auslesedatenübertragungsbuspaar, ohne ungünstigen Einfluß auf das Potential auf den Bitleitungen zu verursachen, da dieses eine hohe Eingangsimpedanz aufweist, durch. Dementsprechend kann die in einer ausgewählten Speicherzelle enthaltene Information ausgelesen werden, bevor der Leseverstärker vom Flip-Flop-Typ aktiviert ist.

Wenn das Auslesedatenübertragungsbuspaar ein Hauptdatenübertragungsbuspaar und Unterdatenübertragungsbuspaare aufweist, kann zusätzlich die Ladekapazität eines Ausgangsabschnittes des Leseverstärkers vom Stromspiegeltyp verringert werden, wodurch es ermöglicht wird, den Lesebetrieb bei höherer Geschwindigkeit auszuführen.

Wenn ein Spaltenadreßeingangsabschnitt und ein Zeilenadreßeingangsabschnitt getrennt vorgesehen sind, kann des weiteren der Spaltendekodierbetrieb und der Zeilendekodierbetrieb gleichzeitig ausgeführt werden, wodurch es ermöglicht wird, Daten unmittelbar nach einem Anstieg eines Potentials einer ausgewählten Wortleitung zu lesen.

Es folgt die Beschreibung von Ausführungsbeispielen der Erfindung anhand der Figuren. Von den Figuren zeigt

Fig. 1 einen schematischen Schaltplan einer Halbleiterspeichereinrichtung,

Fig. 2 ein Diagramm zur Darstellung eines zeitlichen Ablaufes einer Adressenabtastung,

Fig. 3 einen Schaltplan eines Hauptteiles des Speicherzellenfeldes aus Fig. 1,

Fig. 4 ein Zeitablaufdiagramm eines Lesebetriebes der Speichereinrichtung,

Fig. 5 ein Schaltungsdiagramm eines Hauptteiles eines anderen DRAM, bei dem ein Schreib-Datenbus und ein Lese-Datenbus getrennt voneinander vorgesehen sind,

Fig. 6 den Spannungsverlauf der Hauptknoten des in Fig. 5 gezeigten DRAM beim Lesebetrieb,

Fig. 7 ein Schaltdiagramm eines typischen getakteten Inverters, der in dem in Fig. 5 gezeigten DRAM verwendet wird,

Fig. 8 einen Schaltplan eines Hauptteiles einer Halbleiterspeichereinrichtung entsprechend eines Ausführungsbeispieles dieser Erfindung,

Fig. 9 ein Zeitablaufdiagramm des Betriebes der Halbleiterspeichereinrichtung aus Fig. 8,

Fig. 10A ein Schaltdiagramm eines einfachen differentiellen Leseverstärkers,

Fig. 10B ein Schaltdiagramm eines differentiellen Leseverstärkers vom Stromspiegeltyp,

Fig. 11A ein durch Schaltungssimulation erhaltenes Kurvendiagramm der Betriebseigenschaften des einfachen differentiellen Leseverstärkers,

Fig. 11B ein Kurvendiagramm von Betriebseigenschaften des differentiellen Leseverstärkers vom Stromspiegeltyp,

Fig. 12 einen Gesamtaufbau der Halbleiterspeichereinrichtung entsprechend dieser Erfindung,

Fig. 13 ein schematisches Diagramm des zeitlichen Ablaufes der Abtastadressensignale der Speichereinrichtung aus Fig. 7,

Fig. 14 ein schematisches Diagramm eines anderen Ausführungsbeispieles dieser Erfindung,

Fig. 15 ein Signalablaufdiagramm des Betriebes der Halbleitereinrichtung aus Fig. 14, und

Fig. 16 eine schematische Ansicht des Gesamtaufbaues der in Fig. 14 gezeigten Halbleiterspeichereinrichtung.

Fig. 8 zeigt in einem Diagramm einen Aufbau eines Hauptteiles einer Halbleiterspeichereinrichtung entsprechend eines Ausführungsbeispieles dieser Erfindung, wobei typischerweise die auf ein Paar von Bitleitungen bezogenen Abschnitte dargestellt sind.

Gemäß Fig. 8 bildet ein Paar der Bitleitungen BL und einen gefalteten Bitleitungsaufbau, der ähnlich zu dem der in Fig. 3 gezeigten Halbleiterspeichereinrichtung ist. Im Zusammenhang mit dem Paar von Bitleitungen BL und sind Leseverstärker 2 bzw. 3, die durch Leseverstärkeraktivierungsschaltungen 4 bzw. 5 aktiviert werden, Transistoren Q 10 und Q 11 zum Verbinden des ausgewählten Paares von Bitleitungen BL und mit einem Datenbuspaar als Reaktion auf ein Spaltendekoderausgangssignal Y, ein Abgleich-MOS-Transistor Q 7 zum Abgleichen der Potentiale des Paares von Bitleitungen BL und , sowie Vorladungs-MOS-Transistoren Q 8 und Q 9 zum Vorladen des Bitleitungspaares vorgesehen. Die Leseverstärkeraktivierungsschaltung 4 weist einen N-Kanal-MOS-Transistor Q 5 auf, der als Reaktion auf ein Leseverstärkeraktivierungssignal S 0 eingeschaltet wird und einen Knoten N 1 mit einem Massepotential verbindet. Die Leseverstärkeraktivierungsschaltung 5 weist einen P-Kanal-MOS-Transistor Q 6 auf, der als Reaktion auf ein Leseverstärkeraktivierungssignal eingeschaltet wird, und einen Knoten N 2 mit einem Versorgungspotential Vcc verbindet. Eine Speicherzelle 1 weist einen Aufbau vom Ein-Transistor-Ein- Kondensator-Typ auf. Sie weist einen Speicherkondensator C 0 zum Speichern von Information in der Form von elektrischen Ladungen, und einen MOS-Transistor Q 0 zum Verbinden des Speicherkondensators C 0 mit der Bitleitung BL als Reaktion auf ein Potential auf einer Wortleitung WL auf. Eine Zellplatte des Kondensators C 0 ist mit einer Spannung VSG verbunden.

Entsprechend jedem Bitleitungspaar ist ferner ein Verstärker 30 vom Stromspiegeltyp vorgesehen, der Hochgeschwindigkeitslesen ermöglicht. Der Verstärker 30 vom Stromspiegeltyp weist mit den Bitleitungen BL und verbundene Eingangsknoten und einen aus einem Auslese-Datenübertragungsbuspaar OL und bestehenden Ausgangsknoten auf. Der Verstärker 30 vom Stromspiegeltyp weist einen aus einem P-Kanal-MOS-Transistor Q 15 und einem N-Kanal-MOS- Transistor Q 16 gebildeten, ersten verstärkenden Inverter und einen aus einem P-Kanal-MOS-Transistor Q 14 und einem N-Kanal-MOS- Transistor Q 17 gebildeten, zweiten verstärkenden Inverter auf. Der Verstärker 30 weist auch Aktivierungs-N-Kanal-MOS-Transistoren Q 18 und Q 19 auf, die bei den jeweiligen Gates ein spaltendekodiertes Signal Y empfangen. Der Verstärker 30 weist ferner eine zwischen den Gates der Transistoren Q 14 und Q 15 und dem Ausgang des ersten Inverters (oder einer Verbindung der Transistoren Q 15 und Q 16) vorgesehene positive Rückkopplung auf. Ein Leitungsanschluß des P-Kanal-MOS-Transistors Q 14 ist mit dem Versorgungspotential Vcc verbunden, und der andere Leitungsanschluß ist mit dem Auslesedatenübertragungsbus OL verbunden. Ein Leitungsanschluß des P-Kanal-MOS-Transistors Q 15 ist mit dem Versorgungspotential Vcc verbunden, und der andere Leitungsanschluß ist sowohl mit dem Auslesedatenübertragungsbus als auch dem Gate des Transistors Q 15 und dem Gate des Transistors Q 14 verbunden. Ein Leitungsanschluß des N-Kanal-MOS-Transistors Q 16 ist mit dem Auslesedatenübertragungsbus verbunden, und ein Gate des Transistors Q 16 ist mit der Bitleitung BL verbunden. Ein Leitungsanschluß des N- Kanal-MOS-Transistors Q 17 ist mit dem Auslesedatenübertragungsbus OL verbunden und ein Gate des Transistors Q 17 ist mit der Bitleitung verbunden. Ein Leitungsanschluß des N-Kanal-MOS- Transistors Q 18 ist mit dem anderen Leitungsanschluß des Transistors Q 16 verbunden, der andere Leitungsanschluß ist über einen Knoten N 3 mit dem Massepotential verbunden, und ein Gate ist zum Empfangen eines Spaltendekoderausgangssignals Y verbunden. Ein Leitungsanschluß des N-Kanal-MOS-Transistors Q 19 ist mit dem anderen Leitungsanschluß des Transistors Q 17 verbunden, der andere Leitungsanschluß ist über den Knoten N 3 mit dem Massepotential verbunden, und ein Gate ist zum Empfangen des Spaltendekoderausgangssignals Y verbunden. Bei diesem Aufbau bilden die Bitleitungen BL und ein Eingangsgatter des Verstärkers 30 vom Stromspiegeltyp und die Auslesedatenübertragungsbusleitungen OL und bilden Ausgangsknoten des Verstärkers 30 vom Stromspiegeltyp. Die durch die Transistoren Q 16 bis Q 19 gebildeten verstärkenden Teile sind für jedes Bitleitungspaar vorgesehen. Durch die Transistoren Q 14 und Q 15 gebildete Konstantstromversorgungsteile sind zusammen für das Paar der Datenbusse OL und vorgesehen, d.h. für alle verstärkenden Teile. Der Verstärker vom Stromspiegeltyp ist im Hinblick der Fähigkeiten zum Vorsehen reduzierten Leistungsverbrauches, Hochgeschwindigkeitsbetriebes, sowie elektrischen Trennens zwischen dem Auslesedatenübertragungsbusleitungspaar (der Ausgangsteil) und dem Bitleitungspaar (der Eingangsteil) vorgesehen.

Ferner sind zwischen den Transistoren Q 10 und Q 11 und den Datenbussen IL und N-Kanal-MOS-Transistoren Q 12 und Q 13 vorgesehen, die als Reaktion auf ein Schreibbefehlsignal W zum Verbinden des ausgewählten Bitleitungspaares mit einem Einschreibdatenübertragungsbuspaar IL und eingeschaltet werden. Im besonderen werden die Datenbusse IL und lediglich für den Zweck des Übertragens von in die ausgewählte Speicherzelle einzuschreibende Daten beim Datenschreibbetrieb benutzt, wobei diese Busse lediglich beim Datenschreibbetrieb mit dem ausgewählten Bitleitungspaar verbunden werden.

Daher sind bei dem oben beschriebenen Aufbau die Einschreibdatenübertragungsbusse IL und und die Auslesedatenübertragungsbusse OL und getrennt voneinander vorgesehen, so daß es ermöglicht wird, den Lesebetrieb bei hoher Geschwindigkeit auszuführen.

Fig. 9 zeigt in einem Zeitablaufdiagramm den Betrieb der in Fig. 8 gezeigten Halbleiterspeichereinrichtung, wobei dieselben Bezugszeichen wie die in Fig. 8 Signalpotentialänderungen bei den entsprechenden Teilen darstellen. Gemäß Fig. 8 und 9 wird der Betrieb der Halbleiterspeichereinrichtung dieses Ausführungsbeispieles beschrieben.

Beim Datenlesebetriebsmodus befindet sich das Schreibbefehlssignal W zuerst auf dem niedrigen Pegel und die Transistoren Q 12 und Q 13 befinden sich beide im Aus-Zustand. Daher sind die Bitleitungen BL und von den Einschreibdatenübertragungsbusleitungen IL und getrennt.

Vor dem Zeitpunkt T 1 befindet sich das Abgleichsignal EQ in der gleichen Weise wie bei der oben beschriebenen Halbleiterspeichereinrichtung auf dem hohen Pegel, und die Bitleitungen BL und werden über die Transistoren Q 7 bis Q 9 bei dem vorbestimmten Vorladungspotential VBL vorgeladen. Wenn sich beim Zeitpunkt T 1 das Abgleichsignal EQ vom hohen Pegel auf den niedrigen Pegel ändert, werden der Abgleichtransistor Q 7 und die Vorladungstransistoren Q 8 und Q 9 sämtlich ausgeschaltet, und die Bitleitungen BL und werden in einen elektrischen Fließzustand gebracht.

Wenn die Wortleitung WL aufgrund einer Zeilenadresse vom Adreßdekoder (in Fig. 8 nicht gezeigt) beim Zeitpunkt T 2 ausgewählt wird und sich das Potential auf der ausgewählten Wortleitung WL vom niedrigen Pegel auf den hohen Pegel ändert, wird der Transistor Q 0 der Speicherzelle 1 eingeschaltet, und die in der Speicherzelle 1 enthaltene Information wird auf die Bitleitung BL übertragen. Falls der Speicherkondensator C 0 der Speicherzelle 1 die Information "1" speichert, wird das Potential der Bitleitung BL etwas höher als das Vorladungspotential, wie in dem Ablaufdiagramm gemäß Fig. 9 durch die durchgezogene Linie gezeigt, wobei das Potential der Bitleitung auf dem Vorladungspotential gehalten wird. Falls das Bitleitungspaarauswahlsignal (d.h. das Spaltendekodersignal) Y vom Spaltendekoder (in Fig. 8 nicht gezeigt) sich beim Zeitpunkt T 1 wie in Fig. 9 gezeigt zum Beispiel vom niedrigen Pegel auf den hohen Pegel ändert, werden die Transistoren Q 18 und Q 19 eingeschaltet und der Verstärker 30 vom Stromspiegeltyp wird aktiviert. Wenn das Potential der Wortleitung WL ansteigt und eine kleine Potentialänderung der Bitleitung BL (oder ) verursacht, wobei der Verstärker 30 vom Stromspiegeltyp beim Zeitpunkt T 2 im Aktivzustand ist, wird entsprechend, wie in Fig. 9 gezeigt, die Änderung des Bitleitungspotentials bei hoher Geschwindigkeit im Verstärker 30 vom Stromspiegeltyp verstärkt und auf die Ausgangsknoten OL und übertragen. Daher wird, wie in Fig. 9 gezeigt, falls die Speicherzelle 1 die Information "1" aufweist, die Auslesedatenübertragungsbusleitung über die Transistoren Q 16 und Q 18 auf einen vorbestimmten niedrigen Pegel bei hoher Geschwindigkeit entladen. Auf der anderen Seite wird das Potential der Auslesedatenübertragungsbusleitung OL auf dem Versorgungspotential Vcc gehalten. Folglich wird ein den Auslesedaten entsprechendes Signal auf die Auslesedatenübertragungsbusleitungen OL und übertragen. Diese Daten werden zu einer Ausleseschaltung übertragen, wie zum Beispiel ein Auslesepuffer, der nicht deutlich in der Zeichnung gezeigt ist, und unmittelbar zu einem externen Datenausgangsanschluß übertragen. Da in dem Verstärker 30 vom Stromspiegeltyp die Bitleitungen BL bzw. mit den Gates der MOS-Transistoren Q 16 bzw. Q 17 verbunden werden, und die Auslesedatenübertragungsbusleitungen OL bzw. der Ausgangsknoten mit den Leitungsanschlüssen der Transistoren Q 16 bzw. Q 17 verbunden werden, werden das Paar der Bitleitungen BL und und das Paar der Auslesedatenübertragungsbusleitungen OL und nicht direkt zusammen verbunden. Dementsprechend verursacht die Ladekapazität der Auslesedatenübertragungsbusleitungen OL und und die darauf befindlichen Potentialpegel keinen Einfluß auf die Potentiale der Bitleitungen BL und . Da die Einschreibdatenübertragungsbusleitungen IL und von den Bitleitungen BL und über die Transistoren Q 12 und Q 13 getrennt sind, verursacht des weiteren die Ladekapazität des Paares der Einschreibdatenübertragungsbusleitungen IL und keinen ungünstigen Einfluß auf die Potentiale der Bitleitungen BL und . Folglich kann eine sehr kleine Potentialänderung auf den Bitleitungen BL und nachgewiesen werden, auch unmittelbar nach dem Anstieg des Potentials der Wortleitung WL, so daß Information bei hoher Geschwindigkeit präzise ausgelesen werden kann. Daher kann die Zugriffszeit beim Lesebetrieb beträchtlich verringert werden, und ein Hochgeschwindigkeitszugriff zum Lesen erreicht werden. Vorteile des Leseverstärkers vom Stromspiegeltyp werden später im Detail diskutiert.

Beim Zeitpunkt T 3 sind die Leseverstärker 2 und 3 als Reaktion auf Leseverstärkeraktivierungssignale S 0 und aktiviert, und die kleine Signalpotentialdifferenz auf dem Paar der Bitleitungen BL und wird weiter erhöht. Der Verstärkungsbetrieb für das Bitleitungspotential durch die Leseverstärker 2 und 3 wird hauptsächlich für den Rückgabebetrieb zum Überschreiben der ausgelesenen Information in die ausgewählte Speicherzelle 1 durchgeführt.

Wenn das Potential der Wortleitung WL und das Spaltendekoderausgangssignal Y sich vom hohen Pegel auf den niedrigen Pegel beim Zeitpunkt T 5 ändern, wird der Verstärker 30 vom Stromspiegeltyp ebenso in den nichtaktiven Zustand versetzt. Als Ergebnis werden die Potentiale auf den Auslesedatenübertragungsbusleitungen OL und ebenso auf das vorbestimmte Vorladungspotential über die Transistoren Q 14 und geladen.

Wenn die Leseverstärkeraktivierungssignale S 0 und beim Zeitpunkt T 6 in den nichtaktivierten Zustand gebracht werden, werden die Verstärker 2 und 3 vom Flip-Flop-Typ ebenso in den nichtaktivierten Zustand versetzt. Gleichzeitig steigt das Abgleichsignal EQ vom niedrigen Pegel auf den hohen Pegel an, und dementsprechend werden die Bitleitungen BL und erneut über die Transistoren Q 7 und Q 9 auf das vorbestimmte Vorladungspotential VBL vorgeladen.

Im vorhergehenden wurde der Fall der ausgewählten Speicherzelle 1 mit der Information "1" beschrieben. Falls die ausgewählte Speicherzelle 1 die Information "0" aufweist, erhält man einen wie durch gestrichelte Linien in Fig. 9 gezeigten Signalverlauf.

Beim Datenschreibbetrieb befindet sich das Schreibbefehlssignal W auf dem hohen Pegel und die Transistoren Q 12 und Q 13 sind beide im EIN-Zustand. Dabei werden die von einer Einschreibschaltung wie zum Beispiel einem Einschreibpuffer extern angelegten Einschreibdaten in komplementärer Form (zum Beispiel Dein und ) auf die Einschreibdatenübertragungsbusleitungen IL und übertragen.

Die aufeinanderfolgenden Abläufe vom Zeitpunkt T 1 bis zum Zeitpunkt T 4 sind die gleichen wie im Fall beim Datenschreibbetrieb der obigen Einrichtung. Wenn sich das Spaltendekoderausgangssignal Y vom niedrigen Pegel auf den hohen Pegel beim Zeitpunkt T 4, wie gemäß Fig. 9 durch strichpunktierte Linien gezeigt, zum Auswählen des Paares der Bitleitungen BL und ändert, werden die Transistoren Q 10 und Q 11 eingeschaltet und das Paar der Bitleitungen BL und wird mit dem Paar der Einschreibdatenübertragungsbusse IL und verbunden. Als Folge wird das Potential auf dem Paar der Einschreibdatenübertragungsbusse IL und in die ausgewählte Speicherzelle 1 entgegengesetzt zum Fall des Lesebetriebes geschrieben. Obwohl oben dargestellt wurde, daß das Spaltendekoderausgangssignal Y vom niedrigen Pegel auf den hohen Pegel beim Zeitpunkt T 4 beim Schreibbetrieb ansteigt, ist die Änderung des Spaltendekoderausgangssignals Y auf den hohen Pegel nicht auf diesen Zeitablauf begrenzt, wobei die Änderung bei einem früheren Zeitpunkt durchgeführt werden kann.

Obwohl im vorhergehenden dargestellt wurde, daß das Spaltendekoderausgangssignal Y auf den hohen Pegel gleichzeitig mit der Änderung des Abgleichsignals EQ auf den niedrigen Pegel beim Lesebetrieb ansteigt, kann des weiteren die Änderung des Spaltendekoderausgangssignals Y auf den hohen Pegel später als bei diesem Zeitablauf durchgeführt werden. In jedem Fall kann sich das Spaltendekoderausgangssignal Y auf den hohen Pegel vor Beginn des Lesevorganges bei Lesebetrieb ändern, wobei Daten bei hoher Geschwindigkeit ausgelesen werden können.

Gemäß obiger Beschreibung wird der Verstärker 30 vom Stromspiegeltyp auch beim Datenschreibbetrieb aktiviert. Jedoch kann dieser so angepaßt sein, daß er im Hinblick auf den Verbrauch von elektrischer Leistung beispielsweise lediglich beim Lesebetrieb aktiviert wird. In solch einem Fall könnte die Einrichtung einen Aufbau aufweisen, der einen MOS-Transistor aufweist, der zwischen dem Knoten N 3 und beispielsweise der Masse vorgesehen ist, und der als Reaktion auf das Schreibbefehlssignal W ausgeschaltet wird. Es ist unnötig zu sagen, daß die Einrichtung nicht auf diesen Aufbau begrenzt ist, sondern daß andere Konstruktionen angepaßt werden können.

Bei dem oben beschriebenen Ausführungsbeispiel sind die Transistoren Q 14 und Q 15 des Verstärkers 30 vom Stromspiegeltyp mit der Versorgungsspannung Vcc verbunden, und die Transistoren Q 18 und Q 19 sind mit dem Massepotential verbunden. Jedoch ist der Pegel des Versorgungspotententiales darauf nicht begrenzt, und die Polaritäten der Transistoren des Verstärkers 30 sind darauf nicht begrenzt. Wenn die Polaritäten der Transistoren umgekehrt werden, oder der Pegel des Versorgungspotentiales umgekehrt wird, erhält man den gleichen Effekt wie bei dem oben beschriebenen Ausführungsbeispiel. In solch einem Fall kann eine Beziehung zwischen den Polaritäten der Signalpotentiale auf den Bitleitungen BL und und den Polaritäten der an die Auslesedatenübertragungsbusse IL und angelegten Signalpotentiale durch geeignete Auswahl des Pegels des Versorgungspotentiales und der Polaritäten der Transistoren reguliert werden.

Im folgenden werden Vorteile des differentiellen Leseverstärkers vom Stromspiegeltyp dieser Erfindung gegenüber einem einfachen differentiellen Leseverstärker, wie von Watanabe benutzt, unter Bezugnahme auf die Fig. 10A, 10B, 11A und 11B im Detail diskutiert.

Watanabe verwendet einen BiCMOS-Differentialleseverstärker, der den Vorteil hoher Treibbarkeit (bzw. Fähigkeit Strom zu tragen) und hohe Empfindlichkeit auf kleine Signale eines bipolaren Differentialleseverstärkers verwendet. Ein Bipolartransistor weist jedoch eine kleine Eingangsimpedanz auf, und daher kann der Eingang des Bipolardifferentialleseverstärkers nicht direkt mit einer Bitleitung verbunden werden, ohne eine ungünstige Wirkung auf eine kleine Signalspannung, die auf der Bitleitung vor der Aktivierung eines Leseverstärkers vom Flip-Flop-Typ erscheint, auszuüben. Daher sieht Watanabe den getakteten Inverter zwischen einer Bitleitung und einem Eingang eines BiCMOS-Differentialleseverstärkers vor, was zu der Verzögerung bei der Signalübertragung von einer Bitleitung zu einem BiCMOS-Leseverstärker und auch zu einem größeren Flächenverbrauch und damit zu einer verschlechterten Packungsdichte der Speichereinrichtung führt.

Andererseits werden bei dieser Erfindung für den differentiellen Leseverstärker zum Lesen von Daten CMOS-Transistoren verwendet.

Ein MOS-Transistor weist ein Gateoxid auf, das die Gateelektrode von den Source- und Draingebieten elektrisch trennt. Wenn die Gateelektrode eines MOS-Transistors als Eingangsgate verwendet wird, weist daher der MOS-Transistor eine hohe Eingangsimpedanz auf. Daher werden in dieser Erfindung überhaupt keine Vorrichtungen zum Vorsehen einer hohen Eingangsimpedanz benötigt, da dem CMOS-Differentialleseverstärker eine hohe Eingangsimpedanz eigen ist. Daher können die Nachteile des Standes der Technik beseitigt werden.

Ferner weist der Leseverstärker vom Stromspiegeltyp dieser Erfindung eine Art positive Rückkopplung durch Spiegeln des Stromes zwischen den zwei Invertern auf. Daher kann die Verstärkungsgeschwindigkeit gegenüber dem einfachen Differentialleseverstärker verbessert werden.

Fig. 10a zeigt ein Schaltungsdiagramm eines einfachen differentiellen Leseverstärkers, und Fig. 10b zeigt ein Schaltungsdiagramm des differentiellen Leseverstärkers vom Stromspiegeltyp. Zum leichteren Vergleich weisen beide gezeigten Verstärker statt BiCMOS-Transistoren MOS-Transistoren auf.

Der einfache differentielle Leseverstärker weist zwei Inverter und einen Aktivierungstransistor Qc, der zwischen den beiden Invertern und dem Massepotential vorgesehen ist, auf. Einer der Inverter weist einen N-Kanal-Treiber-MOS-Transistor QDA und einen P-Kanal-Lade-MOS-Transistor QLA auf. Der andere Inverter weist einen N-Kanal-Treiber-Transistor QDB und einen P-Kanal-Lade- Transistor QLB auf. Die Knoten NA bzw. NB stellen Ausgangsknoten dar und ergeben Datenausgänge bzw. AUS. Der Betrieb des einfachen differentiellen Leseverstärkers wird beschrieben.

Wenn das Signal TAKT nach oben geht, wird der Aktivierungstransistor Qc eingeschaltet, der den Knoten Nc zum Aktivieren der beiden Inverter QLA/QDA und QLB/QDB nach unten zieht. Die über die eingeschalteten Transistoren QLA und QLB auf einem hohen Pegel vorgeladenen Ausgangsknoten NA und NB ändern ihre Pegel vom hohen Pegel auf einen gewissen Pegel entsprechend der unterschiedlichen Impedanzen der Treibertransistoren QDA und QDB in Abhängigkeit der empfangenen differentiellen Eingangssignale EIN und . Dann werden die Ausgangssignale AUS und unabhängig voneinander entwickelt, und die Spannngsdifferenz zwischen den Ausgängen AUS und wird lediglich durch die Spannungsdifferenz zwischen dem Eingang EIN und verursacht, die nicht so groß ist. Daher wird nach Watanabe die Pegelschiebeschaltung und ein anderer differentieller Leseverstärker vorgesehen, um die ungenügende Spannungsdifferenz zwischen den Ausgängen AUS und zu verstärken.

Fig. 10b zeigt das Schaltungsdiagramm des Leseverstärkers vom Stromspiegeltyp. Die Leseverstärker in Fig. 10b weisen die gleichen Transistoren wie die in Fig. 10a auf, lediglich die Gates der aktiven Ladetransistoren QLA und QLB sind mit dem Ausgangsknoten NA anstatt des Masseanschlusses verbunden. Bei dieser Konfiguration wird der Pegel des Ausgangsknotens NB durch den Pegel des Knotens NA gesteuert. Wenn der Eingang EIN höher im Pegel als der Eingang ist, wird zum Beispiel der Transistor QDA mehr leitend als der Transistor QDB zum Herunterziehen des Knotens NA auf einen niedrigeren Pegel, was den Ladetransistor QLB mehr leitend macht. Daher wird der Ausgangsknoten NB schneller als beim in Fig. 10a gezeigten Verstärker nach oben gezogen. Dieser Betrieb stellt eine Art positiver Rückkopplung zwischen den beiden Ausgängen AUS und dar.

Fig. 11a und 11b zeigen ein Beispiel von Betriebseigenschaften der Ausgänge der jeweiligen Verstärker, die durch eine Schaltungssimulation unter Benutzen derselben Schaltungsparameter erhalten wurde. Fig. 11a veranschaulicht die Ausgangseigenschaften des einfachen Differentialleseverstärkers, und Fig. 11b erläutert die Ausgangseigenschaften des Differentialleseverstärkers vom Stromspiegeltyp.

Diese Figuren zeigen deutlich, daß ein Differentialleseverstärker vom Stromspiegeltyp gegenüber dem einfachen Differentialleseverstärker im Hinblick auf die Betriebsgeschwindigkeit mehr Vorteile aufweist, da der Verstärker vom Stromspiegeltyp im Gegensatz zum einfachen Leseverstärker im Hinblick auf eine bestimmte Zeit nach Aktivierung der Verstärker große Differentialsignalspannung aufweist.

Falls Informationen unmittelbar nach dem Anstieg der Wortleitungen WL ausgelesen werden sollen, ist es notwendig, den Pegel des Spaltendecoderausgangssignales Y auf den hohen Pegel so schnell wie möglich zu ändern. Dies kann durch eine Steuerung mittels des Schreibbefehlssignales und des Spaltenadreßtastsignales durchgeführt werden. Falls der Lesebetrieb unmittelbar nach dem Anstieg der Wortleitung wie oben beschrieben durchgeführt werden kann, ist es wünschenswert, daß eine Zeitdifferenz zwischen dem Eingang einer Zeilenadresse zur Auswahl einer Wortleitung und dem Eingang einer Spaltenadresse zur Auswahl eines Paares von Bitleitungen so klein wie möglich ist. Die in Fig. 1 gezeigte dynamische Halbleiterspeichereinrichtung weist jedoch einen Aufbau auf, bei dem eine Zeilenadresse und eine Spaltenadresse in einer zeitlich aufgeteilten Weise an den gleichen Adreßeingangsanschluß angelegt werden. Insbesondere wird bei dem Aufbau dieser Einrichtung zuerst eine Zeilenadresse an die Adreßeingangsanschlüsse angelegt und anschließend eine Spaltenadresse daran angelegt. Die Zeilenadresse wird durch einen Adreßpuffer beim Abfall des Zeilenadreßtastsignales so aufgenommen, daß diese an den Zeilendecoder angelegt wird, während die Spaltenadresse durch den Adreßpuffer beim Abfall des Spaltenadreßtastsignales so aufgenommen wird, daß dieses an den Spaltendecoder angelegt wird. Entsprechend ergibt sich bei dieser Einrichtung mit dem Aufbau zur Eingabe der Zeilenadresse und der Spaltenadresse in einer zeitlich aufgeteilten Weise wie oben beschrieben ein Problem dahingehend, daß die Zeitdifferenz zwischen dem Eingang der Zeilenadresse und dem Eingang der Spaltenadresse nicht auf einen gewünschten Grenzwert reduziert werden kann, womit eine Begrenzung hinsichtlich eines Hochgeschwindigkeitslesebetriebes auftritt. Um die Zeitdifferenz zwischen dem Eingang der Zeilenadresse und dem Eingang der Spaltenadresse zu reduzieren, wird ein gemäß Fig. 12 gezeigter Aufbau verwendet, bei dem Zeilenadreßeingangsanschlüsse zum Empfangen einer Zeilenadresse und Spaltenadreßeingangsanschlüsse zum Empfangen einer Spaltenadresse getrennt vorgesehen sind. Dieser Aufbau ermöglicht es, den Zeitablauf zum Empfangen einer Zeilenadresse und den zum Empfangen einer Spaltenadresse gleichzeitig einzustellen und den Lesebetrieb bei höherer Geschwindigkeit durchzuführen.

Gemäß Fig. 12 wird der ganze Aufbau der Halbleiterspeichereinrichtung dieses Ausführungsbeispieles beschrieben. Ein Zeilenadreßeingang 201 und ein Spaltenadreßeingang 202 sind getrennt vorgesehen und eine Zeilenadresse und eine Spaltenadresse werden jeweils über die jeweiligen Anschlüsse an einen Zeilenadreßpuffer 204 und einen Spaltenadreßpuffer 205 angelegt. Die Zeitsteuerung zur Aufnahme der Adreßsignale vom Zeilenadreßpuffer 204 und vom Spaltenadreßpuffer 205 wird durch ein über einen Anschluß 203 vorgesehenes Chipauswahlsignal angelegt, und eine interne Zeilenadresse RA bzw. eine interne Spaltenadresse CA werden an den Zeilendecoder 206 bzw. den Spaltendecoder 207 angelegt. Der Zeilendecoder 206 wählt eine Wortleitung aus dem Speicherzellenfeld 208 aus. Der Spaltendecoder 207 erzeugt das Bitleitungspaarauswahlsignal Y und legt dieses an einen Block 209 (einschließlich des Verstärkers vom Stromspiegeltyp und der Ausgangsleitung) und einen Block 210 (einschließlich des Leseverstärkers und der Eingangsleitung) an. Die von dem Block 209 ausgelesenen Daten werden als Ausgangsdaten Daus über eine Ausleseschaltung 211 ausgegeben. Andererseits wird beim Schreibbetrieb ein ausgewähltes Bitleitungspaar über den Block 210 mit einer Einschreibschaltung 212 verbunden und Einschreibdaten Dein werden in eine ausgewählte Speicherzelle geschrieben. Das Schreibbefehlssignal W wird über den Anschluß 213 angelegt. Der gemäß Fig. 12 oben beschriebene Aufbau ermöglicht es, eine Zeilenadresse und eine Spaltenadresse gleichzeitig beim Abfall des Chipauswahlsignales als Tastsignal aufzunehmen und die Zeilenadresse bzw. die Spaltenadresse an den Zeilendecoder bzw. den Spaltendecoder anzulegen. Daher kann der Lesebetrieb durch früheres Aktivieren des Verstärkers vom Stromspiegeltyp bei höherer Geschwindigkeit durchgeführt werden.

Bei den oben beschriebenen Ausführungsbeispielen ist das Paar der Auslesedatenübertragungsbusleitungen des Ausgangsteiles jedes Leseverstärkers vom Stromspiegeltyp zusammen für alle Bitleitungspaare vorgesehen, das heißt zusammen für alle Leseverstärker vom Stromspiegeltyp. In diesem Fall könnte die Kapazität des Paares der Auslesedatenübertragungsbusleitungen OL und die Eigenschaften wie zum Beispiel den Hochgeschwindigkeitsverstärkungsbetrieb verschlechtern. Die Ladekapazität des Ausgangsteiles des Leseverstärkers vom Stromspiegeltyp ist im Hinblick auf schnellen und zuverlässigen Betrieb der Verstärkung vorzugsweise so klein wie möglich. Fig. 14 zeigt in einem Diagramm einen Aufbau eines anderen Ausführungsbeispieles dieser Erfindung, bei dem die Ladekapazität eines Ausgangsteiles eines Leseverstärkers vom Stromspiegeltyp verringert ist und die Treiberfähigkeit für den Ausgangsteil verbessert ist.

Entsprechend Fig. 14 weist ein Paar von Auslesedatenübertragungsbussen ein Paar von Unterleitungen OLs und zum Lesen von Daten und ein Paar von Hauptleitungen OLm und zum Lesen von Daten auf. Bei diesem Aufbau werden Daten durch die Dateneinschreibschaltung über die Einschreibdatenübertragungsbusse IL und und die MOS-Transistoren Q 12 und Q 13 geschrieben, während Daten über die Unterleitungen OLs und und die Hauptleitungen OLm und zum Lesen von Daten ausgelesen werden.

Der Aufbau eines Pfades zum Schreiben von Daten ist derselbe wie der in Fig. 8 gezeigte. Insbesondere sind Transistoren Q 12 und Q 13, die nur beim Schreibbetrieb eingeschaltet werden, zwischen den Transistoren Q 10 und Q 11, die als Reaktion auf den Spaltendecoderausgang Y eingeschaltet werden, und dem Paar der Einschreibdatenübertragungsbusse IL und vorgesehen.

Ein Pfad zum Lesen von Daten weist einen Verstärker vom Stromspiegeltyp zum Nachweisen und Verstärken eines Signalpotentiales auf dem Paar der Bitleitungen BL und auf. Dieser Verstärker weist Transistoren Q 14 bis Q 19 auf. Das Paar der Bitleitungen BL und ist mit deren Eingangsgates verbunden. Dessen Ausgangsknoten bilden das Paar der Unterleitungen OLs und zum Lesen von Daten.

Insbesondere weist der Verstärker vom Stromspiegeltyp zwei Inverter mit den Transistoren Q 14, Q 17 und Q 15, Q 16 und zwei Aktivierungstransistoren Q 18 und Q 19 auf. Der eine Leitungsanschluß des P- Kanal-MOS-Transistors Q 14 ist zum Beispiel mit dem Leistungsversorgungspotential Vcc verbunden und der andere Leitungsanschluß ist mit der Unterleitung OLs verbunden. Der eine Leitungsanschluß des P-Kanal-MOS-Transistors Q 15 ist zum Beispiel mit dem Leistungsversorgungspotential Vcc verbunden und der andere Leitungsanschluß ist mit seinem Gate und dem Gate des Transistors Q 14, als auch mit der Unterleitung verbunden. Der eine Leitungsanschluß des N-Kanal-MOS-Transistors Q 16 ist mit der Unterleitung verbunden und dessen Gate ist mit der Bitleitung BL verbunden. Der N-Kanal-MOS-Transistor Q 17 weist einen mit der Unterleitung OLs verbundenen Leitungsanschluß und ein mit der Bitleitung verbundenes Gate auf. Die N-Kanal-MOS-Transistoren Q 18 und Q 19 werden als Reaktion auf das Bitleitungspaarauswahlsignal Y vom Spaltendecoder (in Fig. 9 nicht gezeigt) zum Verbinden der beiden anderen Leitungsanschlüsse des Transistors Q 16 und Q 17 mit dem Massepotential über den Knoten N 3, so daß der Verstärker aktiviert wird, eingeschaltet.

Da die Eingangsimpedanz der Gates der Transistoren Q 16 und Q 17 einen sehr großen Wert aufweist, wird die Signalpotentialdifferenz auf dem Paar der Bitleitungen verstärkt und auf den Ausgangsknoten übertragen, d.h. auf das Paar der Unterleitungen OLs und bei hoher Geschwindigkeit, wenn der Verstärker aktiviert ist, ohne irgendeinen ungünstigen Einfluß auf die Signalpotentialdifferenz auf den Bitleitungen BL und zu verursachen.

Wie in Fig. 14 gezeigt, ist zusätzlich das Paar der Unterleitungen OLs und mit einer vorbestimmten Anzahl von Bitleitungspaaren 7 zur Bildung eines Blockes 8 verbunden. In dem Speicherzellenfeld ist eine Mehrzahl von solchen Blöcken 8 vorgesehen und die Ausgänge der jeweiligen Blöcke 8 werden auf das gemeinsame Paar der Hauptleitungen OLm und zum Lesen von Daten übertragen. Eine derartige Anordnung ermöglicht es, die Ladekapazität des Paares der Unterleitungen OLs und des Ausgangsknotens des Leseverstärkers vom Stromspiegeltyp zu verringern und die Zuverlässigkeit und die hohe Geschwindigkeit des Verstärkungsbetriebes zu gewährleisten.

Fig. 15 zeigt in einem Zeitablaufdiagramm den Betrieb der Halbleiterspeichereinrichtung des oben beschriebenen Ausführungsbeispieles, wobei die gleichen Bezugszahlen wie in Fig. 14 Signalpotentialänderungen in den entsprechenden Abschnitten darstellen. Im folgenden wird der Betrieb der Halbleiterspeichereinrichtung des oben beschriebenen Ausführungsbeispieles anhand der Fig. 14 und 15 beschrieben.

Zuerst wird der Lesebetrieb beschrieben. Zuerst ist das Schreibbefehlssignal W auf dem niedrigen Pegel und das Paar der Datenbusse zum Schreiben von Daten ist vom Paar der Bitleitungen getrennt. Da das Abgleichsignal EQ vor dem Zeitpunkt T 1 auf dem hohen Pegel ist, sind alle MOS-Transistoren Q 7 bis Q 9 im Ein- Zustand, und die Bitleitungen BL und werden auf das vorbestimmte Vorladungspotential VBL vorgeladen. Auf der anderen Seite werden das Paar der Hauptdatenleitungen OLm und zum Lesen von Daten und das Paar von Unterdatenleitungen OLs und zum Lesen von Daten zum Beispiel auf das Leistungsversorgungspotential Vcc vorgeladen.

Wenn sich das Abgleichsignal EQ vom hohen Pegel beim Zeitpunkt T 1 auf den niedrigen Pegel ändert, werden sämtliche Transistoren Q 7 bis Q 9 der Abgleich/Vorladungs-Schaltung 6 ausgeschaltet und folglich befinden sich beide Bitleitungen BL und im elektrischen Fließzustand.

Beim Zeitpunkt T 2 wird eine Wortleitung als Reaktion auf ein extern angelegtes Adreßsignal ausgewählt und das Potential der Wortleitung WL ändert sich vom niedrigen Pegel auf den hohen Pegel. Dann wird der Transistor Q 0 der Speicherzelle 1 eingeschaltet. Falls die Speicherzelle 1 die Information "1" speichert steigt das Potential auf der Bitleitung BL wie in Fig. 10 durch die durchgehenden Linien gezeigt leicht an. Wenn sich das Bitleitungspaarauswahlsignal oder Spaltendecodersignal Y vom Spaltendecoder vom niedrigen Pegel beim Zeitpunkt T 1 als Reaktion auf das extern angelegte Adreßsignal auf den hohen Pegel ändert, werden in diesem Fall die Transistoren Q 18 und Q 19 eingeschaltet und der die Transistoren Q 14 bis Q 19 aufweisende Verstärker vom Stromspiegeltyp wird aktiviert. Falls sich das Potential der Wortleitung WL vom niedrigen Pegel beim Zeitpunkt T 2 auf den hohen Pegel ändert und das Signalpotential auf der Bitleitung BL mit dem auf dem Vorladungspotential gehaltenen Potential der Bitleitung leicht ansteigt, verstärkt als Folge der Verstärker vom Stromspiegeltyp unmittelbar die Potentialdifferenz und entlädt die Unterleitung vom Vorladungspotential auf das Massepotential. Das auf dem Paar der Unterleitungen OLs und erscheinende Signalpotential wird auf das Paar der Hauptleitungen OLm und übertragen. Daher wird es möglich, vor der Aktivierung der Leseverstärker 2 und 3 Daten auszulesen, und Hochgeschwindigkeitszugriff kann erreicht werden. Da das Paar der Bitleitungen BL und mit dem Paar der Unterleitungen OLs und zum Auslesen von Daten über eine hohe Impedanz der jeweiligen Transistoren Q 16 und Q 17 verbunden sind, üben die Ladekapazität und das Signalpotential auf dem Paar der Unterleitungen OLs und keinen ungünstigen Einfluß auf das Signalpotential auf dem Paar der Bitleitungen BL und aus. Zusätzlich ist das Paar der Unterleitungen OLs und gemeinsam für die vorbestimmte Anzahl von Bitleitungspaarblöcken 7 vorgesehen und dementsprechend ist deren Ladekapazität klein. Daher kann ein Ausgangssignal entsprechend dem Signalpotential auf dem Paar der Bitleitungen BL und auf die Ausgangsknoten OLs und bei hoher Geschwindigkeit übertragen werden.

Daran anschließend werden die Leseverstärkeraktivierungssignale S 0 und beim Zeitpunkt T 3 in den Aktivierungszustand gebracht und die Transistoren Q 5 und Q 6 werden eingeschaltet, so daß die Leseverstärker 2 und 3 aktiviert werden. Folglich wird die Signalpotentialdifferenz auf den Bitleitungen BL und weiterhin verstärkt. Der Verstärkungsbetrieb durch die Leseverstärker 2 und 3 wird zum Zurückgabebetrieb zum Überschreiben der Ausleseinformation in die Speicherzelle 1 durchgeführt.

Wenn sich das Potential der ausgewählten Wortleitung WL und des Spaltendecoderausganges Y vom hohen Pegel beim Zeitpunkt T 5 zum niedrigen Pegel ändert, wird der Verstärker vom Stromspiegeltyp in den nichtaktivierten Zustand gebracht und die Potentiale des Paares der Unterleitungen OLs und und des Paares der Hauptleitungen OLm und kehren auf das vorbestimmte Vorladungspotential zurück.

Wenn die Leseverstärkeraktivierungssignale S 0 und im nichtaktivierten Zustand sind und das Abgleichsignal EQ beim Zeitpunkt T 6 auf den hohen Pegel ansteigt, wird das Vorladen und Abgleichen der Bitleitungen BL und durchgeführt. Damit wird ein Speicherzyklus vervollständigt.

Beim oben beschriebenen Speicherzyklus, wenn das Bitleitungspaarauswahlsignal Y vom Spaltendecoder beim Zeitpunkt T 2 auf den hohen Pegel ansteigt, werden zur gleichen Zeit die Übertragungsgattertransistoren Q 10 und Q 16 ebenfalls eingeschaltet. Da das Schreibbefehlsignal W beim Lesen von Daten auf dem niedrigen Pegel ist, sind jedoch die Transistoren Q 12 und Q 13 im Aus-Zustand und dementsprechend übt das Paar der Einschreibdatenübertragungsbusse IL und keinen Einfluß auf den Datenlesebetrieb aus.

Bei dem oben beschriebenen Ausführungsbeispiel wurde der Fall betrachtet, bei dem die ausgewählte Speicherzelle 1 die Information "1" aufweist. Wenn die ausgewählte Speicherzelle 1 die Information "0" aufweist, wird der in Fig. 15 durch gestrichelte Linien dargestellte Kurvenverlauf erhalten.

Bei dem oben beschriebenen Ausführungsbeispiel wird das Vorladungspotential der Paare der Datenleitungen OLs und , OLm und auf den Leistungsversorgungspotentialpegel gesetzt. Das Vorladungspotential des Paares der Hauptleitungen kann jedoch auf ein internes Potential, zum Beispiel VBL&min; gesetzt werden, und nicht auf den Leistungsversorgungspotentialpegel. Wenn in diesem Fall ein Übertragungsgatter, das als Reaktion auf ein Blockauswahlsignal (das leicht durch eine Spaltenadresse gebildet werden kann) ein- und ausgeschaltet wird, zwischen dem Paar der Hauptdatenleitungen und dem Paar der Unterdatenleitungen vorgesehen ist, kann das Vorladungspotential jedes Paares erhalten werden und die Ladekapazität des Ausgangsteiles des Leseverstärkers vom Stromspiegeltyp kann lediglich vom Paar der Unterdatenleitungen gebildet werden.

Des weiteren sind bei dem oben beschriebenen Aufbau eine Mehrzahl von Blöcken 7, von denen jeder ein Bitleitungspaar aufweist, und ein Teil eines Stromspiegelverstärkers parallel mit einem Paar von Unterdatenleitungen OLs und verbunden und dementsprechend ist die Mehrzahl von N-Kanal-MOS-Transistoren Q 16 und Q 17 parallel mit dem Paar von Unterdatenleitungen OLs und verbunden. Daher ist eine große Anzahl von Gatekapazitäten verbunden und verursacht einen Anstieg der Ladekapazität der Verstärker vom Stromspiegeltyp. Da jedoch jedes Paar von Unterleitungen zum Lesen von Daten lediglich mit einer vorbestimmten Anzahl von Bitleitungspaarblöcken 7 verbunden ist und jedes Paar von Unterleitungen einen Verstärker vom Stromspiegeltyp aufweist, kann die Ladekapazität für ein Paar von Unterleitungen zum Lesen von Daten verringert werden und ein Hochgeschwindigkeitsbetrieb ausgeführt werden. Wenn in diesem Fall ein Übertragungsgatter, das als Reaktion auf ein Blockauswahlsignal ein- und ausgeschaltet wird, zwischen einem Paar von Hauptdatenleitungen und einem Paar von Unterdatenleitungen vorgesehen ist und jedes Paar von Datenleitungen unabhängig vorgeladen wird, weist lediglich das Paar der Unterdatenleitungen beim Verstärken eine Ladekapazität auf und daher kann der Hochgeschwindigkeitslesebetrieb wirksam durchgeführt werden.

Im folgenden wird ein Überblick des Datenschreibbetriebes erläutert. Extern angelegte, zu schreibende Daten werden in einer Komplementärform (zum Beispiel als Dein und ) von einer Dateneinschreibschaltung (nicht deutlich in der Zeichnung gezeigt) auf das Paar der Einschreibdatenübertragungsbusse IL und übertragen. Beim Schreibbetrieb befindet sich das Schreibbefehlssignal W auf dem hohen Pegel und dementsprechend befinden sich die Transistoren Q 12 und Q 13 im Ein-Zustand. Folglich wird ein durch den Spaltendecoderausgang Y ausgewähltes Paar von Bitleitungen beim Zeitpunkt T 4 mit dem Paar von Einschreibdatenübertragungsbussen IL und verbunden, wodurch Daten zum Einschreiben in die ausgewählte Speicherzelle freigegeben werden. Entsprechend dem Zeitablaufdiagramm aus Fig. 15 wird angedeutet, daß sich der Spaltendecoderausgang Y beim Zeitpunkt T 4 beim Schreibbetrieb auf den hohen Pegel ändert. Eine derartige Verschiebung auf den aktivierten Zustand des Spaltendecoderausgangs Y beim Schreibbetrieb und beim Lesebetrieb kann auf Grund des Schreibbefehlssignales W und des Spaltenadreßtastsignales , oder des Leseverstärkeraktivierungssignales S 0 oder dergleichen leicht erreicht werden.

Obwohl sich bei dem oben beschriebenen Ausführungsbeispiel der Spaltendecoderausgang Y beim Lesebetrieb auf den hohen Pegel ändert, gleichzeitig mit der Änderung des Abgleichsignales EQ auf den niedrigen Pegel, ist die Änderung des Spaltendecoderausgangs Y auf den hohen Pegel nicht auf den in Fig. 15 gezeigten Betriebszeitablauf beschränkt, und der Spaltendecoderausgang kann sich auf den hohen Pegel ändern, gleichzeitig mit der Änderung der Wortleitung WL auf den hohen Pegel, wie vorher anhand Fig. 12 beschrieben. In jedem Fall stellt die Änderung des Spaltendecoderausgangs Y auf den hohen Pegel zum Anlegen des Aktivierungszeitablaufes für den Verstärker vom Stromspiegeltyp einen Betriebsparameter dar, der unter passender Berücksichtigung der Betriebseigenschaften oder dergleichen einer in der Praxis verwendeten Halbleiterspeichereinrichtung bestimmt wurde.

In dem in Fig. 15 gezeigten Betriebszeitablaufdiagramm ändert sich der Spaltendecoderausgang Y beim Zeitpunkt T 4 auf den aktivierten Zustand, d.h. den hohen Pegel wie durch die strichpunktierten Linien in Fig. 15 gezeigt. Jedoch ist der Zeitpunkt für die Änderung auf den hohen Pegel nicht auf den Zeitpunkt T 4 begrenzt. Falls die Änderung auf den hohen Pegel beim Zeitpunkt T 2 durchgeführt wird, kann der Schreibbetrieb zuverlässig durchgeführt werden.

Obwohl bei dem oben beschriebenen Ausführungsbeispiel der Verstärker vom Stromspiegeltyp die mit dem Leistungsversorgungspotential Vcc verbundenen Transistoren Q 14 und Q 15 und die mit dem Massepotential verbundenen Transistoren Q 18 und Q 19 aufweist, sind des weiteren das Leistungsversorgungspotential und die Polaritäten der jeweiligen Transistoren nicht auf den in den Zeichnungen gezeigten Aufbau beschränkt. Diese können entsprechend eines Aufbaues einer Halbleiterspeichereinrichtung, auf die diese Erfindung angewendet wird, passend ausgewählt werden. Ferner wird bei der oben beschriebenen Konstruktion der Verstärker vom Stromspiegeltyp ebenso beim Schreibbetrieb aktiviert. Jedoch kann der Verstärker vom Stromspiegeltyp lediglich beim Lesebetrieb im Hinblick auf den Verbrauch von elektrischer Leistung aktiviert sein. Eine solche Aktivierung kann leicht durchgeführt werden, wenn ein UND-Gatter zum Empfangen des Schreibbefehlssignales W und des Spaltendecodersignales Y vorgesehen wird.

Fig. 16 zeigt eine schematische Ansicht eines ganzen Aufbaues der in Fig. 14 gezeigten Halbleiterspeichereinrichtung. Entsprechend Fig. 16 weist die Halbleiterspeichereinrichtung dieser Erfindung ein Speicherzellenfeld 300 mit einem gefalteten Bitleitungsaufbau auf. Ein X-Decoder 302 zum Decodieren eines internen Zeilenadreßsignales von einem Adreßpuffer 301 zum Empfangen einer extern angelegten Adresse ist zur Auswahl von Speicherzellen einer Zeile aus dem Speicherzellenfeld (d.h. zur Auswahl einer Wortleitung) vorgesehen. Ein Y-Decoder (d.h. ein Spaltendecoder) 303 zum Ausgeben des Bitleitungspaarauswahlsignales Y ist zur Auswahl eines Paares von Bitleitungen als Reaktion eines internen Spaltenadreßsignales vom Adreßpuffer 301 vorgesehen. Ein Block 304 einschließlich Paaren von Unterdatenleitungen zum Lesen, die für jeden Bitleitungspaarblock, die durch eine vorbestimmte Anzahl von Bitleitungspaaren gebildet sind, vorgesehen sind, ein Paar von Hauptdatenleitungen zum Lesen, die zusammen für jedes Paar von Unterdatenleitungen vorgesehen sind, und Verstärker vom Stromspiegeltyp, die für jedes Bitleitungspaar vorgesehen sind, sind für den schnellen Lesebetrieb vorgesehen. Ein Vorverstärker 305 zum weiteren Verstärken der Auslesedaten vom Block 304, ein Auslesepuffer 306 zum Ausgeben von Ausleseinformation vom Vorverstärker 305 auf einen externen Anschluß sind zum Lesen von Daten vorgesehen. Ein Einschreibpuffer 308 zum Erzeugen interner Einschreibdaten aus den Einschreibdaten Dein und Übertragen dieser an ein Paar von Dateneingangsleitungen IL und , die in einem Eingangsblock 307 enthalten sind, ist zum Schreiben von Daten vorgesehen. Das Schreibbefehlssignal W wird an die entsprechenden Schaltungsteile über den Anschluß 309 angelegt. Dieser Aufbau ist lediglich als Beispiel anzusehen. Es ist unerheblich zu erwähnen, daß auch andere Aufbauten verwendbar sind.

Wie oben beschrieben, weist die Halbleiterspeichereinrichtung entsprechend dieser Erfindung Paare von Einschreibdatenübertragungsbusse, Paare von Auslesedatenübertragungsbusse und Verstärker vom Stromspiegeltyp zwischen den jeweiligen Bitleitungen und den jeweiligen Paaren von Auslesedatenübertragungsbussen auf. Jeder Verstärker vom Stromspiegeltyp wird durch einen Ausgang eines Spaltendecoders aktiviert und weist einen durch das Paar der Auslesedatenübertragungsbusse gebildeten Ausgangsknoten auf, wobei ein Eingangsgatter mit dem entsprechenden Paar von Bitleitungen verbunden ist. Auch unmittelbar nach dem Anstieg des Potentiales auf der ausgewählten Wortleitung wird dementsprechend kein unvorteilhafter Einfluß auf das Potential zum Auslesen auf das Paar von Bitleitungen ausgeübt und der Datenlesebetrieb kann bei hoher Geschwindigkeit ausgeführt werden. Daher kann die Zugriffszeit beim Lesebetrieb bemerkenswert verringert werden und ein Hochgeschwindigkeitsbetrieb zum Lesen kann erreicht werden.

Bei einem Aufbau, bei dem eine Zeilenadresse und eine Spaltenadresse über verschiedene Pfade angelegt werden, kann des weiteren das Decodieren der Zeilenadresse und das Decodieren der Spaltenadresse im wesentlichen gleichzeitig durchgeführt werden und der Leseverstärker vom Stromspiegeltyp kann unmittelbar nach dem Anstieg des Potentiales auf der ausgewählten Wortleitung aktiviert werden. Daher können Daten bei höherer Geschwindigkeit ausgelesen werden.

Falls ein Paar von Auslesedatenübertragungsbussen eine Mehrzahl von Paaren von Unterdatenübertragungsbussen, von denen jeder zusammen für eine vorbestimmte Anzahl von Bitleitungspaaren zur Bildung von Ausgangsknoten von Leseverstärkern vom Stromspiegeltyp vorgesehen ist, und ein Paar von Hauptdatenübertragungsbussen aufweist, die zusammen für alle Paare der Unterdatenübertragungsbusse zum Empfangen eines Signales auf jedem Paar der Unterdatenübertragungsbusse vorgesehen sind, kann ferner die Ladekapazität eines Ausgangsteiles jedes Leseverstärkers vom Stromspiegeltyp verringert werden und der Lesebetrieb kann bei höherer Geschwindigkeit und mit höherer Zuverlässigkeit durchgeführt werden.

Ferner weist der CMOS-Differentialleseverstärker vom Stromspiegeltyp eine hohe Eingangsimpedanz auf, so daß keine zusätzliche Einrichtung mit hoher Eingangsimpedanz zum elektrischen Trennen der Bitleitungen von den Ausgangsleitungen benötigt wird, was im Hinblick des Flächenverbrauchs zur Schaffung einer Speichereinrichtung mit hoher Packungsdichte von Vorteil ist.

Ferner weist der Stromspiegel-Leseverstärker eine positive Rückkopplung auf, so daß ein größeres differentielles Signal bei den Ausgangsknoten vorgesehen ist, was beim schnellen Lesebetrieb von Vorteil ist.

In der obigen Beschreibung werden Komponenten vom MOS-Typ verwendet. Im allgemeinen kann jedoch der Begriff "MOS" durch den Begriff "MIS" (Metall-Isolator-Halbleiter) ersetzt werden, und daher können anstatt der Komponenten vom MOS-Typ bei den obigen Ausführungsbeispielen Komponenten vom MIS-Typ zur Erzielung des gleichen Effektes verwendet werden.

Des weiteren wurden bei den obigen Ausführungsbeispielen die Signale beim Zeitpunkt T 5 oder T 6 inaktiv gemacht. Zum Beispiel werden die Signale WL und Y beim Zeitpunkt T 5 deaktiviert bzw. gehen auf den niedrigen Pegel über. Jedoch ist der Deaktivierungszeitablauf hierauf nicht beschränkt, und irgendein unterschiedlicher Zeitablauf, der von diesen Zeitpunkten abweicht, kann verwendet werden.

Der Deaktivierungszeitablauf kann je nach Notwendigkeit unterschiedlich sein.


Anspruch[de]
  1. 1. Halbleiterspeichereinrichtung mit
    1. a) einem Speicherzellenfeld (101, 208, 300) einer Mehrzahl von in Zeilen und in Spalten angeordneten Speicherzellen (1),
    2. b) einer Mehrzahl von Wortleitungen (WL) zum Auswählen einer Zeile aus dem Speicherzellenfeld (101),
    3. c) einer Mehrzahl von Bitleitungen (BL, ) zum Auswählen einer Spalte aus dem Speicherzellenfeld (101), wobei die Bitleitungen (BL, ) jeweils ein Paar von gefalteten Bitleitungen bilden,
    4. d) einer Zeilenadreßeingangseinrichtung (102, 204, 301) zum Empfangen einer extern angelegten Zeilenadresse,
    5. e) einer Zeilenauswahleinrichtung (103, 206, 302) zum Auswählen einer Zeile aus dem Speicherzellenfeld (101, 208, 300) als Reaktion auf eine Zeilenadresse von der Zeilenadreßeingangseinrichtung (102, 204, 301),
    6. f) einer Spaltenadreßeingangseinrichtung (102, 205, 303) zum Empfangen einer extern angelegten Spaltenadresse,
    7. g) einer Spaltenauswahleinrichtung (104, 207, 301) zum Auswählen eines Bitleitungspaares (BL, ) und einer Spalte von dem Speicherzellenfeld (101) als Reaktion auf die Spaltenadresse von der Spaltenadreßeingangseinrichtung (102, 205, 303),
    8. h) einem Paar von Einschreib-Datenübertragungsbusleitungen (IL, ), das mit dem Bitleitungspaar (BL, ) verbunden ist, das durch die Spaltenadresse als Reaktion auf ein Signal (Y) der Spaltenauswahleinrichtung (104, 207, 301) beim Schreibbetrieb bestimmt ist, zum Übertragen von einzuschreibenden Daten in die Speicherzelle (1), die durch die Zeilenadresse und die Spaltenadresse ausgewählt ist,
    9. i) einem Paar von Auslese-Datenübertragungsbusleitungen (OL, ), das getrennt von dem Paar von Einschreib-Datenübertragungsbusleitungen (IL, ) zum Übertragen von Daten auf dem Bitleitungspaar (BL, ) vorgesehen ist, das durch die Spaltenadresse beim Lesebetrieb ausgewählt ist, und
    10. j) einer Verstärkungseinrichtung (30) mit
      1. aa) jeweils einer ersten Einrichtung (Q16-Q19) für jedes Bitleitungspaar (BL, ),
        1. - die auf das Signal (Y) der Spaltenauswahleinrichtung (104, 207, 301) zum Treiben des Paares der Auslese-Datenübertragungsbusleitungen (OL, ) gemäß der Daten auf dem ausgewählten Bitleitungspaar (BL, ) reagiert,
        2. - die eine Nachweiseinrichtung (Q16, Q17) zum direkten Empfangen der Spannungen auf den Bitleitungen (BL, ) des Bitleitungspaares und zum Erfassen der Spannungsdifferenz der empfangenen Spannungen aufweist und
        3. - die eine Verstärkervorrichtung (Q16-Q19) zum Verstärken der erfaßten Spannungsdifferenz aufweist,
      2. bb) einer zweiten Einrichtung (Q14, Q15) zum Liefern von Strom für das Paar von Auslese-Datenübertragungsbusleitungen (OL, ),
        1. - die eine auf die Verstärkervorrichtung (Q16-Q19) reagierende Steuereinrichtung (Q14, Q15) zum Steuern des Stromflusses auf dem Paar von Auslese-Datenübertragungsbusleitungen (OL, ) aufweist,
        2. - wobei die Steuereinrichtung (Q14, Q15) eine Einrichtung (Q15, Gate-zu-Drain) zum Schaffen eines positiven Rückkopplungspfades zum Erhöhen der Spannungsänderungsrate der Verstärkervorrichtung (Q16-Q19) aufweist, und
      3. cc) die Verstärkervorrichtung (Q16-Q19) die Ströme zu dem Paar von Auslese-Datenübertragungsbusleitungen (OL, ) gemäß der verstärkten Spannungsdifferenz in Spannungen umwandelt.
  2. 2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine einzelne Adreßeingangseinrichtung (102, 301) gemeinsam als die Zeilenadreßeingangseinrichtung (102, 204, 301) und die Spaltenadreßeingangseinrichtung (102, 205, 303) benutzt ist, und die extern angelegte Zeilenadresse und Spaltenadresse zeitlich aufgeteilt an die einzelne Adreßeingangseinrichtung (102, 301) angelegt sind.
  3. 3. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Zeilenadreßeingangseinrichtung (204) und die Spaltenadreßeingangseinrichtung (205) getrennt vorgesehen sind, und die Zeilenauswahleinrichtung (206) und die Spaltenauswahleinrichtung (205) als Reaktion auf das gleiche Steuersignal aktiviert sind.
  4. 4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das Paar der Auslese-Datenübertragungsbusleitungen (OL, ) aufweist:

    eine Mehrzahl von Paaren von Unter-Auslese-Datenübertragungsbusleitungen (OLs, ), wobei jedes Paar gemeinsam für eine vorbestimmte Anzahl von Bitleitungspaaren vorgesehen ist und Ausgangsknoten der Verstärkungseinrichtung (Q16-Q19) bildet, die für jede der vorbestimmten Anzahl der Bitleitungspaare (BL, ) vorgesehen ist, und

    ein Paar von Haupt-Auslese-Datenübertragungsbusleitungen (OLm, ), das mit allen Paaren von Unter-Auslese-Datenübertragungsbusleitungen (OLs, ) verbunden ist, zum Empfangen eines Signales auf dem Paar der Unter-Ausleseübertragungsbusleitungen, das den Ausgangsknoten der aktivierten Verstärkungseinrichtung (Q16-Q19) bildet.
  5. 5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung Leseverstärker (2, 3) vom Flip-Flop-Typ, die für die jeweiligen Bitleitungspaare (BL, ) vorgesehen sind, zum differentiellen Verstärken einer Potentialdifferenz auf dem entsprechenden Bitleitungspaar (BL, ) aufweist, und die Verstärkervorrichtung (Q16-Q19) aktiviert wird, bevor der entsprechende Leseverstärker (2, 3) vom Flip-Flop-Typ aktiviert ist.
  6. 6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die erste Einrichtung (Q16-Q19) einen ersten, einen zweiten, einen dritten und einen vierten MOS-Transistor eines ersten Leitungstyps aufweist, wobei
    1. - das Gate des ersten MOS-Transistors (Q16) des ersten Leitungstyps mit einer Bitleitung (BL) des entsprechenden Paares von Bitleitungen verbunden ist, dessen Source mit einem ersten internen Knoten verbunden ist und dessen Drain mit einem ersten Ausgangsknoten verbunden ist;
    2. - das Gate des zweiten MOS-Transistors (Q17) des ersten Leitungstypen mit der anderen Bitleitung () des entsprechenden Paares von Bitleitungen verbunden ist, dessen Source mit einem zweiten internen Knoten verbunden ist und dessen Drain mit einem zweiten Ausgangsknoten verbunden ist;
    3. - der Drain des dritten MOS-Transistors (Q18) vom ersten Leitungstyp mit dem ersten internen Knoten verbunden ist, dessen Gate zum Empfangen des Signals (Y) der Spaltenauswahleinrichtung (104, 207, 301) verbunden ist und dessen Source mit einer ersten Spannungsversorgungsquelle verbunden ist;
    4. - der Drain des vierten MOS-Transistors (Q19) des ersten Leitungstyps mit dem zweiten internen Knoten verbunden ist, dessen Gate zum Empfangen des Signals (Y) der Spaltenauswahleinrichtung (104, 207, 301) verbunden ist und dessen Source mit der ersten Spannungsversorgungsquelle verbunden ist;
  7. und daß die zweite Einrichtung (Q14, Q15) einen ersten und einen zweiten MOS-Transistor eines zweiten Leitungstyps aufweist, wobei
    1. - das Gate und die Source des ersten MOS-Transistors (Q15) vom zweiten Leitungstyp mit dem ersten Ausgangsknoten verbunden sind und dessen Drain mit einer zweiten Spannungsversorgungsquelle (Vcc) verbunden ist; und
    2. - das Gate des zweiten MOS-Transistors (Q14) vom zweiten Leitungstyp mit dem ersten Ausgangsknoten verbunden ist, dessen Source mit dem zweiten Ausgangsknoten verbunden ist und dessen Drain mit der zweiten Spannungsversorgungsquelle (Vcc) verbunden ist.
  8. 7. Zugriffsverfahren für eine Speichereinrichtung mit wahlfreiem Zugriff, die eine Mehrzahl von Wortleitungen (WL), eine Mehrzahl von Bitleitungen (BL, ) mit einem gefalteten Bitleitungsaufbau, bei dem zwei Bitleitungen gepaart sind, jeweils eine Speicherzelle (1) an jedem Schnittpunkt einer Wortleitung (WL) und einer Bitleitung (BL, ), jeweils einen Leseverstärker (2, 3) vom Flip-Flop-Typ für jedes Bitleitungspaar (BL, ) zum Verstärken eines differentiellen Signals auf dem entsprechenden Bitleitungspaar, ein erstes Paar von Datenbusleitungen (IL, ) zum Übertragen von zu schreibenden Daten, ein zweites Paar von Datenbusleitungen (OL, ) zum Übertragen von zu lesenden Daten, das getrennt von dem ersten Paar von Datenbusleitungen (IL, ) vorgesehen ist, und eine Verstärkungseinrichtung (30) vom Stromspiegeltyp mit jeweils einer ersten Einrichtung (Q16-Q19) für jedes Bitleitungspaar (BL, ) und einer damit verbundenen zweiten Einrichtung (Q14, Q15) für das zweite Paar von Datenbusleitungen (OL, ) aufweist, mit den Schritten:
    1. - Auswählen einer Wortleitung (WL) entsprechend einer empfangenen Zeilenadresse zum Aktivieren der ausgewählten Wortleitung (WL),
    2. - Aktivieren der Verstärkungseinrichtung (30) vom Stromspiegeltyp auf der Grundlage der extern angelegten Spaltenadresse zum Verstärken eines differentiellen Signals auf dem entsprechenden Bitleitungspaar (BL, ) zum Übertragen des verstärkten Signals auf das zweite Paar von Datenbusleitungen (OL, ) ohne Einfluß auf die Signalpegel auf dem entsprechenden Bitleitungspaar (BL, ), und
    3. - Aktivieren der Mehrzahl von Leseverstärkern (2, 3) vom Flip-Flop-Typ nach dem Aktivieren der Verstärkungseinrichtung (30) vom Stromspiegeltyp zum Verstärken eines differentiellen Signals auf jedem der Bitleitungspaare,

      wobei der Schritt des Aktivierens der Verstärkungseinrichtung (30) vom Stromspiegeltyp die Schritte aufweist:
      1. a) Nachweisen einer Spannungsdifferenz auf dem Bitleitungspaar (BL, ), das entsprechend der extern angelegten Spaltenadresse ausgewählt ist,
      2. b) Anwenden der ersten Einrichtung (Q16-Q19), die in der Verstärkungseinrichtung (30) vom Stromspiegeltyp enthalten ist, zum Verstärken der jeweiligen Spannung auf den Bitleitungen (BL, ) des ausgewählten Bitleitungspaares,
      3. c) Einrichten eines positiven Rückkopplungssignalflußpfades zwischen der ersten und der zweiten Einrichtung (Q16-Q19, Q14-Q15) zum Erhöhen der Spannungsänderungsrate der ersten und der zweiten Einrichtung,
      4. d) Steuern eines ersten und eines zweiten Stromes als Reaktion auf die erste und die zweite Einrichtung (Q16-Q19, Q14-Q15),
      5. e) Umwandeln des ersten und des zweiten Stromes in eine Spannungsdifferenz, und
      6. f) Anlegen der Spannungsdifferenz an das zweite Paar von Datenbusleitungen (OL, ).






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