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Dokumentenidentifikation DE4202623A1 03.09.1992
Titel Abtastpfadeinrichtung und eine integrierte Halbleiterschaltkreiseinrichtung mit dieser
Anmelder Mitsubishi Denki K.K., Tokio/Tokyo, JP
Erfinder Maeno, Hideshi, Itami, Hyogo, JP
Vertreter Prüfer, L., Dipl.-Phys.; Materne, J., Dipl.-Phys.Dr.rer.nat.habil., Pat.-Anwälte, 8000 München
DE-Anmeldedatum 30.01.1992
DE-Aktenzeichen 4202623
Offenlegungstag 03.09.1992
Veröffentlichungstag im Patentblatt 03.09.1992
IPC-Hauptklasse G01R 31/318
IPC-Nebenklasse G11C 29/00   
Zusammenfassung Eine Adreßabtastregistergruppe (10), eine Datenabtastregistergruppe (20, 30) und eine Auswahleinrichtung (50) sind zwischen einem seriellen Eingangsanschluß (SIB) und einem seriellen Ausgangsanschluß (SOB) in Reihe geschaltet, um einen Abtastpfad mit Umgehungsfunktion zu implementieren. Ein Schiebetaktsignal (SCK), das der Adreßabtastregistergruppe (10) zugeführt wird, ist von dem Schiebetaktsignal getrennt, das der Datenabtastregistergruppe (20, 30) zugeführt wird, um die Abtastregistergruppen (10, 20, 30) so zu steuern, daß die Datenabtastregistergruppe (20, 30) ihren Schiebebetrieb unterbricht und die Adreßabtastregistergruppe (10) ihren Schiebebetrieb ausführt.

Beschreibung[de]

Die Erfindung betrifft eine Abtastpfadeinrichtung und eine integrierte Halbleiterschaltkreiseinrichtung mit dieser. Die Erfindung betrifft insbesondere eine Verbesserung eines zusätzlichen Testschaltkreises zur Ausführung eines Tests.

Ein Abtastpfad wird als zusätzlicher Testschaltkreis zum Ausführen der Prüfung einer integrierten Halbleiterschaltkreiseinrichtung wie z. B. eines RAM (Direktzugriffsspeichers) benutzt. In der folgenden Beschreibung werden ein allgemeiner Abtastpfad, ein Abtastpfad mit Umgehungsfunktion und ein Abtastpfad, der totale Zufallsfolgen zur Adreßeinstellung verwendet, als erstes, zweites bzw. drittes Beispiel für den Stand der Technik beschrieben.

(1) Erstes Beispiel für den Stand der Technik (a) Aufbau eines allgemeinen Abtastpfades

Fig. 43 zeigt ein Blockdiagramm der Struktur eines zusätzlichen Testschaltkreises (Abtastpfads) für einen RAM.

Eine Mehrzahl von Abtastregistern für Adressen (im weiteren als AD- Abtastregister bezeichnet) 10a, eine Mehrzahl von Abtastregistern für Eingabedaten (im weiteren als DI-Abtastregister bezeichnet) 20a, und eine Mehrzahl von Abtastregistern für Ausgabedaten (im weiteren als DO-Abtastregister bezeichnet) 30a sind um einen RAM 2 angeodnet. Der RAM 2 und die Abtastregister 10a, 20a, 30a sind zusammen mit anderen (nicht dargestellten) Logikschaltkreisen auf demselben Halbleiterchip gebildet.

Die Abtastregister 10a, 20a und 30a verbinden beim normalen Betrieb die anderen Logikschaltkreise mit dem RAM 2 auf dem Halbleiterchip und trennen die anderen Logikschaltkreise bei der Prüfung des RAM 2 vom RAM 2 auf dem Halbleiterchip.

Die Abtastregister 10a, 20a und 30a sind zwischen einem seriellen Eingangsanschluß SIC und einem seriellen Ausgabeanschluß SOC in Reihe geschaltet, um einen Abtastpfad (ein Art von Schieberegister) zu implementieren. Bei der Prüfung des RAM 2 bewirkt die Schiebefunktion des Abtastpfads, daß ein Adreßsignal und Daten, wie z. B. Testdaten, über Adreßeingabeanschlüsse A0 bis Am-1 und Dateneingangsanschlüsse DI1-DIn zugeführt werden. Das Testergebnis des RAM 2 wird über die Datenausgangsanschlüsse DO1-DOn des RAM 2 an das DO-Abtastregister 30a des Abtastpfads eingegeben.

(b) AD-Abtastregister

Fig. 44 zeigt die Schaltkreisstruktur des AD-Abtastregisters 10a. Das AD-Abtastregister 10a weist N-Kanal MOS-Transistoren N51-N53 und Inverter G51-G54 auf. Die Inverter G51 und G52 und die Inverter G53 und G54 implementieren jeweils einen Latch-Schaltkreis vom Verhältnistyp. Das Treibungsvermögen der Inverter G52 und G54 ist geringer als das der Inverter G51 und G53.

Das AD-Abtastregister 10a weist einen seriellen Eingangsanschluß SI, einen seriellen Ausgangsanschluß SO, einen parallelen Eingangsanschluß PI1 und einen parallelen Ausgangsanschluß PO1 auf. Das AD-Abtastregister 10a weist ferner einen parallelen Taktsignalanschluß pck1 zum Empfangen eines parallelen Taktsignals PCK1, einen seriellen Taktsignalanschluß sck1a zum Empfangen eines ersten seriellen Schiebetaktsignals SCK1a für eine Adresse und einen seriellen Taktsignalanschluß sck2a zum Empfangen eines zweiten seriellen Schiebetaktsignals SCK2a für eine Adresse auf.

Beim normalen Betrieb des RAM 2 wird das Potential des seriellen Taktsignalanschlusses sck1a auf einen L-Pegel (logisch niedrig) eingestellt, und das Potential des parallelen Taktsignalanschlusses pck1 wird auf einen H-Pegel (logisch hoch) gesetzt. Das bewirkt, daß ein Adreßsignal vom parallelen Eingangsanschluß PI1 zum parallelen Ausgangsanschluß PO1 übertragen wird. Das Potential des seriellen Taktsignalanschlusses sck2a kann entweder auf den H- oder L-Pegel eingestellt sein.

Beim Testbetrieb des RAM 2 wird das Potential des parallelen Taktsignalanschlusses pck1 auf einen L-Pegel eingestellt. Das trennt den RAM 2 von den anderen Logikschaltkreisen ab. Der Schiebebetrieb wird von einem ersten Phasentaktsignal SCK1A und einem zweiten Phasentaktsignal SCK2A ausgeführt, die den Schiebetaktsignal- Eingangsanschlüssen sck1a bzw. sck2a zugeführt werden. Damit wird eine Testadresse im AD-Abtastregister 10a eingestellt.

(c) DI-Abtastregister

Fig. 45 zeigt eine Schaltkreisstruktur für das DI-Abtastregister 20a. Die Struktur des DI-Abtastregisters 20a ist der Struktur des AD-Abtastregisters 10a der Fig. 44 ähnlich, wobei dieselben Bezugszeichen dieselben oder einander entsprechende Komponenten bezeichnen. Das DI-Abtastregister 20a weist einen seriellen Taktsignalanschluß sck1 zum Empfangen eines ersten seriellen Schiebetaktsignals SCK1 und einen seriellen Taktsignalanschluß sck2 zum Empfangen eines zweiten seriellen Schiebetaktsignals SCK2 auf.

Beim Normalbetrieb des RAM 2 wird das Potential des seriellen Taktsignalanschlusses sck1 auf einen L-Pegel eingestellt, und das Potential des parallelen Taktsignalanschlusses pck1 wird auf einen H-Pegel gesetzt. Dadurch werden Daten vom parallelen Eingangsanschluß PI1 an den parallelen Ausgangsanschluß PO1 übertragen. Zu diesem Zeitpunkt kann das Potential des seriellen Taktsignalanschlusses sck2 entweder auf den H- oder L-Pegel eingestellt sein.

Beim Testbetrieb des RAM 2 wird das Potential des parallelen Taktsignalanschlusses pck1 auf einen L-Pegel eingestellt. Das trennt den RAM 2 von den anderen Logikschaltkreisen ab. Der Schiebebetrieb wird von einem ersten und zweiten Phasentaktsignal SCK1 und SCK2 ausgeführt, die den seriellen Taktsignalanschlüssen sck1 und sck2 zugeführt werden. Damit werden Testeingabedaten im DI-Abtastregister 20a eingestellt.

(d) DO-Abtastregister

Fig. 46 zeigt eine Schaltkreisstruktur für das DO-Abtastregister 30a. Beim DO-Abtastregister 30a bezeichnen identische Bezugszeichen Komponenten, die denen im AD-Abtastregister 10a und im DI- Abtastregister 20a entsprechen. Das DO-Abtastregister 30a weist N-Kanal MOS-Transistoren N61-N64, Inverter G61-G64, einen Exklusiv- NOR-Schaltkreis G65 und einen NOR-Schaltkreis G66 auf. Das DO- Abtastregister 30a weist einen Testtaktsignalanschluß tck* zum Empfangen eines invertierten Testtaktsignals TCK* auf (* bzeichnet im weiteren ein invertiertes Signal oder einen invertierten Anschluß).

Beim Normalbetrieb des RAM 2 wird das Potential des seriellen Taktsignalanschlusses sck1 auf einen L-Pegel eingestellt, und die Potentiale des parallelen Taktsignalanschlusses pck1 und des seriellen Taktsignalanschlusses sck2 werden auf einen H-Pegel gesetzt. Das bewirkt, daß die Ausgangsdaten des RAM 2 vom parallelen Eingangsanschluß PI zum parallelen Ausgangsanschluß PO übertragen werden. Zu diesem Zeitpunkt kann das Potential des Testtaktsignalanschlusses tck* entweder auf den H- oder L-Pegel eingestellt sein.

Beim Testbetrieb des RAM 2 wird das Potential des parallelen Taktsignalanschlusses pck1 auf einen L-Pegel eingestellt, und das Potential des invertierten Testtaktsignalanschlusses tck* wird auf einen H-Pegel gesetzt. Das trennt den RAM 2 von den anderen Logikschaltkreisen ab. Der Schiebebetrieb wird vom ersten Phasentaktsignal SCK1 und dem zweiten Phasentaktsignal SCK2 ausgeführt, die den seriellen Taktsignalanschlüssen sck1 bzw. sck2 zugeführt werden.

(e) Abtastpfadbetrieb

Fig. 47 zeigt ein Signaldiagramm, das den Schiebebetrieb des Abtastpfads von Fig. 43 darstellt. Jedem der Abtastregister 10a, 20a und 30a wird ein erstes Phasentaktsignal über die seriellen Taktsignalanschlüsse sck1 und sck1a und ein zweites Phasentaktsignal über die seriellen Taktsignalanschlüsse sck2 und sck2a zugeführt.

Die Daten des seriellen Eingangsanschlusses des jeweiligen Abtastregisters werden durch das erste Phasentaktsignal an den Knoten A im Abtastregister eingegeben. Die Daten des Knotens A werden invertiert und durch das zweite Phasentaktsignal an den Knoten B übertragen. Die Daten des Knotens B werden invertiert und dem seriellen Ausgangsanschluß SO zugeführt.

Dadurch wird ein Schiebebetrieb für ein Bit vom seriellen Eingabeanschluß SI zum seriellen Ausgabeanschluß SO ausgeführt. Damit wird der Schiebebetrieb durch Taktsignale zweier Phasen ausgeführt, um Testdaten einzustellen und das Testergebnis auszulesen.

Fig. 48 zeigt ein Signaldiagramm, das den Betrieb des Abtastpfads von Fig. 43 beim Testen zeigt. Den Abtastregistern 20a und 30a werden über die seriellen Taktsignalanschlüsse sck1 und sck2 serielle Schiebetaktsignale SCK1 und SCK2 zugeführt. Dem AD- Abtastregister 10a werden über die seriellen Taktsignalanschlüsse sck1a und ack2a verschiedene serielle Schiebetaktsignale SCK1A und SCK2A zugeführt. Damit wird eine Aktualisierung der Testadresse ausgeführt.

Am parallelen Ausgangsanschluß PO des DO-Abtastregisters 30a wird ein Ausleseerwartungsdatenwert eingestellt. Die vom RAM 2 an den parallelen Eingangsanschluß PI ausgelesenen Daten werden vom Exklusiv-NOR-Schaltkreis G65 mit den Ausleseerwartungsdaten verglichen. Dem invertierten Testtaktsignalanschluß tck* wird jedesmal dann ein invertiertes Testtaktsignal TCK* zugeführt, wenn Daten ausgelesen werden. Wenn ein Fehlerwert (fehlerhafte Daten) ausgelesen wird, wird am Ausgangsknoten des NOR-Schaltkreises G66 ein Taktsignal PCK2 erzeugt, das durch Inversion des invertierten Testtaktsignals TCK* erzeugt wird. Damit werden die Daten des parallelen Eingangsanschlusses PI an den Knoten A (PO2) eingegeben.

Am Knoten PO2 ist durch einen Schiebebetrieb vorher ein Wert eingestellt worden, der mit dem des parallelen Ausgangsanschlusses PO identisch ist. Daher wird der Wert des Knotens PO2 invertiert, wenn ein Fehlerwert ausgelesen wird.

Der oben beschriebene Betrieb wird für eine Mehrzahl von Adressen ausgeführt, worauf der in Fig. 47 dargestellte Schiebebetrieb folgt, um das Testergebnis vom seriellen Ausgangsanschluß SO zu lesen. Entsprechend der Tatsache, ob der im Latch-Schaltkreis gehaltene Wert invertiert ist oder nicht, kann ermittelt werden, ob dem parallelen Eingangsanschluß PI ein Wert zugeführt wird, der sich vom Ausleseerwartungswert unterscheidet.

(f) Schwierigkeiten beim ersten Beispiel des Standes der Technik

Beim in Fig. 43 gezeigten zusätzlichen Testschaltkreis (Abtastpfad) müssen die DI-Abtastregister und die DO-Abtastregister alle mit den jeweiligen Dateneingangsanschlüssen und den jeweiligen Datenausgangsanschlüssen des RAM verbunden sein. Das steigert die Komplexität des zusätzlichen Testschaltkreises.

(2) Zweites Beispiel für den Stand der Technik

Fig. 49 zeigt ein Blockdiagramm der Struktur einer integrierten Halbleiterschaltkreiseinrichtung mit einem Abtastpfad mit Umgehungsfunktion.

Eine Mehrzahl von Schaltkreisblöcken 2a ist auf einem Halbleiterchip 1a gebildet. Jeder Schaltkreisblock 2a weist z. B. einen RAM, ROM (Festwertspeicher) oder einen Multiplizierer auf. Ein Testschaltkreis 3a ist um jeden Schaltkreisblock 2a gebildet. Der Testschaltkreis 3a weist eine Mehrzahl von Abtastregistern 31, die in Reihe geschaltet sind, und eine Auswahleinrichtung 32 auf.

Die Auswahleinrichtung 32 ist von einem Modussteuersignal MD abhängig, um selektiv entweder das Eingangssignal an das Abtastregister 31 der ersten Stufe oder das Ausgangssignal vom Abtastregister 31 der letzten Stufe auszugeben. Wenn die Auswahleinrichtung 32 auf die "1"-Seite eingestellt ist, wählt die Auswahleinrichtung 32 das Eingangssignal an das Abtastregister 32 der ersten Stufe aus. Das wird als Umgehungszustand bezeichnet. Wenn die Auswahleinrichtung 32 auf die "0"-Seite eingestellt ist, wählt die Auswahleinrichtung 32 das Ausgangssignal des Abtastregisters 32 der letzten Stufe aus. Das wird als Nicht-Umgehungszustand bezeichnet.

Zwischen dem seriellen Eingangsanschluß SIC und dem seriellen Ausgangsanschluß SOC ist eine Mehrzahl von Testschaltkreisen (zusätzlichen Testschaltkreisen) 3a entsprechend der Mehrzahl von Schaltkreisblöcken 2a in Reihe geschaltet, um auf dem Halbleiterchip 1a einen Abtastpfad zu implementieren.

Allgemein wird eine Auswahleinrichtung 32 entsprechend einem Schaltkreisblock 2a, der keiner Prüfung unterworfen ist, in den Umgehungszustand versetzt, und eine Auswahleinrichtung 32 entsprechend einem zu prüfenden Schaltkreisblock 2a wird in den Nicht-Umgehungszustand versetzt. Daher durchlaufen die Testdaten nur das Abtastregister 31 entsprechend dem zu prüfenden Schaltkreisblock 2a. Entsprechend wird die Anzahl der Schiebeoperationen reduziert, um die Testzeit im Vergleich zu dem Fall, bei dem die Testdaten alle Schieberegister 31 durchlaufen, zu verkürzen.

Fig. 50 zeigt das Blockdiagramm eines Beispiels für die Struktur eines Testschaltkreises, bei der der RAM 2 den Schaltkreisblock darstellt.

Der Testschaltkreis 3a weist eine Adreßabtastregistergruppe (im weiteren als AD-Abtastregistergruppe bezeichnet) 10, eine Eingabedaten-Abtastregistergruppe (im weiteren als DI- Abtastregistergruppe bezeichnet) 20, eine Ausgabedaten- Abtastregistergruppe (im weiteren als DO-Abtastregistergruppe bezeichnet) 30 und eine Auswahleinrichtung 50 auf. Die AD- Abtastregistergruppe 10, die DI-Abtastregistergruppe 20, die DO- Abtastregistergruppe 30 und die Auswahleinrichtung 50 sind zwischen dem seriellen Eingangsanschluß SI und dem seriellen Ausgangsanschluß SO in Reihe geschaltet, um einen Abtastpfad zu implementieren. Der AD-Abtastregistergruppe 10, der DI-Abtastregistergruppe 20 und der DO-Abtastregistergruppe 30 wird ein gemeinsames Schiebetaktsignal SCK und der Auswahleinrichtung 50 ein Modussteuersignal MD zugeführt. Die in Fig. 50 gezeigte Auswahleinrichtung 50 entspricht der in Fig. 49 dargestellten Auswahleinrichtung 32.

Das Schiebetaktsignal SCK ist ein Ein-Phasen-Schiebetaktsignal oder ein Zwei-Phasen-Schiebetaktsignal.

Wenn ein RAM 2 der Fig. 50 geprüft werden soll, werden die Testschaltkreise entsprechenden den anderen Schaltkreisblöcken in den Umgehungszustand versetzt. Dieser Zustand ist dem Zustand äquivalent, in dem der serielle Eingangsanschluß SI und der serielle Ausgangsanschluß SO des Testschaltkreises 3a entsprechend diesem RAM 2 mit dem seriellen Eingangsanschluß SIC und dem seriellen Ausgangsanschluß SOC des in Fig. 49 gezeigten Halbleiterchips 1a verbunden sind. Daher hängt die Testzeit von den Schiebeoperationen des in Fig. 50 gezeigten Testschaltkreises 3a ab, und die Schiebeoperation der Testschaltkreise der anderen Schaltkreisblöcke braucht nicht in Betracht gezogen zu werden.

Die Prüfung wird von der Schiebeoperation des Abtastpfads für den zu prüfenden Schaltkreisblock ausgeführt. Daher steigt die Testzeit proportional zur Anzahl der Schiebeoperationen an. Dieses Problem tritt selbst dann auf, wenn der Schaltkreisblock einen RAM darstellt. Im folgenden wird ein March-Test beschrieben, der einen typischen Testalgorithmus für einen RAM darstellt, um das Problem des Testzeitanstiegs zu erläutertn.

(3) Ein typischer March-Test

Im folgenden wird die Verarbeitungsprozedur des Testalgorithmus eines typischen March-Tests beschrieben.

(Schritt 1) "0" wird in alle Adressen geschrieben.

(Schritt 2) Für alle Adressen wird "1" nach dem Auslesen von "0" geschrieben, während die Adresse von 0 bis zur letzten Adresse aufeinanderfolgend angehoben wird.

(Schritt 3) Für alle Adressen wird "0" nach dem Auslesen von "1" geschrieben, während die Adresse von der letzten Adresse bis zu 0 aufeinanderfolgend vermindert wird.

(Schritt 4) "1" wird in alle Adressen geschrieben.

(Schritt 5) Für alle Adressen wird "0" nach dem Auslesen von "1" geschrieben, während die Adresse von 0 bis zur letzten Adresse aufeinanderfolgend angehoben wird.

(Schritt 6) Für alle Adressen wird "1" nach dem Auslesen von "0" geschrieben, während die Adresse von der letzten Adresse bis zu 0 aufeinanderfolgend vermindert wird.

Es sei ein Fall betrachtet, in dem der RAM 2 der Fig. 51 geprüft werden soll. Die Adreßsignale A(0) bis A(n-1), ein Chipaktivierungssignal CE, ein Schreibaktivierungssignal WE und Daten DI(0) bis DI(m-1) werden dem RAM 2 zugeführt, und es werden Daten DO(0) bis DO(m-1) vom RAM 2 abgegeben.

Der in Fig. 52 gezeigte Schreibbetrieb wird in den Schritten 1 und 4 ausgeführt. Der in Fig. 53 gezeigte Lese-/Schreibbetrieb wird für die Schritte 2, 3, 5 und 6 ausgeführt. Beim Schreibbetrieb der Fig. 52 werden Daten DI(i) in Abhängigkeit von einem aktiv niedrigen Schreibaktivierungssignal WE geschrieben. Beim in Fig. 53 dargestellten Lese-/Schreibbetrieb werden in Abhängigkeit vom aktiv niedrigen Chipaktivierungssignal CE ausgelesene DO(i) von einem externen Tester zu einem Testerabtastzeitpunkt mit einem vorbestimmten Erwartungsdatenwert verglichen, wobei Daten DI(i) in Abhängigkeit von einem aktiv niedrigen Schreibaktivierungssignal WE geschrieben werden. Hier stellt i einen Wert 0 bis m-1 dar. Beim in Fig. 53 gezeigten Lese-/Schreibbetrieb werden die Leseoperation und die Schreiboperation innerhalb desselben Testzyklus ausgeführt.

Als Beispiel wird ein RAM mit der Organisation 1024 Worte * 8 Bit betrachtet. In den Schritten 1 und 4 wird die Schreiboperation der Fig. 52 jeweils 1024mal wiederholt. Bei den Schritten 2, 3, 5 und 6 wird die Lese-/Schreiboperation der Fig. 53 jeweils 1024mal ausgeführt. Der March-Test wird daher in insgesamt 6144 Testzyklen realisiert.

Der March-Test für einen 2n-Wort-RAM wird durch 6 * 2n-Testzyklen realisiert. Diese Abschätzung ist für den Fall anwendbar, daß alle verschiedenen Signale von einer externen Quelle, wie z. B. dem RAM 2 in Fig. 51, direkt gesteuert und überwacht werden können.

Wenn dieser March-Test unter Verwendung des Abtastpfads mit einer Umgehungsfunktion, wie er in den Fig. 49 und 50 dargestellt ist, ausgeführt wird, wird jeder RAM-Test durch die normale Abtastprüfung ausgeführt. Weil die Leseoperation und die Schreiboperation des RAM 2 innerhalb des Testzyklus der Schiebeoperation im Abtasttest ausgeführt werden kann, wird in der folgenden Beschreibung die Anzahl der Testzyklen im Schiebebetrieb betrachtet.

Wie in Fig. 50 gezeigt ist, weist der RAM 2 mit einer Organisation von 1024 Worten * 8 Bit eine AD-Abtastregistergruppe 10 mit zehn Abtastregistern, eine DI-Abtastregistergruppe 20 mit 8 Abtastregistern und eine DO-Abtastregistergruppe 30 mit 8 Abtastregistern auf.

In den Schritten 1 und 4 ist es erforderlich, durch die Schiebeoperation ein Adreßsignal für jede Adresse und einen Schreibwert einzustellen. Es sind acht Schiebeoperationen notwendig, um Schreibdaten in der DI-Abtastregistergruppe 20 einzustellen, und es sind zehn Schiebeoperationen erforderlich, um ein Adreßsignal in der AD-Abtastregistergruppe 10 zu setzen. In der folgenden Beschreibung wird angenommen, daß eine Schiebeoperation durch einen Testzyklus ausgeführt wird. In den Schritten 1 und 4 wird dieser Testzyklus 1024mal wiederholt, was zu (10+8) * 1024=18 432 Testzyklen führt.

In den Schritten 2, 3, 5 und 6 ist es notwendig, die Schreibdaten und das Adreßsignal durch eine Schiebeoperation für jede Adresse einzustellen und die Lesedaten durch eine Schiebeoperation für jede Adresse auszulesen. Daher sind acht Schiebeoperationen erforderlich, um die Schreibdaten in der DI-Abtastregistergruppe 20 einzustellen, und es sind zehn Schiebeoperationen notwendig, um das Adreßsignal in der AD-Abtastregistergruppe 10 zu setzen. Ferner sind acht Schiebeoperationen erforderlich, um die Auslesedaten der DO- Abtastregistergruppe 30 zuzuführen. In den Schritten 2, 3, 5 und 6 wird der Testzyklus 1024mal wiederholt, was zu (10+8+8) * 1024=26 624 Testzyklen führt.

Um den March-Test auszuführen, sind daher insgesamt (18 432 * 2+ 26 624 * 4)=143 360 Testzyklen notwendig.

Die Anzahl der Testzyklen, die für einen Abtasttest erforderlich sind, beträgt ungefähr das 23fache der Anzahl der Testzyklen (6144 Testzyklen), die für einen typischen March-Test notwendig sind. Das bedeutet, daß ein Anstieg der Testzeit (ungefähr das 23fache bei diesem Beispiel) selbst dann nicht vermieden werden kann, wenn ein Abtastpfad mit Umgehungsfunktion verwendet wird, falls ein normaler Abtasttest für jeden RAM-Test ausgeführt wird.

(4) Drittes Beispiel für den Stand der Technik

Im folgenden wird ein Testschaltkreis beschrieben, der totale Zufallsfolgen für die Adreßeinstellung benutzt.

Eine totale Zufallsfolge ist ein bestimmter Bitzug. Durch Verschieben des Bitzugs in einen Abtastpfad kann die Testadresse eines RAM effizient eingestellt werden. "0000111101011001000" ist ein Beispiel für eine totale Zufallsfolge vierter Ordnung.

Wenn dieser Bitzug einem Schieberegister mit 4 Bit zugeführt wird, variieren die im Schieberegister gehaltenen Daten für jede Schiebeoperation. Damit können alle möglichen 16 Zustände eingestellt werden, obwohl die Reihenfolge statistisch ist. Unter der Voraussetzung, daß der im Schieberegister gehaltene Wert die Testadresse des RAM darstellt, können alle Adressen von Adresse 0 bis Adresse 15 eingestellt werden, wie in Fig. 38 gezeigt ist, und das sogar in statistischer Reihenfolge.

Es wird angenommen, daß die totale Zufallsfolge von Fig. 54 gleich "000011110101100100" ist und ein Bit in dieser Reihenfolge auf einmal in das Schieberegister mit 4 Bit geschoben wird. Wenn die ersten "0000" eingeschoben werden, lautet die Adresse daher 0. Durch aufeinanderfolgendes Einschieben der restlichen "111101011001000" ändert sich die Adresse entsprechend als Adresse 8, Adresse 12, Adresse 14, . . ., Adresse 1. Die Anzahl der Testzyklen, die dafür erforderlich sind, beträgt (4-1)+2&sup4;=19 Testzyklen.

Allgemein wird eine totale Zufallsfolge der Ordnung n für die Prüfung eines RAM mit n Adreßleitungen verwendet. In diesem Fall sind insgesamt (n-1)+2n Testzyklen notwendig, um alle Testadressen einzustellen. Es ist nicht möglich, die Prüfung innerhalb der ersten (n-1) Schiebeoperationen aufzunehmen, weil die Adresse nicht bestimmt ist. Der Lese- und Schreibbetrieb des RAM kann während der nachfolgenden 2n Schiebeoperationen ausgeführt werden, nachdem die Adresse festgelegt worden ist.

(5) Zufalls-March-Test

Im folgenden wird die Verarbeitungsprozedur eines Zufalls-March-Tests als ein Beispiel für den Testalgorithmus unter Verwendung einer totalen Zufallsfolge für die Adreßeinstellung beschrieben.

(Schritt 1) Es wird eine Adresse durch Einschieben der totalen Zufallsfolge eingestellt, und "0" wird in alle Adressen geschrieben.

(Schritt 2) Es wird eine Adresse durch Einschieben der totalen Zufallsfolge eingestellt, und für alle Adressen wird "1" nach dem Auslesen von "0" geschrieben.

(Schritt 3) Es wird eine Adresse durch Einschieben der totalen Zufallsfolge eingestellt, und für alle Adressen wird "0" nach dem Auslesen von "1" geschrieben.

(Schritt 4) Es wird eine Adresse durch Einschieben der totalen Zufallsfolge eingestellt, und "1" wird in alle Adressen geschrieben.

(Schritt 5) Es wird eine Adresse durch Einschieben der totalen Zufallsfolge eingestellt, und für alle Adressen wird "0" nach dem Auslesen von "1" geschrieben.

(Schritt 6) Es wird eine Adresse durch Einschieben der totalen Zufallsfolge eingestellt, und für alle Adressen wird "1" nach dem Auslesen von "0" geschrieben.

Für jeden Zyklus der Schritte 1-6 können verschiedene totale Zufallsfolgen verwendet werden.

In den Fig. 55 und 56 ist ein Testschaltkreis gezeigt, der diesen Zufalls-March-Test benutzt. Im Beispiel der Fig. 55 sind eine AD- Abtastregistergruppe 10, eine DI-Abtastregistergruppe 20, eine DO- Abtastregistergruppe 30 und ein Vergleichsschaltkreis 80 entsprechend einem RAM 2 gebildet. Beim Beispiel der Fig. 56 sind eine Mehrzahl von AD-Abtastregistergruppen 10, eine Mehrzahl von DI- Abtastregistergruppen 20, eine Mehrzahl von DO-Abtastregistergruppen 30 und eine Mehrzahl von Vergleichsschaltkreisen 80 entsprechend der Mehrzahl von RAMs 2 gebildet.

Unter Bezugnahme auf die Fig. 55 wird im folgenden der Testzyklus beschrieben, der für den Zufalls-March-Test notwendig ist.

Durch Einschieben einer totalen Zufallsfolge in die AD- Abtastregistergruppe 10 kann das Adreßsignal durch eine Schiebeoperation aktualisiert werden. Es ist daher nicht notwendig, für eine Adresse alle Bits eines Adreßsignals einzuschieben, wie das beim typischen March-Test der Fall war.

Weil die Schreibdaten und die Lesedaten sich nicht mit jedem Schritt ändern, ist es nicht erforderlich, den Abtastpfad zu unterteilen, so daß die Schreibdaten durch den Schiebebetrieb der totalen Zufallsfolge nicht verändert werden. Daher wird die AD- Abtastregistergruppe 10 zwischen den seriellen Eingangsanschluß SI1 und den seriellen Ausgangsanschluß SO1 geschaltet, und die DI- Abtastregistergruppe 20 und die DO-Abtastregistergruppe 30 sind zwischen dem seriellen Eingangsanschluß SI2 und dem seriellen Ausgangsanschluß SO2 in Reihe geschaltet, wie das in Fig. 55 gezeigt ist. Das Schiebetaktsignal SCKA wird der AD-Abtastregistergruppe 10 und das Schiebetaktsignal SCKD der DI-Abtastregistergruppe 20 und der DO-Abtastregistergruppe 30 zugeführt.

Um das Ausschieben der Auslesedaten zu elimieren ist ein Vergleichsschaltkreis 80 gebildet. Der Vergleichsschaltkreis 80 vergleicht die von der DO-Abtastregistergruppe 30 gehaltenen Daten (die Ausleseerwartungsdaten) und die vom RAM 2 ausgelesenen Daten, um ein PASS/FAIL-Signal abzugeben, das eine Übereinstimmung/Nicht- Übereinstimmung anzeigt. Die Schiebeoperation der DO- Abtastregistergruppe 30 ist nicht notwendig, solange sich die Ausleseerwartungsdaten nicht ändern.

Beim Zufalls-March-Test ändern sich die Schreibdaten oder die Auslesedaten während der Aktualisierung der Adresse im jeweiligen Schritt nicht. Das bedeutet, daß die Anzahl der Schiebeoperationen der DI-Abtastregistergruppe 20 und der DO-Abtastregistergruppe 30 im Vergleich mit der Anzahl der Schiebeoperationen der AD- Abtastregistergruppe 10 ziemlich gering ist.

Beispielsweise sei die Anzahl der Testzyklen abgeschätzt, die für die Prüfung eines 1024 Worte * 8 Bit-RAM notwendig sind. Weil die Anzahl der Worte 2¹º=1024 beträgt, gilt n=10. Daher wird eine totale Zufallsfolge der Ordnung 10 verwendet.

Es sind neun zusätzliche Schiebeoperationen notwendig, bis die Adresse festgelegt ist. Anschließend kann die Adresse aktualisiert und die Prüfung durch eine Schiebeoperation ausgeführt werden.

Da die Schiebeoperationen innerhalb desselben Testzyklus ausgeführt werden kann, in dem auch der Lesebetrieb oder der Lese- /Schreibbetrieb ausgeführt wird, wird die folgende Beschreibung ausgeführt unter der Annahme, daß in den Schritten 1 und 4 die Schiebeoperation und der Schreibbetrieb und in den Schritten 2, 3, 5 und 6 die Schiebeoperation und der Lese-/Schreibbetrieb während desselben Testzyklus ausgeführt werden.

In den Schritten 1 und 4 sind neun Schiebeoperationen notwendig, bis eine Adresse bestimmt ist, und anschließend sind 1024 Testzyklen erforderlich. Die acht für die Einstellung der Schreibdaten in der DI-Abtastregistergruppe 20 notwendigen Schiebeoperationen können gleichzeitig mit den neun Schiebeoperationen ausgeführt werden, die für die Bestimmung der Adresse erforderlich sind. Daher sind für die Schritte 1 und 4 jeweils 9+1024=1033 Testzyklen notwendig.

In den Schritten 2, 3, 5 und 6 sind neun Schiebeoperationen für die Bestimmung einer Adresse und anschließend 1024 Testzyklen erforderlich. Es sind acht Schiebeoperationen notwendig, um einen Ausleseerwartungsdatenwert in der DO-Abtastregistergruppe einzustellen, und acht Schiebeoperationen, um einen Schreibwert in der DI-Abtastregistergruppe 20 einzustellen. Die für die Bestimmung einer Adresse notwendigen neun Schiebeoperationen können während der Schiebeoperationen für die Einstellung der Ausleseerwartungsdaten und der Schreibdaten ausgeführt werden. Daher sind für die Schritte 2, 3, 5 und 6 jeweils 16+1024=1040 Testzyklen notwendig.

Damit sind insgesamt (1033 * 2+1040 * 4)=6226 Testzyklen für einen Zufalls-March-Test erforderlich.

Die Anzahl der für einen Zufalls-March-Test notwendigen Testzyklen zeigt einen Anstieg von nur 1,3% im Vergleich mit der Anzahl der Testzyklen, die für einen typischen March-Test erforderlich sind (6144 Testzyklen). Das ist ein Vorteil, um den Anstieg der Testzeit zu unterdrücken.

(6) Angabe bekannter Druckschriften

Ein Beispiel für einen herkömmlichen Abtastpfad ist in der JP 63- 2 22 399 beschrieben, die der US 49 26 424 entspricht.

Die in den Fig. 55 und 56 dargestellten Testschaltkreise, die totale Zufallsfolgen für die Adreßeinstellung verwenden, sind in "TESTING OF EMBEDDED RAM USING EXHAUSTIVE RANDOM SEQUENCES", 1987 International Conference Paper 4.2, S. 105-110, H. Maeno et al beschrieben.

Bei den in den Fig. 55 und 56 gezeigten Testschaltkreisen ist der Abtastpfad in zwei Reihen unterteilt, nämlich einen Adreßabtastpfad und einen Datenabtastpfad. Dadurch ist die Bildung von zwei seriellen Eingangs-/Ausgangsanschlüssen für jeden Testschaltkreis notwendig. Das führt zu dem Problem, daß die Verdrahtung des seriellen Schiebepfades, der mit diesen Anschlüssen verbunden ist, kompliziert wird.

Aufgabe der Erfindung ist es, die Verdrahtung einer Abtastpfadeinrichtung zu vereinfachen und die Testeffizienz zu verbessern. Außerdem soll die Moduseinstellung ohne Verkomplizierung der Schaltkreisstruktur in einer Abtastpfadeinrichtung mit einer Umgehungsfunktion ermöglicht werden, um die Testeffizienz zu verbessern. Ferner soll in einer integrierten Halbleiterschaltkreiseinrichtung mit einer Speichereinrichtung die Testzeit reduziert werden, ohne die Verdrahtung zu verkomplizieren. Aufgabe der Erfindung ist außerdem die Verminderung der Komplexität eines zusätzlichen Testschaltkreises. Ferner soll die Komplexität eines Abtastregisters reduziert werden. Außerdem soll ein Abtastregister geschaffen werden, das eine Dateneingabe-/-ausgabe ermöglicht.

Die erfindungsgemäße Abtastpfadeinrichtung weist eine erste Abtastregistergruppe mit einer Mehrzahl von Abtastregistern, die in Reihe geschaltet sind, und eine zweite Abtastregistergruppe mit einer Mehrzahl von Abtastregistern, die mit dem Ausgang der ersten Abtastregistergruppe in Reihe geschaltet sind, auf. Der Abtastpfad weist ferner einen Schaltkreis zur Steuerung der ersten und zweiten Abtastregistergruppen auf, so daß die zweite Abtastregistergruppe ihren Schiebebetrieb unterbricht und die erste Abtastregistergruppe ihren Schiebebetrieb ausführt.

Bei der Abtastpfadeinrichtung kann die erste Abtastregistergruppe ihren Schiebebetrieb ausführen, während die zweite Abtastregistergruppe ihren Schiebebetrieb unterdrückt. Daher können Daten nacheinander in die ersten Abtastregistergruppe eingegeben werden, ohne die Daten der Abtastregistergruppe zu verändern. Das verbessert die Testeffizienz. Darüber hinaus wird die Verdrahtung des seriellen Schiebepfads vereinfacht, weil die ersten und zweiten Abtastregistergruppen mit einem Pfad implementiert werden.

Die Abtastpfadeinrichtung in Übereinstimmung mit einem weiteren Aspekt der vorliegenden Erfindung weist einen Eingangsanschluß zum Empfangen serieller Daten, eine erste Abtastregistergruppe mit einer Mehrzahl von Abtastregistern, die mit dem Eingangsanschluß in Reihe geschaltet sind, eine zweite Abtastregistergruppe mit einer Mehrzahl von Abtastregistern, die mit dem Ausgang der ersten Abtastregistergruppe in Reihe geschaltet sind, einen Ausgangsanschluß, einen Auswahlschaltkreis und einen ersten Steuerschaltkreis auf. Der Auswahlschaltkreis wählt entweder die Daten des Eingangsanschlusses oder die von der zweiten Abtastregistergruppe ausgegebenen Daten aus, um die ausgewählten Daten dem Ausgangsanschluß zuzuführen. Der erste Steuerschaltkreis steuert die erste und die zweite Schieberegistergruppe, so daß die zweite Schieberegistergruppe ihren Schiebebetrieb einstellt und die erste Abtastregistergruppe ihren Schiebebetrieb ausführt, wenn vom Auswahlschaltkreis die Daten des Eingangsanschlusses ausgewählt worden sind.

Die Abtastpfadeinrichtung ermöglicht die Einstellung eines Umgehungszustands, bei dem die Daten des Eingangsanschlusses nacheinander der ersten Abtastregistergruppe zugeführt und nacheinander vom Ausgangsanschluß abgegeben werden, und die Einstellung eines Nicht-Umgehungszustands, bei dem die Daten des Eingangsanschlusses nacheinander der ersten Abtastregistergruppe zugeführt und Daten von der zweiten Abtastregistergruppe nacheinander vom Ausgangsanschluß abgegeben werden. Wenn die Abtastpfadeinrichtung in den Umgehungszustand versetzt worden ist, können Daten nacheinander in die erste Abtastregistergruppe eingegeben werden, ohne die Daten der zweiten Abtastregistergruppe zu verändern. Das verbessert die Testeffizienz.

Eine Abtastpfadeinrichtung in Übereinstimmung mit einem weiteren Aspekt der Erfindung weist ferner einen zweiten Steuerschaltkreis auf. Der zweite Steuerschaltkreis empfängt Daten von einem der Abtastregister, die in den ersten und zweiten Abtastregistergruppen enthalten sind, um die Auswahleinrichtung in Abhängigkeit von diesen Daten zu steuern.

Bei der Abtastpfadeinrichtung wird die Auswahleinrichtung entsprechend den in die erste oder zweite Abtastregistergruppe eingegebenen Daten gesteuert, so daß die Verdrahtung für ein Steuersignal vereinfacht wird.

Eine integrierte Halbleiterschaltkreiseinrichtung nach einem weiteren Aspekt der vorliegenden Erfindung weist eine Speichereinrichtung und einen Abtastpfad auf. Der Abtastpfad weist einen Eingangsanschluß zum Empfangen serieller Daten, eine erste Abtastregistergruppe, eine zweite Abtastregistergruppe, eine Auswahleinrichtung und einen ersten Steuerschaltkreis auf. Die erste Abtastregistergruppe weist eine Mehrzahl von Abtastregistern auf, die in Reihe geschaltet sind, um die nacheinander vom Eingangsanschluß zugeführten Daten parallel an die Speichereinrichtung als Adreßsignal auszugeben. Die zweite Abtastregistergruppe weist eine Mehrzahl von Abtastregistern auf, die in Reihe geschaltet sind, um die nacheinander von der ersten Abtastregistergruppe angelegten Daten parallel an die Speichereinrichtung auszugeben, oder die von der Speichereinrichtung parallel ausgegebenen Daten zu empfangen. Die Auswahleinrichtung wählt entweder die Daten vom Eingangsanschluß oder die von der zweiten Abtastregistergruppe ausgegebenen Daten aus, um sie als ausgewählte Daten abzugeben. Der erste Steuerschaltkreis steuert die erste und die zweite Abtastregistergruppe, so daß die zweite Abtastregistergruppe ihren Schiebebetrieb anhält und die erste Abtastregistergruppe ihren Schiebebetrieb ausführt, wenn von der Auswahleinrichtung die Daten des Eingangsanschlusses ausgewählt worden sind.

Die integrierte Halbleiterschaltkreiseinrichtung ermöglicht die selektive Einstellung eines Umgehungszustands oder eines Nicht- Umgehungszustands für den Abtastpfad. Wenn der Abtastpfad in den Umgehungszustand versetzt worden ist, können Daten nacheinander der ersten Abtastregistergruppe zugeführt werden, ohne die in der zweiten Abtastregistergruppe gehaltenen Daten zu modifizieren. Daher kann das Adreßsignal auf einfache Weise aktualisiert werden, und die Testzeit wird vermindert.

Eine weitere integrierte Halbleiterspeichereinrichtung kann ferner einen zweiten Steuerschaltkreis aufweisen. Der zweite Steuerschaltkreis empfängt Daten, die von einem der Abtastregister in der ersten oder zweiten Abtastregistergruppe angelegt werden, um die Auswahleinrichtung in Abhängigkeit von diesen Daten zu steuern.

Bei der integrierten Halbleiterschaltkreiseinrichtung wird die Auswahleinrichtung entsprechend den Daten gesteuert, die von der ersten und zweiten Abtastregistergruppe zugeführt werden, so daß die Verdrahtung für die Steuersignale vereinfacht wird.

Die integrierte Halbleiterschaltkreiseinrichtung kann ferner einen Halteschaltkreis und einen zweiten Steuerschaltkreis aufweisen. Der Halteschaltkreis ist in Reihe mit der ersten und zweiten Abtastregistergruppe gebildet, um die Daten für die Moduseinstellung zu halten. Der zweite Steuerschaltkreis steuert die Auswahleinrichtung in Abhängigkeit von den Moduseinstelldaten, die im Halteschaltkreis gehalten werden.

Bei der integrierten Halbleiterschaltkreiseinrichtung wird die Auswahleinrichtung entsprechend den Moduseinstelldaten gesteuert, die in der Halteeinrichtung gehalten werden, so daß die Verdrahtung für die Steuersignale vereinfacht wird.

Ein zusätzlicher Testschaltkreis in Übereinstimmung mit einem weiteren Aspekt der vorliegenden Erfindung weist eine Mehrzahl von Abtastregistern auf, die in Reihe geschaltet sind. Jedes Abtastregister weist einen seriellen Eingangsanschluß, einen ersten und zweiten parallelen Eingangsanschluß, einen ersten und zweiten Halteschaltkreis, einen ersten, zweiten, dritten und vierten Übertragungsschaltkreis, einen ersten und zweiten parallelen Ausgangsanschluß, einen seriellen Ausgangsanschluß, einen Vergleichsschaltkreis und einen Aktivierungsschaltkreis auf.

Jeder der ersten und zweiten Halteschaltkreise hält einen zugeführten Wert und gibt ihn aus. Der erste Übertragungsschaltkreis überträgt die Daten des ersten parallelen Eingangsanschlusses an den ersten Halteschaltkreis. Der zweiten Übertragungsschaltkreis überträgt die Daten des seriellen Eingangsanschlusses an den ersten Halteschaltkreis. Der dritte Übertragungsschaltkreis überträgt die Daten des zweiten parallelen Eingangsanschlusses an den zweiten Halteschaltkreis. Der vierte Übertragungsschaltkreis überträgt die Daten des ersten Halteschaltkreises an den zweiten Halteschaltkreis. Der erste parallele Ausgangsanschluß empfängt die Daten vom ersten Halteschaltkreis. Der zweite parallele Ausgangsanschluß empfängt die Daten vom zweiten Halteschaltkreis. Der serielle Ausgangsanschluß empfängt die Daten vom zweiten Halteschaltkreis.

Der Vergleichsschaltkreis vergleicht die Daten des zweiten oder ersten parallelen Eingangsanschlusses mit den Daten, die vom ersten oder zweiten Halteschaltkreis ausgegeben werden. Der Aktivierungsschaltkreis aktiviert/deaktiviert den dritten oder ersten Übertagungsschaltkreis entsprechend dem Vergleichsergebnis des Vergleichsschaltkreises.

Der serielle Eingangsanschluß des jeweiligen Abtastregisters ist mit dem seriellen Ausgangsanschluß des Abtastregisters in der vorherigen Stufe verbunden.

Im zusätzlichen Testschaltkreis wird einer der ersten und zweiten Halteschaltkreise, die im jeweiligen Abtastregister enthalten sind, für die Eingabe paralleler Daten verwendet, und der andere Halteschaltkreis wird für die Ausgabe der parallelen Daten benutzt. Es ist daher möglich, die Eingabe/Ausgabe von Daten mit einem Abtastregister auszuführen, um die Komplexität des zusätzlichen Testschaltkreises zu vermindern.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt

Fig. 1 ein Blockdiagramm der Struktur der Hauptbestandteile nach einer ersten Ausführungsform der Erfindung;

Fig. 2 ein Blockdiagramm der Gesamtstruktur der ersten Ausführungsform der Erfindung;

Fig. 3 ein Diagramm der Beziehung zwischen einem Testschaltkreis und einem RAM;

Fig. 4 ein Blockdiagramm eines Beispiels für die Struktur eines Testschaltkreises;

Fig. 5 ein Blockdiagramm eines weiteren Beispiels für die Struktur eines Testschaltkreises;

Fig. 6 ein Blockdiagramm der Struktur einer AD-Abtastregistergruppe;

Fig. 7 ein Blockdiagramm der Struktur eines Abtastregisters;

Fig. 8 ein Blockdiagramm eines Beispiels für die Struktur eines CE-Abtastregisters;

Fig. 9 ein Blockdiagramm eines weiteren Beispiels für die Struktur eines CE-Abtastregisters;

Fig. 10 ein Blockdiagramm der Struktur eines WE-Abtastregisters;

Fig. 11 ein Blockdiagramm der Struktur einer DIO-Abtastregistergruppe;

Fig. 12 ein Blockdiagramm eines Beispiels für die Struktur eines DIO-Abtastregisters;

Fig. 13 ein Blockdiagramm eines weiteren Beispiels für die Struktur eines DIO-Abtastregisters;

Fig. 14 ein Blockdiagramm der Struktur eines DMY-Abtastregisters;

Fig. 15 ein Schaltbild der Struktur eines Latch-Schaltkreises;

Fig. 16 ein Schaltbild der Struktur eines zurücksetzbaren Latch-Schaltkreises;

Fig. 17 ein Schaltbild der Struktur eines 2-Eingangs-Latch-Schaltkreises;

Fig. 18 ein Flußdiagramm zur Erläuterung der Initialisierungsoperation;

Fig. 19 ein Signaldiagramm eines Rückstellzyklus;

Fig. 20 ein Signaldiagramm eines Abtast-Ein-Zyklus;

Fig. 21 ein Signaldiagramm eines Moduseinstellzyklus;

Fig. 22 ein Flußdiagramm zur Erläuterung einer Write-All-Operation;

Fig. 23 ein Signaldiagramm eines Schreibzyklus;

Fig. 24 ein Flußdiagramm zur Erläuterung der Read-Write-All-Operation;

Fig. 25 ein Signaldiagramm eines Lese-/Schreibzyklus;

Fig. 26 ein Signaldiagramm eines Einstellzyklus;

Fig. 27 ein Signaldiagramm eines Abtast-Aus-Zyklus;

Fig. 28 ein Flußdiagramm zur Erläuterung eines Zufalls-March-Testes;

Fig. 29 ein Flußdiagramm zur Erläuterung eines Zufalls-March-Testes;

Fig. 30 ein Blockdiagramm einer weiteren Anwendung der vorliegenden Erfindung;

Fig. 31 ein Blockdiagramm der Struktur der Hauptbestandteile einer zweiten Ausführungsform der vorliegenden Erfindung;

Fig. 32 ein Blockdiagramm der Struktur der Hauptbestandteile einer dritten Ausführungsform der vorliegenden Erfindung;

Fig. 33 ein Blockdiagramm einer vierten Ausführungsform der vorliegenden Erfindung;

Fig. 34 ein Schaltbild eines Beispiels für die Struktur eines DIO-Abtastregisters;

Fig. 35 ein Schaltbild eines weiteren Beispiels für die Struktur eines DIO-Abtastregisters;

Fig. 36 ein Schaltbild eines weiteren Beispiels für die Struktur eines DIO-Abtastregisters;

Fig. 37 ein Schaltbild eines weiteren Beispiels für die Struktur eines DIO-Abtastregisters;

Fig. 38 ein Zeitdiagramm des Schiebebetriebs eines zusätzlichen Testschaltkreises;

Fig. 39 ein Zeitdiagramm des Betriebs eines zusätzlichen Testschaltkreises beim Test;

Fig. 40 ein Schaltbild eines weiteren Beispiels für die Struktur eines DIO-Abtastregisters;

Fig. 41 ein Schaltbild eines weiteren Beispiels für die Struktur eines DIO-Abtastregisters;

Fig. 42 ein Diagramm eines weiteren Beispiels für die Strukturen eines Vergleichsschaltkreises und eines Latch- Aktivierungsschaltkreises;

Fig. 43 ein Blockdiagramm eines ersten Beispiels für den Stand der Technik;

Fig. 44 ein Schaltbild einer Struktur für ein AD-Abtastregister;

Fig. 45 ein Schaltbild einer Struktur für ein DIO-Abtastregister;

Fig. 46 ein Schaltbild einer Struktur für ein DO-Abtastregister;

Fig. 47 ein Zeitdiagramm des Schiebebetriebs entsprechen dem ersten Beispiel für den Stand der Technik;

Fig. 48 ein Zeitdiagramm zur Erläuterung des Testbetriebs entsprechend dem ersten Beispiel für den Stand der Technik;

Fig. 49 ein Blockdiagramm eines zweiten Beispiels für den Stand der Technik;

Fig. 50 ein Blockdiagramm einer Struktur des Testschaltkreises entsprechend dem zweiten Beispiel für den Stand der Technik;

Fig. 51 ein Diagramm, das ein Beispiel für einen RAM darstellt;

Fig. 52 ein Signaldiagramm des Schreibbetriebs;

Fig. 53 ein Signaldiagramm des Lese-/Schreibbetriebs;

Fig. 54 ein Diagramm zur Erläuterung einer totalen Zufallsfolge;

Fig. 55 ein Blockdiagramm eines dritten Beispiels für den Stand der Technik; und

Fig. 56 ein Blockdiagramm eines weiteren Beispiels der Struktur des dritten Beispiels für den Stand der Technik.

(1) Schematische Struktur und Betrieb

Fig. 1 zeigt ein Blockdiagramm einer schematischen Struktur für einen Testschaltkreis, der in einer integrierten Halbleiterschaltkreiseinrichtung nach einer ersten Ausführungsform der Erfindung enthalten ist. Fig. 2 ist ein Blockdiagramm, das die Gesamtstruktur der integrierten Halbleiterschaltkreiseinrichtung zeigt.

Wie in Fig. 2 gezeigt ist, sind auf einem Halbleiterchip 1 eine Mehrzahl von RAMs 2, eine Mehrzahl von Testschaltkreisen 3 entsprechend der Mehrzahl von RAMs 2 und ein Logikschaltkreis 4 gebildet. Jeder RAM 2 ist über einen entsprechenden Testschaltkreis 3 mit dem Logikschaltkreis 4 verbunden. Die Mehrzahl von Testschaltkreisen 3 ist zwischen dem seriellen Eingangsanschluß SIC und dem seriellen Ausgangsanschluß SOC in Reihe geschaltet, um einen Abtastpfad zu implementieren.

Über einen Testbus TB werden ein Rückstellsignal RST, ein Moduseinstellsignal MDST, ein Schiebetaktsignal SCK, ein Abtastsignal STB, ein Testmodussignal TM, ein Test-Chip- Aktivierungssignal TCE und ein Testschreib-Aktivierungssignal TWE jedem Testschaltkreis 3 zugeführt. In der vorliegenden Ausführungsform ist das Schiebetaktsignal SCK ein Zwei-Phasen-Taktsignal, das ein erstes Phasenschiebetaktsignal SCK1 und ein zweites Phasenschiebetaktsignal SCK2 umfaßt. Das Schiebetaktsignal SCK kann auch ein Ein-Phasen-Taktsignal sein.

Wie in Fig. 1 dargestellt ist, sind eine AD-Abtastregistergruppe 10, eine DI-Abtastregistergruppe 20, eine DO-Abtastregistergruppe 30, ein Moduseinstell-Abtastregister 40 und eine Auswahleinrichtung 50 zwischen dem seriellen Eingangsanschluß SIB und dem seriellen Ausgangsanschluß SOB des Testschaltkreises 3 in Reihe geschaltet, um den Abtastpfad zu implementieren.

Der Testschaltkreis 3 weist ferner einen Gatterschaltkreis 60 und ein Modussteuer-Latch 70 auf. Der AD-Abtastregistergruppe 10 und einem Eingangsanschluß des Gatterschaltkreises 60 wird das Schiebetaktsignal SCK zugeführt. Das vom Modussteuer-Latch 70 ausgegebene Modussteuersignal MD wird dem anderen Eingangsanschluß des Gatterschaltkreises 60 zugeführt. Das Ausgangssignal des Gatterschaltkreises 60 wird an die DI-Abtastregistergruppe 20, die DO-Abtastregistergruppe 30 und das Moduseinstell-Abtastregister 40 angelegt.

Die Auswahleinrichtung 50 wird in einen Umgehungszustand versetzt, wenn das Modussteuersignal MD gleich "1" ist. Zu diesem Zeitpunkt wird das Schiebetaktsignal SCK vom Gatterschaltkreis 60 nicht ausgegeben. Daher kann der Schiebebetrieb der DI- Abtastregistergruppe 20, der DO-Abtastregistergruppe 30 und des Moduseinstell-Abtastregisters 40 angehalten werden.

Es ist daher möglich, bei der Ausführung des Zufalls-March-Testes die totale Zufallsfolge in die AD-Abtastregistergruppe 10einzuschieben, um eine Adresse zu aktualisieren, wobei die DI- Abtastregistergruppe 20 und die DO-Abtastregistergruppe 30 weiter die Schreibdaten und die Ausleseerwartungsdaten halten.

Wenn das Modussteuersignal MD gleich "0" ist, wird die Auswahleinrichtung 50 in einen Nicht-Umgehungszustand versetzt. Zu diesem Zeitpunkt wird das Schiebetaktsignal SCK neben der AD- Abtastregistergruppe 10 über das Gatter 60 auch der DI- Abtastregistergruppe 20, der DO-Abtastregistergruppe 30 und dem Moduseinstell-Abtastregister 40 zugeführt. Daher arbeiten die Abtastregister zwischen dem seriellen Eingangsanschluß SIB und dem seriellen Ausgangsanschluß SOB als ein normaler Abtastpfad.

Das Moduseinstellsignal MDST und das Rückstellsignal RST werden den Modussteuer-Latch 70 zugeführt. Das Modussteuer-Latch 70 hält Daten vom Moduseinstell-Abtastregister. Das Modussteuer-Latch 70 gibt in Abhängigkeit vom Moduseinstellsignal MDST, vom Rückstellsignal RST und den Daten vom Moduseinstell-Abtastregister 40 das Modussteuersignal MD aus.

Wenn das Rückstellsignal RST zugeführt wird, wird das Modussteuersignal MD auf "0" gesetzt. Das bringt die Auswahleinrichtung 50 in einen Nicht-Umgehungszustand. Zu diesem Zeitpunkt können die Schieberegistergruppen 10, 20, 30 und 40 durch das Schiebetaktsignal Schiebeoperationen ausführen. In diesem Fall sind die Abtastregister 10, 20, 30 und 40 aller Testschaltkreise 3 auf dem Halbleiterchip der Fig. 2 in Reihe geschaltet.

Durch eine nachfolgende Schiebeoperation werden Daten "1" oder "0" im Moduseinstell-Abtastregister 40 in jedem Testschaltkreis 3 eingestellt. Dann bewirkt die Zuführung des Moduseinstellsignals MDST, daß der Wert "1" oder "0", der im Moduseinstell-Abtastregister 40 in jedem Testschaltkreis gehalten wird, in das Modussteuer-Latch 70 eingegeben werden, wodurch dieser als Modussteursignal MD ausgegeben wird. Damit kann die Auswahleinrichtung 50 in jedem Testschaltkreis 3 selektiv in einen Umgehungs- oder einen Nicht- Umgehungszustand versetzt werden.

Obwohl in Fig. 1 das Vergleichsverfahren der Auslesedaten nicht gezeigt ist, kann ein Vergleichsschaltkreis 80, wie er in den Fig. 39 und 40 dargestellt ist, gebildet sein.

Wenn beim Zufalls-March-Test eine totale Zufallsfolge in den Testschaltkreis 3 entsprechend dem zu prüfenden RAM 2 eingeschoben wird, sollten sich die Schreibdaten und die Ausleseerwartungsdaten nicht ändern. Es ist daher notwendig, den Testschaltkreis 3 des zu prüfenden RAM 2 in einen Umgehungszustand zu versetzen. Außerdem ist es erforderlich, die Testschaltkreise 30 entsprechend den anderen Schaltkreisblöcken in einen Umgehungszustand zu versetzen, um die Testzeit zu reduzieren. Daher werden alle Schaltkreisblöcke in den Umgehungszustand versetzt.

Dieser Zustand ist einem Fall äquivalent, in dem eine vom seriellen Eingangsanschluß SIC des Halbleiterchips 1 angelegte totale Zufallsfolge gemeinsam in alle Testschaltkreise 3 eingegeben wird. Wenn die Anzahl der Worte gleich ist, kann daher die totale Zufallsfolge gleichzeitig als Adresse für alle der Mehrzahl von RAMs 2 eingestellt werden. Das bedeutet, daß die gleichzeitige Prüfung einer Mehrzahl von RAMs 2 möglich ist.

(2) Zufalls-March-Test

Im folgenden wird die Verarbeitungsprozedur eines Zufalls-March-Tests unter Verwendung einer totalen Zufallsfolge für die Adreßeinstellung beschrieben.

(Schritt 1) Es wird eine Adresse durch Einschieben der totalen Zufallsfolge eingestellt, und "0" wird in alle Adressen geschrieben.

(Schritt 2) Es wird eine Adresse durch Einschieben der totalen Zufallsfolge eingestellt, und für jede Adresse wird "1" nach dem Auslesen von "0" geschrieben.

(Schritt 3) Es wird eine Adresse durch Einschieben der totalen Zufallsfolge eingestellt, und für alle Adressen wird "0" nach dem Auslesen von "1" geschrieben.

(Schritt 4) Es wird eine Adresse durch Einschieben der totalen Zufallsfolge eingestellt, und "1" wird in alle Adressen geschrieben.

(Schritt 5) Es wird eine Adresse durch Einschieben der totalen Zufallsfolge eingestellt, und für alle Adressen wird "0" nach dem Auslesen von "1" geschrieben.

(Schritt 6) Es wird eine Adresse durch Einschieben der totalen Zufallsfolge eingestellt, und für alle Adressen wird "1" nach dem Auslesen von "0" geschrieben.

Im folgenden wird ein Testzyklus abgeschätzt für den Fall, daß ein Zufalls-March-Test unter Verwendung des Testschaltkreises 3 der Fig. 1 ausgeführt wird.

Als Beispiel wird ein 1024 Wort * 8 Bit-RAM 2 herangezogen. Da die Anzahl der Worte gleich 2¹º=1024 ist, gilt n=10. Daher wird eine totale Zufallsfolge der Ordnung 10 verwendet. Für jeden Schritt des Zufalls-March-Test sind neun zusätzliche Schiebeoperationen notwendig, um eine Adresse zu bestimmen. Anschließend kann der Test durch Aktualisierung mit jeder einzelnen Schiebeoperation ausgeführt werden.

Die Schiebeoperation kann innerhalb desselben Testzyklus wie der Schreibbetrieb oder der Lese-/Schreibbetrieb des RAM 2 ausgeführt werden. Daher wird angenommen, daß in den Schritten 1 und 4 die Schiebeoperation und die Schreiboperation innerhalb desselben Testzyklus ausgeführt werden, und daß in den anderen Schritten die Schiebeoperation und die Lese-/Schreiboperation innerhalb desselben Testzyklus ausgeführt werden.

In den Schritten 1 und 4 sind acht Schiebeoperationen notwendig, um in der DI-Abtastregistergruppe 20 einen Schreibwert einzustellen. Es sind neun Schiebeoperationen erforderlich, bis eine Adresse feststeht, und es sind Schiebeoperationen und Schreiboperationen für jede der 1024 Adressen notwendig. Daher für jeden der Schritte 1 und 4 jeweils 8+9+1024=1041 Testzyklen erforderlich.

In den Schritten 2, 3, 5 und 6 sind acht Schiebeoperationen notwendig, um in der DO-Abtastregistergruppe 30 einen Ausleseerwartungswert einzustellen, und es sind acht Schiebeoperationen notwendig, um in der DI-Abtastregistergruppe 20 einen Schreibwert einzustellen. Außerdem sind neun Schiebeoperationen erforderlich, bis eine Adresse feststeht, und es sind Schiebeoperationen und Schreiboperationen für jede der 1024 Adressen notwendig. Daher sind für jeden der Schritte 2, 3, 5 und 6 jeweils 16+9+1024=1049 Testzyklen erforderlich.

Damit benötigt der Zufalls-March-Test (1041 * 2+1049 * 4)=6278 Testzyklen.

(3) Besondere Effekte

Die Anzahl der für den Zufalls-March-Test entsprechend der vorliegenden Ausführungsform notwendigen Testzyklen ist nur 2,2% größer als die der Testzyklen (6144 Testzyklen), die für einen allgemeinen March-Test erforderlich sind. Das ist ausreichend effektiv, um den Anstieg der Testzeit zu unterdrücken.

Weil das Schiebetaktsignal SCK bei der gegenwärtigen Ausführungsform über den Gatterschaltkreis 60 der DI-Abtastregistergruppe 20 und der DO-Abtastregistergruppe 30 zugeführt wird, sind für diese Abtastregistergruppen 20 und 30 keine besonderen Schiebetaktsignale notwendig. Daher wird die Anzahl der Schiebetaktsignalanschlüsse nicht vergrößert, wodurch die Komplexität der Verdrahtung vermindert wird.

Bei der vorliegenden Ausführungsform ist es nicht notwendig, ein unabhängiges Modussteuersignal MD an alle Testschaltkreise 3 anzulegen, und es kann ein gemeinsames Moduseinstellsignal MDST und ein gemeinsames Rückstellsignal RST für alle Testschaltkreise 3 zugeführt werden. Das vermindert die Komplexität der Verdrahtung weiter.

(4) Detaillierte Struktur jeder Komponente (a) Testschaltkreis 3

Die Beziehung zwischen dem Testschaltkreis 3 und dem RAM 2 ist in Fig. 3 dargestellt. Die detaillierte Struktur des Testschaltkreises 3 ist in Fig. 4 gezeigt.

Wie in Fig. 3 dargestellt ist, werden dem Testschaltkreis 3 Adreßsignale AX(n-1) bis AX(0), ein Chipaktivierungssignal CEX, ein Schreibaktivierungssignal WEX und Schreibdaten DIX(m-1) bis DIX(0) vom Logikschaltkreis 4 (siehe Fig. 2) zugeführt. Der Testschaltkreis 3 gibt Auslesedaten DOX(m-1) bis DOX(0) an den Logikschaltkreis 4 ab. Der Testschaltkreis 3 gibt Adreßsignale A(n-1) bis A(0), ein Chipaktivierungssignal CE, ein Schreibaktivierungssignal WE und Schreibdaten DI(m-1) bis DI(0) an den RAM 2 ab. Dem Testschaltkreis werden vom RAM 2 Auslesedaten DO(m-1) bis DO(0) zugeführt.

Wie in Fig. 4 gezeigt ist, weist der Testschaltkreis 3 eine AD- Abtastregistergruppe 100, ein Chipaktivierungs-Abtastregister 200 (im weiteren als CE-Abtastregister bezeichnet), ein Schreibaktivierungs-Abtastregister 300 (im weiteren als WE- Abtastregister bezeichnet), eine Dateneingabe-/-ausgabe- Abtastregistergruppe 400 (im weiteren als DIO-Abtastregistergruppe bezeichnet), ein Blindabtastregister 500 (im weiteren als DMY- Abtastregister bezeichnet), einen rückstellbaren Latch-Schaltkreis 600 und einen Multiplexer 700 auf. Der Testschaltkreis 3 weist ferner Inverterschaltkreise G1 und G2, 2-Eingangs-UND-Schaltkreise G3-G5 und einen 3-Eingangs-UND-Schaltkreis G6 auf.

Die AD-Abtastregistergruppe 100 entspricht der AD- Abtastregistergruppe 10 der Fig. 1 und die DIO-Abtastregistergruppe 400 der DI-Abtastregistergruppe 20 und der DO-Abtastregistergruppe 30 der Fig. 1. Das DMY-Abtastregister 500 entspricht dem Moduseinstell-Abtastregister 40 der Fig. 1 und der Multiplexer der Auswahleinrichtung 50. Der rückstellbare Latch-Schaltkreis 600 entspricht dem Modussteuer-Latch 70 von Fig. 1.

Fig. 5 zeigt ein weiteres Beispiel der Struktur des Testschaltkreises 3. Der in Fig. 5 dargestellte Testschaltkreis 3 unterscheidet sich von dem in Fig. 4 gezeigten in den folgenden Punkten. DMY 500 ist nicht gebildet und ein Ausgangssignal von einem der Mehrzahl von Abtastregistern in der AD-Abtastregistergruppe 100 wird dem rückstellbaren Latch-Schaltkreis 600 zugeführt.

(b) AD-Abtastregistergruppe 100

Fig. 6 zeigt eine Struktur der AD-Abtastregistergruppe 100. Die AD- Abtastregistergruppe 100 weist n Abtastregister 110 (im weiteren als AD-Abtastregister bezeichnet) auf. Diese AD-Abtastregister 110 sind zwischen dem seriellen Eingangsanschluß SIA und dem seriellen Ausgangsanschluß SOA in Reihe geschaltet, um einen kurzen Abtastpfad zu implementieren (einen Abtastpfad aus n Bit). Der serielle Ausgangsanschluß SOR des jeweiligen AD-Abtastregisters 110 ist mit dem seriellen Eingangsanschluß SIR des AD-Abtastregisters 110 der nachfolgenden Stufe verbunden.

Beim Testen wird die Testadresse des RAM 2 durch eine Schiebeoperation in der AD-Abtastregistergruppe 100 eingestellt.

(c) AD-Abtastregister 110

Fig. 7 zeigt eine detaillierte Struktur für das AD-Abtastregister 110. Das AD-Abtastregister 110 weist einen Latch-Schaltkreis L1 und einen 2-Eingang-Latch-Schaltkreis L2 auf.

Der Latch-Schaltkreis L1 arbeitet folgendermaßen. Wenn das an den Aktivierungsanschluß EN angelegte Schiebetaktsignal SCK2 einen Aktivierungszustand erreicht, werden Daten vom Eingangsanschluß D eingegeben, um darin gehalten zu werden, wodurch diese Daten vom Ausgangsanschluß Q abgegeben werden.

Der 2-Eingangs-Latch-Schaltkreis L2 arbeitet folgendermaßen. Wenn das den ersten Aktivierungsanschluß EN1 zugeführte Chipaktivierungssignal EN1 einen Aktivierungszustand erreicht, werden Daten vom ersten Eingangsanschluß D1 eingegeben, um darin gehalten zu werden, wodurch diese Daten vom Ausgangsanschluß Q abgegeben werden. Wenn das an den zweiten Aktivierungsanschluß EN2 angelegte Schiebetaktsignal SCK1 einen Aktivierungszustand erreicht, werden Daten vom zweiten Eingangsanschluß D2 eingegeben, um darin gespeichert zu werden, wodurch diese Daten vom Ausgangsanschluß Q abgegeben werden. Die gleichzeitige Zuführung eines Signals im Aktivierungszustand an den ersten Aktivierungsanschluß EN1 und den zweiten Aktivierungsanschluß EN2 wird verhindert.

Das Adreßsignal AX(i) vom Logikschaltkreis 4 (siehe Fig. 2) wird dem Eingangsanschluß axi des AD-Abtastregisters 110 zugeführt. Wenn das Chipaktivierungssignal CEA einen Aktivierungszustand erreicht, wird dieses Adreßsignal AX(i) in den 2-Eingangs-Latch-Schaltkreis L2 eingegeben und vom Ausgangsanschluß ai als Adreßsignal A(i) abgegeben. Wenn das Chipaktivierungssignal CEA in einem Aktivierungszustand ist, wird genauer gesagt das Adreßsignal vom Eingangsanschluß axi zum Ausgangsanschluß ai übertragen. In diesem Zustand sind die Adreßanschlüsse des Logikschaltkreises 4 und des RAM 2 logisch miteinander verbunden.

Wenn das Chipaktivierungssignal CEA in einem Deaktivierungszustand ist, befinden sich die Adreßanschlüsse des Logikschaltkreises 4 und des RAM 2 in einem nicht-verbundenen Zustand. Zu diesem Zeitpunkt kann eine Schiebeoperation ausgeführt werden, wenn nicht- überlappende Zwei-Phasen-Schiebetaktsignale SCK1 und SCK2 den Aktivierungsanschlüssen EN2 bzw. EN zugeführt werden. Zuerst wird das Schiebetaktsignal SCK1 erster Phase dem Aktivierungsanschluß EN2 des 2-Eingangs-Latch-Schaltkreises L2 zugeführt, und es werden Daten am seriellen Eingangsanschluß SIR in den 2-Eingangs-Latch- Schaltkreis L2 eingegeben. Da der Ausgangsanschluß Q des 2-Eingangs- Latch-Schaltkreises L2 mit dem Eingangsanschluß des Latch- Schaltkreises L1 verbunden ist, wird das an den Aktivierungsanschluß EN angelegte Schiebetaktsignal SCK2 zweiter Phase in den Latch- Schaltkreis L1 eingegeben, um vom seriellen Ausgangsanschluß SOR abgegeben zu werden. Damit wird eine Schiebeoperation eines Bits vom seriellen Eingangsanschluß SIR zum seriellen Ausgangsanschluß SOR ausgeführt.

(d) CE-Abtastregister

Fig. 8 zeigt eine detaillierte Struktur des CE-Abtastregisters 200. Das CE-Abtastregister 200 weist ähnlich wie das AD-Abtastregister 110 einen Latch-Schaltkreis L1 und einen 2-Eingangs-Latch- Schaltkreis L2 auf, und umfaßt ferner Inverterschaltkreise G11 und G12 und einen 2-Eingangs-NAND-Schaltkreis G13.

Die Schiebeoperation des CE-Abtastregisters 200 ist der des AD- Abtastregisters 110 ähnlich. Es werden jedoch Schiebetaktsignale SCK1M und SCK2M als Schiebetaktsignale verwendet, die sich von den Schiebetaktsignalen des AD-Abtastregisters 110 unterscheiden.

Beim Normalbetrieb wird das Aktivierungssignal TCE auf einen L-Pegel und das Aktivierungssignal STBM auf einen H-Pegel eingestellt. Damit wird das Aktivierungssignal CEX über den Inverterschaltkreis G12, den 2-Eingangs-Latch-Schaltkreis L2 und den NAND-Schaltkreis G13 zum Ausgangsanschluß übertragen. Das Aktivierungssignal CEX wird vom Inverterschaltkreis G12 invertiert und vom NAND-Schaltkreis G13 weiter invertiert. Daher führen die Logikpegel des Aktivierungssignals CE und des Aktivierungssignals CEX zum selben Pegel.

Beim Testen wird das Aktivierungssignal STBM auf einen niedrigen Pegel und das Aktivierungssignal TCE auf einen L-Pegel eingestellt. Es wird angenommen, daß die Aktivierungssignale STBM und TCE beide aktiv niedrig sind.

Wenn das Ausgangssignal des Ausgangsanschlusses Q des 2-Eingangs- Latch-Schaltkreises L2 durch eine Schiebeoperation auf einen H-Pegel eingestellt ist, wechselt das Aktivierungssignal CE auf einen L-Pegel. Dadurch arbeitet der RAM 2. Wenn das Ausgangssignal des Ausgangsanschlusses Q des 2-Eingangs-Latch-Schaltkreises L2 auf einen L-Pegel eingestellt ist, wird das Aktivierungssignal TCE nicht zum Ausgangsanschluß ce übertragen, und das Aktivierungssignal CE behält den H-Pegel bei. Daher nimmt der RAM 2 einen Wartezustand ein.

Damit kann der Betrieb des RAM 2 durch die im CE-Abtastregister 200 eingestellten Daten gesteuert werden.

Wenn eine Mehrzahl von RAMs 2 auf dem Halbleiterchip 1 integriert sind, wie das in Fig. 2 gezeigt ist, kann daher ein gewünschter RAM 2 selektiv zum Testen betrieben werden, wenn im SE-Abtastregister 200 eines jeden Testschaltkreises 3 ein gewünschter Wert durch eine Schiebeoperation eingestellt wird.

Im CE-Abtastregister 200, das in Fig. 8 dargestellt ist, wird das Aktivierungssignal STBM vom Ausgangsanschluß cea als Aktivierungssignal CEA abgegeben, um dem AD-Abtastregister 110 zugeführt zu werden.

Fig. 9 zeigt ein weiteres Beispiel der Struktur des CE- Abtastregisters 200. Dem CE-Abtastregister 200 ist ein 2-Eingangs- UND-Schaltkreis G14 hinzugefügt worden. Das ermöglicht es, das AD- Abtastregister 110 im Normalbetrieb als Adreß-Latch zu verwenden.

Das Aktivierungssignal STBM wird im Normalbetrieb auf einen H-Pegel und im Testbetrieb auf einen L-Pegel eingestellt. Daher stimmen im Normalbetrieb die Logikpegel der Aktivierungssignale CEA und CE überein.

Beim Normalbetrieb wird das (aktiv niedrige) Aktivierungssignal CEX gleichzeitig an die Ausgangsanschlüsse CE und cea übertragen. Wenn das Aktivierungssignal CEA einen L-Pegel annimmt, erreicht der 2- Eingangs-Latch-Schaltkreis L2 des AD-Abtastregisters 110 von Fig. 7 einen Haltezustand (verriegelt ein Adreßsignal).

Durch Verwendung des in Fig. 9 gezeigten CE-Abtastregisters 200 kann das AD-Abtastregister 110 im Normalbetrieb damit als Adreß-Latch verwendet werden.

Das in Fig. 8 dargestellte CE-Abtastregister 200 weist keine solche Verriegelungsfunktion auf. Die CE-Abtastregister 200 der Fig. 8 und 9 können entsprechend der jeweiligen Anforderung verwendet werden.

(e) WE-Abtastregister 300

Fig. 10 zeigt eine detaillierte Struktur des WE-Abtastregisters 300. Die Struktur des WE-Abtastregisters 300 ist der des CE- Abtastregisters 200 von Fig. 8 ähnlich.

Die Schiebeoperation des WE-Abtastregisters 300 ist der des AD- Abtastregisters 110 ähnlich (siehe Fig. 7), wobei aber wie im Falle des CE-Abtastregisters 200 der Fig. 8 die Schiebetaktsignale SCK1M und SCK2M als Schiebetaktsignale verwendet werden.

Im Normalbetrieb wird das Aktivierungssignal TWE auf einen L-Pegel und das Aktivierungssignal STBM auf einen H-Pegel gesetzt. Damit wird das Aktivierungssignal WEX über den Inverterschaltkreis G12, den 2-Eingangs-Latch-Schaltkreis L2 und den NAND-Schaltkreis G13 zum Ausgangsanschluß übertragen. Das Aktivierungssignal WEX wird vom Inverterschaltkreis G12 invertiert und vom NAND-Schaltkreis G13 weiter invertiert, so daß die Logikpegel der Aktivierungssignale WE und WEX im Endergebnis gleich sind.

Beim Testen wird das Aktivierungssignal STBM auf einen L-Pegel eingestellt und das Aktivierungssignal TWE nimmt einen L-Pegel an. Hier wird angenommen, daß das Aktivierungssignal TWE aktiv niedrig ist.

Wenn das Ausgangssignal des Ausgangsanschlusses Q des 2-Eingangs- Latch-Schaltkreises L2 durch eine Schiebeoperation auf einen H-Pegel eingestellt ist, wird das Aktivierungssignal TWE zum Ausgangsanschluß we übertragen. Daher wird ein Schreibbetrieb ausgeführt, wenn das Aktivierungssignal CE (siehe Fig. 3) des RAM 2 in einem Aktivierungszustand ist. Wenn das Ausgangssignal des Ausgangsanschlusses Q des 2-Eingangs-Latch-Schaltkreises L2 auf einen L-Pegel eingestellt ist, wird das Aktivierungssignal TWE nicht zum Ausgangsanschluß WE übertragen, und das Aktivierungssignal WE hält einen H-Pegel. Daher wird vom RAM 2 kein Schreibbetrieb ausgeführt.

Damit kann der Schreibbetrieb des RAM 2 von den im WE-Abtastregister 300 eingestellten Daten gesteuert werden.

(f) DIO-Abtastregistergruppe 400

Fig. 11 zeigt eine detaillierte Struktur der DIO- Abtastregistergruppe 400. Die DIO-Abtastregistergruppe 400 weist m DIO-Abtastregister 410 auf. Schreibdaten DIX(m-1) bis DIX(0) und Auslesedaten DO(m-1) bis DO(0) werden an das DIO-Abtastregister 410 angelegt. Vom DIO-Abtastregister 410 werden Auslesedaten DOX(m-1) bis DOX(0) und Schreibdaten DI(m-1) bis DI(0) abgegeben.

Die DIO-Abtastregister 410 sind zwischen dem seriellen Eingangsanschluß SID und dem seriellen Ausgangsanschluß SOD in Reihe geschaltet, um einen kurzen Abtastpfad zu implementieren (einen Abtastpfad mit m Bit). Der serielle Ausgangsanschluß SOR eines jeden DIO-Abtastregister 410 ist mit dem seriellen Eingangsanschluß SIR des DIO-Abtastregisters 410 der nachfolgenden Stufe verbunden.

(g) DIO-Abtastregister 410

Fig. 12 zeigt die detaillierte Struktur des DIO-Abtastregisters 410. Das DIO-Abtastregister 410 weist 2-Eingangs-Latch-Schaltkreise L2a und L2b, Inverterschaltkreise G15 und G16, 2-Eingangs-NAND- Schaltkreise G17 und G18 und einen Exklusiv-ODER-Schaltkreis G19auf. Schreibdaten DIX(i) vom Logikschaltkreis 4 (siehe Fig. 2) werden dem Eingangsanschluß dix zugeführt. Daten vom RAM 2 (siehe Fig. 2) oder Daten, die im Abtastregister 410 gehalten werden, werden dem Ausgangsanschluß dox zugeführt, der mit dem Logikschaltkreis 4 verbunden ist.

Die Schiebeoperation wird ausgeführt durch Anlegen von zwei Phasen von Schiebetaktsignalen SCK1M und SCK2M an den zweiten Aktivierungsanschluß EN2 der 2-Eingangs-Latch- Schaltkreise L2a und L2b. Im Schiebebetrieb ist es notwendig, das Aktivierungssignal STBM und das Vergleichssignal CMP auf einen L-Pegel und das Testmodussignal TM auf einen H-Pegel zu setzen. Durch die Einstellung wechselt das Ausgangssignal des NAND-Schaltkreises G18 auf einen H-Pegel und das Ausgangssignal des NAND-Schaltkreises G17 auf einen L-Pegel. Daher erreichen die Potentiale der ersten Aktivierungsanschlüsse EN1 in den 2-Eingangs-Latch-Schaltkreisen L2a undL2b beide einen L-Pegel.

Wenn das Schiebetaktsignal SCK1M zugeführt wird, werden Daten vom seriellen Eingangsanschluß SIR an den 2-Eingangs-Latch-Schaltkreis L2a der ersten Stufe eingegeben. Diese Daten werden vom Inverterschaltkreis G15 invertiert und dem zweiten Eingangsanschluß D2 des 2-Eingangs-Latch-Schaltkreises L2b der zweiten Stufe zugeführt. Wenn dann das Schiebetaktsignal SCK2M zugeführt wird, werden die invertierten Daten in den 2-Eingangs-Latch-Schaltkreis L2b der zweiten Stufe eingegeben. Diese Daten werden vom Inverterschaltkreis G16 weiter invertiert, um dem seriellen Ausgangsanschluß SOR zugeführt zu werden.

Damit wird die Schiebeoperation eines Bits durch die Zwei-Phasen- Schiebetaktsignale SCK1M und SCK2M ausgeführt. Die seriellen Daten werden von den Inverterschaltkreisen G15 und G16 zweimal invertiert, so daß die Logikpegel der Daten des seriellen Eingangsanschlusses SIR und derjenigen des seriellen Ausgangsanschlusses SOR identisch sind.

Im Normalbetrieb wird das Aktivierungssignal STBM auf einen H-Pegel und das Testmodussignal TM auf einen L-Pegel eingestellt. Durch diese Einstellung erreichen die Potentiale der ersten Aktivierungsanschlüsse EN1 der 2-Eingangs-Latch-Schaltkreise L2a und L2b beide einen H-Pegel. Zu diesem Zeitpunkt werden Schreibdaten DIX(i), die an den Eingangsanschluß dix angelegt sind, in den 2- Eingangs-Latch-Schaltkreis L2a eingegeben und zum Ausgangsanschluß di übertragen. Dem Eingangsanschluß do zugeführte Auslesedaten DO(i) werden in den 2-Eingangs-Latch-Schaltkreis L2b eingegeben und zum Ausgangsanschluß dox übertragen.

In diesem Zustand sind die Dateneingangs-/Datenausgangsanschlüsse des RAM 2 und des Logikschaltkreises 4 logisch miteinander verbunden.

Beim Testen wird das Testmodussignal TM auf einen H-Pegel gesetzt. Zu diesem Zeitpunkt werden die Schreibdaten und die Ausleseerwartungsdaten, die dem RAM 2 zugeführt werden sollen, durch eine Schiebeoperation im DIO-Abtastregister 410 eingestellt. Die Schreibdaten werden im 2-Eingangs-Latch-Schaltkreis L2a eingestellt, und die vom Inverterschaltkreis G15 invertierten Daten werden zu den Ausleseerwartungsdaten. Die in den 2-Eingangs-Latch-Schaltkreisen L2a und L2b durch die Schiebeoperation gehaltenen Daten weisen entgegengesetzte Logikpegel auf. Daher werden die Ausleseerwartungsdaten auch im 2-Eingangs-Latch-Schaltkreis L2b eingestellt.

Die vom RAM 2 ausgegebenen Auslesedaten Do(i) werden dem Eingangsanschluß do zugeführt. Diese Auslesedaten DO(i) werden vom Exklusiv-ODER-Schaltkreis G19 mit Ausleseerwartungsdaten (dem Ausgangssignal des Inverterschaltkreises G15) verglichen. Wenn der RAM 2 fehlerfrei ist, erreicht das Ausgangssignal des Exklusiv-ODER- Schaltkreises G19 einen L-Pegel. Existiert im RAM 2 ein Fehler (wenn Daten vom RAM 2 ausgelesen werden, die sich von den Ausleseerwartungsdaten unterscheiden), nimmt das Ausgangssignal des Exklusiv-ODER-Schaltkreises G19 einen H-Pegel an.

In diesem Zustand wechselt das Vergleichssignal CMP zu einem H- Pegel. Ist der RAM 2 fehlerfrei, hält der Ausgang des NAND- Schaltkreises G18 einen H-Pegel. Existiert im RAM 2 ein Fehler, wird am Ausgangsanschluß des NAND-Schaltkreises G18 ein aktiv niedriges Taktsignal erzeugt. Das Ausgangssignal des NAND-Schaltkreises G18 wird vom NAND-Schaltkreis G17 invertiert und dem ersten Aktivierungsanschluß EN1 des 2-Eingangs-Latch-Schaltkreises L2b zugeführt. Wenn der RAM 2 fehlerfrei ist, wird das Potential des ersten Aktivierungsanschlusses EN1 daher auf einem L-Pegel gehalten. Existiert im RAM 2 ein Fehler, wird dem ersten Aktivierungsanschluß EN1 ein aktiv hohes Taktsignal zugeführt.

Wenn Daten aus dem RAM 2 ausgelesen werden, die sich von den Ausleseerwartungsdaten unterscheiden, wird dem ersten Aktivierungsanschluß EN1 des 2-Eingangs-Latch-Schaltkreises L2b ein aktiv hohes Taktsignal zugeführt. Daher werden die aus dem RAM 2 ausgelesenen Daten (Daten mit einem Logikpegel, der dem der Ausleseerwartungsdaten entgegengesetzt ist) in den 2-Eingangs-Latch- Schaltkreis L2b eingegeben. Damit werden die im 2-Eingangs-Latch- Schaltkreis L2b gehaltenen Daten invertiert. Wenn der RAM 2 fehlerfrei ist tritt eine solche Inversion der gehaltenen Daten nicht auf. Das bedeutet, daß der 2-Eingangs-Latch-Schaltkreis L2b das Testergebnis des RAM 2 hält.

Fig. 13 zeigt ein weiteres Beispiel einer Struktur des DIO- Abtastregisters 410. Im DIO-Abtastregister 410 der Fig. 13 stellt der 2-Eingangs-Latch-Schaltkreis L2b den Latch-Schaltkreis der ersten Stufe dar, und der 2-Eingangs-Latch-Schaltkreis L2a ist der Latch-Schaltkreis der zweiten Stufe. Das ist dem Fall des DIO- Abtastregisters 410 von Fig. 12 entgegengesetzt. Der 2-Eingangs- Latch-Schaltkreis L2a der zweiten Stufe hält Schreibdaten und Auleseerwartungsdaten, und der 2-Eingangs-Latch-Schaltkreis L2b der ersten Stufe hält die Testergebnisse im DIO-Abtastregister 410.

Die in Fig. 11 gezeigte DIO-Abtastregistergruppe 400 wird unter Verwendung des DIO-Abtastregisters 410 von Fig. 12 oder Fig. 13 konstruiert.

Das DIO-Abtastregister 410 stellt eine wesentliche Strukturkomponente der vorliegenden Erfindung dar. Das in den Fig. 12 und 13 dargestellte DIO-Abtastregister 410 ist dadurch gekennzeichnet, daß einer der 2-Eingangs-Latch-Schaltkreise Schreibdaten und Ausleseerwartungsdaten (invertierte Daten der Schreibdaten) und der andere der 2-Eingangs-Latch-Schaltkreise das Testergebnis hält.

(h) DMY-Abtastregister 500

Fig. 14 zeigt eine detaillierte Struktur des DMY-Abtastregisters 500. Das DMY-Abtastregister 500 weist Latch-Schaltkreise L1a und L1b auf. Das DMY-Abtastregister 500 ist ein einfaches Schieberegister, das von zwei Pahsen von Schiebetaktsignalen betrieben wird.

Wenn das Schiebetaktsignal der ersten Phase zugeführt wird, werden Daten am seriellen Eingangsanschluß SIR in den Latch-Schaltkreis L1a eingegeben. Da der Ausgangsanschluß Q des Latch-Schaltkreises L1a mit dem Eingangsanschluß D des Latch-Schaltkreises L1b verbunden ist, bewirkt die Zuführung des Schiebetaktsignals SCK2M zweiter Phase, daß die Daten in den Latch-Schaltkreis L1b eingegeben und am seriellen Ausgangsanschluß SOR ausgegeben werden.

Damit wird die Schiebeoperation eines Bits vom seriellen Eingangsanschluß SIR zum seriellen Ausgangsanschluß SOR ausgeführt.

(i) Latch-Schaltkreis L1

Fig. 15 zeigt ein Beispiel der Struktur des Latch-Schaltkreises L1 (ein Beispiel eines CMOS-Schaltkreises). Der Latch-Schaltkreis L1 weist N-Kanal Transistoren N1-N3, P-Kanal Transistoren P1-P3 und Inverterschaltkriese G20-G22 auf.

Wenn dem Aktivierungsanschluß EN ein Signal mit H-Pegel zugeführt wird, nimmt das Ausgangssignal des Inverterschaltkreises G20 einen L-Pegel an. Damit schalten die Transistoren N3 und P3 durch und die Transistoren P1 und N1 sperren. Die dem Eingangsanschluß D zugeführten Daten durchlaufen die Transistoren N3 und P3 und werden vom Inverterschaltkreis G21 invertiert. Dieser Wert wird vom Inverterschaltkreis G22 nochmals invertiert und zum Ausgangsanschluß Q übertragen. Damit tritt keine Dateninversion zwischen dem Eingangsanschluß D und dem Ausgangsanschluß Q auf.

Wenn ein Signal mit L-Pegel dem Aktivierungsanschluß EN zugeführt wird, nimmt der Ausgang des Inverterschaltkreises G20 einen H-Pegel an. Damit werden die Transistoren N3 und P3 und die Transistoren P1 und N1 gesperrt. Damit wird der Source des Transistors P2 das Versorgungspotential VDD und der Source des Transistors N2 das Massepotential GND zugeführt. Da die Gates und auch die Drains der Transistoren N2 und P2 miteinander verbunden sind, wirkt das Transistorpaar N2 und P2 als Inverterschaltkreis.

Der Inverterschaltkreis mit der oben beschriebenen Struktur implementiert mit dem Inverterschaltkreis G21 eine Speicherschleife. Mit anderen Worten wird das Ausgangssignal von einem dem Eingang des anderen zugeführt. Die in dieser Speicherschleife gehaltenen Daten werden dem Ausgangsanschluß Q zugeführt.

Die in der Speicherschleife gehaltenen Daten stellen die Daten dar, die dem Eingangsanschluß D zugeführt werden, unmittelbar bevor das Signal am Aktivierungsanschluß EN auf einen L-Pegel wechselt.

(j) Rückstellbarer Latch-Schaltkreis 600

Fig. 16 zeigt eine detaillierte Struktur des rückstellbaren Latch- Schaltkreises 600. Der rückstellbare Latch-Schaltkreis 600 unterscheidet sich dahingeghend vom Latch-Schaltkreis L1, der in Fig. 15 gezeigt ist, daß ein 2-Eingangs-NAND-Schaltkreis G23 anstelle des Inverterschaltkreises G21 gebildet ist.

Wenn dem Rückstellanschluß R ein Signal mit H-Pegel zugeführt wird, wirkt der NAND-Schaltkreis G23 als Inverterschaltkreis. In diesem Zustand führt der rückstellbare Latch-Schaltkreis 600 eine Operation aus, die der des Latch-Schaltkreises L1 von Fig. 15 ähnlich ist. Genauer gesagt werden die an den Eingangsanschluß D angelegten Daten zum Ausgangsanschluß Q übertragen, wenn ein Signal mit H-Pegel dem Aktivierungsanschluß EN zugeführt wird. Wenn dem Aktivierungsanschluß EN ein Signal mit L-Pegel zugeführt wird, werden die Daten gehalten, die dem Eingangsanschluß D unmittelbar bevor das Signal am Aktivierungsanschluß EN auf einen L-Pegel wechselt.

Wird dem Rückstellanschluß R ein Signal mit L-Pegel zugeführt, wechselt das Ausgangssignal des NAND-Schaltkreises G23 auf einen H- Pegel, so daß ein Signal mit L-Pegel dem Ausgangsanschluß Q zugeführt wird, das ein invertiertes Signal des Ausgangssignals darstellt. Mit anderen Worten wird der rückstellbare Latch- Schaltkreis 600 zurückgestellt. Damit ist der Rückstellanschluß R des rückstellbaren Latch-Schaltkreises 600 aktiv niedrig.

(k) 2-Eingangs-Latch-Schaltkreis L2

Fig. 17 zeigt ein Beispiel einer Struktur des 2-Eingangs-Latch- Schaltkreises L2 (ein Beispiel eines CMOS-Schaltkreises). Der 2- Eingangs-Latch-Schaltkreis L2 weist N-Kanal Transistoren N1-N5, P- Kanal Transistoren P1-P5 und Inverterschaltkreise G20, G21, G22 und G24 auf.

Die ersten und zweiten Aktivierungsanschlüsse EN1 und EN2 sind aktiv hoch, und es wird verhindert, daß beide gleichzeitig auf Potentiale eines H-Pegels gesetzt werden.

Wenn ein Signal mit L-Pegel sowohl dem ersten Aktivierungsanschluß EN1 als auch dem zweiten Aktivierungsanschluß EN2 zugeführt wird, nehmen die Ausgänge der Inverterschaltkreise G20 und G24 beide einen H-Pegel an. Damit werden die Transistoren N3, P3, N5 und P5 und die Transistoren P1, N1, P4 und N4 gesperrt. Daher wird der Source des Transistors P2 das Versorgungspotential VDD und der Source des Transistors N2 das Massepotential GND zugeführt. Da die Gates und Drains der Transistoren N2 und P2 miteinander verbunden sind, arbeitet das Transistorpaar N2, P2 als Inverterschaltkreis.

Der Inverterschaltkreis der oben beschriebenen Struktur implementiert mit dem Inverterschaltkreis G21 eine Speicherschleife. Mit anderen Worten wird das Ausgangssignal des einen dem Eingang des anderen zugeführt. Die in dieser Speicherschleife gehaltenen Daten werden vom Ausgangsanschluß Q abgegeben.

Die in der Speicherschleife gehaltenen Daten stellen die Daten dar, die dem ersten oder zweiten Eingangsanschluß D1 bzw. D2 zugeführt werden, wenn eines der Signale am ersten oder zweiten Aktivierungsanschluß EN1 bzw. EN2 auf einem H-Pegel liegt.

Wird dem ersten Aktivierungsanschluß EN1 ein Signal mit H-Pegel zugeführt, nimmt der Ausgang des Inverterschaltkreises G24 einen L- Pegel an. Damit sind die Transistoren N5 und P5 durchgeschaltet und die Transistoren P4 und N4 sperren. Die dem ersten Eingangsanschluß D1 zugeführten Daten durchlaufen die Transistoren N5 und P5 und werden vom Inverterschaltkreis G21 invertiert. Diese Daten werden vom Inverterschaltkreis G22 erneut invertiert und dem Ausgangsanschluß Q zugeführt. Daher tritt zwischen dem ersten Eingangsanschluß D1 und dem Ausgangsanschluß Q keine Dateninversion auf.

Wird dem zweiten Aktivierungsanschluß EN2 ein Signal mit H-Pegel zugeführt, nimmt der Ausgang des Inverterschaltkreises G20 einen L- Pegel an. Damit sind die Transistoren N3 und P3 durchgeschaltet und die Transistoren P1 und N1 sperren. Die dem zweiten Eingangsanschluß D2 zugeführten Daten durchlaufen die Transistoren N3 und P3 und werden vom Inverterschaltkreis G21 invertiert. Diese Daten werden vom Inverterschaltkreis G22 erneut invertiert und dem Ausgangsanschluß Q zugeführt. Daher tritt zwischen dem zweiten Eingangsanschluß D2 und dem Ausgangsanschluß Q keine Dateninversion auf.

(5) Betrieb des Testschaltkreises 3 (Fig. 5)

Im folgenden wird der Betrieb des Testschaltkreises 3 erläutert: Vom Ausgangsanschluß Q des rückstellbaren Latch-Schaltkreises 600 wird das Modussteuersignal MD abgegeben. Die Zustände werden als Nicht- Umgehungszustand bzw. Umgehungszustand bezeichnet, wenn das Modussteuersignal MD gleich "0" bzw. gleich "1" ist. Der Inverterschaltkreis G2 gibt ein invertiertes Signal des Modussteuersignals MD ab.

(a) Betrieb im Umgehungszustand

Der Multiplexer 700 wählt die Daten des seriellen Eingangsanschlusses SIB aus, um sie dem seriellen Ausgangsanschluß SOB zuzuführen. Mit anderen Worten umgehen die seriellen Daten die Abtastregistergruppen 100, 200, 300, 400 un 500. Zu diesem Zeitpunkt wird das Ausgangssignal des Inverterschaltkreises G2 gleich "0" und die Ausgangssignale er UND-Schaltkreise G4, G5 und G6 sind auf "0" fixiert. Selbst wenn die Schiebetaktsignale SCK1 und SCK2 ausgegeben werden, werden sie daher nicht dem CE-Abtastregister 200, dem WE-Abtastregister 300, der DIO-Abtastregistergruppe 400 und dem DMY-Abtastregister 500 zugeführt. Die in den Abtastregistergruppen 200, 300, 400 und 500 gehaltenen Daten ändern sich daher nicht.

Andererseits werden die Schiebetaktsignale SCK1 und SCKL2 der AD- Abtastregistergruppe 100 direkt zugeführt. Die AD- Abtastregistergruppe 100 führt damit selbst im Umgehungszustand einen Schiebebetrieb aus.

Wenn ein aktiv niedriges Abtastsignal STB zugeführt wird, wird das Aktivierungssignal STBM auf "0" fixiert, auch wenn das aktiv hohe Vergleichssignal CMP erzeugt wird. Dieses Vergleichssignal CMP wird zur Prüfung des RAM 2 verwendet.

(b) Betrieb im Nicht-Umgehungszustand

Der Multiplexer 700 wählt die Daten des seriellen Ausgangsanschlusses SOR des DMY 500 (siehe Fig. 14) aus, um diese dem seriellen Ausgangsanschluß SOB zuzuführen. Mit anderen Worten durchlaufen die seriellen Daten die Abtastregistergruppen 100, 200, 300, 400 und 500.

Das Ausgangssignal des Inverterschaltkreises G2 wird gleich "1". Wenn das Testmodussignal TM auf "1" gesetzt und die Schiebetaktsignale SCK1 und SCK2 zugeführt werden, durchlaufen diese Schiebetaktsignale die UND-Schaltkreise G5 und G6 und werden den Abtastregistergruppen 200, 300, 400 und 500 als Schiebetaktsignale SCK1M und SCK2M zugeführt. Damit führen die Abtastregistergruppen 200, 300, 400 und 500 einen Schiebebetrieb aus.

Zu diesem Zeitpunkt werden die Schiebetaktsignale SCK1 und SCK2 der AD-Abtastregistergruppe 100 direkt zugeführt, so daß die AD- Abtastregistergruppe 100 gleichzeitig mit den anderen Abtastregistergruppen 200, 300, 400 und 500 einen Schiebebetrieb ausführt. Im Nicht-Umgehungszustand ist das Vergleichssignal CMP auf "0" fixiert.

(c) Zusammenfassung des Betriebs

Im Umgehungszustand werden die seriellen Daten vom seriellen Eingangsanschluß SIB direkt zum seriellen Ausgangsanschluß SOB übertragen, und nur die AD-Abtastregistergruppe 100 führt den Schiebebetrieb aus. Im Nicht-Umgehungszustand werden die seriellen Daten des seriellen Eingangsanschlusses SIB in allen Abtastregistern im Testschaltkreis 3 verschoben, um zum seriellen Ausgangssanschluß SOB übertragen zu werden. Beim Testen des RAM 2 wird der Multiplexer 700 in einen Umgehungszustand versetzt, und ein aktiv niedriges Abtastsignal STB wird zugeführt, um das Vergleichssignal CMP zu erzeugen.

(6) Betrieb im Zufalls-March-Test

Im folgenden wird ein Zufalls-March-Test beschrieben, der den in Fig. 4 gezeigten Testschaltkreis 3 benutzt.

(a) Initialisierungsoperation (siehe Fig. 18) <1> Rückstellzyklus (Schritt 1; siehe Fig. 19)

Zuerst nimmt das Rückstellsignal RST einen L-Pegel an. Das bewirkt, daß das vom Latch-Schaltkreis 600 ausgegebene Modussteuersignal MD nach "0" wechselt. Damit wird der Testschaltkreis 3 in einen Nicht- Umgehungszustand versetzt. Daher können alle Abtastregister eine Verschiebung ausführen.

<2> Abtast-Ein-Zyklus (Schritte S2, S3; siehe Fig. 20)

Die Mehrzahl der in Fig. 2 gezeigten Testschaltkreise 3 ist in Reihe geschaltet, um einen langen Abtastpfad zu implementieren. Alle der Mehrzahl von Testschaltkreisen 3 befinden sich in einem Nicht- Umgehungszustand, so daß alle Abtastregister eine Verschiebung ausführen können. Daher kann durch eine Schiebeoperation in einem Abtastregister an einer beliebigen Stelle im jeweiligen Testschaltkreis 3 ein Wert eingestellt werden. Das wird als Abtast- Ein-Operation bezeichnet. Fig. 20 zeigt die Abtast-Ein-Operation eines Bits.

Vor der Prüfung des RAM 2 wird durch die Abtast-Ein-Operation in jedem Abtastregister ein Anfangswert eingestellt. Das DMY- Abtastregister 500 in allen Testschaltkreisen 3 wird auf "1" gesetzt. Im Testschaltkreis 3 des zu prüfenden RAM 2 wird eine "1" im CE-Abtastregister 200 und im WE-Abtastregister 300 eingestellt. Es wird ein gewünschter Anfangswert, z. B. eine Adresse 0, in der AD- Abtastregistergruppe 100 eingestellt und Schreibdaten werden in der DIO-Abtastregistergruppe 400 gesetzt.

<3> Moduseinstellzyklus (Schritt S4; siehe Fig. 21)

Als nächstes wird ein Moduseinstellsignal MDST mit einem H-Pegel- Impuls zugeführt. Das bewirkt, daß alle Modussteuersignale MD, die vom rückstellbaren Latch-Schaltkreis 600 in allen Testschaltkreisen 3 ausgegeben werden, gleich "1" werden, wodurch alle Testschaltkreise 3 in einen Umgehungszustand versetzt sind. In diesem Zustand werden dieselben Daten (Daten des seriellen Eingangsanschlusses SIC) dem seriellen Eingangsanschluß SIB aller Testschaltkreise 3 zugeführt.

Da die AD-Abtastregistergruppe 100 selbst im Umgehungszustand einen Schiebebetrieb ausführen kann, können die Daten des seriellen Eingangsanschlusses SIC in die AD-Abtastregistergruppe 100 des jeweiligen Testschaltkreises 3 eingeschoben werden.

Im Zufalls-March-Test wird die Testadresse durch Einschieben der totalen Zufallsfolge in die AD-Abtastregistergruppe 100 aktualisiert.

(b) Write-All-Operation (siehe Fig. 22)

Eine Prozedur des Zufalls-March-Testes schreibt in alle Adressen, während die Adresse durch das Einschieben der totalen Zufallsfolge aktualisiert wird. Das wird das Write-All-Operation bezeichnet (Schritte S11, S12; siehe Abb. 23).

Die Zuführung der Schiebetaktsignale SCK1 und SCK2 bewirkt die Aktualisierung des Inhalts der AD-Abtastregistergruppe 100. Das Adreßsignal A(i) wird mit der Taktung des Schiebetaktsignals SCK1 bestimmt. Wenn ein aktiv niedriges Aktivierungssignal TCE zugeführt wird, beginnt der RAM 2 den Betrieb entsprechend diesem Adreßsignal. Wird das aktiv niedrige Aktivierungssignal TWE zugeführt, wenn das Aktivierungssignal TCE aktiv ist, führt der RAM 2 eine Schreiboperation entsprechend diesem Adreßsignal aus.

(c) Read-Write-All-Operation (siehe Fig. 24)

Eine Prozedur des Zufalls-March-Testes führt eine Lese- und Schreiboperation für alle Adressen aus, während die Adresse durch das Einschieben der totalen Zufallsfolge aktualisiert wird. Das wird als Read-Write-All-Operation bezeichnet.

<1> Lese-Schreib-Zyklus (Schritte S21, S22; siehe Fig. 25)

Die Zuführung der Schiebetaktsignale SCK1 und SCK2 bewirkt, daß der Inhalt der AD-Abtastregistergruppe 100 aktualisiert wird. Das Adreßsignal A(i) wird mit der Taktung des Schiebetaktsignals SCK1 bestimmt. Wird ein aktiv niedriges Aktivierungssignal TCE zugeführt, beginnt der RAM 2 daher den Betrieb entsprechend diesem Adreßsignal. Nach einer vorbestimmten Zeitverzögerung werden vom RAM 2 Auslesedaten DO(i) abgegeben.

Wenn anschließend ein aktiv niedriges Abtastsignal STB zugeführt wird, werden die Auslesedaten DO(i) und die in der DIO- Abtastregistergruppe 400 gehaltenen Ausleseerwartungsdaten (ein Logikpegel entgegengesetzt den Schreibdaten) verglichen, wobei das Ergebnis in der DIO-Abtastregistergruppe 400 gespeichert wird.

Wenn danach während der aktiven Periode des Aktivierungssignals TCE ein aktiv niedriges Aktivierungssignal TWE zugeführt wird, führt der RAM 2 eine Schreiboperation entsprechend diesem Adreßsignal aus.

<2> Rückstellzyklus (Schritt S23; siehe Fig. 19)

Das Rückstellsignal RST erreicht einen L-Pegel und alle Testschaltkreise 3 werden in einen Nicht-Umgehungszustand versetzt.

<3> Einstellzyklus (Schritt S24; siehe Fig. 26)

Weil das Testergebnis im 2-Eingangs-Latch-Schaltkreis L2b eines jeden DIO-Abtastregisters 410 gehalten wird, ist nach dem Rückstellzyklus ein Einstellzyklus notwendig, wenn das in Fig. 13 gezeigte DIO-Abtastregister 410 benutzt wird.

Im Einstellzyklus wird nur das Schiebetaktsignal SCK2, nicht aber das Schiebetaktsignal SCK1 zugeführt. Das bewirkt, daß das Testergebnis zum 2-Eingangs-Latch-Schaltkreis L2a übertragen wird, um dem seriellen Ausgangsanschluß SOR zugeführt zu werden.

Da das Testergebnis dem seriellen Ausgangsanschluß SOR im DIO- Abtastregister 410 der Fig. 12 zugeführt wird, ist hier kein Einstellzyklus notwendig.

<4> Abtast-Aus-Zyklus (Schritte S25 und S26; siehe Fig. 27)

Die in der DIO-Abtastregistergruppe 400 gehaltenen Testergebnisse werden durch einen Schiebebetrieb ausgegeben. Das wird als Abtast- Aus-Zyklus bezeichnet. Synchron zum Schiebetaktsignal SCK2 erscheinen die Daten aller Abtastregister nacheinander am seriellen Ausgangsanschluß SOC. Mit einem externen LSI-Tester werden die Daten des seriellen Ausgangsanschlusses SOC zu einem Testerabtastzeitpunkt geprüft.

(7) Gesamtbetrieb des Zufalls-March-Tests

Beim Zufalls-March-Test wird der Testbetrieb zweimal mit derselben Prozedur und den Daten "0"/"1" ausgeführt. Die Testprozedur für die Daten "0" ist in Fig. 28 gezeigt, die Testprozedur für die Daten "1" in Fig. 29. Diese Testprozeduren sind ähnlich, außer daß sich die bei der Initialisierung eingeschobenen Daten unterscheiden. Mit anderen Worten ist der einzige Unterschied, daß entweder "0" oder "1" als Anfangsdaten in der DIO-Abtastregistergruppe 400 eingestellt werden. Das erlaubt eine Änderung der Schreibdaten und der Ausleseerwartungsdaten für den RAM 2.

Im folgenden wird die in Fig. 28 gezeigte Testprozedur erläutert.

<1> Initialisierungsoperation (0) (Schritt S31)

In der DIO-Abtastregistergruppe 400 werden Schreibdaten "0" eingestellt.

<2> Write-All-Operation (Schritt S32)

Für alle Adressen wird eine Schreiboperation mit dem Wert "0" ausgeführt.

<3> Initialisierungsoperation (1) (Schritt S33)

Schreibdaten "1" werden in der DIO-Abtastregistergruppe 400 eingestellt. Das bewirkt, daß "0" als Ausleseerwartungsdaten eingestellt werden.

<4> Read-Write-All-Operation (Schritt S34)

Für alle Adressen wird ein Auslesen von "0" und ein Schreiben von "1" ausgeführt. Zu diesem Zeitpunkt werden die Auslesedaten mit den Ausleseerwartungsdaten in der DIO-Abtastregistergruppe 400 verglichen.

<5> Initialisierungsoperation (0) (Schritt S35)

In der DIO-Abtastregistergruppe 400 werden Schreibdaten "0" eingestellt. Dadurch werden Daten "1" als Ausleseerwartungsdaten eingestellt.

<6> Read-Write-All-Operation (Schritt S36)

Für alle Adressen wird ein Lesen von "1" und ein Schreiben von "0" ausgeführt. Zu diesem Zeitpunkt werden die Auslesedaten mit den Ausleseerwartungsdaten in der DIO-Abtastregistergruppe 400 verglichen. Die Schritte S41-S46 der in Fig. 29 gezeigten Testprozedur entsprechen den in Fig. 28 dargestellten Schritten S31-S36, außer daß die Daten "0"/"1" verschieden sind.

(8) Betrieb des Testschaltkreises 3 (Fig. 5)

Nun wird der Betrieb des in Fig. 5 gezeigten Testschaltkreises 3 beschrieben. Der Betrieb des in Fig. 5 gezeigten Testschaltkreises 3 ist ähnlich dem des in Fig. 4 gezeigten Testschaltkreises 3, außer daß die Einstellung des Modussteuersignals MD unterschiedlich ist, das den Umgehungs-/Nicht-Umgehungszustand steuert. Daher wird nur das Verfahren zur Einstellung des Modussteuersignals MD erläutert.

Beim in Fig. 4 gezeigten Latch-Schaltkreis werden die durch die Abtast-Ein-Operation eingestellten Daten in den Latch-Schaltkreis 600 eingegeben. Der in Fig. 5 dargestelle Testschaltkreis 3 weist eingestellte Daten in einem vorbestimmten AD-Abtastregister 110 in der AD-Abtastregistergruppe 100 auf, die in den Latch-Schaltkreis 600 eingegeben worden sind. Werden bei der Initialisierungsoperation gewünschte Daten im AD-Abtastregister 110 eingestellt, werden daher diese Daten im Latch-Schaltkreis 600 eingestellt, wenn das Moduseinstellsignal MDST ausgegeben wird. Damit ist der Modus (Umgehungszustand/Nicht-Umgehungszustand) des jeweiligen Testschaltkreises 3 bestimmt.

Obwohl der Latch-Schaltkreis 600 mit dem seriellen Ausgangsanschluß SOR des AD-Abtastregisters 110 der letzten Stufe in der AD- Abtastregistergruppe 100 von Fig. 5 verbunden ist, kann der Latch- Schaltkreis 600 mit dem seriellen Ausgangsanschluß SOR eines anderen AD-Abtastregisters 110 in der AD-Abtastregistergruppe 100 verbunden sein.

Weil das DMY-Abtastregister 500 im Testschaltkreis 3, der in Fig. 5 gezeigt ist, nicht notwendig ist, kann die Komplexität des Testschaltkreises im Vergleich zum Testschaltkreis 3 der Fig. 4 vermindert werden. Beim in Fig. 5 gezeigten Testschaltkreis 3 sind die Moduseinstelldaten und die Anfangsadresse in einem AD- Abtastregister 110 gespeichert, so daß sie nicht unabhängig voneinander eingestellt werden können. Daher müssen der in Fig. 4 gezeigte Testschaltkreis 3 und der in Fig. 5 dargestellte Testschaltkreis 3 entsprechend den Anforderungen verwendet werden.

(9) Andere Anwendungen

Der in den Fig. 4 und 5 gezeigte Testschaltkreis 3 kann nicht nur auf einen Einzel-Port-RAM, sondern auch auf einen Multiport-RAM angewandt werden. Fig. 30 zeigt den Fall, in dem der Testschaltkreis 3 auf einen Dual-Port-RAM 2b angewandt ist. Jeweils ein Testschaltkreis 3 ist einem der zwei Ports (Port A, Port B) des Dual-Port-RAM 2b zugewiesen.

In jedem Testschaltkreis 3 sind ein serieller Eingangsanschluß SIB, ein serieller Ausgangsanschluß SOB und Steueranschlüsse für verschiedene Steuersignale RST, MDST, SCK1, SCK2, STB, TM, TCE und TWE unabhängig gebildet und innerhalb des Halbleiterchips verbunden. Der Zufalls-March-Test kann in jedem Port ähnlich wie im Falle eines Einzel-Port-RAM ausgeführt werden.

(10) Zweite Ausführungsform

Fig. 31 zeigt die Struktur der Hauptkomponenten einer zweiten Ausführungsform der vorliegenden Erfindung. Diese Ausführungsform unterscheidet sich von der in Fig. 1 gezeigten dahingehend, daß das Modussteuer-Latch 70 nicht gebildet ist, und daß das Modussteuersignal MD direkt von einer externen Quelle zugeführt wird.

(11) Dritte Ausführungsform

Fig. 32 zeigt eine Struktur der Hauptkomponenten einer dritten Ausführungsform der vorliegenden Erfindung. Bei dieser Ausführungsform wird der AD-Abtastregistergruppe 10 das Schiebetaktsignal SCKA und der DI-Abtastregistergruppe 20 und der DO-Abtastregistergruppe 30 das Schiebetaktsignal SCKD zugeführt. Weil das Schiebetaktsignal SCKA und das Schiebetaktsignal SCKD getrennt sind, kann die AD-Abtastregistergruppe 10 einen Schiebebetrieb ausführen, während der Betrieb der DI- Abtastregistergruppe 20 und der DO-Abtastregistergruppe 30 angehalten ist.

Die in den Fig. 1, 31 und 32 gezeigten Testschaltkreise können auch auf den in Fig. 49 dargestellten integrierten Halbleiterschaltkreis angewandt werden.

(12) Vierte Ausführungsform (a) Gesamtstruktur

Fig. 33 zeigt ein Blockdiagramm einer Struktur für den zusätzlichen Testschaltkreis (Abtastpfad) einer integrierten Halbleiterschaltkreiseinrichtung nach einer vierten Ausführungsform.

Eine Mehrzahl von AD-Abtastregistern 10a und eine Mehrzahl von Dateneingangs-/-ausgangs-Abtastregistern (im weiteren als DIO- Abtastregister bezeichnet) 25a sind um einen RAM 2 angeordnet. Die Struktur des jeweiligen AD-Abtastregisters 10a ist der des AD- Abtastregisters 10a der Fig. 44 ähnlich.

Die Abtastregister 10a sind den AD-Abtastregisters 10a der Fig. 44 ähnlich.

Die Abtastregister 10a und 25a verbinden beim Normalbetrieb des RAM 2 die (nicht dargestellten) anderen Logikschaltkreise auf dem Halbleiterchip mit dem RAM 2 und trennen beim Testen des RAM 2 die anderen Logikschaltkreise vom RAM 2 ab.

Diese Abtastregister 10a und 25a sind zwischen dem seriellen Eingangsanschluß SIC und dem seriellen Ausgangsanschluß SOC in Reihe geschaltet, um einen Abtastpfad zu implementieren. Durch die Schiebefunktion des Abtastpfads werden das Adreßsignal und die Testdaten dem RAM 2 zugeführt. Das Testergebnis des RAM 2 wird in die DIO-Abtastregister 25a innerhalb des Abtastpfads eingegeben.

(b) Erstes Beispiel für das DIO-Abtastregister

Fig. 34 zeigt ein erstes Beispiel für das DIO-Abtastregister 25a Dieses Abtastregister 25a weist eine Struktur auf, die der des Abtastregisters 410 von Fig. 12 ähnlich ist.

Der serielle Eingangsanschluß SI ist mit dem Eingangsanschluß D2 des ersten Latch-Schaltkreises L2a verbunden. Der erste parallele Eingangsanschluß PI1 ist mit dem Eingangsanschluß D1 des ersten Latch-Schaltkreises L2a und der erste parallel Ausgangsanschluß PO1 mit dem Ausgangsanschluß Q des ersten Latch-Schaltkreises L2a verbunden. Der zweite parallele Eingangsanschluß PI2 ist mit dem Eingangsanschluß D1 des zweiten Latch-Schaltkreises L2b verbunden. Der zweite parallele Ausgangsanschluß PO2 ist mit dem Ausgangsanschluß Q des zweiten Latch-Schaltkreises L2b und der serielle Ausgangsanschluß SO mit dem Ausgangsanschluß des Inverters G16 verbunden.

Der serielle Taktsignalanschluß sck1, der das serielle Schiebetaktsignal SCK1 der ersten Phase empfängt, ist mit dem Aktivierungsanschluß EN2 des ersten Latch-Schaltkreises L2a und der serielle Taktsignalanschluß sck2, der das serielle Schiebetaktsignal SCK2 der zweiten Phase empfängt, ist mit dem Aktivierungsanschluß EN2 des zweiten Latch-Schaltkreises L2b verbunden. Der parallele Taktsignalanschluß PCK1, der das parallele Taktsignal PCK1 empfängt, ist mit dem Aktivierungsanschluß EN1 des ersten Latch-Schaltkreises L2a verbunden. Der Testtaktsignalanschluß tck, der das Testtaktsignal TCK empfängt, ist mit einem Eingang des NAND- Schaltkreises G18 und der Testmodusanschluß tm, der das Testmodussignal TM empfängt, ist mit einem Eingang des NAND- Schaltkreises G17 verbunden.

Die Daten des seriellen Eingangsanschlusses SI und die Daten des ersten parallelen Eingangsanschlusses PI1 werden dem ersten Latch- Schaltkreis L2a zugeführt. Daten, die durch Invertieren des Ausgangssignals vom ersten Latch-Schaltkreis L2a erthalten werden, und Daten des zweiten parallelen Eingangsanschlusses PI2 werden in den zweiten Latch-Schaltkreis L2b eingegeben.

Die Daten des zweiten parallelen Eingangsanschlusses PI2 werden vom Exklusiv-ODER-Schaltkreis G19 mit den invertierten der im ersten Latch-Schaltkreis L2a gehaltenen Daten verglichen. Das Vergleichsergebnis wird dem anderen Eingangsanschluß des NAND- Schaltkreises G18 zugeführt. Das Ausgangssignal des NAND- Schaltkreises G18 wird dem anderen Eingangsanschluß des NAND- Schaltkreises G17 übergeben. Das Ausgangssignal PCK2 (das zweite Testtaktsignal) des NAND-Schaltkreises G17 wird dem Aktivierungsanschluß EN1 des zweiten Latch-Schaltkreises L2b als Latch-Aktivierungssignal zugeführt.

Ein Paar eines Dateneingangsanschlusses und eines Datenausgangsanschlusses des RAM 2 wird einem DIO-Abtastregister 20a zugeordnet. Der zweite parallele Eingangsanschluß PI2 des jeweiligen DIO-Abtastregisters 25a ist mit dem Datenausgangsanschluß DOi (i=1,. . .,n) des RAM 2 verbunden. Hier ist n eine natürliche Zahl. Der erste parallele Ausgangsanschluß PO1 des jeweiligen DIO- Abtastregisters 25a ist mit dem Dateneingangsanschluß DIi des RAM 2 verbunden. Genauer gesagt werden im DIO-Abtastregister 25a der Fig. 34 die Eingangsdaten an den RAM 2 einem Master-Latch zugeordnet, und die Ausgabedaten des RAM 2 werden einem Slave-Latch zugeordnet.

Fig. 35 zeigt ein Beispiel für eine Struktur des DIO-Abtastregisters 25a als einen MOS-Schaltkreis mit einer Funktion, die mit der des DIO-Abtastregisters 25a der Fig. 34 übereinstimmt. Das in Fig. 35 gezeigte DIO-Abtastregister 25a weist N-Kanal MOS-Transistoren N31- N34 und Inverter G31-G34 auf. Die Inverter G31 und G32 und auch die Inverter G33 und G34 implementieren einen Latch-Schaltkreis L31 bzw. L32 vom Verhältnistyp. Das Treibungsvermögen der Inverter G32 und G34 ist geringer als das der Inverter G31 bzw. G33. Komponenten mit ähnlichen Bezugszeichen in den Fig. 35 und 34 geben äquivalente oder entsprechende Komponenten an.

Anstelle der in Fig. 35 dargestellten N-Kanal MOS-Transistoren können auch P-Kanal MOS-Transistoren verwendet werden.

Unter Verwendung eines CMOS-2-Eingangs-Latch-Schaltkreises, der in den Fig. 36 und 37 gezeigt ist, anstelle des Latch-Schaltkreises von Fig. 35 kann ein DIO-Abtastregister 25a mit einer Funktion implementiert werden, die ähnlich der des in Fig. 34 gezeigten DIO- Abtastregisters 25a ist. Beim in Fig. 36 dargestellten DIO- Abtastregister 25a ist der zweite parallele Ausgangsanschluß PO2 direkt mit dem Knoten B verbunden. Beim in Fig. 37 dargestellten DIO-Abtastregister 25a ist der zweite parallele Ausgangsanschluß PO2 durch zwei Inverter mit dem Knoten B verbunden. Die Komponenten in den Fig. 36 und 37 mit identischen Bezugszeichen wie die Komponenten in den Fig. 34 und 35 bezeichnen äquivalente oder entsprechende Komponenten.

(c) Betrieb des DIO-Abtastregisters

Unter Bezugnahme auf die Fig. 35 wird nun der Betrieb des DIO- Abtastregisters 25a beschrieben.

Beim Normalbetrieb des RAM 2 sind die Potentiale der seriellen Taktsignalanschlüsse sck1, sck2 und des Testmodusanschlusses TM auf einen L-Pegel eingestellt, und das Potential des parallelen Taktsignalanschlusses pck1 ist auf einen H-Pegel gesetzt. Das bewirkt, daß Daten, die in den RAM 2 eingegeben werden sollen, vom ersten parallelen Eingangsanschluß PI1 zum ersten parallelen Ausgangsanschluß PO1 übertragen werden. Auch das zweite Testtaktsignal PCK2 erreicht einen H-Pegel. Das bewirkt, daß die vom RAM 2 ausgegebenen Daten vom zweiten parallelen Eingangsanschluß PI2 zum zweiten parallelen Ausgangsanschluß PO2 übertragen werden. Zu diesem Zeitpunkt kann das Potential des Testtaktsignalanschlusses tck entweder auf einen H- oder einen L-Pegel gesetzt sein.

Beim Testen des RAM 2 wird das Potential des parallelen Taktsignalanschlusses pck1 auf einen L-Pegel, das Potential des Testtaktsignalanschlusses tck auf einen L-Pegel und das Potential des Testmodusanschlusses TM auf einen H-Pegel gesetzt. Damit wird der RAM 2 von den anderen Logikschaltkreisen abgetrennt. Durch die erste und zweite Phase der Taktsignale SCK1 und SCK2, die den Schiebetaktsignalanschlüssen sck1 und sck2 zugeführt werden, wird ferner eine Schiebeoperation ausgeführt, wodurch das Testergebnis ausgelesen wird.

(d) Betrieb der vierten Ausführungsform

Fig. 38 zeigt ein Zeitdiagramm der Schiebeoperation des zusätzlichen Testschaltkreises von Fig. 33. Das Taktsignal erster Phase wird dem seriellen Taktsignalanschluß sck1a eines jeden AD-Abtastregisters 10a und dem seriellen Tatksignalanschluß sck1 eines jeden DIO- Abtastregisters 25a zugeführt. Das Textsignal zweiter Phase wird dem seriellen Taktsignalanschluß sck2a eines jeden AD-Abtastregisters 10a und dem seriellen Taktsignalanschluß sck2 eines jeden DIO- Abtastregisters 25a zugeführt.

Die Daten des seriellen Eingangsanschlusses SI des jeweiligen Abtastregisters werden mit dem Taktsignal erster Phase an den Knoten A darin eingegeben. Die Daten des Knotens A werden invertiert und durch das Taktsignal zweiter Phase an den Knoten B übertragen. Die Daten des Knotens B werden invertiert und dem seriellen Ausgangsanschluß SO zugeführt.

Damit wird eine Schiebeoperation eines Bit vom seriellen Eingangsanschluß SI zum seriellen Ausgangsanschluß SO ausgeführt. Die Schiebeoperation wird von den Taktsignalen erster und zweiter Phase ausgeführt, wodurch die Einstellung von Testdaten und das Auslesen von Testergebnissen ausgeführt wird.

Fig. 39 zeigt ein Zeitdiagramm des Betriebs des in Fig. 33 dargestellten zusätzlichen Testschaltkreises zum Zeitpunkt des Testens. Beim Testen des RAM 2 wird das Potential des Testmodusanschlusses tm auf einen H-Pegel gesetzt. Den seriellen Taktsignalanschlüssen sck1 und sck2 des DIO-Abtastregisters 25a werden die Schiebetaktsignale SCK1 und SCK2 erster und zweiter Phase zugeführt. Den seriellen Taktsignalanschlüssen sck1a und sck2a des AD-Abtastregisters 10a werden Schiebetaktsignale SCK1a und SCK2a zugeführt, die sich von den Schiebetaktsignalen unterscheiden. Damit wird eine Aktualisierung der Testadresse ausgeführt.

Invertierte Daten der Ausleseerwartungsdaten werden im ersten parallelen Ausgangsanschluß PO1 eingestellt. Diese invertierten Daten werden vom Inverter G15 (Inverter G31 in Fig. 35) weiter invertiert. Damit werden die Ausleseerwartungsdaten mit den aus dem RAM 2 an den zweiten parallelen Eingangsanschluß PI2 ausgelesenen Daten vom Exklusiv-ODER-Schaltkreis G19 verglichen.

Dem Testtaktsignalanschluß tck wird immer dann ein Testtaktsignal TCK zugeführt, wenn Daten vom RAM 2 ausgelesen werden. Wenn ein Fehlerwert (fehlerhafter Daten) aus dem RAM 2 ausgelesen wird, wird daher ein zweites Testtaktsignal PCK2 erzeugt, dessen Phase mit der des Testtaktsignals TCK des Testtaktsignalanschlusses tck übereinstimmt. Damit werden die Daten des zweiten parallelen Eingangsanschlusses PI2 über den Knoten B an den zweiten parallelen Ausgangsanschluß PO2 übertragen. Am Knoten B wird vorher über eine Schiebeoperation ein Ausleseerwartungswert eingestellt (ein Wert entgegengesetzt den invertierten Daten des ersten parallelen Ausgangsanschlusses PO1). Wird ein Fehlerwert aus dem RAM 2 ausgelesen, werden die Daten des zweiten parallelen Ausgangsanschlusses PO2 daher invertiert.

Nachdem der oben beschriebene Betrieb für eine Mehrzahl von Adressen ausgeführt worden ist, wird das Testergebnis durch Ausführen der in Fig. 38 gezeigten Schiebeoperation ausgelesen. Damit kann entsprechend der Tatsache, ob die im Latch-Schaltkreis im DIO- Abtastregister 25a gehaltenen Daten invertiert worden sind oder nicht, ermittelt werden, ob dem zweiten parallelen Eingangsanschluß PI2 Daten zugeführt worden sind, die sich von den Ausleseerwartungsdaten unterscheiden, oder nicht.

(e) Zweites Beispiel für das DIO-Abtastregister

Fig. 40 zeigt ein Schaltbild eines weiteren Beispiels für das DIO- Abtastregister 25a. Das in Fig. 40 dargestellte DIO-Abtastregister 25a weist eine Struktur ähnlich der des DIO-Abtastregisters 410 in Fig. 13 auf. Die Komponenten in Fig. 40 mit denselben Bezugszeichen wie in Fig. 34 bezeichnen äquivalente oder ähnliche Komponenten.

Daten vom seriellen Eingangsanschluß SI und Daten vom zweiten parallelen Eingangsanschluß PI2 werden dem zweiten Latch-Schaltkreis L2b zugeführt. Dem ersten Latch-Schaltkreis L2a werden invertierte Daten des Ausgangs vom zweiten Latch-Schaltkreis L2b und die Daten des ersten parallelen Eingangsanschlusses PI1 zugeführt.

Die Daten des zweiten parallelen Eingangsanschlusses PI2 werden vom Exklusiv-ODER-Schaltkreis G19 mit den invertierten der Daten verglichen, die im ersten Latch-Schaltkreis L2a gehalten sind. Das Vergleichsergebnis wird dem NAND-Schaltkreis G18 zugeführt. Das Ausgangssignal des NAND-Schaltkreises G18 wird dem NAND-Schaltkreis G17 zugeführt. Das Ausgangssignal PCK2 (zweites Testtaktsignal) des NAND-Schaltkreises G17 wird dem Aktivierungsanschluß EN1 des zweiten Latch-Schaltkreises L2b als Latch-Aktivierungssignal zugeführt.

Der zweite parallele Eingangsanschluß PI2 ist mit dem Datenausgangsanschluß des RAM 2 und der erste parallele Ausgangsanschluß PO1 mit dem Dateneingangsanschluß des RAM2 verbunden.

Beim DIO-Abtastregister 25a, das in Fig. 34 gezeigt ist, ist der Dateneingang zum RAM 2 einem Master-Latch und der Datenausgang vom RAM 2 einem Slave-Latch zugeordnet. Beim DIO-Abtastregister 25a, das in Fig. 40 gezeigt ist, ist der Datenausgang vom RAM 2 einem Master- Latch und der Dateneingang zum RAM 2 einem Slave-Latch zugeordnet.

Fig. 41 zeigt ein Beispiel für ein DIO-Abtastregister mit einer Funktion, die der des DIO-Abtastregisters 25a der Fig. 40 ähnlich ist, und das ein Latch vom Verhältnistyp benutzt. Die Komponenten in Fig. 41 mit denselben Bezugszeichen wie diejenigen in Fig. 34 bezeichnen äquivalente oder ähnliche Komponenten.

Der Betrieb des in Fig. 41 gezeigten DIO-Abtastregisters 25a ist im wesentlichen dem des in den Fig. 34 bis 37 dargestellten DIO- Abtastregisters 25a ähnlich. Weil das Testergebnis bei den in den Fig. 40 und 41 gezeigten Abtastregistern im Master-Latch gehalten wird, ist es aber notwendig, beim Auslesen des Testergebnisses durch einen Schiebebetrieb etwas vorsichtig zu sein. Genauer gesagt muß zuerst das Testergebnis durch Zuführen eines Schiebetaktsignals an den seriellen Taktsignalanschluß sck2 zum Slave-Latch übertragen werden, worauf die in Fig. 38 gezeigte Schiebeoperation folgt, um das Testergebnis in nicht-zerstörender Weise auszulesen.

(f) Weiteres Beispiel für den Vergleichsschaltkreis und den Latch- Aktivierungsschaltkreis

Bei den in den Fig. 34 bis 41 gezeigten Ausführungsformen wird der Exklusiv-ODER-Schaltkreis G19 als Vergleichsschaltkreis verwendet, um die Daten des zweiten parallelen Eingangsanschlusses PI2 und die im ersten Latch-Schaltkreis 2a gehaltenen Daten zu vergleichen. Ferner werden die NAND-Schaltkreise G17 und G18 als Latch- Aktivierungsschaltkreis verwendet, um die Daten des zweiten parallelen Eingangsanschlusses PI2 an den zweiten Latch-Schaltkreis L2b entsprechend dem Vergleichsergebnis zu verriegeln. Der Vergleichsschaltkreis und der Latch-Aktivierungsschaltkreis sind jedoch nicht auf die Kombination solcher Logikschaltkreise beschränkt.

Beispielsweise kann ein Exklusiv-NOR-Gatter G41 als Vergleichsschaltkreis benutz werden, und ein NOR-Schaltkreis G42 oder ein ODER-Schaltkreis G43 kann als Latch-Aktivierungsschaltkreis verwendet werden, wie das in Fig. 42 dargestellt ist. Ein Eingangsanschluß des NOR-Schaltkreises G42 ist mit dem Ausgangsanschluß des Exklusiv-NOR-Schaltkreises G41 und der andere Eingangsanschluß mit dem Testtaktsignalanschluß tck*, der das invertierte Testtaktsignal tck* empfängt, verbunden. Ein Eingangsanschluß des ODER-Schaltkreises G43 ist mit dem Ausgangsanschluß des NOR-Schaltkreises G42 und der andere Eingangsanschluß mit dem Testmodusanschluß tn*, der das invertierte Testmodussignal TM* empfängt, verbunden.

(g) Vorteil der vierten Ausführungsform

Entsprechend der vierten Ausführungsform ist der Dateneingang einem von zwei Latch-Schaltkreisen und der Datenausgang dem anderen Latch- Schaltkreis zugeordnet, die ein Abtastregister bilden. Daher ist die Datenein-/Datenausgabe mit einem Abtastregister möglich. Das führt zu einer Verminderung der Komplexität des zusätzlichen Testschaltkreises in einer integrierten Halbleiterschaltkreiseinrichtung.

Wie in den Fig. 34 und 40 gezeigt ist, reduziert die Implementierung eines jeden Abtastregisters durch zwei Latch-Schaltkreise vom Verhältnistyp die Anzahl der zu verwendenden Teile signifikant. Das ist für die Reduzierung der Schaltkreiskomplexität sehr effektiv.

(h) Andere Anwendungen

Bei der vierten Ausführungsform ist der zu prüfende Schaltkreis der RAM 2, wobei der Datenausgangsanschluß des RAM 2 mit dem zusätzlichen Testschaltkreis verbunden ist. Der zusätzliche Testschaltkreis der vorliegenden Erfindung kann mit einem Datenbus verbunden sein, der mit einer Mehrzahl von RAMs verbunden ist.

Der zu prüfende Schaltkreis ist nicht auf einen RAM beschränkt. Der zusätzliche Testschaltkreis der vorliegenden Erfindung kann auf einen beliebigen Schaltkreis angewandt werden, der kontinuierlich Daten "0" oder "1" ausgibt. Das führt zu ähnlichen Effekten.


Anspruch[de]
  1. 1. Abtastpfadeinrichtung, aufweisend

    eine erste Abtastregistergruppe (10) mit einer Mehrzahl von ersten Abtastregistern (110), die in Reihe geschaltet sind,

    eine zweite Abtastregistergruppe (20, 30), die mit dem Ausgang der ersten Abtastregistergruppe (10) in Reihe geschaltet ist, mit einer Mehrzahl von zweiten Abtastregistern (410), die in Reihe geschaltet sind, und

    eine Steuereinrichtung (SCK, 60) zum Steuern der ersten und zweiten Abtastregistergruppen (10, 20, 30) so daß die zweite Abtastregistergruppe (20, 30) ihren Schiebebetrieb unterbricht und die erste Abtastregistergruppe (10) ihren Schiebebetrieb ausführt.
  2. 2. Abtastpfadeinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuereinrichtung

    eine Einrichtung zum Anlegen eines Schiebetaktsignals (SCK) an die erste Abtastregistergruppe (10), und

    eine Einrichtung (60), die von einem vorbestimmten Steuersignal (MD) abhängig ist, zum Anlegen des Schiebetaktsignals (SCK) an die zweite Abtastregistergruppe (20, 30) aufweist.
  3. 3. Abtastpfadeinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuereinrichtung

    eine Einrichtung zum Anlegen eines ersten Schiebetaktsignals (SCKA) an die erste Abtastregistergruppe (10), und

    eine Einrichtung zum Anlegen eines zweiten Schiebetaktsignals (SCKD), das vom ersten Schiebetaktsignal (SCKA) abhängig ist, an die zweite Abtastregistergruppe (20, 30) aufweist.
  4. 4. Abtastpfadeinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß

    die erste Abtastregistergruppe (10) eine Funktion zum parallelen Ausgeben seriell angelegter Daten und eine Funktion zum seriellen Ausgeben seriell angelegter Daten an die zweite Abtastregistergruppe (20, 30) aufweist, und

    die zweite Abtastregistergruppe (20, 30) eine Funktion zum parallelen Ausgeben seriell angelegter Daten von der ersten Abtastregistergruppe (10) und eine Funktion zum seriellen Ausgeben parallel angelegter Daten aufweist.
  5. 5. Abtastpfadeinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß jedes der Mehrzahl zweiter Abtastregister (410)

    einen seriellen Eingangsanschluß (SIR),

    einen ersten parallelen Eingangsanschluß (dix; do),

    einen zweiten parallelen Eingangsanschluß (do; dix),

    eine erste Halteeinrichtung (L2a; L2b) zum Halten und Ausgeben eines zugeführten Wertes,

    eine zweite Halteeinrichtung (L2b; L2a) zum Halten und Ausgeben eines zugeführten Wertes,

    eine erste Übertragungseinrichtung (EN1) zum Übertragen von Daten vom ersten parallelen Eingangsanschluß (dix; do) an die erste Halteeinrichtung (L2a; L2b),

    eine zweite Übertragungseinrichtung (EN2) zum Übertragen von Daten vom seriellen Eingangsanschluß (SIR) an die erste Halteeinrichtung (L2a; L2b),

    eine dritte Übertragungseinrichtung (EN1) zum Übertragen von Daten vom zweiten parallelen Eingangsanschluß (do; dix) an die zweite Halteeinrichtung (L2b; L2a),

    eine vierte Übertragungseinrichtung (EN2) zum Übertragen von Daten von der ersten Halteeinrichtung (L2a; L2b) an die zweite Halteeinrichtung (L2b; L2a),

    einen ersten parallelen Ausgangsanschluß (di; dox) zum Empfangen von Daten, die von der ersten Halteeinrichtung (L2a; L2b) ausgegeben werden,

    einen zweiten parallelen Ausgangsanschluß (dox; di) zum Empfangen von Daten, die von der zweiten Halteeinrichtung (L2b; L2a) ausgegeben werden;

    einen seriellen Ausgangsanschluß (SOR) zum Empfangen von Daten, die von der zweiten Halteeinrichtung (L2b; L2a) ausgegeben werden,

    eine Vergleichseinrichtung (G19) zum Vergleichen der Daten des zweiten oder ersten parallelen Eingangsanschlusses (do, dix) mit Daten, die von der ersten oder zweiten Halteeinrichtung (L2a, L2b) ausgegeben werden, und

    eine Aktivierungseinrichtung (G17, G18) zum Aktivieren/Deaktivieren der dritten oder ersten Übertragungseinrichtung (EN1) entsprechend dem Vergleichsergebnis der Vergleichseinrichtung (G19), aufweist, wobei

    der serielle Eingangsanschluß (SIR) eines jeden zweiten Abtastregisters (410) mit dem seriellen Ausgangsanschluß (SOR) des Abtastregisters (410) der vorherigen Stufe verbunden ist.
  6. 6. Abtastpfadeinrichtung, aufweisend

    einen Eingangsanschluß (SIB) zum Empfangen serieller Daten,

    eine erste Abtastregistergruppe (10) mit einer Mehrzahl von ersten Abtastregistern (110), die mit dem Eingangsanschluß (SIB) in Reihe geschaltet sind,

    eine zweite Abtastregistergruppe (20, 30), die mit dem Ausgang der ersten Abtastregistergruppe (10) in Reihe geschaltet ist, mit einer Mehrzahl von zweiten Abtastregistern (410), die in Reihe geschaltet sind,

    einen Ausgangsanschluß (SOB),

    eine Auswahleinrichtung (50) zum Auswählen entweder der Daten des Eingangsanschlusses (SIB) oder der Daten, die von der zweiten Abtastregistergruppe (20, 30) ausgegeben werden, um die ausgewählten Daten dem Ausgangsanschluß (SOB) zuzuführen, und

    eine erste Steuereinrichtung (SCK, 60) zum Steuern der ersten und zweiten Abtastregistergruppen (10, 20, 30), so daß die zweite Abtastregistergruppe (20, 30) ihren Schiebebetrieb unterbricht und die erste Abtastregistergruppe (10) ihren Schiebebetrieb ausführt, wenn von der Auswahleinrichtung (50) die Daten des Eingangsanschlusses (SIB) ausgewählt worden sind.
  7. 7. Abtastpfadeinrichtung nach Anspruch 6, gekennzeichnet durch eine Einrichtung zum Empfangen eines Steuersignals (MD), das den Auswahlzustand der Auswahleinrichtung (50) steuert, wobei die erste Steuereinrichtung

    eine Einrichtung zum Anlegen eines Schiebetaktsignals (SCK) an die erste Abtastregistergruppe (10), und

    eine Einrichtung (60), die vom Steuersignal (MD) abhängig ist, zum Anlegen des Schiebetaktsignals (SCK) an die zweite Abtastregistergruppe (20, 30) aufweist.
  8. 8. Abtastpfadeinrichtung nach Anspruch 6, gekennzeichnet durch eine zweite Steuereinrichtung (70) zum Empfangen von Daten von einem Abtastregister (40), das in der ersten oder zweiten Abtastregistergruppe (10, 20, 30) enthalten ist, zum Steuern der Auswahleinrichtung (50) in Abhängigkeit von den empfangenen Daten.
  9. 9. Abtastpfadeinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die erste Steuereinrichtung

    eine Einrichtung zum Anlegen eines Schiebetaktsignals (SCK) an die erste Abtastregistergruppe (10), und

    eine Einrichtung (60), die vom Ausgangssignal der zweiten Steuereinrichtung (70) abhängig ist, zum Anlegen des Schiebetaktsignals (SCK) an die zweite Abtastregistergruppe (20, 30) aufweist.
  10. 10. Abtastpfadeinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß

    die erste Abtastregistergruppe (10) eine Funktion zum parallelen Ausgeben seriell angelegter Daten und eine Funktion zum seriellen Ausgeben seriell angelegter Daten an die zweite Abtastregistergruppe (20, 30) aufweist, und

    die zweite Abtastregistergruppe (20, 30) eine Funktion zum parallelen Ausgeben seriell angelegter Daten von der ersten Abtastregistergruppe (10) und eine Funktion zum seriellen Ausgeben parallel angelegter Daten aufweist.
  11. 11. Abtastpfadeinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß jedes der Mehrzahl zweiter Abtastregister (410)

    einen seriellen Eingangsanschluß (SIR),

    einen ersten parallelen Eingangsanschluß (dix; do),

    einen zweiten parallelen Eingangsanschluß (do; dix),

    eine erste Halteeinrichtung (L2a; L2b) zum Halten und Ausgeben zugeführter Daten,

    eine zweite Halteeinrichtung (L2b; L2a) zum Halten und Ausgeben zugeführter Daten,

    eine erste Übertragungseinrichtung (EN1) zum Übertragen von Daten vom ersten parallelen Eingangsanschluß (dix; do) an die erste Halteeinrichtung (L2a; L2b),

    eine zweite Übertragungseinrichtung (EN2) zum Übertragen von Daten vom seriellen Eingangsanschluß (SIR) an die erste Halteeinrichtung (L2a; L2b),

    eine dritte Übertragungseinrichtung (EN1) zum Übertragen von Daten vom zweiten parallelen Eingangsanschluß (do; dix) an die zweite Halteeinrichtung (L2b; L2a),

    eine vierte Übertragungseinrichtung (EN2) zum Übertragen von Daten von der ersten Halteeinrichtung (L2a; L2b) an die zweite Halteeinrichtung (L2b; L2a),

    einen ersten parallelen Ausgangsanschluß (di; dox) zum Empfangen von Daten, die von der ersten Halteeinrichtung (L2a; L2b) ausgegeben werden,

    einen zweiten parallelen Ausgangsanschluß (dox; di) zum Empfangen von Daten, die von der zweiten Halteeinrichtung (L2b; L2a) ausgegeben werden,

    einen seriellen Ausgangsanschluß (SOR) zum Empfangen von Daten, die von der zweiten Halteeinrichtung (L2b; L2a) ausgegeben werden,

    eine Vergleichseinrichtung (G19) zum Vergleichen der Daten des zweiten oder ersten parallelen Eingangsanschlusses (do; dix) mit Daten, die von der ersten oder zweiten Halteeinrichtung (L2a, L2b) ausgegeben werden, und

    eine Aktivierungseinrichtung (G17, G18) zum Aktivieren/Deaktivieren der dritten oder ersten Übertragungseinrichtung (EN1) entsprechend dem Vergleichsergebnis der Vergleichseinrichtung (G19), aufweist, wobei

    der serielle Eingangsanschluß (SIR) eines jeden zweiten Abtastregisters (410) mit dem seriellen Ausgangsanschluß (SOR) des Abtastregisters (410) der vorherigen Stufe verbunden ist.
  12. 12. Integrierte Halbleiterschaltkreiseinrichtung, aufweisend

    eine Speichereinrichtung (2) zum Speichern von Daten, und

    eine Abtastpfadeinrichtung (3), wobei

    die Abtastpfadeinrichtung (3)

    einen Eingangsanschluß (SIB) zum Empfangen serieller Daten,

    eine erste Abtastregistergruppe (10) mit einer Mehrzahl von ersten Abtastregistern (110), die in Reihe geschaltet sind, zum parallelen Ausgeben von Daten, die seriell vom Eingangsanschluß (SIB) angelegt werden, an die Speichereinrichtung als Adreßsignal,

    eine zweite Abtastregistergruppe (20, 30) mit einer Mehrzahl von zweiten Abtastregistern (410), die in Reihe geschaltet sind, zum parallelen Anlegen von Daten an die Speichereinrichtung (2), die von der ersten Abtastregistergruppe (10) seriell zugeführt werden, oder zum Empfangen paralleler Daten, die von der Speichereinrichtung (2) ausgegeben werden,

    eine Auswahleinrichtung (50) zum Auswählen entweder der Daten des Eingangsanschlusses (SIB) oder der Daten, die von der zweiten Abtastregistergruppe (20, 30) ausgegeben werden, um die ausgewählten Daten auszugeben, und

    eine erste Steuereinrichtung (SCK, 60) zum Steuern der ersten und zweiten Abtastregistergruppen (10, 20, 30), so daß die zweite Abtastregistergruppe (20, 30) ihren Schiebebetrieb unterbricht und die erste Abtastregistergruppe (10) ihren Schiebebetrieb ausführt, wenn von der Auswahleinrichtung (50) die Daten des Eingangsanschlusses (SIB) ausgewählt worden sind, aufweist.
  13. 13. Halbleiteschaltkreiseinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Abtastpfadeinrichtung (3) eine zweite Steuereinrichtung (70) zum Empfangen von Daten von einem Abtastregister (40), das in der ersten oder zweiten Abtastregistergruppe (10, 20, 30) enthalten ist, zum Steuern der Auswahleinrichtung (50) in Abhängigkeit von diesen Daten aufweist.
  14. 14. Halbleiterschaltkreiseinrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die erste Steuereinrichtung

    eine Einrichtung zum Anlegen eines Schiebetaktsignals (SCK) an die erste Abtastregistergruppe (10), und

    eine Einrichtung (60), die vom Ausgangssignal der zweiten Steuereinrichtung (70) abhängig ist, zum Anlegen des Schiebetaktsignals (SCK) an die zweite Abtastregistergruppe (20, 30) aufweist.
  15. 15. Halbleiterschaltkreiseinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Abtastpfadeinrichtung (3)

    eine Halteeinrichtung (49), die in Reihe mit der ersten und zweiten Abtastregistergruppe (10, 20, 30) gebildet ist, zum Halten eines Moduseinstellwertes, und

    eine zweite Steuereinrichtung (70), die von dem Moduseinstellwert abhängig ist, der in der Halteeinrichtung (40) gehalten wird, zum Steuern der Auswahleinrichtung (50), aufweist.
  16. 16. Halbleiterschaltkreiseinrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die erste Steuereinrichtung

    eine Einrichtung zum Anlegen eines Schiebetaktsignals (SCK) an die erste Abtastregistergruppe (10), und

    eine Einrichtung (60), die vom Ausgangssignal der zweiten Steuereinrichtung(70) abhängig ist, zum Anlegen des Schiebetaktsignals (SCK) an die zweite Abtastregistergruppe (20, 30) aufweist.
  17. 17. Halbleiterschaltkreiseinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß jedes der Mehrzahl zweiter Abtastregister (410) einen seriellen Eingangsanschluß (SIR),

    einen ersten parallelen Eingangsanschluß (dix; do)

    einen zweiten parallelen Eingangsanschluß (do; dix),

    eine erste Halteeinrichtung (L2a; L2b) zum Halten und Ausgeben zugeführter Daten,

    eine zweite Halteeinrichtung (L2b; L2a) zum Halten und Ausgeben zugeführter Daten,

    eine erste Übertragungseinrichtung (EN1) zum Übertragen von Daten vom ersten parallelen Eingangsanschluß (dix; do) an die erste Halteeinrichtung (L2a; L2b),

    eine zweite Übertragungseinrichtung (EN2) zum Übertragen von Daten vom seriellen Eingangsanschluß (SIR) an die erste Halteeinrichtung (L2a; L2b),

    eine dritte Übertragungseinrichtung (EN1) zum Übertragen von Daten vom zweiten parallelen Eingangsanschluß (do; dix) an die zweite Halteeinrichtung (L2b; L1a),

    eine vierte Übertragungseinrichtung (EN2) zum Übertragen von Daten von der ersten Halteeinrichtung (L2a; L2b) an die zweite Halteeinrichtung (L2b; L2a),

    einen ersten parallelen Ausgangsanschluß (dox; di) zum Empfangen von Daten, die von der ersten Halteeinrichtung (L2a; L2b) ausgegeben werden,

    einen zweiten parallelen Ausgangsanschluß (di; dox) zum Empfangen von Daten, die von der zweiten Halteeinrichtung (L2b; L2a) ausgegeben werden,

    einen seriellen Ausgangsanschluß (SOR) zum Empfangen von Daten, die von der zweiten Halteeinrichtung (L2b; L2a) ausgegeben werden,

    eine Vergleichseinrichtung (G19) zum Vergleichen der Daten des zweiten oder ersten parallelen Eingangsanschlusses (do; dix) mit Daten, die von der ersten oder zweiten Halteeinrichtung (L2a, L2b) ausgegeben werden, und

    eine Aktivierungseinrichtung (G17, G18) zum Aktivieren/Deaktivieren der dritten oder ersten Übertragungseinrichtung (EN1) entsprechend dem Vergleichsergebnis der Vergleichseinrichtung (G19), aufweist, wobei

    der serielle Eingangsanschluß (SIR) eines jeden zweiten Abtastregisters (410) mit dem seriellen Ausgangsanschluß (SOR) des Abtastregisters (410) der vorherigen Stufe verbunden ist.
  18. 18. Zusätzlicher Testschaltkreis, aufweisend

    eine Mehrzahl von Abtastregistern (25a), die in Reihe geschaltet sind, wobei

    jedes der Mehrzahl von Abtastregistern (25a) einen seriellen Eingangsanschluß (SI),

    einen ersten parallelen Eingangsanschluß (PI1; PI2),

    einen zweiten parallelen Eingangsanschluß (PI2, PI1),

    eine erste Halteeinrichtung (L2a; L2b) zum Halten und Ausgeben zugeführter Daten,

    eine zweite Halteeinrichtung (L2b; L2a) zum Halten und Ausgeben zugeführter Daten,

    eine erste Übertragungseinrichtung (EN1; N32; N34) zum Übertragen von Daten vom ersten parallelen Eingangsanschluß (PI1; PI2) an die erste Halteeinrichtung (L2a; L2b),

    eine zweite Übertragungseinrichtung (EN2; N31; N33) zum Übertragen von Daten vom seriellen Eingangsanschluß (SI) an die erste Halteeinrichtung (L2a; L2b),

    eine dritte Übertragungseinrichtung (EN1; N34; N32) zum Übertragen von Daten vom zweiten parallelen Eingangsanschluß (PI2; PI1) an die zweite Halteeinrichtung (L2b; L2a),

    eine vierte Übertragungseinrichtung (EN1; N33; N31) zum Übertragen von Daten von der ersten Halteeinrichtung (L2a; L2b) an die zweite Halteeinrichtung (L2b; L2a),

    einen ersten parallelen Ausgangsanschluß (PO1; PO2) zum Empfangen von Daten, die von der ersten Halteeinrichtung (L2a; L2b) ausgegeben werden,

    einen zweiten parallelen Ausgangsanschluß (PO2; PO1) zum Empfangen von Daten, die von der zweiten Halteeinrichtung (L2b; L2a) ausgegeben werden,

    einen seriellen Ausgangsanschluß (SO) zum Empfangen von Daten, die von der zweiten Halteeinrichtung (L2b; L2a) ausgegeben werden,

    eine Vergleichseinrichtung (G19) zum Vergleichen der Daten des zweiten oder ersten parallelen Eingangsanschlusses (PI2) mit Daten, die von der ersten oder zweiten Halteeinrichtung (L2a) ausgegeben werden, und

    eine Aktivierungseinrichtung (G17, G18) zum Aktivieren/Deaktivieren der dritten oder ersten Übertragungseinrichtung (EN1; N34) entsprechend dem Vergleichsergebnis der Vergleichseinrichtung (G19), aufweist, wobei

    der serielle Eingangsanschluß (SI) eines jeden Abtastregisters (25a) mit dem seriellenAusgangsanschluß (SO) des Abtastregisters (25a) der vorherigen Stufe verbunden ist.
  19. 19. Testschaltkreis nach Anspruch 18, dadurch gekennzeichnet, daß die Vergleichseinrichtung (G19) Daten des zweiten parallelen Eingangsanschlusses (PI2) mit Daten vergleicht, die von der ersten Halteeinrichtung (L2a) ausgegeben werden, und die Aktivierungseinrichtung (G17, G18) die dritte Übertragungseinrichtung (EN1; N34) aktiviert/deaktiviert.
  20. 20. Testschaltkreis nach Anspruch 18, dadurch gekennzeichnet, daß die Vergleichseinrichtung (G19) Daten des ersten parallelen Eingangsanschlusses (PI2) mit Daten vergleicht, die von der zweiten Halteeinrichtung (L2a) ausgegeben werden, und die Aktivierungseinrichtung (G17, G18) die erste Übertragungseinrichtung (EN1; N34) aktiviert/deaktiviert.
  21. 21. Testschaltkreis nach Anspruch 18, dadurch gekennzeichnet, daß jede der ersten und zweiten Halteeinrichtungen (L2a, L2b) einen Latch-Schaltkreis (L31, L32) vom Verhältnistyp (einen Ratio-Type- Latch-Schaltkreis) aufweist.
  22. 22. Testschaltkreis nach Anspruch 18, dadurch gekennzeichnet, daß jede der ersten und zweiten Halteeinrichtungen (L2a, L2b) einen CMOS-Schaltkreis aufweist.
  23. 23. Testschaltkreis nach Anspruch 18, dadurch gekennzeichnet, daß die Aktivierungseinrichtung (G17, G18) die dritte oder erste Übertragungseinrichtung (EN1; N34) aktiviert, wenn das Vergleichsergebnis der Vergleichseinrichtung (G19) eine Nicht- Übereinstimmung anzeigt, und daß die Aktivierungseinrichtung (G17, G18) die dritte oder erste Übertragungseinrichtung (EN1; N34) deaktiviert, wenn das Vergleichsergebnis eine Übereinstimmung anzeigt.
  24. 24. Testschaltkreis nach Anspruch 23, dadurch gekennzeichnet, daß die erste oder dritte Übertragungseinrichtung (EN1; N32) in Abhängigkeit von einem parallelen Schiebetaktsignal (PCK1) aktiviert wird,

    die zweite Übertragungseinrichtung (EN2; N31; N33) in Abhängigkeit von einem ersten seriellen Schiebetaktsignal (SCK1) aktiviert wird, und

    die vierte Übertragungseinrichtung (EN2; N33; N31) in Abhängigkeit von einem zweiten seriellen Schiebetaktsignal (SCK2) aktiviert wird.
  25. 25. Testschaltkreis nach Anspruch 24, dadurch gekennzeichnet, daß die Aktivierungseinrichtung (G17, G18) die dritte oder erste Übertragungseinrichtung (EN1; N34) in Abhängigkeit von einem Testmodussignal (TM) aktiviert.
  26. 26. Testschaltkreis für eine integrierte Halbleiterschaltkreiseinrichtung, aufweisend

    eine Mehrzahl von Abtastregistern (25a), die in Reihe geschaltet sind, um einen Abtastpfad zu implementieren, wobei

    jedes der Mehrzahl von Abtastregistern (25a) eine erste Latch-Einrichtung (L2a) mit einem ersten seriellen Eingangsanschluß (D2) und einem ersten parallelen Eingangsanschluß (D1) zum Verriegeln von Daten,

    eine zweite Latch-Einrichtung (L2b) mit einem zweiten seriellen Eingangsanschluß (D2) und einem zweiten parallelen Eingangsanschluß (D1) zum Verriegeln von Daten,

    eine Vergleichseinrichtung (G19) zum Vergleichen der Daten des zweiten parallelen Eingangsanschlusses (D1) mit den Daten, die in der ersten Latch-Einrichtung (L2a) verriegelt sind, und

    eine Latch-Aktivierungseinrichtung (G17, G18) zum Verriegeln von Daten des zweiten parallelen Eingangsanschlusses (D1) in der zweiten Latch-Einrichtung (L2b) entsprechend dem Vergleichsergebnis der Vergleichseinrichtung (G17).
  27. 27. Testschaltkreis nach Anspruch 26, dadurch gekennzeichnet, daß die integrierte Halbleiterschaltkreiseinrichtung einen Direktzugriffsspeicher (2) mit einer Mehrzahl von Datenausgangsanschlüssen (DO1-DOn) und einer Mehrzahl von Dateneingangsanschlüssen (DI1-DIn) aufweist, wobei der zweite parallele Eingangsanschluß (D1) eines jeden Abtastregisters (25a) mit einem der Mehrzahl von Datenausgangsanschlüssen (DO1-DOn) verbunden ist, und der Ausgang der ersten Latch-Einrichtung (L2a) eines jeden Abtastregisters (25a) mit einem der Mehrzahl von Dateneingangsanschlüssen (DI1-DIn) verbunden ist.
  28. 28. Betriebsverfahren für eine Abtastpfadeinrichtung mit einer ersten Abtastregistergruppe (10) mit einer Mehrzahl von ersten Abtastregistern (110), die in Reihe geschaltet sind, und einer zweiten Abtastregistergruppe (20, 30), die mit dem Ausgang der ersten Abtastregistergruppe (10) verbunden ist und eine Mehrzahl von zweiten Abtastregistern (410) enthält, die in Reihe geschaltet sind, gekennzeichnet durch die Schritte:

    Steuern der ersten und zweiten Abtastregistergruppen (10, 20, 30), so daß die zweite Abtastregistergruppe (20, 30) ihren Schiebebetrieb unterbricht und die erste Abtastregistergruppe (10) ihren Schiebebetrieb ausführt.
  29. 29. Betriebsverfahren nach Anspruch 28, gekennzeichnet durch die Schritte:

    Auswählen entweder der Daten, die der ersten Abtastregistergruppe (10) zugeführt werden, oder der Daten, die von der zweiten Abtastregistergruppe (20, 30) ausgegeben werden, um die ausgewählten Daten auszugeben, wobei

    der Schritt der Steuerung den Schritt des Steuerns der ersten und zweiten Abtastregistergruppen (10, 20, 30) umfaßt, so daß die zweite Abtastregistergruppe (20, 30) ihren Schiebebetrieb ausführt, wenn im Auswahlschritt die Daten ausgewählt worden sind, die der ersten Abtastregistergruppe (10) zugeführt werden.
  30. 30. Betriebsverfahren für einen zusätzlichen Testschaltkreis mit einer Mehrzahl von Abtastregistern (25a), die in Reihe geschaltet sind, wobei jedes Abtastregister (25a) einen seriellen Eingangsanschluß (SI), einen ersten und zweiten parallelen Ausgangsanschluß (PI1, PI2) und eine erste und zweite Halteeinrichtung (L2a; L2b) aufweist, gekennzeichnet durch die Schritte:

    Anlegen der Daten des seriellen Eingangsanschlusses (SI) an die erste Halteeinrichtung (L2a; L2b) in Abhängigkeit von einem ersten seriellen Schiebetaktsignal (SCK1),

    Anlegen der Daten, die von der ersten Halteeinrichtung (L2a; L2b) ausgegeben werden, an die zweite Halteeinrichtung (L2b; L2a) in Abhängigkeit von einem zweiten seriellen Schiebetaktsignal (SCK2),

    Vergleichen der Daten vom zweiten oder ersten parallelen Eingangsanschluß (PI2) mit den Daten, die von der ersten oder zweiten Halteeinrichtung (L2a) ausgegeben werden, und

    Anlegen der Daten des zweiten oder ersten parallelen Eingangsanschlusses (PI2) an die erste oder zweite Halteeinrichtung (L2a), wenn das Vergleichsergebnis eine Nicht-Übereinstimmung anzeigt.






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