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Dokumentenidentifikation DE4221748C2 21.07.1994
Titel Bypass-Abtastpfad und integrierte Schaltkreiseinrichtung mit mindestens einem solchen Bypass-Abtastpfad
Anmelder Mitsubishi Denki K.K., Tokio/Tokyo, JP
Erfinder Hashizume, Takeshi, Itami, Hyogo, JP
Vertreter Prüfer, L., Dipl.-Phys.; Materne, J., Dipl.-Phys. Dr.rer.nat.habil., Pat.-Anwälte, 81545 München
DE-Anmeldedatum 02.07.1992
DE-Aktenzeichen 4221748
Offenlegungstag 25.03.1993
Veröffentlichungstag der Patenterteilung 21.07.1994
Veröffentlichungstag im Patentblatt 21.07.1994
IPC-Hauptklasse G01R 31/318

Beschreibung[de]

Die Erfindung betrifft einen Bypass-Abtastpfad und eine integrierte Schaltkreiseinrichtung mit mindestens einem solchen Bypass-Abtastpfad.

Bei integrierten Schaltkreiseinrichtungen, und insbesondere bei solchen mit komplexer funktionaler Logik, ist es extrem schwierig, interne Bedingungen nur mit primären Ein-/Ausgabeanschlüssen zu prüfen. Solche Schwierigkeiten werden durch die beiden Ausdrücke "Beobachtbarkeit" und "Steuerbarkeit" ausgedrückt.

Die Steuerbarkeit gibt die Schwierigkeit an, Signale innerhalb eines Schaltkreises zu steuern. Die Beobachtbarkeit gibt die Schwierigkeit an, interne Bedingungen in einem Schaltkreis zu beobachten.

Beispielsweise ist es notwendig, das angelegte Eingangssignal frei steuern zu können, um zu wissen, ob an einem bestimmten Punkt in einem Schaltkreis eine Fehlfunktion existiert. Ferner muß das durch ein vorbestimmtes Eingangssignal erhaltene Ausgangssignal präzise beobachtet werden. Entsprechend ist es unmöglich, zu bestimmen, ob innerhalb des Schaltkreises eine Fehlfunktion vorliegt, wenn die Beobachtbarkeit oder Steuerbarkeit mangelhaft ist. In einer integrierten Schaltkreiseinrichtung mit komplexer funktionaler Logik befindet sich eine große Anzahl von Gattern zwischen dem getesteten Abschnitt und einem primären Eingangsanschluß. Entsprechend ist es extrem schwierig, eine ausgezeichnete Beobachtbarkeit und Steuerbarkeit zu erzielen. Ferner nehmen die integrierten Schaltkreiseinrichtungen durch die Entwicklung der Halbleitertechnik eine steigende Größenordnung an und werden komplexer, was Prüfungen innerhalb der Schaltkreise extrem schwierig macht.

Entsprechend ist die Bedeutung des sogenannten Entwurfs für eine Prüfungsvereinfachung gestiegen. Prüfungsanwendungen weisen eine Mehrzahl von Schritten, d. h. die Schritte zur Erzeugung von Testdaten, den Betrieb eines zu prüfenden Schaltkreises mit den Testdaten, die Ausgabe des Testergebnisses und deren Bestätigung, auf. Mit der Entwicklung von umfangreicheren Schaltkreisen steigt die zum Testen erforderliche Zeitspanne an, und es wird immer wichtiger, die Prüfung in kurzer Zeit abzuschließen.

Um die Prüfung zu vereinfachen, wird entsprechend häufig das unten beschriebene und als Abtastentwurf bezeichnete Verfahren benutzt. Beim Abtastentwurf werden zuerst Schieberegister-Latches (im weiteren als SRL bezeichnet) an einem Beobachtungspunkt (einer Stelle, bei der das Ausgangssignal beobachtet werden soll) und einem Steuerpunkt (einer Stelle, bei der das Eingangssignal eingestellt werden soll) gebildet. Eine Mehrzahl von SRLs wird in Reihe geschaltet, um einen Schiebepfad (Abtastpfad) zu bilden, über den Daten übertragen werden können.

Testdaten werden extern einem Abtastpfad zugeführt und im Abtastpfad seriell übertragen, und es werden gewünschte Testdaten in einem SRL an einem Steuerpunkt eingestellt. Die am jeweiligen SRL gespeicherten werden an einen zu prüfenden Schaltkreis angelegt. Ein Ausgabewert des zu prüfenden Schaltkreises (Testergebnisdaten) werden am jeweiligen Beobachtungspunkt an ein SRL ausgegeben und darin gespeichert. Die gespeicherten Daten des SRL werden erneut seriell auf dem Abtastpfad übertragen und als serielles Signal von einem Ausgabeanschluß nach außen abgegeben. Die Bildung eines solchen Abtastpfads ermöglicht eine Beobachtbarkeit und Steuerbarkeit in einem Abschnitt tief im Innern einer integrierten Schaltkreiseinrichtung.

Der Abtastentwurf verarbeitet die Daten mit der Zeit. Wenn die Bitlänge des Abtastpfads wegen der Verbesserung der hochintegrierten Schaltkreiseinrichtungen ansteigt, wird die Übertragungszeit der Daten entsprechend länger, und auch die Testzeit steigt an. Bei der Prüfung von integrierten Schaltkreisen sind die Verminderung der Testzeit und die Anzahl der Testpins ernste Probleme, die gelöst werden müssen.

Herkömmlicherweise wird entsprechend ein einzelner Abtastpfad in eine Mehrzahl von Abschnitte unterteilt, und ein Bypass-Pfad wird gebildet, um einen Eingang und einen Ausgang direkt zu verbinden, so daß der Abtastpfad im jeweiligen Abschnitt umgangen wird, um Eingabedaten selektiv zu einem der SRLs oder einem Abtastpfad zu übertragen. Damit wird die Datenübertragungszeit vermindert, weil nur der erforderliche Abschnitt ein Verschieben der Daten im Abtastpfad ausführt, so daß die Testzeit verkürzt wird.

Im folgenden wird ein herkömmliches Beispiel für einen Abtastpfad mit einer Bypass-Einrichtung (im weiteren als Bypass-Abtastpfad bezeichnet) beschrieben.

Fig. 13 zeigt ein Blockdiagramm, das die Konfiguration eines herkömmlichen Bypass-Abtastpfads zeigt, der z. B. in IEICE Technical Report, CAS90-97, VLD9-75, ICD90-146 "An Enhancement of Cell-Based Test Design Method for Boundary Scan Architecture" von Hashizume et al. beschrieben ist. Wie die Figur zeigt, weist der Bypass- Abtastpfad einen Abtastpfad 10 und einen Abtastpfad- Auswahlschaltkreis 20 auf. Der Abtastpfad 10 weist eine Mehrzahl von SRLs 11-16 auf, die in Reihe geschaltet sind. Der Abtastpfad- Auswahlschaltkreis 20 weist einen 2-Eingangs-1-Ausgang-Multiplexer 21, ein Auswahldatenhalte-Latch 22 und ein UND-Gatter 23 auf. Ein serielles Signal, das von einem seriellen Eingangsanschluß (im weiteren als SI-Anschluß bezeichnet) 201 in den Abtastpfad- Auswahlschaltkreis 20 eingegeben wird, wird über einen seriellen Ausgangsanschluß (im weiteren als SO-Anschluß bezeichnet) 202 einem Eingangsanschluß des Multiplexers 21 und ferner einem SRL 11 in der ersten Stufe des Abtastpfads 10 zugeführt. Das Ausgangssignal des SRL 16 in der letzten Stufe des Abtastpfads 10 wird über einen SI- Anschluß 203 dem anderen Eingangsanschluß des Multiplexers 21 und einem Dateneingabeanschluß D des Auswahldatenhalte-Latch 22 zugeführt. Ein Modus-Latch-Signal wird vom Eingangsanschluß 205 an einen Taktsignal-Eingangsanschluß C des Auswahldatenhalte-Latch 22 angelegt. Das von einem Ausgabeanschluß Q des Auswahldatenhalte- Latch 22 ausgegebene Signal wird einem Steueranschluß des Multiplexers 21 als Auswahlsteuersignal des Multiplexers 21 zugeführt und ferner an einen Eingangsanschluß des UND-Gatters 23 angelegt, nachdem sein Logikwert invertiert worden ist. Eine Gruppe von Steuersignalen zur Steuerung des Betriebs des Abtastpfads 10 wird von einem Eingangsanschluß 207 an den anderen Eingangsanschluß des UND-Gatters 23 angelegt. Die Gruppe der Steuersignale weist ein Abtastsignal STB, ein Aktualisierungssignal UD und Schiebetaktsignale SCLK1 und SCLK2 auf. Das UND-Gatter ist individuell für jedes der Signale Abtastsignal STB, Aktualisierungssignal UD und Schiebetaktsignale SCLK1 und SCLK2 gebildet, und steuert die Gruppe der Steuersignale eingangsseitig. Das Ausgangssignal des UND-Gatters 23 wird dem jeweiligen SRL über einen Ausgabeanschluß 208 zugeführt.

Die Dateneingabeanschlüsse DI1-DI6 und die Datenausgabeanschlüsse DO1-DO6 sind mit dem jeweiligen der SRLs 11-16 verbunden. Die Dateneingabeanschlüsse DI1-DI6 sind mit den Eingabeanschlüssen verbunden, d. h. den Beobachtungspunkten eines Schaltkreises, der innerhalb einer integrierten Schaltkreiseinrichtung geprüft werden soll. Die Datenausgabeanschlüsse DO1-DO6 sind mit Ausgabeanschlüssen verbunden, d. h. den Steuerpunkten eines Schaltkreises, der innerhalb einer integrierten Schaltkreiseinrichtung geprüft werden soll. In einem Testmodus legt jeder der SRLs 11-16 gehaltene Testdaten über den jeweiligen der Datenausgabeanschlüsse DO1-DO6 an den jeweiligen Steuerpunkt an. Jedes der SRLs 11-16 hält ferner die Testergebnisdaten, die vom jeweiligen Beobachtungspunkt des entsprechenden der Dateneingabeanschlüsse DI1-DI6 kommen. Im Normalmodus nimmt andererseits jedes der SRLs 11-16 einen Übertragungszustand (einen Datendurchlaßzustand) an, in dem Systemdaten zwischen den Dateneingabeanschlüssen DI1-DI6 und den Datenausgabeanschlüssen DO1-DO6 übertragen werden.

Fig. 14 zeigt ein Blockdiagramm, das ein Beispiel der Konfiguration für ein SRL aus Fig. 13 darstellt. Wie in der Figur gezeigt ist, weist das SRL ein 2-Eingangs-Daten-Latch 31 und Daten-Latches 32 und 33 auf. Testergebnisdaten oder Systemdaten werden über einen Dateneingabeanschluß (einen der Eingangsanschlüsse DI1-DI6 aus Fig. 13) an einen ersten Dateneingabeanschluß D1 des 2-Eingangs-Daten- Latch 31 angelegt. Serielle Signale (Auswahldaten, Testdaten, Testergebnisdaten) werden über einen SI-Anschluß 34 an den zweiten Dateneingangsanschluß D2 des 2-Eingangs-Daten-Latch 31 angelegt. Ein Abtastsignal STB wird über einen Eingabeanschluß 35 einem ersten Taktsignal-Eingangsanschluß C1 des 2-Eingangs-Daten-Latch 31 zugeführt. Ein Schiebetaktsignal SCLK1 wird über einen Eingabeanschluß 36 an den zweiten Taktsignal-Eingabeanschluß C2 des 2-Eingangs-Daten-Latch 31 angelegt. Das 2-Eingangs-Daten-Latch 31 erfaßt und hält die Daten vom Dateneingabeanschluß D1, wenn das Abtastsignal STB auf dem H-Pegel liegt, und erfaßt und hält den seriellen Wert vom SI-Anschluß 34, wenn das Schiebetaktsignal SCLK1 auf einem H-Pegel ist. Das vom Ausgabeanschluß Q des 2-Eingangs- Daten-Latch 31 ausgegebene Signal wird an den jeweiligen Eingabeanschluß D der Daten-Latches 32 und 33 angelegt. Das Aktualisierungssignal UD wird über einen Eingabeanschluß 37 an einen Taktsignal-Eingabeanschluß C des Daten-Latch 32 angelegt. Das Schiebetaktsignal SCLK2 wird über einen Eingabeanschluß 38 an den Taktsignal-Eingabeanschluß C des Daten-Latch 33 angelegt. Das Daten- Latch 32 erfaßt und hält das Ausgangssignal des 2-Eingangs-Daten- Latch 31, wenn sich das Aktualisierungssignal UD auf einem H-Pegel befindet. Das Daten-Latch 33 erfaßt und hält das Ausgangssignal des 2-Eingangs-Daten-Latch 31, wenn sich das Schiebetaktsignal SCLK2 auf einem H-Pegel befindet. Das vom Ausgabeanschluß Q des Daten-Latch 32 abgegebene Signal wird dem Datenausgabeanschluß DO (einem der Datenausgabeanschlüsse DO1-DO6 aus Fig. 13) zugeführt. Das vom Ausgabeanschluß Q des Daten-Latch 33 abgegebene Signal wird dem SO- Anschluß 39 zugeführt. Der SI-Anschluß 34 ist mit dem SO-Anschluß 39 des SRL in der vorherige Stufe oder dem SO-Anschluß 202, der in Fig. 13 gezeigt ist, verbunden. Der SO-Anschluß 39 ist mit dem SI- Anschluß 34 des SRL in der nachfolgenden Stufe oder dem SI-Anschluß 203 der Fig. 13 verbunden. Die Eingabeanschlüsse 35-38 sind mit dem Ausgabeanschluß 208 in Fig. 13 verbunden.

Das in Fig. 14 dargestellte SRL schiebt ein serielles Signal, das vom SI-Anschluß 34 eingegeben worden ist, in Abhängigkeit von nichtüberlappenden 2-Phasen-Schiebetaktsignalen SCLK1, SCLK2 zum SO- Anschluß 39. Die vom Dateneingabeanschluß DI eingegebenen Daten werden in Abhängigkeit vom Abtastsignal STB im 2-Eingangs-Daten- Latch 31 erfaßt und gehalten. Die im 2-Eingangs-Daten-Latch 31 gehaltenen Daten werden im Daten-Latch 32 in Abhängigkeit vom Aktualisierungssignal UD gehalten und vom Datenausgabeanschluß DO abgegeben.

Als Referenz ist in Fig. 15 ein Beispiel für die Schaltkreiskonfiguration des in Fig. 14 gezeigten SRL dargestellt. Wie in der Figur gezeigt ist, wird das 2-Eingangs-Daten-Latch 31 aus Invertern IV1-IV4 und N-Kanal MOS-Transistoren TR1 und TR2, das Daten-Latch 32 von den Invertern IV5-IV7 und einem H-Kanal MOS- Transistor TR3 und das Daten-Latch 33 aus Invertern IV8-IV10 und einem H-Kanal MOS-Transistor TR4 gebildet. Die Inverter IV3 und IV4, die Inverter IV5 und IV6 und die Inverter IV8 und IV9 bilden jeweils Latch-Schaltkreise vom Verhältnistyp.

Fig. 16 zeigt ein Schaltbild, das ein Beispiel für die Struktur des in Fig. 13 dargestellten Auswahldaten-Halteschaltkreises ist. Wie in der Figur gezeigt ist, weist das Auswahldatenhalte-Latch 22 Inverter IV11-IV13 und H-Kanal MOS-Transistoren TR5 und TR6 auf. Die Inverter IV11 und IV12 sind antiparallel geschaltet, um einen Latch- Schaltkreis vom Verhältnistyp zu bilden. Ein Transistor TR5 ist zwischen einem Eingabeanschluß des Inverters IV11 und dem Dateneingabeanschluß D gebildet. Das Gate des Transistors TR5 ist mit dem Taktsignal-Eingabeanschluß C verbunden. Ein Eingabeanschluß des Inverters IV11 liegt über den Transistor TR6 auf Masse. Das Gate des Transistors TR6 ist mit einem Rückstellanschluß R verbunden. Der Inverter IV13 befindet sich zwischen dem Ausgabeanschluß des Inverters IV11 und einem Ausgabeanschluß Q.

Fig. 17 zeigt ein Blockdiagramm, das die Konfiguration eines Testmoduls darstellt, bei dem ein Testhilfsschaltkreis durch einen Abtastpfad aus Fig. 13 enthalten ist. Wie in der Figur gezeigt ist, ist jedes der SRLs 11-16 mit einem Eingabeanschluß oder einem Ausgabeanschluß verbunden, der einen Steuerpunkt oder Beobachtungspunkt eines Funktionsmoduls (im weiteren als BUT bezeichnet) von einem Testobjekt darstellt, um einen Abtastpfad 10 zu bilden. Beim Beispiel von Fig. 17 sind die SRLs 11-13 mit den Eingabeanschlüssen des BUT 40 und die SRLs 14-16 mit den Ausgabeanschlüssen des BUT 40 verbunden. Das BUT 40 weist im Innern einen vorbestimmten Logikschaltkreis auf. Der Abtastpfad 10 ist mit einem Abtastpfad-Auswahlschaltkreis 20 verbunden. Der Testhilfsschaltkreis wird vom Abtastpfad 10 und dem Abtastpfad- Auswahlschaltkreis 20 gebildet, und der Testhilfsschaltkreis und das BUT 40 bilden ein Testmodul 50. Ein serielles Signal wird von einem SI-Anschluß 501 des Testmoduls 50 eingegeben, und ein serielles Signal wird von einem SO-Anschluß 504 abgegeben. Der SI-Anschluß 501 und der SO-Anschluß 504 sind mit dem SI-Anschluß 201 bzw. dem SO- Anschluß 204 des Abtastpfad-Auswahlschaltkreises 20 verbunden. Ein Modus-Latch-Signal, ein Rückstellsignal und eine Gruppe von Steuersignalen werden von den Eingabeanschlüssen 505, 506, 507 jeweils an die Eingabeanschlüsse 205, 206, 207 des Abtastpfad- Auswahlschaltkreises 20 eingegeben.

Fig. 18 zeigt ein Blockdiagramm, das ein Beispiel für die Struktur einer integrierten Schaltkreiseinrichtung darstellt, in der das in Fig. 17 gezeigte Testmodul enthalten ist. Wie in der Figur gezeigt ist, sind innerhalb der integrierten Schaltkreiseinrichtung 60 z. B. drei Testmodule 50a-50c gebildet. Die Struktur eines jeden Testmoduls 50a-50c ist ähnlich der des Testmoduls 50, das in Fig. 17 dargestellt ist. Jedes der Testmodule 50a-50c ist seriell zwischen einem SI-Anschluß 601 und einem SO-Anschluß 602 geschaltet, die zu Auswahldaten und Testdaten gehören. Das bedeutet, daß der SI- Anschluß 601 mit dem SI-Anschluß 501 des Testmoduls 50a, der SO- Anschluß 504 des Testmoduls 50a mit dem SI-Anschluß 501 des Testmoduls 50b, der SO-Anschluß 504 des Testmoduls 50b mit dem SI- Anschluß 501 des Testmoduls 50c und der SO-Anschluß 504 des Testmoduls 50c mit dem SO-Anschluß 602 verbunden ist. Damit wird ein einzelner Abtast-Datenübertragungspfad zwischen dem SI-Anschluß 601 und dem SO-Anschluß 602 gebildet. Die vom Eingabeanschluß 603 eingegebene Gruppe von Steuersignalen wird an den jeweiligen Eingabeanschluß 507 des jeweiligen Testmoduls 50a-50c angelegt. Das vom Eingabeanschluß 604 eingegebene Rückstellsignal wird an den jeweiligen Eingabeanschluß 506 des jeweiligen Testmoduls 50a-50c eingegeben. Das vom Eingabeanschluß 605 eingegebene Modus-Latch- Signal wird dem jeweiligen Eingabeanschluß 505 des jeweiligen Testmoduls 50a-50c zugeführt. Die von den Eingabeanschlüssen 606-608 eingegebenen Systemdaten werden an das Testmodul 50a angelegt und verarbeitet. Die vom Testmodul 50a verarbeiteten Systemdaten werden an das Testmodul 50b angelegt und verarbeitet. Ferner wird ein Teil der vom Testmodul 50a verarbeiteten Systemdaten dem Testmodul 50c zugeführt und verarbeitet. Die von den Eingabeanschlüssen 609, 610 eingegebenen Systemdaten werden an das Testmodul 50c angelegt und verarbeitet. Die vom Testmodul 50b verarbeiteten Systemdaten werden von den Ausgabeanschlüssen 611-613 nach außen abgegeben. Die vom Testmodul 50c verarbeiteten Systemdaten werden von den Ausgabeanschlüssen 614-616 nach außen abgegeben.

Nun wird der Betrieb der in Fig. 18 gezeigten integrierten Schaltkreiseinrichtung entsprechend den folgenden Punkten beschrieben.

  • 1) Betrieb im Normalmodus
  • 2) Betrieb im Testmodus
    • 1) Rückstellung
    • 2) Übertragung von Auswahldaten
      • a) Einschieben von Auswahldaten
      • b) Erfassen von Auswahldaten
    • 3) Übertragung von Testdaten
      • a) Einschieben von Testdaten
      • b) Bereitstellen von Testdaten
      • c) Erfassen von Testergebnisdaten
      • d) Ausschieben von Testergebnisdaten


Hier bezeichnet der Normalmodus einen Modus, bei dem eingegebene Systemdaten verarbeitet und ausgegeben werden.

Die Rückstellung im Testmodus erfolgt, um als Vorbereitung zur Übertragung von Auswahldaten einen Abtastpfad (Schiebepfad) im jeweiligen Testmodul 50a-50c auszuwählen. Die Auswahldaten sind Daten zur Bestimmung, ob ein Abtastpfad oder ein Bypass-Pfad als Datenübertragungspfad im jeweiligen Testmodul ausgewählt werden soll.

1) Betrieb im Normalmodus

Das Rückstellsignal wird auf einen aktiven Pegel angehoben, d. h. einen H-Pegel, und das Auswahldatenhalte-Latch 22 im Abtastpfad- Auswahlschaltkreis 20 wird zurückgesetzt. Damit wird das Ausgangssignal des Ausgabeanschlusses Q im Auswahldatenhalte-Latch 22 auf einen L-Pegel gebracht und ein Eingabeanschluß des UND- Gatters 23 wird auf einem H-Pegel fixiert. Somit überträgt das UND- Gatter 23 eine Gruppe von Steuersignalen an das jeweilige der SRLs 11-16. Gleichzeitig befinden sich das Abtastsignal STB und das Aktualisierungssignal UD auf dem H-Pegel und die Schiebetaktsignale SCLK1 und SCLK2 sind auf einem L-Pegel fixiert. Damit arbeiten im SRL, das in Fig. 14 gezeigt ist, das 2-Eingangs-Daten-Latch 31 und das Daten-Latch 32 nur als nicht-invertierende Treiber. Entsprechend wird ein Übertragungszustand (ein Datendurchlaßzustand) zwischen dem Dateneingabeanschluß DI und dem Datenausgabeanschluß DO implementiert. Von den Eingabeanschlüssen 606-601 werden Systemdaten eingegeben. Die eingegebenen Systemdaten werden vom BUT 40 im jeweiligen Testmodul 50a-50c verarbeitet und dann von den Ausgabeanschlüssen 611-616 nach außen abgegeben. Zu diesem Zeitpunkt wird im SRL im jeweiligen Abtastpfad zwischen dem Dateneingabeanschluß DI und dem Datenausgabeanschluß DO ein Übertragungszustand implementiert, so daß die Übertragung von Systemdaten nicht verhindert wird.

2) Betrieb im Testmodus 1) Rückstellung

Das Rückstellsignal wird auf einen aktiven Pegel, z. B. den H-Pegel, angehoben. Damit wird das Auswahldatenhalte-Latch 22 im Abtastpfad- Auswahlschaltkreis 20 zurückgesetzt. Somit wird das Ausgangssignal des Ausgabeanschlusses Q im Auswahldatenhalte-Latch 22 auf einem L- Pegel fixiert. Der Multiplexer 21, dem vom Auswahldatenhalte-Latch 22 ein Auswahlsteuersignal mit L-Pegel zugeführt wird, wählt ein Ausgabesignal des Abtastpfads 10 aus, d. h. ein Eingabesignal vom SI- Anschluß 203, und gibt es an den SO-Anschluß 204 ab. Weil ein Eingabeanschluß des UND-Gatters 23 auf einem H-Pegel fixiert ist, überträgt das UND-Gatter andererseits eine Gruppe von Steuersignalen an das jeweilige der SRLs 11-16. Entsprechend nimmt der Abtastpfad 10 einen Datenübertragungszustand ein. Der oben beschriebene Betrieb wird in jedem der Testmodule 50a-50c in gleicher Weise ausgeführt. Entsprechend wird in jedem der Testmodule 50a-50c ein Schiebepfad, d. h. ein Abtastpfad 10, als Datenübertragungspfad ausgewählt.

2) Übertragung von Auswahldaten a) Einschieben von Auswahldaten

Auswahldaten werden seriell vom SI-Anschluß 601 eingegeben. Gleichzeitig werden die Schiebetaktsignale SCLK 1 und SCLK 2 als nicht-überlappende 2-Phasen-Taktsignale zugeführt. Entsprechend schiebt jedes SRL im Abtastpfad 10 die vom SI-Anschluß 34 eingegebenen Auswahldaten durch abwechselnde Latch-Operationen des 2-Eingangs-Daten-Latch 31 und des Daten-Latch 33 weiter. Hier werden die Auswahldaten zusammen mit Blinddaten eingegeben. Auswahldaten werden schließlich in einem SRL in der letzten Stufe des Abtastpfads im jeweiligen der Testmodule 50a-50c eingestellt. Die Blinddaten werden in anderen SRLs eingestellt. Beispielsweise werden in einem Abtastpfad 10 mit der in Fig. 13 gezeigten Struktur Auswahldaten im SRL 16 und Blinddaten in den anderen SRLs 11-15 eingestellt. Die Auswahldaten zum Auswählen eines Abtastpfads werden als "0" bestimmt. Die Auswahldaten zum Auswählen eines Bypass-Pfads werden als "1" bestimmt. Entsprechend wird der Wert "XXXXX0" in den jeweiligen SRLs 11-16 eingestellt, wenn ein Abtastpfad ausgewählt wird. Wenn ein Bypass-Pfad ausgewählt wird, wird der Wert "XXXXX1" in den SRLs 11-16 eingestellt. Hier bedeutet "X" einen Blindwert. Wenn die Auswahldaten das SRL 16 in der letzten Stufe des Abtastpfads 10 im jeweiligen der Testmodule 50a-50c erreichen, wird die Eingabe der Auswahldaten und der Schiebebetrieb des SRL angehalten.

b) Erfassen von Auswahldaten

Das Modus-Latch-Signal wird auf einen aktiven Pegel, d. h. einen H- Pegel, angehoben. Damit erfaßt das Auswahldatenhalte-Latch 22 innerhalb des Abtastpfad-Auswahlschaltkreises 20 die vom SRL 16 gehaltenen Daten, d. h. die Auswahldaten, und verriegelt sie. Wenn das Auswahldatenhalte-Latch 22 den Auswahlwert "0" verriegelt, nimmt das Ausgangssignal des Auswahldatenhalte-Latch 22 einen L-Pegel an, so daß der Multiplexer 21 das Ausgangssignal des Abtastpfads auswählt. Ferner überträgt das UND-Gatter 23 eine Gruppe von Steuersignalen an die jeweiligen SRLs 11-16, so daß der Abtastpfad 10 einen Datenübertragungszustand einnimmt. Wenn das Auswahldatenhalte-Latch 22 die Auswahldaten "1" verriegelt, nimmt das Ausgangssignal des Auswahldatenhalte-Latch 22 einen H-Pegel an, so daß der Multiplexer 21 das Eingangssignal vom SI-Anschluß 201 auswählt. Weil der Ausgabeanschluß des UND-Gatters 23 auf einem H- Pegel fixiert ist, überträgt es ferner die Gruppe von Steuersignalen an das jeweilige der SRLs 11-16 nicht. Entsprechend nimmt der Abtastpfad 10 einen Datenübertragungs-Sperrzustand ein.

3) Übertragung von Testdaten a) Einschieben von Testdaten

Testdaten werden seriell vom SI-Anschluß 601 eingegeben. Gleichzeitig werden die Schiebetaktsignale SCLK1 und SCLK2 als nicht-überlappende 2-Phasen-Taktsignale zugeführt. Entsprechend schiebt in einem Testmodul, in dem ein Abtastpfad durch den MUX 21 ausgewählt ist, jeder der SRLs 11-16 die eingegebenen Testdaten vom SI-Anschluß 34 zum SO-Anschluß 39. Andererseits werden in einem Testmodul, in dem vom MUX 21 ein Bypass-Pfad ausgewählt worden ist, die vom SI-Anschluß 201 eingegebenen Testdaten vom Multiplexer 21 direkt zum SO-Anschluß 204 ausgegeben, wobei der Abtastpfad 10 umgangen wird. Entsprechend wird die Bitlänge in einem Übertragungspfad für die Testdaten auf die Anzahl der Stufen benötigter SRLs reduziert, um die Anzahl der Testwerte zu vermindern. Das verkürzt die Zeit zur Einstellung von Testdaten. Wenn die Testdaten am jeweiligen SRL in einem gegebenen Abtastpfad 10 ankommen, wird die Eingabe der Testdaten und der Schiebebetrieb des SRL angehalten.

b) Bereitstellen von Testdaten

Das Aktualisierungssignal wird auf einen H-Pegel angehoben, und Testdaten, die im 2-Eingangs-Daten-Latch 31 eines SRL gehalten werden, werden vom Daten-Latch 32 erfaßt und verriegelt. Die im 2- Eingangs-Daten-Latch 32 gehaltenen Testdaten werden über den Datenausgabeanschluß DO einem Eingangsanschluß des entsprechenden BUT 40 zugeführt. Das BUT 40, dem die Testdaten zugeführt worden sind, verarbeitet die Testdaten entsprechend seiner internen Logikstruktur und gibt die Testergebnisdaten an seinen Ausgabeanschluß ab.

c) Erfassen der Testergebnisdaten

Das Abtastsignal STB wird auf einen H-Pegel angehoben. Damit werden im SRL, das mit dem Ausgabeanschluß des BUT 40 verbunden ist, die über den Dateneingabeanschluß DI zugeführten Testergebnisdaten erfaßt und vom 2-Eingangs-Daten-Latch 31 gehalten.

d) Ausschieben der Testergebnisdaten

Die Schiebetaktsignale SCLK1 und SCLK2 werden als nicht-überlappende 2-Phasen-Taktsignale zugeführt. Damit werden die vom 2-Eingangs- Daten-Latch 31 des SRL gehaltenen Testergebnisdaten über das Daten- Latch 33 geschoben und an den SO-Anschluß 39 abgegeben. Gleichzeitig hält das Auswahldatenhalte-Latch 22 Auswahldaten, so daß in einem Testmodul, in dem ein Bypass ausgewählt ist, der Abtastpfad 10 keinen Schiebebetrieb ausführt und ein Bypass-Pfad gebildet wird. Entsprechend führt auch beim Ausschieben von Testergebnisdaten der notwendige Abtastpfad 10 ähnlich wie beim oben beschriebenen Einschieben von Testdaten nur einen Schiebebetrieb aus, um die Bitlänge des Datenübertragungspfads zu vermindern. Entsprechend wird die Ausschiebezeit der Testergebnisdaten reduziert. Die verschobenen Testergebnisdaten werden vom SO-Anschluß 602 nach außen abgegeben.

Die oben beschriebenen Testoperationen werden wiederholt ausgeführt, wobei die Muster der Testdaten verändert werden. Ferner wird die Prüfung mit allen Testmodulen 50a-50c ausgeführt.

Durch externes Analysieren und Verifizieren der Testergebnisdaten, die vom SO-Anschluß 602 abgegeben werden, kann das Vorhandensein oder die Abwesenheit von Unregelmäßigkeiten innerhalb der integrierten Schaltkreiseinrichtung 60 erfaßt werden.

Mittlerweile definiert IEEE (Institute of Electrical and Electronics Engineers, Inc.) verschiedene Standards zur Standardisierung des Testdesigns unter Verwendung eines Boundary-Scans. Die Standards sind im Detail in IEEE Std. 1149.1-1990 beschrieben (veröffentlicht durch das Institute of Electrical and Electronics Engineers, Inc., 345 East 47th Street, New York, NY 10017, USA, 21. Mai 1990). In den Standards sind Art und Anzahl der für den Test benutzten Signale, die Schaltkreiskonfiguration innerhalb einer integrierten Schaltkreiseinrichtung und ähnliches eindeutig definiert.

Fig. 19 zeigt ein Blockdiagramm zur Erläuterung der Struktur einer integrierten Schaltkreiseinrichtung, bei der das in Fig. 17 dargestellte Testmodul und eine Teststeuerung, die für den im Standard IEEE 1149.1 definierten Boundary-Scan notwendig ist, enthalten sind. Wie in der Figur gezeigt ist, ist die Teststeuerung 70 mit einem TCK-Anschluß 621, einem TMS-Anschluß 622, einem TDI- Anschluß 623, einem TRST-Anschluß 624 und einem TDO-Anschluß 625 verbunden. Vom TCK-Anschluß 621 wird ein Testtaktsignal eingegeben, vom TMS-Anschluß 622 ein Testmodussignal und vom TRST-Anschluß 624 ein Testrückstellsignal. Die Teststeuerung 70 erzeugt eine Gruppe von Steuersignalen und ein Rückstellsignal auf der Basis des Testtaktsignals, des Testmodussignals und des Testrückstellsignals. Die Gruppe der Steuersignale und das Rückstellsignal werden an jedes der Testmodule 50a-50c angelegt. Auswahldaten und Testdaten werden vom TDI-Anschluß 623 zugeführt, durchlaufen die Teststeuerung 70 und werden über den SO-Anschluß 701 an den SI-Anschluß 501 des Testmoduls 50a angelegt. Die vom SO-Anschluß 504 des Testmoduls 50c erhaltenen Testergebnisdaten werden vom TDO-Anschluß 625 nach außen abgegeben, nachdem sie durch die Teststeuerung 70 gelaufen sind. Das den Testmodulen 50a-50c zugeführte Modus-Latch-Signals kann von der Teststeuerung 70 nicht erzeugt werden, so daß es direkt von außen über einen Eingabeanschluß 605 eingegeben werden muß. Der Grund dafür ist, daß der von IEEE 1149.1 definierte Boundary-Scan-Test keinen Abtastpfad mit Bypass vorsieht.

Im Standard IEEE 1149.1 ist die Anzahl der Pinarten, die in einem LSI-Chip zum Testen gebildet sind, auf fünf beschränkt, nämlich TCK- Anschluß 621, TMS-Anschluß 622, TDI-Anschluß 623, TRST-Anschluß 624 und TDO-Anschluß 625. Entsprechend weist die in Fig. 19 gezeigte integrierte Schaltkreiseinrichtung 61 mit einem Eingabeanschluß 605 für das Modus-Latch-Signals eine Struktur auf, die den Standard IEEE 1149.1 nicht erfüllt.

Der Betrieb der in Fig. 19 gezeigten integrierten Schaltkreiseinrichtung 61 stimmt im wesentlichen mit dem Betrieb der in Fig. 18 dargestellten integrierten Schaltkreiseinrichtung 60 überein, so daß die Beschreibung nicht wiederholt wird.

Ein herkömmlicher Bypass-Abtastpfad, der wie oben konfiguriert ist, weist eine große Zahl von Signalen zur Steuerung des Bypass- Abtastpfads auf. Entsprechend besteht das Problem, daß die Anzahl der Anschlüsse eines LSI-Chips und die die Anzahl der Verdrahtungen innerhalb des Chips ansteigen. Wenn ein herkömmlicher Bypass- Abtastpfad als interner Testhilfsschaltkreis für eine integrierte Schaltkreiseinrichtung benutzt und ein IEEE 1149.1 Boundary-Scan eingeführt wird, die ein Standardtestverfahren auf Platinenebene darstellt, muß ein Anschluß 605 zum Eingeben eines Modus-Latch- Signals getrennt in einem LSI-Chip gebildet werden. Damit ergibt sich das Problem, daß die integrierte Schaltkreiseinrichtung den Standard IEEE 1149.1 nicht erfüllt. Somit existieren außerdem die Nachteile, daß kommerziell verfügbare CAD-Tools (Software zur Erzeugung von Testmustern für den Boundary-Scan etc.) nicht benutzt werden können, und daß der Platinentest entsprechend dem Standard (ein Verfahren zum Packen von LSI-Chips auf eine Platine und gleichzeitiges Testen der Mehrzahl von LSI-Chips) nicht ausgeführt werden kann.

Aufgabe der vorliegenden Erfindung ist es, einen Bypass-Abtastpfad unter dem Standard IEEE 1149.1, der die Anzahl von SteuersignaIen vermindern kann, und eine integrierte Schaltkreiseinrichtung, die diesen benutzt, zu schaffen.

Diese Aufgabe wird erfindungsgemäß durch einen Bypass-Abtastpfad mit den im Anspruch 1 angegebenen Merkmalen und durch eine integrierte Schaltkreiseinrichtung mit den im Anspruch 20 angegebenen Merkmalen gelöst.

Vorteilhafte Weiterbildungen sind in den Unteransprüchen angegeben.

Bei der vorliegenden Erfindung wird der Betrieb der Abtastpfad- Auswahleinrichtung in einem Bypass-Abtastpfad nur von einem Rückstellsignal und einer Gruppe von Steuersignalen für die Schieberegistereinrichtung gesteuert. Entsprechend ist es nicht notwendig, ein Modus-Latch-Signal von außen einzuspeisen, so daß die Anzahl der Anschlüsse und Verdrahtungen reduziert werden kann. Weil das Rückstellsignal und die Gruppe von Steuersignalen für die Schieberegistereinrichtung Signale darstellen, die von einer Teststeuerung erzeugt werden können, die in IEEE 1149.1 definiert ist, kann eine integrierte Schaltkreiseinrichtung, in der ein Bypass-Abtastpfad nach der vorliegenden Erfindung enthalten ist, auf den Standard des Boundary-Scan-Tests nach IEEE 1149.1 angewandt werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockdiagramm der Struktur eines Bypass-Abtastpfads nach einer ersten Ausführungsform der Erfindung;

Fig. 2 ein Blockdiagramm eines Beispiels für die Struktur des STR 24 aus Fig. 1;

Fig. 3 ein Schaltbild für ein Beispiel der Struktur des Auswahldatenhalte-Latch 25 von Fig. 1;

Fig. 4 ein Blockdiagramm für ein Beispiel der Struktur eines Testmoduls, das den in Fig. 1 dargestellten Bypass- Abtastpfad aufweist;

Fig. 5 ein Blockdiagramm für ein weiteres Beispiel der Struktur eines Testmoduls;

Fig. 6 ein Blockdiagramm für ein Beispiel der Struktur einer integrierten Schaltkreiseinrichtung, die das in Fig. 4 dargestellte Testmodul aufweist;

Fig. 7 ein Zeitdiagramm zur Erläuterung des Betriebs der in Fig. 6 dargestellten Ausführungsform;

Fig. 8 ein Blockdiagramm für ein weiteres Beispiel der Struktur einer integrierten Schaltkreiseinrichtung, die das in Fig. 4 dargestellte Testmodul aufweist;

Fig. 9 ein Blockdiagramm der Struktur eines Bypass-Abtastpfads nach einer zweiten Ausführungsform der Erfindung;

Fig. 10 ein Zeitdiagramm zur Erläuterung des Betriebs der in Fig. 9 dargestellten Ausführungsform;

Fig. 11 ein Blockdiagramm der Struktur eines Bypass-Abtastpfads nach einer dritten Ausführungsform der Erfindung;

Fig. 12 ein Blockdiagramm der Struktur eines Bypass-Abtastpfads nach einer vierten Ausführungsform der Erfindung;

Fig. 13 ein Blockdiagramm der Struktur eines herkömmlichen Bypass-Abtastpfads;

Fig. 14 ein Blockdiagramm eines Beispiels für die Struktur des SRL aus Fig. 13;

Fig. 15 ein Schaltbild zur Erläuterung einer detaillierteren Struktur des in Fig. 14 dargestellten SRL;

Fig. 16 ein Schaltbild zur Erläuterung eines Beispiels für die Struktur des Auswahldatenhalte-Latch 22 von Fig. 13;

Fig. 17 ein Blockdiagramm eines Beispiels der Struktur eines Testmoduls, das den in Fig. 13 dargestellten Bypass- Abtastpfad aufweist;

Fig. 18 ein Blockdiagramm für ein Beispiel der Struktur einer integrierten Schaltkreiseinrichtung, die das in Fig. 17 dargestellte Testmodul aufweist; und

Fig. 19 ein Blockdiagramm für ein weiteres Beispiel der Struktur einer integrierten Schaltkreiseinrichtung, die das in Fig. 17 dargestellte Testmodul aufweist.

Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf die Figuren detaillierter beschrieben. Die Erfindung ist dadurch gekennzeichnet, daß ein Teil einer Gruppe von Steuersignalen, die zur Steuerung der SRLs eingegeben werden, statt dessen als Modus- Latch-Signale benutzt wird. In jeder der unten beschriebenen Ausführungsformen ersetzt ein Aktualisierungssignal UD ein Modus- Latch-Signal.

Fig. 1 zeigt ein Blockdiagramm der Struktur eines Bypass-Abtastpfads nach einer ersten Ausführungsform der Erfindung. Wie in der Figur dargestellt ist, weist die Ausführungsform einen Abtastpfad 10 und einen Abtastpfad-Auswahlschaltkreis 20a auf. Im Abtastpfad- Auswahlschaltkreis 20a ist ein Auswahldaten-Übertragungsregister (im weiteren als STR bezeichnet) 24 zwischen einem SI-Anschluß 203 und einen Eingangsanschluß des Multiplexers 21 gebildet. Anstelle des Auswahldatenhalte-Latch 22 in Fig. 13 ist das Auswahldatenhalte- Latch 25 mit einem invertierenden Ausgangsanschluß gebildet. Der Dateneingabeanschluß D des Auswahldatenhalte-Latch 25 ist mit dem Ausgang des STR 24 verbunden. Entsprechend erfaßt das Auswahldatenhalte-Latch 25 die im STR 24 eingestellten Auswahldaten und verriegelt sie. Das Ausgangssignal des Ausgabeanschlusses Q des Auswahldatenhalte-Latch 25 wird einem Steueranschluß des Multiplexers 21 als ein Auswahlsteuersignal zugeführt. Das Ausgangssignal des invertierenden Ausgabeanschlusses /Q des Auswahldatenhalte-Latch 25 wird jeweils einem Eingabeanschluß der jeweiligen UND-Gatter 23a und 23b zugeführt. Ein Rückstellsignal wird vom Eingabeanschluß 206 an den Rückstellanschluß R des Auswahldatenhalte-Latch 25 angelegt. Das Abtastsignal STB und das Aktualisierungssignal UD werden vom Eingabeanschluß 207a dem anderen Eingabeanschluß des UND-Gatters 23a zugeführt. Die Schiebetaktsignale SCLK1 und SCLK2 werden vom Eingabeanschluß 207b dem anderen Eingabeanschluß des UND-Gatters 23b zugeführt. Das Ausgangssignal des UND-Gatters 23a wird an einen Eingabeanschluß des ODER-Gatters 26 angelegt. Das Rückstellsignal wird vom Eingabeanschluß 206 an den anderen Eingabeanschluß des ODER-Gatters 26 angelegt. Das UND-Gatter 23a und das ODER-Gatter 26 sind individuell für das Abtastsignal STB und das Aktualisierungssignal UD gebildet. In ähnlicher Weise ist das UND-Gatter 23b individuell für das Schiebetaktsignal SCLK1 bzw. SCLK2 gebildet. Das vom ODER- Gatter 26 ausgegebene Abtastsignal STB und Aktualisierungssignal UD und die vom UND-Gatter 23b ausgegebenen Schiebetaktsignale SCLK1 und SCLK2 werden den SRLs 11-16 über den Ausgabeanschluß 208 zugeführt. Ferner werden die vom UND-Gatter 23b ausgegebenen Schiebetaktsignale SCLK1 und SCLK2 an STR 24 angelegt. Die restliche Struktur der in Fig. 1 gezeigten Ausführungsform stimmt mit der Struktur des in Fig. 13 dargestellten herkömmlichen Bypass-Abtastpfads überein, und entsprechenden Abschnitten, deren Beschreibung nicht wiederholt wird, sind dieselben Bezugszeichen zugeordnet.

Fig. 2 zeigt ein Blockdiagramm, das ein Beispiel für die Struktur des STR 24 aus Fig. 1 darstellt. Wie in der Figur gezeigt ist, weist das STR 24 zwei Daten-Latches 241 und 242 auf. Der Dateneingabeanschluß D des Daten-Latch 241 ist über den SI-Anschluß 243 mit dem SI-Anschluß 203 von Fig. 1 verbunden. Das Schiebetaktsignal SCLK1 wird vom ODER-Gatter 26 über den Eingabeanschluß 244 dem Taktsignal-Eingabeanschluß C des Daten-Latch 241 zugeführt. Das Ausgangssignal des Ausgabeanschlusses Q des Daten-Latch 241 wird dem Dateneingabeanschluß D des Daten-Latch 242 zugeführt. Vom ODER-Gatter 26 wird über den Eingabeanschluß 245 das Schiebetaktsignal SCLK2 an den Taktsignal-Eingabeanschluß C des Daten-Latch angelegt. Das Ausgangssignal des Ausgabeanschlusses Q des Daten-Latch 242 wird dem SO-Anschluß 246 zugeführt. Der SO- Anschluß 246 ist mit einem Eingabeanschluß des Multiplexers 21 und dem Dateneingabeanschluß D des Auswahldatenhalte-Latch 25 verbunden.

Wenn einem solchen STR 24 Schiebetaktsignale SCLK1 und SCLK2 als nicht-überlappende 2-Phasen-Taktsignale zugeführt werden, verschiebt das STR ein vom SI-Anschluß 243 seriell eingegebenes Signal und gibt das Signal vom SO-Anschluß 246 ab.

Fig. 3 zeigt ein Schaltbild für ein Beispiel der Struktur des in Fig. 1 dargestellten Auswahldatenhalte-Latch 25. Wie in der Figur gezeigt ist, weist das Auswahldatenhalte-Latch 25 ähnlich wie das in Fig. 16 dargestellte Auswahldatenhalte-Latch 22 N-Kanal MOS- Transistoren TR5 und TR6 und Inverter IV11-IV13 auf. Das Ausgangssignal des Inverters IV11 wird dem invertierenden Ausgabeanschluß /Q zugeführt. Die restliche Struktur stimmt mit der des in Fig. 16 gezeigten Auswahldatenhalte-Latch 22 überein.

Fig. 4 zeigt ein Blockdiagramm der Struktur eines Testmoduls, das den in Fig. 1 dargestellten Bypass-Abtastpfad als Testhilfsschaltkreis aufweist. Wie in der Figur gezeigt ist, weist das Testmodul 51 einen Abtastpfad 10, in dem SRLs 11-16 in Reihe geschaltet sind, einen Abtastpfad-Auswahlschaltkreis 20a und einen BUT 40 auf. Die SRLs 11-13 sind mit den Eingabeanschlüssen des BUT 40 und die SRLs 14-16 mit den Ausgabeanschlüssen des BUT 40 verbunden. Der Eingabeanschluß 507 des Testmoduls 51, dem eine Gruppe von Steuersignalen zugeführt wird, ist mit den Eingabeanschlüssen 207a und 207b im Abtastpfad-Auswahlschaltkreis 20a verbunden. Die Abtastsignale STB, UD werden vom Eingabeanschluß 507 dem Eingabeanschluß 207a und die Schiebetaktsignale SCLK1 und SCLK2 werden dem Eingabeanschluß 207b vom Eingabeanschluß 507 zugeführt. Der Eingabeanschluß 505 zum Eingeben eines Modus-Latch- Signals, wie er in Fig. 17 gezeigt ist, ist im Testmodul 51 nicht gebildet.

Fig. 5 zeigt ein Blockdiagramm einer weiteren Struktur eines Testmoduls. Wie in der Figur gezeigt ist, ist ein Abtastpfad aus drei in Reihe geschalteten SRLs 11-13 gebildet. Diese SRLs 11-13 sind mit den Eingabeanschlüssen des BUT 40 verbunden.

Wie aus den Fig. 4 und 5 ersichtlich ist, kann die Anzahl der SRLs, die einen Abtastpfad bilden, beliebig sein. Ferner kann jedes SRL nur mit einem Eingabeanschluß oder einem Ausgabeanschluß des BUT 40 oder auch mit beiden verbunden sein.

Fig. 6 zeigt ein Blockdiagramm für ein Beispiel der Struktur einer integrierten Schaltkreiseinrichtung, die das in Fig. 4 dargestellte Testmodul aufweist. Wie in der Figur gezeigt ist, sind innerhalb der integrierten Schaltkreiseinrichtung 62 z. B. drei Testmodule 51a-51c gebildet. Die Struktur eines jeden der Testmodule 51a-51c stimmt mit der Struktur des in Fig. 4 gezeigten Testmoduls 51 überein. Die jeweiligen Testmodule sind bezüglich der Auswahldaten und Testdaten zwischen dem SI-Anschluß 601 und dem SO-Anschluß 602 in Reihe geschaltet. Die restliche Struktur der integrierten Schaltkreiseinrichtung 62 von Fig. 6 stimmt mit der Struktur der herkömmlichen integrierten Schaltkreiseinrichtung 60 überein, die in Fig. 18 dargestellt ist. In der integrierten Schaltkreiseinrichtung 62 ist jedoch kein Eingabeanschluß 605 zum Eingeben des Modus-Latch- Signals gebildet.

Nun wird der Betrieb der in Fig. 6 gezeigten integrierten Schaltkreiseinrichtung beschrieben.

1) Betrieb im Normalmodus

Das Rückstellsignal ist auf einem H-Pegel fixiert und die Schiebetaktsignale SCLK1 und SCLK2 liegen auf einem L-Pegel. Durch Fixieren des Rückstellsignals auf einem H-Pegel werden das Abtastsignal STB und das Aktualisierungssignal UD, die vom ODER- Gatter 26 an die jeweiligen SRLs 11-16 angelegt werden, auf einem H- Pegel fixiert. Entsprechend arbeiten das 2-Eingangs-Daten-Latch 31 und das Daten-Latch 32 (siehe Fig. 14) im jeweiligen der SRLs 11-16 nur als nicht-invertierende Treiber. Somit wird in jedem der SRLs 11-16 ein Übertragungszustand, d. h. ein Datendurchlaßzustand, zwischen den Dateneingabeanschlüssen DI1-DI6 und den Datenausgabeanschlüssen DO1-DO6 implementiert. Entsprechend werden die von den Eingabeanschlüssen 606-610 eingegebenen Systemdaten ohne Probleme übertragen und im BUT 40 im jeweiligen Testmodul verarbeitet.

2) Betrieb im Testmodus

Unter Bezugnahme auf das Signaldiagramm der Fig. 7 wird nun der Betrieb im Testmodus beschrieben.

1) Rückstellung

Das Rückstellsignal wird auf einen aktiven Pegel angehoben, z. B. einen H-Pegel, und das Auswahldatenhalte-Latch 25 im Abtastpfad- Auswahlschaltkreis 20a wird zurückgesetzt. Damit erreicht das Ausgangssignal des Ausgabeanschlusses Q des Auswahldatenhalte-Latch 25 einen L-Pegel und der Multiplexer wählt das Ausgangssignal des STR 24 aus. Das bedeutet, daß der Abtastpfad als Datenübertragungspfad ausgewählt worden ist. Andererseits nimmt das Ausgangssignal des invertierenden Ausgabeanschlusses /Q des Auswahldatenhalte-Latch 25 einen H-Pegel an. Entsprechend durchlaufen das Abtastsignal STB und das Aktualisierungssignal UD das UND-Gatter 23a und das ODER-Gatter 26, um an das jeweilige der SRLs 11-16 angelegt zu werden. Ferner durchlaufen die Schiebetaktsignale SCLK1 und SCLK2 das UND-Gatter 23b, um dem jeweiligen der SRLs 11-16 und STR 24 zugeführt zu werden. Damit nehmen der Abtastpfad 10 und das STR 24 einen Datenübertragungszustand ein.

2) Übertragung von Auswahldaten a) Einschieben von Auswahldaten

Die Auswahldaten werden vom SI-Anschluß 601 seriell eingegeben. Gleichzeitig werden die Schiebetaktsignale SCLK1 und SCLK2 als nicht-überlappende 2-Phasen-Taktsignale zugeführt. Entsprechend verschiebt jedes der SRL 11-16 im Abtastpfad 10 die vom SI-Anschluß 34 eingegebenen Auswahldaten durch abwechselnde Verriegelungsoperationen des 2-Eingangs-Daten-Latch 31 und des Daten-Latch 33. Ferner verschiebt das STR 24 die vom SI-Anschluß 243 eingegebenen Auswahldaten durch abwechselnde Verriegelungsoperationen der Daten-Latches 241 und 242 zum SO- Anschluß 246. Ähnlich wie bei der herkömmlichen integrierten Schaltkreiseinrichtung werden die Auswahldaten zusammen mit Blinddaten eingegeben. Wenn die Auswahldaten bei STR 24 in jedem der Testmodule 51a-51c angekommen sind, wird die Eingabe der Auswahldaten angehalten und die Schiebetaktsignale SCLK1 und SCLK2 werden auf einem L-Pegel fixiert, um den Schiebebetrieb des jeweiligen SRL 11-16 anzuhalten. Damit werden Auswahldaten im STR 24 in jedem der Testmodule 51a-51c und Blinddaten in den SRLs 11-16 gehalten.

b) Erfassen der Auswahldaten

Das Aktualisierungssignal UD wird auf einen H-Pegel angehoben. Damit erfaßt das Auswahldatenhalte-Latch 25 die im STR 24 eingestellten Auswahldaten und verriegelt sie. Wenn das Auswahldatenhalte-Latch 25 den Auswahlwert "0" verriegelt, wählt der Multiplexer 21 das Ausgangssignal von STR 24 aus, weil das Ausgangssignal des Ausgabeanschlusses Q des Auswahldatenhalte-Latch 25 einen L-Pegel erreicht. Somit wird der Abtastpfad als Datenübertragungspfad ausgewählt. Wenn das Auswahldatenhalte-Latch 25 andererseits den Auswahlwert "1" verriegelt, wählt der Multiplexer 21 das Eingangssignal vom SI-Anschluß 201 aus, weil das Ausgangssignal des Ausgabeanschlusses Q des Auswahldatenhalte-Latch 25 einen H-Pegel erreicht. Somit wird der Bypass-Pfad als Datenübertragungspfad ausgewählt.

3) Übertragung von Testdaten a) Einschieben von Testdaten

Testdaten werden seriell vom SI-Anschluß 601 eingegeben. Ferner werden Testtaktsignale SCLK1 und SCLK2 als nicht-überlappende 2- Phasen-Taktsignale zugeführt. In einem Abtastpfad, bei dem das Auswahldatenhalte-Latch 25 den Auswahlwert "0" verriegelt, gibt das UND-Gatter 23b die Schiebetaktsignale SCLK1 und SCLK2 an das jeweilige der SRLs 11-16 und STR 24 aus, weil das Ausgangssignal des invertierenden Ausgabeanschlusses /Q des Auswahldatenhalte-Latch 25einen H-Pegel annimmt. Entsprechend nehmen der Abtastpfad 10 und das STR 24 einen Datenübertragungszustand ein. Andererseits nimmt in einem Bypass-Abtastpfad, bei dem das Auswahldatenhalte-Latch 25 den Auswahlwert "1" verriegelt, das Ausgangssignal des invertierten Ausgabeanschlusses /Q des Auswahldatenhalte-Latch 25 einen L-Pegel an, so daß das UND-Gatter 23b keines der Schiebetaktsignale SCLK1 und SCLK2 an das jeweilige der SRLs 11-16 und das STR 24 ausgibt. Entsprechend nehmen der Abtastpfad 10 und das STR 24 einen Datensperrzustand ein.

Bei einem Bypass-Abtastpfad, in dem der Abtastpfad durch einen Selektor 21 ausgewählt wird, verschieben der Abtastpfad 10 und das STR 24 die vom SI-Anschluß 201 eingegebenen Testdaten sequentiell und geben die Daten an den SO-Anschluß 204 ab. In einem Bypass- Abtastpfad, bei dem der Bypass-Pfad durch den Selektor 21 ausgewählt wird, umgehen die vom SI-Anschluß 201 eingegebenen Testdaten den Abtastpfad 10 und das STR 24 und werden direkt an den SO-Anschluß 204 ausgegeben.

Wenn die Testdaten am SRL ankommen, das mit dem zu prüfenden BUT 40 gekoppelt ist, wird die Eingabe der Testdaten angehalten. Ferner werden die Schiebetaktsignale SCLK1 und SCLK2 auf einem L-Pegel fixiert und der Schiebebetrieb der SRLs 11-16 und STR 24 wird angehalten. Entsprechend werden die Testdaten in einem SRL in einem gegebenen Abtastpfad 10 eingestellt. In einem Bypass-Abtastpfad, bei dem der Multiplexer 21 den Abtastpfad auswählt, wird der Auswahlwert "0" im STR 24 wieder eingestellt. Der Auswahlwert "0" wird zusammen mit den Testdaten seriell vom SI-Anschluß 601 eingegeben.

b) Bereitstellen von Testdaten

Das Aktualisierungssignal UD wird auf einen H-Pegel angehoben und die im 2-Eingangs-Faten-Latch 31 des SRL gehaltenen Testdaten werden vom Daten-Latch 32 erfaßt und verriegelt. Die vom Daten-Latch 32 gehaltenen Testdaten werden dem Eingabeanschluß des entsprechenden BUT 40 über den Datenausgabeanschluß DO zugeführt. Das BUT 40, an das die Testdaten angelegt werden, verarbeitet die Testdaten entsprechend seiner internen Logikstruktur, um die Testergebnisdaten von seinem Ausgabeanschluß abzugeben. Wenn das Aktualisierungssignal UD auf einen H-Pegel angehoben worden ist, erfaßt das Auswahldatenhalte-Latch 25 im jeweiligen Bypass-Abtastpfad die im STR 24 eingestellten Auswahldaten und verriegelt sie. Gleichzeitig bleibt in einem Bypass-Abtastpfad, bei dem ein Bypass-Pfad als Datenübertragungspfad ausgewählt worden ist, der im STR 24 eingestellte Auswahlwert gleich "1", weil beim Einschieben von Testdaten die Testdaten nicht durch das STR 24 laufen. Andererseits wird in einem Bypass-Abtastpfad, bei dem ein Abtastpfad als Datenübertragungspfad ausgewählt worden ist, der Auswahlwert "0" beim Einschieben von Testdaten erneut im STR 24 eingestellt. Selbst wenn das Aktualisierungssignal UD auf einen H-Pegel ansteigt, um Testdaten zuzuführen, ändert sich entsprechend der Logikwert der im Auswahldatenhalte-Latch 25 gehaltenen Auswahldaten nicht.

c) Erfassen der Testergebnisdaten

Das Abtastsignal STB wird auf einen H-Pegel angehoben. Damit werden im SRL, das mit dem Ausgabeanschluß des BUT 40 verbunden ist, die über den Dateneingabeanschluß DI zugeführten Testergebnisdaten erfaßt und im 2-Eingangs-Daten-Latch 31 verriegelt.

d) Ausschieben der Testergebnisdaten

Die Schiebetaktsignale SCLK1, SCLK2 werden als nicht-überlappende 2- Phasen-Taktsignale zugeführt. Damit werden die im SRL gehaltenen Testergebnisdaten und die im STR 24 gehaltenen Auswahldaten sequentiell verschoben und an den SO-Anschluß 204 ausgegeben. Gleichzeitig umgehen in einem Bypass-Abtastpfad, bei dem ein Bypass- Pfad als Datenübertragungspfad ausgewählt worden ist, die vom SI- Anschluß 201 eingegebenen Testergebnisdaten den Abtastpfad 10 und das STR 24, um vom Multiplexer direkt an den SO-Anschluß 204 ausgegeben zu werden. Damit wird der Datenübertragungspfad abgekürzt. Vom SO-Anschluß 602 können serielle Testergebnisdaten erhalten werden.

Fig. 8 zeigt ein Diagramm einer Struktur für eine weitere integrierte Schaltkreiseinrichtung, die das in Fig. 4 dargestellte Testmodul aufweist. Wie in der Figur gezeigt ist, weist die integrierte Schaltkreiseinrichtung 63 im Innern eine Teststeuerung 70 auf, die durch IEEE 1149.1 definiert wird. Die Teststeuerung 70 erzeugt eine Gruppe von Steuersignalen und ein Rückstellsignal auf der Basis von Signalen, die von einem TCK-Anschluß 621, einem TMS- Anschluß 622 und einem TRST-Anschluß 624 eingegeben werden, und führt sie dem jeweiligen der Testmodule 51a-51c zu. In der integrierten Schaltkreiseinrichtung 63 ist kein Eingabeanschluß 605 zum Eingeben des Modus-Latch-Signals gebildet, wie er in Fig. 19 dargestellt ist. Entsprechend ist die in Fig. 63 gezeigte integrierte Schaltkreiseinrichtung 63 vollständig an den Standard des Boundary-Scan-Tests nach IEEE 1149.1 angepaßt.

Fig. 9 zeigt ein Blockdiagramm der Struktur eines Bypass-Abtastpfads nach einer zweiten Ausführungsform der Erfindung. Bei der in Fig. 9 gezeigten Ausführungsform ist kein STR 24 wie in Fig. 1 gebildet. Entsprechend erfaßt das Auswahldatenhalte-Latch 25 die im SRL 16 eingestellten Auswahldaten und verriegelt sie. Der Abtastpfad- Auswahlschaltkreis 20b weist ferner ein RS-Flip-Flop 27 und ein UND- Gatter 28 auf. Das Abtastsignal STB wird vom Eingabeanschluß 207a an einen Einstelleingangsanschluß S des RS-Flip-Flop 27 angelegt. Das Rückstellsignal wird dem Rückstelleingangsanschluß R des RS-Flip- Flop 27 von einem Eingabeanschluß 206 zugeführt. Das Ausgangssignal des Ausgabeanschlusses Q des RS-Flip-Flop 27 wird invertiert und dann einem Eingang des UND-Gatters 28 zugeführt. Das Aktualisierungssignal UD wird vom Eingabeanschluß 207a an den anderen Eingang des UND-Gatters 28 angelegt. Das Ausgangssignal des UND-Gatters 28 wird an den Taktsignal-Eingangsanschluß C des Auswahldatenhalte-Latch 25 angelegt. Die restliche Struktur der in Fig. 9 gezeigten Ausführungsform stimmt mit der Struktur der in Fig. 1 dargestellten Ausführungsform überein, wobei entsprechenden Teilen dieselben Bezugszeichen zugeordnet sind und die nicht nochmals beschrieben werden.

Unter Bezugnahme auf das Signaldiagramm von Fig. 10 wird nun der Betrieb der in Fig. 9 gezeigten Ausführungsform beschrieben.

1) Betrieb im Normalmodus

Das Rückstellsignal ist auf einen H-Pegel fixiert und das Abtastsignal STB und das Aktualisierungssignal UD, die den jeweiligen SRLs 11-16 zugeführt werden, liegen auf einem H-Pegel. Entsprechend wird in jedem SRL 11-16 ein Datendurchlaßzustand zwischen den Dateneingabeanschlüssen DI1-DI6 und den Datenausgabeanschlüssen DO1-DO6 implementiert. Somit werden die Systemdaten ohne Probleme übertragen.

2) Betrieb im Testmodus 1) Rückstellung

Das Rückstellsignal wird auf einen H-Pegel angehoben. Damit werden das Auswahldatenhalte-Latch 25 und das RS-Flip-Flop 27 zurückgesetzt. Entsprechend nimmt das Ausgangssignal des Ausgabeanschlusses Q des Auswahldatenhalte-Latch 25 einen L-Pegel an, und der Multiplexer 21 wählt das Ausgangssignal des Abtastpfads 0 aus. Ferner erreicht das Ausgangssignal des invertierenden Ausgabeanschlusses /Q des Auswahldatenhalte-Latch 25 einen H-Pegel an, und die UND-Gatter 23a, 23b führen dem jeweiligen der SRLs 11-16 ein Abtastsignal STB, ein Aktualisierungssignal UD und Schiebetaktsignale SCLK1 und SCLK2 zu. Entsprechend nimmt der Abtastpfad 10 einen Datenübertragungszustand ein.

2) Übertragung der Auswahldaten a) Einschieben von Auswahldaten

Die Auswahldaten werden zusammen mit Blinddaten seriell vom SI- Anschluß eingegeben. Gleichzeitig werden Schiebetaktsignale SCLK1 und SCLK2 als nicht-überlappende 2-Phasen-Taktsignale zugeführt. Entsprechend führen die SRLs 11-16 in den jeweiligen Abtastpfaden einen Schiebebetrieb aus, um die Auswahl- und Blinddaten zu verschieben. Somit werden im SRL 16 im jeweiligen Abtastpfad Auswahldaten und in den anderen SRLs 11-15 Blinddaten eingestellt.

b) Erfassen der Auswahldaten

Das Aktualisierungssignal UD wird auf einen H-Pegel angehoben. Gleichzeitig liegt das Ausgangssignal des Ausgabeanschlusses Q auf einem L-Pegel, weil das RS-Flip-Flop 27 zurückgesetzt wird. Entsprechend nimmt das Ausgangssignal des UND-Gatters 28 einen H- Pegel an, und der Auswahldaten-Halteschaltkreis 25 erfaßt die im SRL 16 eingestellten Auswahldaten und verriegelt sie. Wenn das Auswahldatenhalte-Latch 25 den Auswahlwert "0" hält, wählt der Multiplexer 21 das Ausgangssignal des Abtastpfads 10 aus. Ferner nehmen die UND-Gatter 23a und 23b einen Zustand ein, in dem sie eine Gruppe von Steuersignalen (ein Abtastsignal STB, ein Aktualisierungssignal UD, Schiebetaktsignale SCLK1 und SCLK2) an die SRLs 11-16 ausgeben können. Wenn das Auswahldatenhalte-Latch 25 andererseits den Auswahlwert "1" hält, wählt der Multiplexer 21 das Eingangssignal vom SI-Anschluß 201 aus, und es wird der Bypass-Pfad als Datenübertragungspfad ausgewählt. Gleichzeitig geben die UND- Gatter 23a und 23b keine Steuersignalgruppe an die SRLs 11-16 aus.

Anschließend wird das Abtastsignal STB auf einen H-Pegel angehoben. Damit wird das RS-Flip-Flop 27 gesetzt und das Ausgangssignal des Ausgabeanschlusses Q nimmt einen H-Pegel an. Entsprechend gibt das UND-Gatter 28 kein Aktualisierungssignal UD an das Auswahldatenhalte-Latch 25 aus, bis das RS-Flip-Flop 27 erneut zurückgesetzt wird. Somit wird verhindert, daß das Auswahldatenhalte-Latch 25 in unerwünschter Weise die im SRL eingestellten Daten erfaßt und verriegelt, selbst wenn das Aktualisierungssignals UD im Testdaten-Übertragungsmodus ansteigt.

3) Übertragung der Testdaten a) Einschieben der Testdaten

Die Testdaten werden vom SI-Anschluß 201 seriell eingegeben. Ferner werden die Schiebetaktsignale SCLK1 und SCLK2 als nicht-überlappende 2-Phasen-Taktsignale zugeführt. Entsprechend werden eingegebene Testdaten auf dem Abtastpfad 10 oder einem Bypass-Pfad übertragen, um in einem vorbestimmten SRL eingestellt zu werden.

b) Bereitstellen der Testdaten

Das Aktualisierungssignal UD wird auf einen H-Pegel angehoben und die in einem gegebenen SRL gehaltenen Testdaten werden über die Datenausgabeanschlüsse DO1-DO6 an einen Eingabeanschluß des BUT 40 angelegt. Das BUT 40, dem die Testdaten zugeführt worden sind, verarbeitet die Testdaten entsprechend seiner internen Logikstruktur, um die Testergebnisdaten von seinem Ausgabeanschluß abzugeben. Gleichzeitig befindet sich das RS-Flip-Flop 27 in einem gesetzten Zustand, und das Ausgangssignal des UND-Gatters 28 ist auf einem L-Pegel fixiert. Selbst wenn das Aktualisierungssignal ansteigt, erfaßt entsprechend der Auswahldaten-Halteschaltkreis 25 die im SRL 16 eingestellten Daten nicht.

c) Erfassen der Testergebnisdaten

Das Abtastsignal STB wird auf einen H-Pegel angehoben. Damit werden die vom Ausgabeanschluß des BUT 40 ausgegebenen Testergebnisdaten erfaßt und in einem gegebenen SRL gehalten.

d) Ausschieben der Testergebnisdaten

Die Schiebetaktsignale SCLK1 und SCLK2 werden als nicht-überlappende 2-Phasen-Taktsignale zugeführt. Damit werden die in einem gegebenen SRL gehaltenen Testergebnisdaten sequentiell verschoben, um an den SO-Anschluß 204 ausgegeben zu werden.

Fig. 11 zeigt ein Blockdiagramm der Struktur eines Bypass- Abtastpfads nach einer dritten Ausführungsform der Erfindung. Wie in der Figur gezeigt ist, ist ein STR 24 zwischen den Verbindungspunkt von SI-Anschluß 201 und SO-Anschluß 202 und einen Eingangsanschluß des Multiplexers 21 geschaltet. Das bedeutet, daß das STR 24 in einem Bypass-Pfad gebildet ist. Das Abtastsignal STB und das Aktualisierungssignal UD werden von einem Eingabeanschluß 207 an einen Eingabeanschluß des UND-Gatters 23a angelegt. Die Schiebetaktsignale SCLK1 und SCLK2 werden vom Eingabeanschluß 207 einem Eingabeanschluß des UND-Gatters 23b zugeführt. Das Ausgangssignal des Ausgabeanschlusses Q des Auswahldatenhalte-Latch 25 wird den jeweils zweiten Eingabeanschlüssen der UND-Gatter 23a und 23b zugeführt. Das Ausgangssignal des UND-Gatters 23a wird an einen Eingabeanschluß des ODER-Gatters 26 angelegt. Das Ausgangssignal des Ausgabeanschlusses Q des Auswahldatenhalte-Latch 25 wird invertiert und dann an den anderen Eingangsanschluß des ODER-Gatters 26 angelegt. Das UND-Gatter 23a und das ODER-Gatter 26 sind individuell für das Abtastsignal STB und das Aktualisierungssignal UD gebildet. In ähnlicher Weise ist das UND- Gatter 23b individuell für jedes der Schiebetaktsignale SCLK1 und SCLK2 gebildet.

Das Ausgangssignal des ODER-Gatters 26 und das Ausgangssignal des UND-Gatters 23b werden den SRLs 11-16 zugeführt. Der Abtastpfad- Auswahlschaltkreis 20c weist ferner ein UND-Gatter 29 auf. Das Aktualisierungssignal UD und die Schiebetaktsignale SCLK1 und SCLK2 werden vom Eingabeanschluß 207 einem Eingabeanschluß des UND-Gatters 29 zugeführt. Das Ausgangssignal des invertierten Ausgabeanschlusses /Q des Auswahldatenhalte-Latch 25 wird dem anderen Eingang des UND- Gatters 29 zugeführt. Das UND-Gatter 29 ist individuell für das Aktualisierungssignal UD und die Schiebetaktsignale SCLK1 und SCLK2 gebildet. Unter den Ausgangssignalen des UND-Gatters 29 wird das Aktualisierungssignal UD an den Taktsignal-Eingangsanschluß C des Auswahldatenhalte-Latch 25 angelegt und die Schiebetaktsignale SCLK1 und SCLK2 werden dem STR 24 zugeführt. Der Dateneingabeanschluß D des Auswahldatenhalte-Latch 25 ist mit dem Ausgabeanschluß des STR 24 verbunden. Entsprechend erfaßt das Auswahldatenhalte-Latch 25 die im STR 24 eingestellten Auswahldaten und verriegelt sie. Der in Fig. 11 gezeigte Multiplexer 21 wählt im Gegensatz zum Multiplexer der Fig. 1 oder Fig. 9 das Ausgangssignal des Abtastpfads 10 aus, wenn das vom Ausgabeanschluß Q des Auswahldatenhalte-Latch 25 angelegte Auswahlsteuersignal auf einem H-Pegel liegt, und er wählt das Ausgangssignal des STR 24 aus, wenn es auf einem L-Pegel ist. Die restliche Struktur der in Fig. 11 gezeigten Ausführungsform stimmt mit der Struktur der in Fig. 1 gezeigten Ausführungsform überein, so daß dieselben Bezugszeichen entsprechende Abschnitte kennzeichnen, deren Beschreibung nicht wiederholt wird.

Nun wird der Betrieb der in Fig. 11 gezeigten Ausführungsform beschrieben.

1) Betrieb im Normalmodus

Das Rückstellsignal wird auf einen H-Pegel angehoben und das Auswahldaten-Halteregister 25 zurückgesetzt. Damit erreicht das Ausgangssignal des Ausgabeanschlusses Q des Auswahldaten- Halteregisters 25 einen L-Pegel, und das ODER-Gatter 26 fixiert das Abtastsignal STB und das Aktualisierungssignal UD, die den jeweiligen SRLs 11-16 zugeführt werden, auf einem H-Pegel. Entsprechend wird in jedem der SRLs 11-16 ein Datendurchlaßzustand zwischen den Dateneingabeanschlüssen DI1-DI6 und den Datenausgabeanschlüssen DO1-DO6 implementiert, und die Systemdaten werden ohne Probleme übertragen.

2) Betrieb im Testmodus 1) Rückstellung

Das Rückstellsignal wird auf einen H-Pegel angehoben und das Auswahldaten-Halteregister 25 wird zurückgesetzt. Damit erreicht das Ausgangssignal des Ausgabeanschlusses Q des Auswahldaten- Halteregisters 25 einen L-Pegel, und der Multiplexer 21 wählt das Ausgangssignal des STR 24 aus. Das bedeutet, daß der Bypass-Pfad als Datenübertragungspfad ausgewählt worden ist. Ferner geben die UND- Gatter 23a und 23b als Reaktion darauf, daß sich das Ausgangssignal des Ausgabeanschlusses Q des Auswahldaten-Halteregisters 25 auf einem L-Pegel befindet, keine Steuersignalgruppe an die SRLs 11-16 aus. Entsprechend nimmt der Abtastpfad 10 einen Datensperrzustand ein. Andererseits gibt das UND-Gatter 29 die Schiebetaktsignale SCLK1 und SCLK2 als Reaktion darauf, daß das Ausgangssignal vom invertierenden Ausgabeanschluß /Q des Auswahldaten-Halteregisters 25 auf einem H-Pegel liegt, an STR 24 aus, und führt dem Taktsignal- Eingangsanschluß C des Auswahldaten-Halteregisters 25 das Aktualisierungssignal UD zu.

2) Übertragung der Auswahldaten a) Einschieben der Auswahldaten

Die Auswahldaten werden vom SI-Anschluß 201 seriell eingegeben. Gleichzeitig werden die Schiebetaktsignale SCLKI und SCLK2 als nicht-überlappende 2-Phasen-Taktsignale zugeführt. Entsprechend werden die eingegebenen Auswahldaten durch STR 24, das auf dem Bypass-Pfad gebildet ist, verschoben, um an den SO-Anschluß 204 ausgegeben zu werden. Im STR 24 werden die vorgegebenen Auswahldaten eingestellt, und dann wird die Eingabe der Auswahldaten und der Schiebebetrieb des STR 24 angehalten.

b) Erfassen der Auswahldaten

Das Aktualisierungssignal UD wird auf einen H-Pegel angehoben. Damit erfaßt das Auswahldatenhalte-Latch 25 die im STR 24 eingestellten Auswahldaten und verriegelt sie. Wenn das Auswahldatenhalte-Latch 25 den Auswahlwert "0" hält, wählt der Multiplexer 25 den Bypass-Pfad als Datenübertragungspfad aus, d. h. er wählt das Ausgangssignal von STR 24 aus. Zu diesem Zeitpunkt geben die UND-Gatter 23a und 23b keine Steuersignalgruppe an die SRLs 11-16 ab. Andererseits gibt das UND-Gatter 29 die Schiebetaktsignale SCLK1 und SCLK2 an STR 24 aus, und führt dem Taktsignal-Eingangsanschluß C des Auswahldatenhalte- Latch 25 das Aktualisierungssignal UD zu. Wenn das Auswahldatenhalte-Latch 25 den Auswahlwert "1" hält, wählt der Multiplexer 21 das Ausgangssignal des Abtastpfads 10 aus. Zu diesem Zeitpunkt geben die UND-Gatter 23a und 23b eine Steuersignalgruppe an die SRLs 11-16 ab. Entsprechend nimmt der Abtastpfad 10 einen Datenübertragungszustand ein. Andererseits gibt das UND-Gatter 29 die Schiebetaktsignale SCLK1 und SCLK2 nicht an STR 24 und das Aktualisierungssignal UD nicht an das Auswahldatenhalte-Latch 25 ab. Entsprechend nimmt das STR 24 einen Datensperrzustand ein.

3) Übertragung der Testdaten a) Einschieben der Testdaten

Die Testdaten und Auswahldaten zum erneuten Einstellen werden seriell vom SI-Anschluß 201 eingegeben. Gleichzeitig werden die Schiebetaktsignale SCLK1 und SCLK2 als nicht-überlappende 2-Phasen- Taktsignale zugeführt. Wenn das Auswahldatenhalte-Latch 25 den Auswahlwert "1" hält, werden entsprechend die eingegebenen Testdaten und Auswahldaten von den SRLs 11-16 sequentiell verschoben, um an den SO-Anschluß 204 ausgegeben zu werden. Wenn andererseits das Auswahldatenhalte-Latch 25 den Auswahlwert "0" hält, werden die eingegebenen Testdaten und Auswahldaten vom STR 24 verschoben, um an den SO-Anschluß 204 abgegeben zu werden. Wenn die Eingabe der Testdaten und Auswahldaten abgeschlossen ist, sind vorbestimmte Testdaten in den STRs 11-16 eingestellt. Wenn der Multiplexer 21 andererseits den Bypass-Pfad auswählt, werden keine Testdaten in den SRLs 11-16 eingestellt, und der Auswahlwert "0" wird im STR 24 erneut eingestellt.

b) Bereitstellung der Testdaten

Das Aktualisierungssignal UD wird auf einen H-Pegel angehoben. Wenn das Auswahldaten-Halteregister 25 den Auswahlwert "1" hält, wird über die UND-Gatter 23a und 23b das Aktualisierungssignal UD den SRLs 11-16 zugeführt. Entsprechend geben die SRLs 11-16 die eingestellten Testdaten an die Datenausgabeanschlüsse DO1-DO6 ab. Die ausgegebenen Testdaten werden dem entsprechenden BUT 40 zugeführt. Zu diesem Zeitpunkt gibt das UND-Gatter 29 kein Aktualisierungssignal UD an das Auswahldaten-Halteregister 25 aus, so daß das Auswahldaten-Halteregister 25 die Auswahldaten vom STR 24 nicht erfaßt. Wenn im Auswahldaten-Halteregister 25 andererseits der Auswahlwert "0" gehalten wird, geben die UND-Gatter 23a und 23b keine Steuersignalgruppe an die SRLs 11-16 ab. Entsprechend geben die SRLs 11-16 keine Testdaten an den entsprechenden BUT 40 ab. Gleichzeitig gibt das UND-Gatter 29 das Aktualisierungssignal UD an das Auswahldaten-Halteregister 25 ab. Entsprechend erfaßt das Auswahldaten-Halteregister 25 die im STR 24 eingestellten Auswahldaten und verriegelt sie. Da der Auswahlwert "0" erneut im STR 24 eingestellt wird, ändert sich zu diesem Zeitpunkt der Wert der Daten, die im Auswahldaten-Halteregister 25 gehalten werden, nicht.

c) Erfassen der Testergebnisdaten

Das Abtastsignal STB steigt auf einen H-Pegel an. Wenn das Auswahldaten-Halteregister 25 den Auswahlwert "1" hält, wird zu diesem Zeitpunkt das Abtastsignal STB den SRLs 11-16 zugeführt. Entsprechend erfassen die SRLs 11-16 die vom entsprechenden BUT an die Dateneingabeanschlüsse DI1-DI6 ausgegebenen Testergebnisdaten und verriegeln sie.

d) Ausschieben der Testergebnisdaten

Die Schiebetaktsignale SCLK1 und SCLK2 werden als nicht-überlappende 2-Phasen-Taktsignale zugeführt. Wenn das Auswahldatenhalte-Latch 25 den Auswahlwert "1" hält, verschieben die SRLs 11-16 die Testergebnisdaten, um die Daten an den SO-Anschluß 204 auszugeben. Wenn das Auswahldatenhalte-Latch 25 andererseits den Auswahlwert "0" hält, verschiebt das STR 24 die Testergebnisdaten von einem anderen Testmodul, die vom SI-Anschluß 201 eingegeben werden, die dann an den SO-Anschluß 204 ausgegeben werden.

Fig. 12 zeigt ein Blockdiagramm der Struktur eines Bypass- Abtastpfads nach einer vierten Ausführungsform der Erfindung. Wie in der Figur gezeigt ist, ist das STR 24 zwischen dem Verbindungspunkt von SO-Anschluß 202 und zweitem Eingangsanschluß des Multiplexers 21 und dem SI-Anschluß 201 gebildet. Die Schiebetaktsignale SCLK1 und SCLK2 werden dem STR 24 vom Eingabeanschluß 207 direkt zugeführt. Das Aktualisierungssignal UD wird vom Eingabeanschluß 207 direkt dem Taktsignal-Eingangsanschluß C des Auswahldatenhalte-Latch 25 zugeführt. Daher entfällt im Abtastpfad-Auswahlschaltkreis 20d das UND-Gatter 29, das in Fig. 11 gezeigt ist.

Nun wird der Betrieb der in Fig. 12 dargestellten Ausführungsform beschrieben. Der Betrieb der in Fig. 12 gezeigten Ausführungsform stimmt im wesentlichen mit dem Betrieb der in Fig. 11 dargestellten Ausführungsform überein, so daß nur der unterschiedliche Betrieb genauer beschrieben wird.

1) Betrieb im Normalmodus

Der Betrieb stimmt mit dem Betrieb der in Fig. 11 gezeigten Ausführungsform überein.

2) Betrieb im Testmodus 1) Rückstellung

Ähnlich wie bei der in Fig. gezeigten Ausführungsform wählt der Multiplexer 21 einen Bypass-Pfad aus, d. h. das Ausgangssignal des STR 24.

2) Übertragung der Auswahldaten a) Einschieben der Auswahldaten

Im STR 24 werden die vom SI-Anschluß 201 eingegebenen Auswahldaten eingestellt.

b) Erfassen der Auswahldaten

Das Aktualisierungssignal UD wird auf einen H-Pegel angehoben und das Auswahldatenhalte-Latch 25 erfaßt und verriegelt die im STR 24 eingestellten Auswahldaten.

3) Übertragung der Testdaten a) Einschieben der Testdaten

Wenn der Auswahlwert "1" im Auswahldaten-Halteregister 25 gehalten wird, werden die vom SI-Anschluß 201 eingegebenen Testdaten und Auswahldaten vom STR 24 und den SRLs 11-16 verschoben und an den SO- Anschluß 204 ausgegeben. Wenn die Eingabe der Testdaten abgeschlossen ist, wird im STR 24 der Auswahlwert "1" eingestellt und die Testdaten werden in den SRLs 11-16 eingestellt. Wenn andererseits der Auswahlwert "0" im Auswahldatenhalte-Latch 25 eingestellt ist, werden die vom SI-Anschluß 201 eingegebenen Testdaten und Auswahldaten vom STR 24 verschoben und an den SI- Anschluß 204 ausgegeben. Wenn die Eingabe der Testdaten und Auswahldaten abgeschlossen ist, ist der Auswahlwert "0" im STR 24 eingestellt.

b) Bereitstellen der Testdaten

Das Aktualisierungssignal UD wird auf einen H-Pegel angehoben. Wenn der Auswahlwert "1" im Auswahldatenhalte-Latch 26 gehalten wird, wird den SRLs 11-16 das Aktualisierungssignal UD zugeführt. Entsprechend geben die SRLs 11-16 die gehaltenen Testdaten an die Datenausgabeanschlüsse DO1-DO6 ausgegeben. Die ausgegebenen Testdaten werden an das entsprechende BUT 40 angelegt. Weil der Auswahlwert "1" im STR 24 eingestellt ist, wird zu diesem Zeitpunkt der im Auswahldaten-Halteregister 25 gehaltene Wert nicht verändert, selbst wenn das Aktualisierungssignal UD auf einen H-Pegel ansteigt. Wenn andererseits der Auswahlwert "0" im Auswahldatenhalte-Latch 25 gehalten wird, wird den SRLs 11-16 kein Aktualisierungssignal UD zugeführt. Entsprechend geben die SRLs 11-16 keine Testdaten an das entsprechende BUT 40 aus. Gleichzeitig wird der Auswahlwert "0" im STR 24 eingestellt. Selbst wenn das Aktualisierungssignal UD auf einen H-Pegel ansteigt, werden entsprechend die im Auswahldatenhalte-Latch 25 gehaltenen Daten nicht verändert.

c) Erfassen der Testergebnisdaten

Das Abtastsignal STB wird auf einen H-Pegel angehoben. Wenn der Auswahlwert "1" im Auswahldatenhalte-Latch 25 gehalten wird, wird das Abtastsignal STB den SRLs 11-16 zugeführt. Entsprechend erfassen die SRLs 11-16 die vom entsprechenden BUT 40 ausgegebenen Testergebnisdaten von den Dateneingabeanschlüssen DI1-DI6 und verriegeln sie. Wenn andererseits der Auswahlwert "0" im Auswahldatenhalte-Latch 25 gehalten wird, wird den SRLs 11-16 kein Abtastsignal STB zugeführt. Entsprechend erfassen die SRLs 11-16 die Testergebnisdaten nicht.

d) Ausschieben der Testergebnisdaten

Wenn im Auswahldatenhalte-Latch 25 Auswahldaten "1" gehalten werden, werden die in den SRLs 11-16 gehaltenen Testergebnisdaten sequentiell verschoben und an den SO-Anschluß 204 ausgegeben. Wenn andererseits Auswahldaten "09" im Auswahldatenhalte-Latch 25 gehalten werden, werden die Testergebnisdaten von einem anderen Testmodul, die vom SI-Anschluß 201 eingegeben werden, vom STR 24 verschoben und an den SO-Anschluß 204 ausgegeben.

Jeder der in den Fig. 1, 9, 11 und 12 gezeigten Bypass-Abtastpfade benutzt kein Modus-Latch-Signal zur Steuerung der Abtastpfad- Auswahlschaltkreise 20a-20d, sondern eine Gruppe von SteuersignaIen für das SRL anstelle des Modus-Latch-Signals, so daß die Anzahl der Eingangsanschlüsse und die Anzahl der Signalverdrahtungen kleiner als bei einem herkömmlichen Bypass-Abtastpfad ist. Weil eine integrierte Schaltkreiseinrichtung, die unter Verwendung eines solchen Bypass-Abtastpfads wie oben beschrieben gebildet wird, keine extern zugeführten Modus-Latch-Signale benötigt, kann sie an den Standard des Boundary-Scan-Tests nach IEEE 1149.1 angepaßt werden.

Die vorliegende Erfindung ist nicht auf die oben beschriebenen Ausführungsformen beschränkt, sondern es sind verschiedene Modifikationen möglich. Im folgenden werden solche Modifikationen beschrieben.

  • 1) Bei den oben beschriebenen Ausführungsformen wird ein Bypass- Abtastpfad individuell für jedes Funktionsmodul gebildet, der die Prüfung nur für das jeweils entsprechende Funktionsmodul ausführen soll. Der jeweilige Bypass-Abtastpfad muß jedoch nicht für jedes Funktionsmodul individuell gebildet werden, sondern es ist ausreichend, wenn er ein beliebiges Funktionsmodul prüfen kann. Beispielsweise kann ein bestimmter Bypass-Abtastpfad so gebildet werden, daß Testdaten an ein bestimmtes Funktionsmodul angelegt und die Testergebnisdaten von einem anderen Funktionsmodul erfaßt werden. Ferner kann ein bestimmter Bypass-Abtastpfad so geschaffen werden, daß er Testdaten an eine Mehrzahl von Funktionsmodulen anlegt und die Testergebnisdaten von einer Mehrzahl von Funktionsmodulen erfaßt.
  • 2) Jeder Bypass-Abtastpfad kann dazu benutzt werden, den Bruch der Signalleitungen zu prüfen, die zwischen einem Steuerpunkt und einem Beobachtungspunkt gebildet sind, und nicht nur zur Prüfung eines Logikschaltkreises innerhalb der integrierten Schaltkreiseinrichtung.
  • 3) Jeder Bypass-Abtastpfad wird zum Prüfen eines Funktionsmoduls benutzt, aber er kann auch zu anderen Zwecken verwendet werden. Beispielsweise kann der jeweilige Bypass-Abtastpfad dazu benutzt werden, andere Daten als Testdaten (z. B. Systemdaten) zu übertragen, um die Daten an einen Steuerpunkt in einer integrierten Schaltkreiseinrichtung anzulegen, und Daten von einem Beobachtungspunkt zu erfassen, zu verschieben und nach außen abzugeben.
  • 4) Eine Mehrzahl von integrierten Schaltkreiseinrichtungen kann auf einer einzelnen Platine gebildet sein, es kann einer oder eine Mehrzahl von Bypass-Abtastpfaden in der jeweiligen integrierten Schaltkreiseinrichtung geschaffen sein, die Bypass-Abtastpfade können zwischen den jeweiligen integrierten Schaltkreiseinrichtungen in Reihe geschaltet sein, und die Prüfung einer Mehrzahl von integrierten Schaltkreiseinrichtungen kann gleichzeitig ausgeführt werden. Entsprechend ist auch derjenige Fall eine Möglichkeit, bei dem nur ein Bypass-Abtastpfad auf einem einzelnen Chip gebildet ist.


Zusammengefaßt weist ein Bypass-Abtastpfad nach der vorliegenden Erfindung im wesentlichen eine Struktur auf, bei der seriell von außen (Steuerpunktdaten) eingegebene Daten durch einen ,Abtastpfad übertragen werden, um an einen Steuerpunkt in einer integrierten Schaltkreiseinrichtung angelegt zu werden, und bei der Beobachtungspunktdaten von einem Beobachtungspunkt erfaßt und verschoben werden, um nach außen abgegeben zu werden. Entsprechend sind Zweck, Struktur und Anzahl der Bypass-Abtastpfade nicht auf die oben beschriebenen Ausführungsformen beschränkt.

Wie oben beschrieben worden ist, wird in Übereinstimmung mit der Erfindung eine Abtastpfadeinrichtung gebildet, die nur durch ein Rückstellsignal und eine Steuersignalgruppe für eine erste Schieberegistereinrichtung gesteuert wird, so daß kein Modus-Latch- Signal extern zugeführt werden muß. Damit wird die Anzahl der Eingangsanschlüsse und der Signalleitungen reduziert. Die erfindungsgemäße Bypass-Abtasteinrichtung wird ferner nur mit Signalen gesteuert, die von einer Teststeuerung erzeugt werden können, wie sie im Standard nach IEEE 1149.1 definiert ist, so daß eine integrierte Schaltkreiseinrichtung mit einem Bypass-Abtastpfad nach der vorliegenden Erfindung vollständig an den Standard nach IEEE 1149.1 angepaßt werden kann.


Anspruch[de]
  1. 1. Bypass-Abtastpfad, für eine integrierte Schaltkreiseinrichtung (62, 63), der mindestens einen Steuerpunkt und mindestens einen Beobachtungspunkt besitzt, zum Übertragen und Anlegen von Steuerpunktdaten, die von außen zugeführt werden, an den Steuerpunkt und zum Übertragen und Ausgeben von Beobachtungspunktdaten, die vom Beobachtungspunkt erhalten werden, aufweisend einen einzelnen Dateneingabeanschluß (201) zum seriellen Eingeben von Auswahldaten zum Auswählen eines Datenübertragungspfads bzw. von Steuerpunktdaten,

    einen einzelnen Datenausgabeanschluß (204) zum seriellen Ausgeben der Beobachtungspunktdaten,

    eine erste Schieberegistereinrichtung (10) mit mindestens einem Schieberegister-Latch (11-16), die in Reihe geschaltet, jeweils mit dem Steuerpunkt und/oder dem Beobachtungspunkt gekoppelt und zwischen dem Dateneingabeanschluß und dem Datenausgabeanschluß gebildet sind, zum Verschieben und Halten der Steuerpunktdaten und der Beobachtungspunktdaten, und

    eine Abtastpfad-Auswahleinrichtung (20a-20d) zum Auswählen von entweder einem Schiebepfad, der durch die erste Schieberegistereinrichtung geht, oder einem Bypass-Pfad, der die erste Schieberegistereinrichtung umgeht, als Datenübertragungspfad zwischen dem Eingabeanschluß und dem Datenausgabeanschluß auf der Basis der Auswahldaten, die vom Dateneingabeanschluß eingegeben worden sind, wobei der Betrieb der Abtastpfad-Auswahleinrichtung nur durch ein Rückstellsignal und eine Gruppe von Steuersignalen für die erste Schieberegistereinrichtung gesteuert wird.
  2. 2. Bypass-Abtastpfad nach Anspruch 1, dadurch gekennzeichnet, daß die Abtastpfad-Auswahleinrichtung,

    eine Auswahldaten-Halteeinrichtung (25) zum Erfassen und Halten der Auswahldaten, die vom Dateneingabeanschluß eingegeben werden, und

    eine Auswahleinrichtung (21) zum Verbinden von entweder dem Schiebepfad oder dem Bypass-Pfad mit dem Datenausgabeanschluß auf der Basis der von der Auswahldaten-Halteeinrichtung gehaltenen Auswahldaten, aufweist, wobei

    die Auswahldaten-Halteeinrichtung in Abhängigkeit vom Rückstellsignal zurückgesetzt wird, und der Zeitpunkt zum Erfassen der Auswahldaten in Abhängigkeit von einem bestimmten Signal in der Steuersignalgruppe gesteuert wird.
  3. 3. Bypass-Abtastpfad nach Anspruch 2, dadurch gekennzeichnet, daß die Steuersignalgruppe ein Aktualisierungssignal (UD) zum Bestimmen des Zeitpunkts zur Ausgabe der Steuerpunktdaten, die von der ersten Schieberegistereinrichtung gehalten werden, an den Steuerpunkt, aufweist,

    ein erster Taktimpuls zum Bestimmen des Zeitpunkts zum Erfassen der Auswahldaten dem Aktualisierungssignal hinzugefügt wird, und das Erfassen der Auswahldaten in Abhängigkeit vom ersten Taktimpuls im Aktualisierungssignal in der Auswahldaten-Halteeinrichtung gesteuert wird.
  4. 4. Bypass-Abtastpfad nach Anspruch 3, dadurch gekennzeichnet, daß die Auswahleinrichtung den Schiebepfad in Abhängigkeit davon auswählt, daß die Auswahldaten-Halteeinrichtung vom Rückstellsignal zurückgesetzt worden ist, und

    die Auswahldaten vom Dateneingabeanschluß nach der Rückstellung der Auswahldaten-Halteeinrichtung eingegeben werden.
  5. 5. Bypass-Abtastpfad nach Anspruch 4, dadurch gekennzeichnet, daß die Abtastpfad-Auswahleinrichtung ferner eine zweite Schieberegistereinrichtung (24), die zwischen der ersten Schieberegistereinrichtung und der Auswahleinrichtung gebildet ist, aufweist, und die Auswahldaten-Halteeinrichtung die von der zweiten Schieberegistereinrichtung gehaltenen Auswahldaten erfaßt und verriegelt.
  6. 6. Bypass-Abtastpfad nach Anspruch 5, dadurch gekennzeichnet, daß die Steuersignalgruppe ferner ein Abtastsignal (STB) zum Bestimmen des Zeitpunkts, zu dem die erste Schieberegistereinrichtung die Beobachtungspunktdaten vom Beobachtungspunkt erfaßt und verriegelt, und ein Schiebetaktsignal (SCLK1, SCLK2) zum Steuern des Schiebebetriebs der ersten Schieberegistereinrichtung aufweist, und die Abtastpfad-Auswahleinrichtung ferner eine Gattereinrichtung (23a, 23b) aufweist, die abhängig davon ist, daß die Auswahldaten- Halteeinrichtung Auswahldaten zum Auswählen des Schiebepfads hält, zum Anlegen des Aktualisierungssignals, des Abtastsignals und des Schiebetaktsignals an die erste Schieberegistereinrichtung und zum Anlegen des Schiebetaktsignals an die zweite Schieberegistereinrichtung.
  7. 7. Bypass-Abtastpfad nach Anspruch 6, dadurch gekennzeichnet, daß die Abtastpfad-Auswahleinrichtung ferner eine Einrichtung (26) aufweist, die davon abhängig ist, daß sich das Rückstellsignal auf einem aktiven Pegel befindet, zum Fixieren des Aktualisierungssignals und des Abtastsignals, die der ersten Schieberegistereinrichtung zugeführt werden, auf einem aktiven Pegel, wodurch zwischen einem Anschluß (DI1-DI6) zum Erfassen der Beobachtungspunktdaten und einem Anschluß (DO1-DO6) zum Ausgeben der Steuerpunktdaten in der ersten Schieberegistereinrichtung ein Datendurchlaßzustand implementiert wird.
  8. 8. Bypass-Abtastpfad nach Anspruch 4, dadurch gekennzeichnet, daß die Auswahldaten-Halteeinrichtung in jedem Bit der ersten Schieberegistereinrichtung Auswahldaten erfaßt und verriegelt.
  9. 9. Bypass-Abtastpfad nach Anspruch 8, dadurch gekennzeichnet, daß die Steuersignalgruppe ferner ein Abtastsignal (STB) zum Bestimmen des Zeitpunkts, zu dem die erste Schieberegistereinrichtung die Beobachtungspunktdaten vom Beobachtungspunkt erfaßt und verriegelt, und ein Schiebetaktsignal (SCLK1, SCLK2) zum Steuern des Schiebebetriebs der ersten Schieberegistereinrichtung aufweist, und die Abtastpfad-Auswahleinrichtung ferner eine Gattereinrichtung (23a, 23b) aufweist, die abhängig davon ist, daß die Auswahldaten- Halteeinrichtung Auswahldaten zum Auswählen des Schiebepfads hält, zum Anlegen des Aktualisierungssignals, des Abtastsignals und des Schiebetaktsignals an die erste Schieberegistereinrichtung.
  10. 10. Bypass-Abtastpfad nach Anspruch 9, dadurch gekennzeichnet, daß ein zweiter Taktimpuls, der unmittelbar nach der Erzeugung des ersten Taktimpulses im Aktualisierungssignal erzeugt wird, dem Abtastsignal hinzugefügt wird, und die Abtastpfad-Auswahleinrichtung ferner eine Einrichtung (27, 28) aufweist, die vom zweiten Taktimpuls im Abtastsignal abhängig ist, zum ungültig machen des Aktualisierungssignals, das anschließend der Auswahldaten-Halteeinrichtung zugeführt wird.
  11. 11. Bypass-Abtastpfad nach Anspruch 10, dadurch gekennzeichnet, daß die Abtastpfad-Auswahleinrichtung ferner eine Einrichtung (26) aufweist, die davon abhängig ist, daß das Rückstellsignal auf einem aktiven Pegel liegt, zum Fixieren des Aktualisierungssignals und des Abtastsignals, die der ersten Schieberegistereinrichtung zugeführt werden, auf einem aktiven Pegel, wodurch zwischen einem Anschluß (DI1-DI6) zum Erfassen der Beobachtungspunktdaten und einem Anschluß (DO1-DO6) zum Ausgeben der Steuerpunktdaten in der ersten Schieberegistereinrichtung ein Datendurchlaßzustand implementiert wird.
  12. 12. Bypass-Abtastpfad nach Anspruch 3, dadurch gekennzeichnet, daß die Auswahleinrichtung den Bypass-Pfad in Abhängigkeit davon auswählt, daß die Auswahldaten-Halteeinrichtung vom Rückstellsignal zurückgesetzt worden ist, und die Auswahldaten vom Dateneingabeanschluß nach der Rückstellung der Auswahldaten-Halteeinrichtung eingegeben werden.
  13. 13. Bypass-Abtastpfad nach Anspruch 12, dadurch gekennzeichnet, daß die Abtastpfad-Auswahleinrichtung ferner eine dritte Schieberegistereinrichtung (24) aufweist, die dazwischen auf dem Bypass-Pfad gebildet ist, und die Auswahldaten-Halteeinrichtung Auswahldaten erfaßt und verriegelt, die von der dritten Schieberegistereinrichtung gehalten werden.
  14. 14. Bypass-Abtastpfad nach Anspruch 13, dadurch gekennzeichnet, daß die Steuersignalgruppe ferner ein Abtastsignal (STB) zum Bestimmen des Zeitpunkts, zu dem die erste Schieberegistereinrichtung die Beobachtungspunktdaten vom Beobachtungspunkt erfaßt und verriegelt, und ein Schiebetaktsignal (SCLK1, SCLK2) zum Steuern des Schiebebetriebs der ersten Schieberegistereinrichtung aufweist, und die Abtastpfad-Auswahleinrichtung ferner eine erste Gattereinrichtung, die abhängig davon ist, daß die Auswahldaten-Halteeinrichtung Auswahldaten zum Auswählen des Schiebepfads hält, zum Anlegen des Aktualisierungssignals, des Abtastsignals und des Schiebetaktsignals an die erste Schieberegistereinrichtung, und eine zweite Gattereinrichtung (29), die abhängig davon ist, daß die Auswahldaten-Halteeinrichtung Auswahldaten zum Auswählen des Bypass- Pfads hält, zum Anlegen des Schiebetaktsignals an die zweite Schieberegistereinrichtung aufweist.
  15. 15. Bypass-Abtastpfad nach Anspruch 14, dadurch gekennzeichnet, daß die zweite Gattereinrichtung ferner das Aktualisierungssignal, das der Auswahldaten-Halteeinrichtung zugeführt wird, in Abhängigkeit davon ungültig macht, daß die Auswahldaten-Halteeinrichtung Auswahldaten zum Auswählen des Schiebepfads hält.
  16. 16. Bypass-Abtastpfad nach Anspruch 15, dadurch gekennzeichnet, daß die Abtastpfad-Auswahleinrichtung ferner eine Einrichtung (26) aufweist, die davon abhängig ist, daß die Auswahldaten- Halteeinrichtung Auswahldaten zum Auswählen des Bypass-Pfads hält, zum Fixieren des Aktualisierungssignals und des Abtastsignals, die der ersten Schieberegistereinrichtung zugeführt werden, auf einem aktiven Pegel, wodurch zwischen einem Anschluß (DI1-DI6) zum Erfassen der Beobachtungspunktdaten und einem Anschluß (DO1-DO6) zum Ausgeben der Steuerpunktdaten in der ersten Schieberegistereinrichtung ein Datendurchlaßzustand implementiert wird.
  17. 17. Bypass-Abtastpfad nach Anspruch 12, dadurch gekennzeichnet, daß die Abtastpfad-Auswahleinrichtung ferner eine vierte Schieberegistereinrichtung (24) aufweist, die zwischen dem Dateneingabeanschluß und dem Verbindungspunkt von Schiebepfads und Bypass-Pfad gebildet ist, und die Auswahldaten-Halteeinrichtung Auswahldaten erfaßt und verriegelt, die von der vierten Schieberegistereinrichtung gehalten werden.
  18. 18. Bypass-Abtastpfad nach Anspruch 17, dadurch gekennzeichnet, daß die Steuersignalgruppe ferner ein Abtastsignal (STB) zum Bestimmen des Zeitpunkts, zu dem die erste Schieberegistereinrichtung die Beobachtungspunktdaten vom Beobachtungspunkt erfaßt und verriegelt, und ein Schiebetaktsignal (SCLK1, SCLK2) zum Steuern des Schiebebetriebs der ersten Schieberegistereinrichtung aufweist, und die Abtastpfad-Auswahleinrichtung ferner eine Gattereinrichtung (23a, 23b), die abhängig davon ist, daß die Auswahldaten-Halteeinrichtung Auswahldaten zum Auswählen des Schiebepfads hält, zum Anlegen des Aktualisierungssignals, des Abtastsignals und des Schiebetaktsignals an die erste Schieberegistereinrichtung, und eine Einrichtung zum Anlegen des Schiebetaktsignals an die vierte Schieberegistereinrichtung aufweist.
  19. 19. Bypass-Abtastpfad nach Anspruch 18, dadurch gekennzeichnet, daß die Abtastpfad-Auswahleinrichtung ferner eine Einrichtung (26) aufweist, die davon abhängig ist, daß die Auswahldaten- Halteeinrichtung Auswahldaten zum Auswählen des Bypass-Pfads hält, zum Fixieren des Aktualisierungssignals und des Abtastsignals, die der ersten Schieberegistereinrichtung zugeführt werden, auf einem aktiven Pegel, wodurch zwischen einem Anschluß (DI1-DI6) zum Erfassen der Beobachtungspunktdaten und einem Anschluß (DO1-DO6) zum Ausgeben der Steuerpunktdaten in der ersten Schieberegistereinrichtung ein Datendurchlaßzustand implementiert wird.
  20. 20. Integrierte Schaltkreiseinrichtung mit mindestens einem Bypass-Abtastpfad nach Anspruch 1, in der eine Mehrzahl von Steuerpunkten und eine Mehrzahl von Beobachtungspunkten existiert, aufweisend einen einzelnen externen Dateneingabeanschluß (601, 623) zum seriellen Eingeben von Auswahldaten zum Auswählen eines Datenübertragungspfads bzw. von Steuerpunktdaten, die an den Steuerpunkt angelegt werden sollen, einen einzelnen externen Datenausgabeanschluß (602, 625) zum seriellen Ausgeben der Beobachtungspunktdaten, die vom Beobachtungspunkt erhalten werden, und in der mindestens ein Bypass-Abtastpfad (51a-51c) in Reihe zwischen den externen Dateneingabeanschluß und den externen Datenausgabeanschluß geschaltet ist, zum Bilden eines seriellen Übertragungspfads für die Auswahldaten, die Steuerpunktdaten und die Beobachtungspunktdaten, wobei jeder Bypass-Abtastpfad die eingegebenen Steuerpunktdaten an den Steuerpunkt anlegt, nachdem sie von der ersten Schieberegistereinrichtung verschoben worden sind, wenn der Schiebepfad von der Abtastpfad-Auswahleinrichtung ausgewählt worden ist, und/oder Beobachtungspunktdaten vom Beobachtungspunkt verschiebt und vom internen Datenausgabeanschluß ausgibt, nachdem sie in die erste Schieberegistereinrichtung eingelesen worden sind.
  21. 21. Integrierte Schaltkreiseinrichtung nach Anspruch 20, gekennzeichnet durch eine Mehrzahl von Funktionsmodulen (40), die jeweils einen vorbestimmten Logikschaltkreis aufweisen, wobei der Steuerpunkt und der Beobachtungspunkt zum jeweiligen Funktionsmodul gehören.
  22. 22. Integrierte Schaltkreiseinrichtung nach Anspruch 21, dadurch gekennzeichnet, daß

    die Steuerpunktdaten Testdaten für die Funktionsmodule darstellen, und

    die Beobachtungspunktdaten Testergebnisdaten der Funktionsmodule darstellen.
  23. 23. Integrierte Schaltkreiseinrichtung nach Anspruch 21 oder 22, dadurch gekennzeichnet, daß jeder Bypass-Abtastpfad individuell für das jeweilige Funktionsmodul gebildet ist.
  24. 24. Integrierte Schaltkreiseinrichtung nach Anspruch 23, dadurch gekennzeichnet, daß die Abtastpfad-Auswahleinrichtung im jeweiligen Bypass-Abtastpfad den Schiebepfad für ein Funktionsmodul auswählt, das einem Test unterworfen werden soll, und den Bypass-Pfad für ein Funktionsmodul auswählt, das keinem Test unterworfen werden soll.
  25. 25. Integrierte Schaltkreiseinrichtung nach einem der Ansprüche 20 bis 24, gekennzeichnet durch eine Eingabeanschlußgruppe (603, 604) zum Eingeben des Rückstellsignals und der Steuersignalgruppe von außen.
  26. 26. Integrierte Schaltkreiseinrichtung nach einem der Ansprüche 20 bis 25, gekennzeichnet durch eine Teststeuerung (70) zum Erzeugen des Rückstellsignals und der Steuersignalgruppe.
  27. 27. Integrierte Schaltkreiseinrichtung nach Anspruch 26, dadurch gekennzeichnet, daß die Teststeuerung den Boundary-Scan-Test nach IEEE 1449.1 erfüllt.






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