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Dokumentenidentifikation DE69120105T2 16.01.1997
EP-Veröffentlichungsnummer 0445979
Titel Frequenzteiler mit gebrochenem Teilverhältnis zur Erzeugung eines symmetrischen Ausgangssignals
Anmelder Codex Corp., Mansfield, Mass., US
Erfinder Theobald, Kevin Bryan, Cambridge, Massachusetts 02140, US
Vertreter derzeit kein Vertreter bestellt
DE-Aktenzeichen 69120105
Vertragsstaaten DE, FR, GB, IT
Sprache des Dokument En
EP-Anmeldetag 01.03.1991
EP-Aktenzeichen 913016986
EP-Offenlegungsdatum 11.09.1991
EP date of grant 12.06.1996
Veröffentlichungstag im Patentblatt 16.01.1997
IPC-Hauptklasse H03B 19/00
IPC-Nebenklasse G06F 7/68   

Beschreibung[de]
HINTERGRUND DER ERFINDUNG

Diese Erfindung betrifft Frequenzteilungsschaltungen im allgemeinen und im besonderen einen gebrochenen Frequenzteiler zum Erzeugen eines Ausgangstaktsignals, das bei einer Frequenz arbeitet, die gleich der des Eingangstaktsignals geteilt durch das Verhältnis von zwei ganzzahligen Werten ist.

Die Notwendigkeit, ein Taktsignal niedrigerer Frequenz aus einem Zeitbasissignal höherer Frequenz zu erzeugen, ist in vielen Bereichen der Elektronik vorhanden. Auf dem Gebiet der Datenkommunikation betragen z.B. übliche Betriebsfrequenzen zum übertragen von Daten über eine Modemverbindung 1200, 2400 und 9600 Baud, die durch Teilen eines Eingangstaktsignals von 1.152 MHz durch 960, 480 bzw. 120 realisiert werden können. Das herkömmliche Verfahren zum Erzeugen eines Ausgangstaktsignals niedrigerer Frequenz umfaßt typischerweise das Dekrementieren eines auf einen Ganzzahlwert N voreingestellten Zählers einmal pro Periode des Eingangstaktsignals, nachfolgend als eine lineare Frequenzteilung bezeichnet. Das Ausgangstaktsignal bleibt logisch null, bis der Zähler null erreicht, wobei der lineare Frequenzteiler zu diesem Zeitpunkt einen Impuls erzeugt und den Zähler mit der Ganzzahl N neu lädt. Der lineare Frequenzteiler erzeugt somit alle N Eingangsperioden eine Ausgangsperiode, d.h., der Eingangstakt wird durch N geteilt. Das 1.152 MHz Eingangstaktsignal wird typischerweise über einen zugeordneten Quarzoszillator hervorgebracht, der spezifisch für solche Datenübertragungszwecke ausgelegt ist. Es wäre wünschenswert, den 1.152 MHz Quarzoszillator zu beseitigen, um dadurch den Systementwurf zu vereinfachen und die Herstellungskosten zu senken. Dies könnte durch die Verwendung eines anderen hochf requenten Taktsignals, z.B. eines bereits in dem System vorhandenen 10 MHz Mikroprozessortaktes, erreicht werden. Um aber die passenden Betriebsfrequenzen, d.h., 1200, 2400 und 9600 Hz, zu entwickeln, muß das 10 MHz Taktsignal durch die nicht-ganzzahligen Werte 8333.33, 4166.67 bzw. 1041.67 geteilt werden. In der Praxis wird das hochfrequente Zeitbasistaktsignal typischerweise in mehrfachen Schritten kleinerer Inkremente pro Schritt geteilt, um die vorerwähnten Betriebsfrequenzen zu gewinnen.

Folglich sind gebrochene Frequenzteiler entwickelt worden, um die Frequenz des Eingangstaktsignals durch einen nicht-ganzzahligen Wert, z.B. das Verhältnis N/D, zu teilen, wo N und D Ganzzahlen sind und N gröBer als D ist. Ein derartiger gebrochener Frequenzteiler ist die bekannte Phasenregelschleife, die ein praktisch zitterfreies Ausgangstaktsignal mit einer vorbestimmten Frequenz und einer vorbestimmten relativen Einschaltdauer erzeugen kann. Viele Anwendungen bei Datenübertragungen benötigen jedoch eine Synchronisation zwischen den Flanken des Eingangstaktsignals und dem niederfrequenteren Ausgangstaktsignal; ein Merkmal, das bei Phasenregelschleifen nicht zur Verfügung steht. Außerdem ist die Phasenregelschlelfe relativ komplex und teuer zu Implementieren und benötigt erhebliche Logikschaltkreise und ein Bezugstaktsignal, das bei einer viel höheren Frequenz als selbst das Eingangstaktsignal, das geteilt wird, arbeitet. Die Phasenregelschleife ist somit wegen der Synchronisationsprobleme und der Übermäßigen Komplexität für viele Datenübertragungsanwendungen keine gangbare Lösung.

Ein anderer gebrochener Frequenzteler kann mit dem linearen Frequenzteiler erhalten werden, bei dem für das Beispiel eines 7/2 (N=7, D=2) Teilerverhältnisses der Frequenzteiler für sieben Impulse des Eingangstaktsignals zwei Ausgangsimpulse erzeugen muß. Für eine solche Ausführung kann das Ausgangstaktsignal für fünf Dekrementierungen des Zählers logisch null bleiben, gefolgt von abwechselnd logisch eins und logisch null mit der Rate des Eingangstaktsignals während der nächsten zwei aufeinanderfolgenden Zyklen des Eingangstaktsignals, um dadurch eine längere Periode (sechs Zyklen des Eingangstaktsignals) und eine kürzere Periode (einen Zyklus des Eingangstaktsignals) über die sieben Zyklen des Eingangstaktsignals zu erzeugen. Das sich wiederholende Ausgangstaktsignal, das abwechselnde lange und kurze Perioden umfaßt, ist merklich unsymmetrisch und kann bei anderen Teilerverhältnissen N/D, z.B. N=13 und D=5, noch unsymmetrischer sein. Da das Ausgangstaktisgnal oft als das Eingangstaktsignal an eine weitere Frequenzteilerschaltung weiter hinten angelegt wird, um die mehrfachen Teilungsschritte zum Erreichen des gewünschten niederfrequenten Betriebstaktsignals bereitzustellen, kann die Unsymmetrie des Ausgangstaktsignals in Form von unerwünschtem Zittern in dem Betriebstaktsignal ein Hauptproblem sein.

Andere gebrochene Frequenzteiler sind z.B. aus DE-A-2 032 982 bekannt.

Was benötigt wird, ist folglich eine Frequenzteilerschaltung zum Erzeugen eines Ausgangstaktsignals, das bei einer gebrochenen Frequenz des Eingangstaktsignals arbeitet, während eine im wesentlicben symmetrische Ausgangswellenform aufrechterhalten wird, um dadurch das Zittern bei daraus erzeugten niederfrequenteren Bertriebstaktsignalen zu vermindern.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist folglich eine Aufgabe der vorliegenden Erfindung, einen verbesserten gebrochenen Frequenzteiler zur Verfügung zu stellen. Gemäß der obigen und anderer Aufgaben wird eine Frequenzteilerschaltung bereitgestellt, die auf ein erstes und zweites digitales Eingangssignal und ein Eingangstaktsignal anspricht, um ein Ausgangstaktsignal zu erzeugen, das bei einer Frequenz arbeitet, die gleich der des Eingangstaktsignals geteilt durch das Verhältnis des ersten und zweiten digitalen Eingangssignals ist. Ein steuerbarer Subtrahierer spricht auf den ersten logischen Zustand eines digitalen Steuersignals an, um ein erstes digitales Ausgangssignal als die Differenz zwischen einem an eine erste Mehrzahl von Eingängen angelegten zweiten digitalen Ausgangssignal und dem an eine zweite Mehrzahl von Eingängen angelegten ersten digitalen Eingangssignal zu erzeugen. Der steuerbare Subtrahierer spricht auf den zweiten logischen Zustand des digitalen Steuersignals an, um das erste digitale Ausgangssignal gleich dem zweiten digitalen Ausgangssignal zu erzeugen. Eine Addiererschaltung ist geschaltet, um das erste digitale Ausgangssignal des steuerbaren Subtrahierers und das zweite digitale Eingangssignal zu summieren, um das zweite digitale Ausgangssignal an einer Mehrzahl von Ausgängen zu erzeugen, und ein Register wird bereitsgestellt, das eine Mehrzahl von Eingängen besitzt, die jeweils mit der Mehrzahl von Ausgängen der Addiererschaltung verbunden sind, wobei die geringstwertigen Ausgänge der Mehrzahl von Ausgängen des Registers jeweils mit der ersten Mehrzahl von Eingängen des steuerbaren Subtrahierers verbunden sind, und wobei der höchstwertige Ausgang der Mehrzahl von Ausgängen des Registers mit dem steuerbaren Subtrahierer verbunden ist, um das digitale Steuersignal zu liefern.

In einer anderen Form spricht die Frequenzteilerschaltung auf das erste und zweite digitale Eingangssignal und ein Eingangstaktsignal an, um ein Ausgangstaktsignal zu erzeugen, das bei einer Frequenz arbeitet, die gleich der des Eingangstaktsignals geteilt durch das Verhältnis des ersten und zweiten digitalen Eingangssignals ist. Ein steuerbarer Addierer spricht auf den ersten logischen Zustand eines digitalen Steuersignals an, um ein erstes digitales Ausgangssignal als die Summe eines an eine erste Mehrzahl von Eingängen angelegten zweiten digitalen Ausgangssignals und dem an eine zweite Mehrzahl von Eingängen angelegten ersten digitalen Eingangssignal zu erzeugen. Der steuerbare Addierer spricht auf den zweiten logischen Zustand des digitalen Steuersignals an, um das erste digitale Ausgangssignal gleich dem zweiten digitalen Ausgangssignal zu erzeugen. Eine Subtrahiererschaltung ist geschaltet, um die Differenz zwischen dem ersten digitalen Ausgangssignal des steuerbaren Addierers und dem zweiten digitalen Eingangssignal zu bilden, um das zweite digitale Ausgangssignal an einer Mehrzahl von Ausgängen zu erzeugen, und ein Register wird bereitgestellt, das eine Mehrzahl von Eingängen besitzt, die jeweils mit der Mehrzahl von Ausgängen der Subtrahiererschaltung verbunden sind, wobei die geringstwertigen Ausgänge der Mehrzahl von Ausgängen des Registers jeweils mit der ersten Mehrzahl von Eingängen des steuerbaren Addierers verbunden sind, und wobei der höchstwertige Ausgang der Mehrzahl von Ausgängen des Registers mit dem steuerbaren Addierer verbunden ist, um das digitale Steuersignal zu liefern.

Bei noch einer anderen Form spricht die Frequenzteilerschaltung auf ein erstes und zweites digitales Eingangssignal und ein Eingangstaktsignal an, um die Frequenz des Eingangstaktsignals durch das Verhältnis des ersten und zweiten digitalen Eingangssignals zu teilen. Eine erste Schaltung spricht auf den ersten logischen Zustand eines digitalen Steuersignals an, um ein erstes digitales Ausgangssignal als die Differenz zwischen dem ersten digitalen Eingangssignal und einem zweiten digitalen Ausgangssignal zu erzeugen. Die erste Schaltung spricht auf den zweiten logischen Zustand des digitalen Steuersignais an, um das erste digitale Ausgangssignal gleich dem zweiten digitalen Ausgangssignal zu erzeugen. Eine zweite Schaltung summiert das erste digitale Ausgangssignal der ersten Schaltung und das zweite digitale Eingangssignal, um das zweite digitale Ausgangssignal zu erzeugen, und eine dritte Schaltung erzeugt das digitale Steuersignal aus einem Vergleich des zweiten digitalen Ausgangssignals der zweiten Schaltung und dem ersten digitalen Eingangssignal. Das digitale Steuersignal spiegelt den ersten logischen Zustand wider, wenn das zweite digitale Ausgangssignal größer als das erste digitale Eingangssignal ist, und den zweiten logischen Zustand, wenn das zweite digitale Ausgangssignal kleiner als oder gleich dem ersten digitalen Eingangssignal ist.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein vereinfachtes Blockschaltbild, das eine Ausführung der vorliegenden Erfindung zeigt.

Fig. 2 ist eine Darstellung von Wellenformen, die bei der Beschreibung der Erfindung hilfreich ist.

Fig. 3 ist ein vereinfachtes Blockschaltbild, das eine alternative Ausführung der vorliegenden Erfindung zeigt.

AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNG

Fig. 1 zeigt einen gebrochenen Frequenzteiler 10, der unter Verwendung von herkömmlichen integrierten Schaltungsbearbeitungsverfahren zur Herstellung als integrierte Schaltung geeignet ist. Ein hochfrequentes Eingangstaktsignal S12, das z.B. bei 10 MHz schwingt und ein Tastverhältnis von 50% und eine Periode von 100 ns aufweist, wird an den Eingang 12 angelegt. Ein erstes und zweites 5-Bit Digitalsignal, die die Ganzzahlen D und N darstellen, werden an den Eingangsbus 14 und den Eingangsbus 16 angelegt, die mit dem ersten Eingang des Addieres 18 bzw. dem ersten Eingang des steuerbaren Subtrahierers 20 verbunden sind. Der Ausgang des steuerbaren Subtrahierers 20 ist mit dem zweiten Eingang des Addierers 18 verbunden, und der Ausgang des Addierers 18 ist mit dem ersten Eingang des Registers 22 verbunden, während der zweite Eingang des Letzteren mit dem Eingangsbus 16 verbunden ist. Der Ausgang des Registers 22 ist mit dem ersten Eingang des Vergleichers 24 und mit dem zweiten Eingang des steuerbaren Subtrahierers 20 verbunden. Das Register 22 wird durch das Eingangstaktsignal S12 getaktet. Der Eingangsbus 18 ist mit dem zweiten Eingang des Vergleichers 24 verbunden, und der Ausgang des Vergleichers 24 ist mit dem ersten Eingang des UND-Gatters 28 und mit dem Steuereingang des steuerbaren Subtrahierers 20 verbunden. Der zweite Eingang des UND-Gatters 28 ist mit dem Eingang 12 verbunden, während der Ausgang des UND-Gatters 28 das niederfrequentere Ausgangstaktsignal S30 am Ausgang 30 bereitstellt.

Man betrachte die Funktion des gebrochenen Frequenzteilers 10, bei dem das 10 MHz Eingangstaktsignal S12 durch das Verhältnis von N/D zu teilen ist, wo die Ganzzahl N=7 und die Ganzzahl D=2, um dadurch das Ausgangstaktsignal S30 zu liefern, das bei einer Frequenz von 10 MHz/3.5 oder etwa 2.857 MHz arbeitet. Es versteht sich, daß die Werte für die Ganzzahlen N und D zur Erläuterung der vorliegenden Erfindung gewählt sind und die Ganzzahlen N und D viele verschiedene Werte annehmen können, vorausgesetzt, die Ganzzahl N ist größer als die Ganzzahl D. Das 5-Bit Digitalsignal "00010", das die Ganzzahl D=2 darstellt, wird an den Eingangsbus 14 angelegt, und das 5-Bit Digitalsignal "00111" wird für die Ganzzahl N-1 an den Eingangsbus 16 angelegt. Der Vergleicher 24 vergleicht das 5-Bit Digitalsignal N mit dem 6-Bit Digitalausgangssignal des Registers 22 und gibt eine logische Eins aus, wenn das 6-Bit Digitalausgangssignal des Registers 22 größer als das 5-Bit Digitalsignal N ist; andernfalls erzeugt der Vergleicher 24 eine logische Null. Wenn das digitale Ausgangssignal des Vergleichers 24 logisch eins ist, wird das 5-Bit Digitalsignal N von dem 6-Bit Digitalausgangssignal des Registers 22 subtrahiert, und das Ergebnis wird an den zweiten Eingang des Addierers 18 angelegt; ansonsten wird, wenn das digitale Ausgangssignal des Vergleichers 24 logisch null ist, das 6-Bit Digitalausgangssignal des Registers 22 einfach durch den steuerbaren Subtrahierer 20 an den zweiten Eingang des Addierers 18 geführt.

Um eine Operation zu beginnen, wird das 5-Bit Digitalsignal N zuerst als "00010" in das 6-Bit breite Register 22 über den zweiten Eingang davon bei der Zeit to geladen, die mit einem Rückstellimpuls (nicht gezeigt) zusammenfällt. Das Register 22 kann andere Anfangswerte, z.B. "00000", annehmen, was einfach den Anfangspunkt der sich wiederholenden Wellenform verschiebt. Da das Steuereingangssignal des steuerbaren Subtrahierers 20 zu Anfang logisch null ist (der digitale Ausgang des Registers 22 ist nicht größer als das Digitalsignal N), wird das Digitalausgangssignal des Registers 22 "000111" hindurchgeführt und zu dem 5-Bit Digitalsignal D "00010" addiert, um am Ausgang des Addierers 18 "001001" zu ergeben. Das 6-Bit Digitalausgangssignal des Addierers 18 wird auf der abfallenden Flanke des Eingangstaktsignals 812 bei der Zeit t&sub1;, wie in Fig. 2 gezeigt, In das Register 22 getaktet. Die Wellenformdarstellungen von Fig. 2 zeigen die Zeitbeziehung zwischen dem Eingangstaktsignal S12 und dem Ausgangstaktsignal S30. Zwischen den Zeiten t&sub1; und t&sub2; wird das 6-Bit Digitalausgangsslgal des Registers 22 "001001" im Vergleicher 24 mit dem 5-Bit Signal N "00111" verglichen, und das Ergebnis, jetzt logisch eins, wird an den ersten Eingang des UND-Gatters 28 und an den Steuereingang des steuerbaren Subtrahlerers 20 angelegt, um dadurch das 5-Bit Signal N "00111" von dem 6-Bit Digitalausgangssignal des Registers 22 "001001" zu subtrahieren und das 5-Bit Signal D "00010" zu addieren, was am Ausgang des Addierers 18 "001001" - "000111" + "00010" = "000100" ergibt. Bei der Zeit t&sub2; geht das Eingangstaktsignal S12 in logisch eins über und vereinigt sich mit der am Ausgang des Vergleichers 24 bereitgestellten logischen Eins, um während der Zeiten t&sub2; bis t&sub3; von Fig. 2 eine logische Eins am Ausgang 30 hervorzubringen. Bei der Zeit t&sub3; fällt das Eingangstaktsignal S12 auflogisch null, was das Ausgangstaktsignal S30 veranlaßt, zu folgen. Ebenfalls bei der abfallenden Flanke des Eingangstaktsignals S12 (Zeit t&sub3;) wird das 6-Bit Digitalausgangssignal des Addierers 18 "000100" in das Register 22 getaktet. Das digitale Ausgangssigal des Vergleichers 24 kehrt zu logisch null zurück, da das 6-Bit Digitalausgangssignal des Registers 22 kleiner als das 5-Bit Signal N ist.

Die Zyklen dauern an, und das Register 22 taktet bei Zeit t&sub4; den Wert "000110" und bei Zeit t&sub5; den Wert "001000" ein. Der Vergleich des 6-Bit Digitalausgangssignals des Registers 22 und des 5-Bit Signals N zwischen den Zeiten t&sub5; und t&sub6; findet wieder das Erstere größer als das Letztere, und das Digitalausgangssignal des Vergleichers 24 wird logisch eins. Die logische Eins wird bei der Zeit te mit dem Logisch- Eins-Zustand des Eingangstaktsignals 812 kombiniert, um die logische Eins während der Zeiten t&sub6; bis t&sub7; von Fig. 2 am Ausgang 30 bereitzustellen. Der Logisch-Eins-Zustand des Digitalausgangssignals des Vergleichers 24 gibt auch den steuerbaren Subtrahierer 20 frei, wodurch das 5-Bit Digitalsignal N "00111" von dem 6-Bit Digitalausgangssignal des Registers 22 "001000" subtrahiert wird, was an seinem Ausgang "000001" ergibt. Das 5-Bit Digitalausgangssignal des steuerbaren Subtrahierers 20 wird zu dem 5-Bit Digitalsignal D addiert, und das Ergebnis "000011" wird bei Zeit t7 in das Register 22 getaktet. Das Ausgangstaktsignal S30 kehrt mit dem übergang des Eingangstaktsignals 812 auflogisch null auflogisch null zurück, und das Digitalausgangssignal des Vergleichers 24 kehrt auflogisch null zurück, weil das 6-Bit Digitalausgangssignal des Registers 22 wieder kleiner als das 5-Bit Digitalsignal N ist.

Bei nachfolgenden abfallenden Flanken des Eingangstaktsignals 812 taktet das Register 22 die Werte "000101", "000111" und "001001" ein. Nachdem bei Zeit t&sub8; der Wert "001001" in das Register 22 eingetaktet ist, gibt das Digitalausgangssignal des Vergleichers 24 den steuerbaren Subtrahierer 20 wieder frei, da das 6-Bit Digitalausgangssignal des Registers 22 "001001" größer als das Digitalsignal N "000111" ist. Das 6-Bit Digitalausgangssignal des Addierers 18 ist dann "001001" - "000111" + "00010" = "000100". Bei der ansteigenden Flanke des Eingangstaktsignals S12 bei Zeit t&sub9; steigt das Ausgangstaktsignal S30 auflogisch eins an und kehrt bei der abfallenden Flanke des Eingangstaktsignals S12 auflogisch null zurück, wobei zu dieser Zeit das 6- Bit Digitalausgangssignal des Addierers 18 "000100" in das Register 22 getaktet wird, um dadurch zwei Perioden des Ausgangstaktsignals S30 für sieben Zyklen des Eingangstaktsignals S12 zu vollenden und das Register 22 auf seinen Wert bei Zeit t&sub3; zurückzubringen. Die Perioden des Ausgangstaktsignals S30 wiederholen sich dann mit symmetrischem Rhytmus bei abwechselnden Zeitintervallen; eines dauert 300 ns (drei Zyklen des Eingangstaktsignals S12), und eines dauert 400 ns (vier Zyklen des Eingangstaktsignals S12). Das Ausgangstaktsignal S30 besitzt zwei Zyklen für sieben Zyklen des Eingangstaktsignals S12, das heilßt, die Frequenz des Ausgangstaktsignals S30 beträgt 10 MHz geteilt durch 1/2. Der Mittelwert der 300 ns Periode und der 400 ns Periode beträgt 350 ns, was etwa 2.851 MHz entspricht, was mit der anfänglichen Berechnung übereinstimmt. Die aufeinanderfolgenden Perioden des Ausgangstaktsignals S30 unterscheiden sich um nicht mehr als eine Periode des Eingangstaktsignals.

Eine ähnliche Symmetrie kann für andere Teilerverhältnisse demonstriert werden. Mit der Ganzzahl N-13 und der Ganzzahl D-5 arbeiten z.B. die Perioden des Ausgangstaktsignals 830 bei sich wiederholdenden Intervallen, bei denen ein Intervall (13 Zyklen von S12) zwei aufeinanderfolgende 300 ns Perioden gefolgt von einer 200 ns Periode, einer 300 ns Periode und einer weiteren 200 ns Periode umfaßt. In Kombination beträgt die mittlere Periode des Ausgangstaktsignals S30 ((300 + 300 + 200 + 300 + 200) / 5) 260 ns oder etwa 3.846 MHz. Diedes Ergebnis stimmt mit dem ursprünglichen Berechnungsverfahren von 10 MHz geteit durch 13/5 oder 3.846 MHz überein. Natürlich kann das Verhältnis von N/D auch ein Ganzzahlwert, z.B. 26/13, sein, wobei die Perioden des Ausgangstaktignals S30 jeweils dieselbe Zeitlänge aufweisen.

Fig. 3 zeigt einen gebrochenen Frequenzteiler 40 als eine alternative Ausführung der vorliegenden Erfindung, der die Notwendigkeit des Vergleichers 24 beseitigt. Komponenten mit ähnlichen Funktionen sind mit denselben Verweiszeichen wie Fig. 1 bezeichnet. Das hochfrequente Eingangstaktsignal S12 wird an den Eingang 12 angelegt, und das erste und zweite 5-Bit Digitalsignal, die die Ganzzahlen D und N darstellen, werden an die Eingangsbusse 14 und 16 angelegt. Die fünf Leiter des Eingangsbusses 16 sind mit den ersten Eingängen der NAND-Gatter 46, 48, 50, 52 und 54 verbunden, während die Ausgänge der NAND-Gatter 46- 54 mit den INB-Eingängen der Volladdierer 56, 58, 60, 62 und 64 verbunden sind. Die NAND-Gatter 46-54 und die Volladdierer 56-64 bilden gemeinsam den steuerbaren Subtrahierer 20. Die Q-Ausgänge der Volladdierer 56-64 sind mit den INA-Eingängen der Volladdierer 66, 68, 70, 12 und 74 verbunden, die gemeinsam den Addierer 18 bilden. Die fünf Leiter des Eingangsbusses 14 sind jeweils mit den INB-Eingängen der Volladdierer 66-14 verbunden. Der Übertrageingang des Volladdierers 64 ist geschaltet, um ein an den Eingang 75 angelegtes Logisch- Eins-Signal zu empfangen, während der Obertragausgang desselben mit dem Übertragegang des Volladdierers 62 verbunden ist. Der Übertragausgang des Volladdierers 62 ist mit dem Übertrageingang des Volladdierers 60 verbunden, und der Übertragausgang des Volladdierers 60 ist mit dem Übertrageingang des Volladdierers 58 verbunden, während der Übertragausgang des Volladdierers 58 mit dem Übertrageingang des Volladdierers 56 verbunden ist. Desgleichen ist der Übertrageingang des Volladdierers 74 geschaltet, um ein an den Eingang 16 angelegtes Logisch-Null-Signal zu empfangen, und der Übertragausgang des Volladdierers 74 ist mit dem Übertrageingang des Volladdierers 12 verbunden. Der Übertragausgang des Volladdierers 12 ist mit dem Übertrageingang des Volladdierers 10 verbunden, und der Übertragausgang des Volladierers 70 ist mit dem Übertrageingang des Volladdierers 68 verbunden, während der Übertragausgang des Volladdierers 68 mit dem Übertrageingang des Volladdierers 66 verbunden ist. Die Q-Ausgänge der Volladdierer 66-14 sind mit den D-Eingängen der Flipflops 78, 80, 82, 84 und 86 verbunden, und die Q-Ausgänge der Flipflops 18-86 sind mit den INA-Eingängen der Volladdierer 56-64 verbunden. Der Übertragausgang des Volladdierers 66 ist mit dem D-Eingang des Flipflops 88 verbunden, und der Q-Ausgang des Letzteren ist mit den zweiten Eingängen der NAND-Gatter 46-54 und mit dem ersten Eingang des UND-Gatters 28 verbunden. Die Kombination der Flipflops 18-88 bildet das Register 22.

Mit Fig. 3 fortfahrend ist der Eingang 12 mit dem zweiten Eingang des UND-Gatters 28 verbunden, dessen Ausgang das Ausgangstaktsignal S30 am Ausgang 30 mit einer Frequenz gleich der Frequenz des Eingangstaktsignals S12 geteilt durch N/D liefert. Der Eingang 12 ist auch mit den CLK- (Takt) Eingängen der Flipflops 18-88 verbunden, während der Eingang 90 mit dem R- (Rückstell) Eingang des Flipflops 88 und mit den S- (Stell) Eingängen der Flipflops 18-88 verbunden ist. Die Flipflops 18-88 sind flankengetriggerte D-Flipflops, bei denen das an den D-Eingang angelegte Digitalsignal bei der abfallenden Flanke des Eingangstaktsignals S12 mit ihrem Q-Ausgang verriegelt wird. Das Flankentriggerungsmerkmal wird benutzt, um Rennzustände zu vermeiden, d.h., wenn das Ausgangssignal der Flipflops 18-88 den Zustand wechselt, wird das resultierende Ausgangssignal über den steuerbaren Subtrahierer 20 und den Addierer 18 an die Eingänge derselben zurückgeführt. Durch die Verwendung von flankengetriggerten Flipflops wird sichergestellt, daß das neue Eingangssignal sich erst bei der folgenden negativ gehenden Flanke des Eingangstaktsignals S12 zum Ausgang verbreiten wird.

Die Funktion des gebrochenen Frequenzteilers 40 folgt der Erörterung von Fig. 1 mit bestimmten Unterscheidungen wie unten erörtert. Das Beispiel, das das 10 MHz Eingangstaktsignal S12 geteilt durch das Verhältnis von N/D, wo die Ganzzahl N=7 und die Ganzzahl D=2, benutzt, wird hier wiederholt. Es ist wiederum klar, daß die Werte für die Ganzzahlen N und D zur Veranschaulichung der vorliegenden Erfindung gewählt sind und die Ganzzahlen N und D viele verschiedene Ganzzahlwerte annehmen können, vorausgesetzt, die Ganzzahl N ist größer als die Ganzzahl D. Ein Rückstellimpuls wird bei Zeit to an den Eingang 90 angelegt, um den Wert "011111" in das Register 22 zu laden, das das Flipflop 88 für das höchstwertige Bit (MSB) und die Flipflops 78-86 für die fünf geringstwertigen Bits (LSB) umfaBt. Das Register 22 kann andere Anfangswerte, z.B. "100000", annehmen, was einfach den Anfangspunkt der sich wiederholenden Ausgangswellenform verschiebt. Das 5-Bit Digitalsignal "00010", das die Ganzzahl D-2 darstellt, wird an den Eingangsbus 14 angelegt, und das 5-Bit Digitalsignal "00111" wird für die Ganzzahl N=7 an den Eingangsbus 16 angelegt. Die am Q-Ausgang des Flipflops 88 entwickelte logische Null wird an den ersten Eingang des UND-Gatters 28 und an die zweiten Eingänge der NAND-Gatter 46-54 angelegt, um dadurch das Digitalsignal "11111" an den Ausgängen davon zu erzeugen. Die Kombination des an die INB-Eingänge der Volladdierer 56-64 angelegten Digitalsignals "11111" mit der an den Übertrageingang des Volladdierers 64 angelegten logischen Null addiert effektiv "00000" zu dem an die INA-Eingänge der Volladdierer 56-64 angelegten Digitalausgangssignal "11111" der Flipflops 18-86. Das 5-Bit Digitalausgangssignal der Volladdierer 56-64 "11111" wird an die INA-Eingänge der Volladdierer 66-14 angelegt, während das 5-Bit Digitalsignal D "00010" an die INB-Eingänge derselben angelegt wird. Das 6-Bit Digitalausgangssignal der Volladdierer 66-14 "11111" + "00010" = "100001" wird bei der abfallenden Flanke des Eingangstaktsignals S12 bei Zeit t&sub1; wie in Fig. 2 gezeigt zu den Ausgängen der Flipflops 18-88 durchgetaktet. Bemerkenswert, das MSB des 6-Bit Digitalausgangssignals der Volladdierer 66-74 wird am Übertragausgang des Volladdierers 66 geliefert und an den D-Eingang des Flipflops 88 angelegt. Bei Zeit t&sub2; geht das Eingangstaktsignal S12 in logisch eins über und vereinigt sich mit der logischen Eins am Q-Ausgang des Flipflops 88, um während der Zeiten t&sub2; bis t&sub3; von Fig. 2 logisch eins am Ausgang 30 zu liefern.

Die am Q-Ausgang des Flipflops 88 verriegelte logische Eins invertiert auch über die NAND-Gatter 46-54 das 5-Bit Digitalsignal, um an den INB-Eingängen der Volladdierer 56-84 "11000" bereitzustellen. Gleichzeitig wird das Digitalausgangssignal der Flipflops 18-86 "00001" an die INA-Eingänge der Volladdierer 56-64 angelegt, während logisch eins am Übertrageingang des Volladdierers 64 bleibt. Das an den Q-Ausgängen der Volladdierer 56-64 erzeugte Digitalausgangssignal ist "00001" + "11000" + "1" = "11010", wodurch effektiv das Zweierkomplement des 5- Bit Signals N gebildet und das 6-Bit Digitalausgangssignal des Registers 22 addiert wird, was dasselbe ist wie 100001" - "00111" = "11010". Das 5-Bit Digitalausgangssignal der Volladdierer 56-64 "11010" wird an die INA-Eingänge der Volladdierer 66-14 angelegt, während das 5-Bit Digitalsignal D "00010" an die INB-Eingänge derselben angelegt wird, und das 6-Bit Digitalausgangssignal der Volladdierer 66-74 "011100" wird bei der abfallenden Flanke des Eingangstaktsignals S12 bei Zeit t&sub3; wie in Fig. 2 gezeigt zu den Ausgängen der Flipflops 78-88 durchgetaktet. Bei Zeit t&sub3; fällt das Eingangstaktsignal S12 auf null, was das Ausgangstaktsignal S30 veranlaßt, zu folgen.

Die Zyklen dauern an, und das Register 22 taktet bei Zeit t&sub4; den Wert "011110" und bei Zeit t&sub5; den Wert "100000" ein, wobei zu dieser Zeit die am Q-Ausgang des Flipflops 88 verriegelte logische Eins wieder das 5-Bit Digitalsignal N über die NAND-Gatter 46-54 invertiert, um an den Q-Ausgängen der Volladdierer 56-64 "00000" + "11000" + "1" = "11001" zu erzeugen, während sich dieselbe logische Eins mit dem Logisch-Eins-Zustand des Eingangstaktsignals S12 vereinigt, um während der Zeiten t&sub6; bis t&sub7; von Fig. 2 die logische Eins am Ausgang 30 zu erzeugen. Bei Zeit t&sub7; kehrt das Ausgangstaktignal S30 mit dem Obergang des Eingangstaktsignals S12 auflogisch null auflogisch null zurück, und "011011" wird in das Register 22 getaktet. Bei nachfolgenden abfallenden Flanken des Eingangstaktsignals S12 taktet das Register 22 die Werte "011101", "011111" und "100001" bei Zeit t&sub8; ein. Bei der ansteigenden Flanke des Eingangstaktsignals S12 bei Zeit t&sub9; steigt das Ausgangstaktignal 530 auflogisch eins an. Die nächste abfallende Flanke bei Zeit t&sub1;&sub0; bringt das Register 22 auf seinen Wert bei Zeit t&sub3; zurück, um dadurch zwei Perioden des Ausgangstaktignals S30 für sieben Zyklen des Eingangstaktsignals S12 zu vollenden, wobei die erste Periode zwischen den Zeiten t&sub3; und t&sub7; auftrat und die zweite Periode zwischen den Zeiten t&sub7; und t&sub1;&sub0; auftrat. Das Ausgangstaktsignal S30 weist zwei Zyklen für sieben Zyklen des Eingangstaktsignals S12 auf, das heißt, die Frequenz des Ausgangstaktignals S30 beträgt 10 MHz geteilt durch 7/2 oder etwa 2.857 MHz.

Es ist auch möglich, die Reihenfolge der in Fig. 3 gezeigten Subtraktion und Addition umzukehren, wodurch das Element 20 ein steuerbarer Addierer wird und das Element 18 ein Vollsubtrahierer ist. Außerdem werden die NAND-Gatter 46-54 durch UND-Gatter ersetzt, und eine logische Null wird an den Eingang 15 angelegt, während der -Ausgang des Flipflops 88 mit den zweiten Eingängen der UND-Gatter 46-54 verbunden wird. Für eine solche Anordnung kann das Register 22 bei Zeit t&sub0; mit "100000" geladen werden. Der vorangehenden Erörterung von Fig. 3 mit Bezug auf Fig. 2 folgend werden die in das Register 22 gesetzten Werte "011110" bei Zeit t&sub1;, "100011" bei Zeit t&sub3;, "100001" bei Zeit t&sub4;, "011111" bei Zeit t&sub5;, "100100" bei Zeit t&sub7; und "011110" bei Zeit t&sub8; sein, die wieder zu dem Wert bei Zeit t&sub1; zurückkehren, um dadurch zwei sich wiederholende Zyklen des Ausgangstaktsignals S30 zu vollenden.

Was beschrieben worden ist, ist folglich ein neuartiger gebrochener Frequenzteiler, der die Frequenz eines Eingangstaktsignals durch das Verhältnis von zwei Ganzzahlwerten teilt, während im wesentlichen symmetrische Ausgangsperioden erzeugt werden, die sich um nicht mehr als einen Zyklus des Eingangstaktsignals unterscheiden, was das Zittern für Betriebstaktsignale niedrigerer Frequenz, die nachfolgend erzeugt werden können, verringert.


Anspruch[de]

1. Schaltung, die auf ein erstes (16) und zweites (14) digitales Eingangssignal und ein Eingangstaktsignal (12) anspricht und die Frequenz des Eingangstaktsignals durch das Verhältnis des ersten und zweiten digitalen Eingangssignals teilt, umfassend:

eine erste Einrichtung (20), die auf einen ersten logischen Zustand eines digitalen Steuersignals anspricht und ein erstes digitales Ausgangssignal erzeugt, das die Differenz zwischen dem ersten digitalen Eingangssignal und einem zweiten digitalen Ausgangssignal ist, wobei die erste Einrichtung auf einen zweiten logischen Zustand des digitalen Steuersignals anspricht, um das erste digitale Ausgangssignal gleich dem zweiten digitalen Ausgangssignal zu erzeugen;

eine zweite Einrichtung (18, 22), die das erste digitale Ausgangssignal und das zweite digitale Eingangssignal summiert, um das zweite digitale Ausgangssignal zu erzeugen, und

eine dritte Einrichtung (24), die das digitale Steuersignal aus einem Vergleich des zweiten digitalen Ausgangssignals und des ersten digitalen Eingangssignals erzeugt, wobei das digitale Steuersignal den ersten logischen Zustand aufweist, wenn das zweite digitale Ausgangssignal größer als das erste digitale Eingangssignal ist, und das digitale Steuersignal den zweiten logischen Zustand aufweist, wenn das zweite digitale Ausgangssignal kleiner als oder gleich dem ersten digitalen Eingangssignal ist.

2. Schaltung nach Anspruch 1, weiter umfassend eine vierte Einrichtung (28), die auf den ersten logischen Zustand des Steuersignals und das Eingangstaktsignal anspricht und ein Ausgangstaktsignal freigibt, das bei einer Frequenz gleich der Frequenz des Eingangstaktsignals geteilt durch das Verhältnis des ersten und zweiten digitalen Eingangssignals arbeitet.

3. Frequenzteilerschaltung, die auf eine erstes (16) und zweites (14) digitales Eingangssignal anspricht und ein Ausgangstaktsignal (30) erzeugt, das bei einer Frequenz arbeitet, die gleich der des Eingangstaktsignals geteilt durch das Verhältnis des ersten und zweiten digitalen Eingangssignals ist, umfassend:

einen steuerbaren Addierer (56-64), der auf einen ersten logischen Zustand eines digitalen Steuersignals anspricht und ein erstes digitales Ausgangssignal erzeugt, das die Summe eines an eine erste Mehrzahl von Eingängen angelegten zweiten digitalen Ausgangssignals und des an eine zweite Mehrzahl von Eingängen angelegten ersten digitalen Eingangssignals ist, wobei der steuerbare Addierer auf einen zweiten logischen Zustand des digitalen Steuersignals anspricht, um das erste digitale Ausgangssignal gleich dem zweiten digitalen Ausgangssignal zu erzeugen;

eine Subtrahiererschaltung (66-14), die geschaltet ist, die Differenz zwischen dem ersten digitalen Ausgangssignal und dem zweiten digitalen Eingangssignal zu bilden und das zweite digitale Ausgangssignal an einer Mehrzahl von Ausgängen zu erzeugen, und

ein Register (18-88) mit einer Mehrzahl von Eingängen, die jeweils mit der Mehrzahl von Ausgängen der Subtrahiererschaltung verbunden sind, und mit einer Mehrzahl von Ausgängen zum Speichern des zweiten digitalen Ausgangssignals, wobei die niedrigstwertigen Ausgänge der Mehrzahl von Ausgängen des Registers jeweils mit der ersten Mehrzahl von Eingängen des steuerbaren Addierers verbunden sind, und wobei der höchstwertige Ausgang der Mehrzahl von Ausgängen des Registers mit dem steuerbaren Addierer verbunden ist, um das digitale Steuersignal zu erzeugen.

4. Frequenzteilerschaltung nach Anspruch 3, weiter umfassend eine Einrichtung (28), die auf den ersten logischen Zustand des digitalen Steuersignals und das Eingangstaktsignal anspricht und das Ausgangstaktsignal freigibt.

5. Verfahren zum Erzeugen eines Ausgangstaktsignals, das bei einer Frequenz arbeitet, die gleich der eines Eingangstaktsignals geteilt durch das Verhältnis eines ersten und zweiten digitalen Eingangssignals ist, umfassend die Schritte:

Initialisieren eines Registers, um ein erstes digitales Ausgangssignal mit einem vorbestimmten Wert bereitzustellen;

Subtrahieren des ersten digitalen Eingangssignals von dem ersten digitalen Ausgangssignal, um bei Anwesenheit eines digitalen Steuersignais mit einem ersten logischen Zustand ein zweites digitales Ausgangssignal zu bilden, und andernfalls Setzen des zweiten digitalen Ausgangssignals gleich einem niedrigstwertigen Teil des ersten digitalen Eingangssignals bei Anwesenheit des digitalen Steuersignals mit einem zweiten logischen Zustand;

Addieren des zweiten digitalen Ausgangssignals und des zweiten digitalen Eingangssignals, um den nächsten Wert des ersten digitalen Ausgangssignals zu erzeugen, und

Speichern des nächsten Wertes des ersten digitalen Ausgangssignals in dem Register, um den Zyklus zu wiederholen, wobei ein höchstwertiger Teil des ersten digitalen Ausgangssignals das digitale Steuersignal mit dem ersten oder zweiten logischen Zustand liefert.

6. Verfahren zum Erzeugen eines Ausgangstaktsignals, das bei einer Frequenz arbeitet, die gleich der eines Eingangstaktsignals geteilt durch das Verhältnis eines ersten und zweiten digitalen Eingangssignals ist, umfassend die Schritte:

Initialisieren eines Registers, um ein erstes digitales Ausgangssignal mit einem vorbestimmten Wert bereitzustellen;

Subtrahieren des ersten digitalen Eingangssignals von dem ersten digitalen Ausgangssignal, um bei Anwesenheit eines digitalen Steuersignals mit einem ersten logischen Zustand ein zweites digitales Ausgangssignal zu bilden, und andernfalls Setzen des zweiten digitalen Ausgangssignals gleich einem niedrigstwertigen Teil des ersten digitalen Eingangssignals bei Anwesenheit des digitalen Steuersignals mit einem zweiten logischen Zustand;

Addieren des zweiten digitalen Ausgangasignals und des zweiten digitalen Eingangssignals, um den nächsten Wert des ersten digitalen Ausgangssignals zu erzeugen;

Speichern des nächsten Wertes des ersten digitalen Ausgangssignals in dem Register und

Vergleichen des ersten digitalen Ausgangssignals und des ersten digitalen Eingangssignals, um das digitale Steuersignal zu erzeugen, wobei das digitale Steuersignal den ersten logischen Zustand aufweist, wenn das erste digitale Ausgangssignal größer als das erste digitale Eingangssignal ist, und das digitale Steuersignal den zweiten logischen Zustand aufweist, wenn das erste digitale Ausgangssignal kleiner als oder gleich dem ersten digitalen Eingangssignal ist.







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