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Fehleranalyseeinrichtung für Halbleiterspeicherprüfsystem - Dokument DE19633915A1
 
PatentDe  


Dokumentenidentifikation DE19633915A1 27.02.1997
Titel Fehleranalyseeinrichtung für Halbleiterspeicherprüfsystem
Anmelder Advantest Corp., Tokio/Tokyo, JP
Erfinder Ohsawa, Toshimi, Saitama, JP
Vertreter Vossius & Partner, 81675 München
DE-Anmeldedatum 22.08.1996
DE-Aktenzeichen 19633915
Offenlegungstag 27.02.1997
Veröffentlichungstag im Patentblatt 27.02.1997
IPC-Hauptklasse G01R 31/303
Zusammenfassung Eine Fehleranalyseeinrichtung soll die Anzahl der Fehler bezüglich eines zu prüfenden Speichers zählen, die während der Prüfung erfaßt werden. Die Fehleranalyseeinrichtung weist auf: einen Fehlerspeicher zum Speichern von Fehlerdaten bezüglich des zu prüfenden Speichers unter einer durch Adressendaten von einem Speicherprüfsystem definierten Adresse, wenn durch einen logischen Komparator ein Fehlersignal erfaßt wird; eine ODER-Schaltung zum Bereitstellen von Eingabedaten für den Fehlerspeicher auf der Basis einer ODER-Verknüpfung zwischen dem Fehlersignal vom logischen Komparator und Daten, die im Fehlerspeicher unter einer durch die Adressendaten definierten Adresse gespeichert sind; eine Schreibfreigabesteuerung zum Zuführen eines Schreibfreigabesignals zum Fehlerspeicher auf der Basis des Fehlersignals; und eine UND-Schaltung, die mit dem Fehlersignal vom logischen Komparator und mit den im Fehlerspeicher unter einer durch die Adressendaten definierten Adresse gespeicherten Daten gespeist wird, wenn die Daten aus dem Fehlerspeicher anzeigen, daß die Fehlerdaten noch nicht unter der Adresse gespeichert sind; sowie einen Fehlerzähler zum Zählen der Anzahl der Fehlersignale, die von der UND-Schaltung im Verlauf einer Prüfung des Speichers durch das Speicherprüfsystem übertragen werden.

Beschreibung[de]

Die Erfindung betrifft eine Fehleranalyseeinrichtung zur Verwendung in einem Halbleiterspeicherprüfsystem, und insbesondere eine Fehleranalyseeinrichtung, die mit hoher Geschwindigkeit eine Anzahl von Fehlern in einem zu prüfenden Speicher zählen kann, die durch ein Halbleiterspeicherprüfsystem erfaßt werden.

Beim Prüfen eines Halbleiterspeicherbausteins durch ein Halbleiterspeicherprüfsystem werden an den zu prüfenden Speicher Prüfmustersignale angelegt, und die resultierenden Ausgangssignale werden mit erwarteten Daten verglichen, um festzustellen, ob der Speicher richtig funktioniert oder nicht. In einem Blockschaltbild von Fig. 3 ist eine Grundstruktur eines Halbleiterspeicherprüfsystems dargestellt, die einen Taktgenerator 10, einen Mustergenerator 11, einen Wellenformformatierer 12, einen logischen Komparator 13 und einen Fehlerspeicher 14 aufweist.

Adressendaten und Prüfdaten in einem vom Mustergenerator 11 erzeugten Signalmuster werden nach der Wellenformung durch den Wellenformformatierer 12 an einen zu prüfenden Speicher (MUT) angelegt. Der logische Komparator 13 stellt fest, ob die von jeder Adresse des zu prüfenden Speichers (MUT) ausgegebenen Daten den Test bestehen oder nicht bestehen, indem er die Ausgabedaten mit erwarteten Daten vergleicht, die vom Mustergenerator 11 erzeugt werden. Besteht eine Nichtübereinstimmung zwischen den Ausgabedaten des zu prüfenden Speichers und den erwarteten Daten, dann erzeugt der Komparator ein Fehlersignal. Der Fehlerspeicher 14 speichert die Fehlerinformation für jede Adresse des zu prüfenden Speichers auf der Basis des Fehlersignals vom logischen Komparator 13 und der Adressendaten vom Mustergenerator 11. Alle vorerwähnten Operationen werden synchron zu einem Systemtakt ausgeführt, der vom Taktgenerator erzeugt und jedem Block des Prüfsystems zugeführt wird.

Fig. 4 zeigt ein Blockschaltbild, das ein Beispiel für eine herkömmliche Fehleranalyseeinrichtung mit einem Fehlerspeicher darstellt. Fig. 5 zeigt eine Zeitdiagramm, das einen Arbeitsablauf der Fehleranalyseeinrichtung gemäß Fig. 4 darstellt, wenn die Fehlerinformation durch Fehlerbitspeicher 30a-30n gespeichert wird. Die Fehleranalyseeinrichtung weist einen Fehlerspeicher auf, der in mehrere Fehlerbitspeicher 30a-30n, mehrere ODER-Gatter 32a-32n, einen Adressenwähler 21, eine Schreibfreigabesteuerung 24 und einen Fehlerzähler 23 untergliedert ist. In diesem Beispiel wird die Fehlerinformation durch eine Lese-/Modifizier-/Schreiboperation in den Fehlerbitspeichern 30a-30n gespeichert.

Bei der Lese-/Modifizier-/Schreiboperation werden innerhalb einer Systemtaktperiode bezüglich jeder Adresse des Fehlerbitspeichers eine Leseoperation und eine Schreiboperation ausgeführt. Bei der Schreiboperation wird entweder die durch die Leseoperation erhaltene gespeicherte Information oder die vom logischen Komparator 13 gerade bereitgestellte Fehlerinformation im Fehlerbitspeicher 30 gespeichert. Eine derartige ODER-Funktion wird in jedem der ODER-Gatter 32a-32n ausgeführt, die am Eingang des Fehlerbitspeichers 30 vorgesehen sind. Daher werden die Fehlerinformationen im Speicher 30 akkumuliert.

In diesem Beispiel bilden die Fehlerbitspeicher 30a-30n einen Mehrbitspeicher, der gleichzeitig n Bits parallel verarbeitet und eine Speicherkapazität aufweist, die mindestens gleich der Kapazität des zu prüfenden Speichers ist. Die Adressendaten werden gemeinsam für die Fehlerbitspeicher 30a-30n bereitgestellt, deren Speicheroperationen gemeinsam durch ein Schreibfreigabesignal /WE gesteuert werden. Das Schreibfreigabesignal /WE wird auf der Basis der Fehlersignale vom logischen Komparator 13 durch die Schreibfreigabesteuerung 24 erzeugt.

Wie in Fig. 4 dargestellt, werden die Fehlersignale (Faila-Failn) vom logischen Komparator 13 an die Dateneingänge (Dina-Dinn) der Fehlerbitspeicher 30a-30n und außerdem an die Schreibfreigabesteuerung 24 angelegt, welche die Schreiboperation der Fehlerbitspeicher 30a-30n steuert. Das Adressensignal vom Mustergenerator 11 und die Lese-/Schreibadresse vom Systembus werden durch den Adressenwähler 21 multiplexiert, und die gewählte Adresse wird gemeinsam den Adresseneingängen Ain der Fehlerbitspeicher 30a-30n zugeführt. Die Schreibfreigabesteuerung 24 erzeugt das Schreibfreigabesignal /WE nur für die Periode, in welcher der Fehler durch den logischen Komparator 13 erfaßt wird. Das Schreibfreigabesignal /WE wird den Fehlerbitspeichern 30a-30n zugeführt, um über die ODER-Gatter 32a-32n die Eingabedaten in die Speicher 30a-30n einzuschreiben.

Durch das Schreibfreigabesignal /WE werden die mehreren Bits der Fehlerinformationen über die ODER-Gatter 32a-32n gleichzeitig im Fehlerbitspeicher 30 (Fehlerspeicher 14) akkumuliert. Fig. 5 zeigt diese Operation, die in der Fehleranalyseeinrichtung gemäß Fig. 4 stattfindet. Durch die Adressendaten von Fig. 5B, die durch den Mustergenerator 11 in dem vom Systemtakt gemäß Fig. 5A vorgegebenen Zeittakt erzeugt werden, werden die Daten aus dem Fehlerbitspeicher 30 ausgelesen, wie in Fig. 5C dargestellt.

Die Fehlerdaten gemäß Fig. 5D vom logischen Komparator 13 werden dem ODER-Gatter 32 zugeführt, dessen anderer Eingang mit den in Fig. 5C dargestellten Ausgabedaten des Fehlerbitspeichers 30 gespeist wird. Das ODER-Gatter führt die ODER-Verknüpfung der Fehlerdaten gemäß Fig. 5D und der Ausgabedaten gemäß Fig. 5C aus und erzeugt Eingabedaten gemäß Fig. 5E, die in dem Fehlerbitspeicher 30 zu speichern sind. Durch das Schreibfreigabesignal /WE gemäß Fig. 5F von der Schreibfreigabeschaltung 24 werden die in Fig. 5F dargestellten Eingabedaten im Fehlerbitspeicher 30 unter der durch die Adressendaten gemäß Fig. 5B definierten Adresse gespeichert. Wie aus dem vorstehenden Arbeitsablauf ersichtlich, werden die Fehlerdaten im Fehlerbitspeicher durch die neu ankommenden Fehlerdaten aktualisiert.

Der Adressenwähler 21 wählt entweder die Adressendaten vom Mustergenerator 11 oder Adressendaten von einem Adressendatenbus. Die Adressendaten vom Mustergenerator 11 dienen zum Speichern der Fehlerdaten während der Prüfung des zu prüfenden Speichers, während die Adressendaten vom Systembus zum Lesen und Schreiben der Fehlerdaten nach der Prüfung dienen.

Während der Prüfung des zu prüfenden Speichers werden die Adressendaten vom Mustergenerator 11 gemeinsam für die Fehlerbitspeicher 30a-30n bereitgestellt. Nach der Prüfung wählt der Adressenwähler 21 die Adressendaten vom Systembus, um zum Zweck einer Fehleranalyse auf die Fehlerbitspeicher 30a-30n zuzugreifen, d. h. beispielsweise um die Gesamtzahl der Fehler zu zählen oder um die Fehlerdaten in jeder Adresse des Fehlerspeichers zur Aufstellung eines Fehlerverzeichnisses des zu prüfenden Speichers auszulesen.

Der Fehlerzähler 23 zählt die Fehlerinformationen von den Fehlerbitspeichern 30a-30n, um eine Gesamtzahl der Fehler bezüglich des zu prüfenden Speichers zu ermitteln. Zum Beispiel akkumuliert der Fehlerzähler 23 die Anzahl von Datenwerten "1" in den Ausgabedaten der Fehlerbitspeicher 30a-30n Wie oben dargelegt, muß beim herkömmlichen Speicherprüfsystem der Zählprozeß der Fehlerzahl für jedes Datenbit oder für die gesamten Adressen des zu prüfenden Speichers nach dessen Prüfung ausgeführt werden. Dies ist darauf zurückzuführen, daß beim Prüfen eines Halbleiterspeichers bei der Anwendung eines algorithmischen Prüfmusters zwei oder mehrere Zugriffe auf die gleiche Adresse des zu prüfenden Speichers erfolgen. Wenn während der Prüfung in der herkömmlichen Schaltungsanordnung alle Fehler gezählt werden, dann werden für die gleiche Adresse des zu prüfenden Speichers mehrere Fehler addiert. Daher ist es nicht möglich, die Gesamtzahl der Fehler in dem zu prüfenden Speicher während der Prüfung genau zu zählen.

Es ist daher eine Aufgabe der vorliegenden Erfindung, eine Fehleranalyseeinrichtung zu schaffen, die mit hoher Geschwindigkeit und Genauigkeit eine Anzahl von Fehlern in einem zu prüfenden Speicher zählen kann, die durch ein Halbleiterprüfsystem während der Prüfung des Speichers erfaßt werden.

Die erfindungsgemäße Fehleranalysevorrichtung zählt die Fehlerzahl während des Ablaufs der Speicherprüfung anstatt nach der Speicherprüfung. Das heißt, die Fehlerzahl wird gezählt, während die Prüfsignale an dem zu prüfenden Speicher anliegen und die resultierenden Ausgangssignale aus dem zu prüfenden Speicher mit den erwarteten Daten verglichen werden.

Erfindungsgemäß weist die Fehleranalyseeinrichtung für ein Halbleiterspeicherprüfsystem auf: einen Fehlerspeicher zum Speichern von Fehlerdaten für den zu prüfenden Speicher unter einer durch Adressendaten vom Speicherprüfsystem definierten Adresse, wenn durch einen logischen Komparator im Speicherprüfsystem ein Fehlersignal erfaßt wird; eine ODER-Schaltung zur Bereitstellung von Eingabedaten für den Fehlerspeicher auf der Basis einer ODER-Verknüpfung zwischen dem Fehlersignal vom logischen Komparator und Daten, die im Fehlerspeicher unter einer durch die Adressendaten definierten Adresse gespeichert sind; eine Schreibfreigabesteuerung zum Erzeugen eines Schreibfreigabesignals, das dem Fehlerspeicher auf der Basis des Fehlersignals vom logischen Komparator zugeführt wird; eine UND-Schaltung, die mit dem Fehlersignal vom logischen Komparator und mit den Daten gespeist wird, die im Fehlerspeicher unter einer durch die Adressendaten definierten Adresse gespeichert sind, um das Fehlersignal zu übertragen, wenn die Daten aus dem Fehlerspeicher anzeigen, daß die Fehlerdaten noch nicht unter der Adresse gespeichert sind; sowie einen Fehlerzähler zum Zählen der Anzahl der Fehlersignale, die von der UND-Schaltung im Verlauf einer Prüfung des zu prüfenden Speichers durch das Speicherprüfsystem übertragen werden.

Erfindungsgemäß kann die Fehleranalyseeinrichtung mit hoher Geschwindigkeit und Genauigkeit die Anzahl der Fehler in einem zu prüfenden Speicher zählen, die während der Prüfung des Speichers durch ein Halbleiterspeicherprüfsystem erfaßt werden. Der Grund dafür ist, daß das Fehlersignal durch den Fehlerzähler nur dann gezählt wird, wenn die Fehlerdaten unter der betreffenden Adresse des Fehlerbitspeichers nicht aufgefunden werden. Im Ergebnis wird auch dann, wenn während der Speicherprüfung mehrmals auf die gleiche Adresse des zu prüfenden Speichers zugegriffen wird und folglich bei jedem Zugriff auf die fehlerhafte Adresse des zu prüfenden Speichers die Fehlersignale durch den logischen Komparator erzeugt werden, für diese Adresse nur ein Fehler erkannt und durch die Fehleranalyseeinrichtung gezählt.

Die Erfindung wird nachstehend anhand von Beispielen und unter Bezugnahme auf die Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild, das ein Beispiel für eine Schaltungskonfiguration einer erfindungsgemäßen Fehleranalyseeinrichtung darstellt;

Fig. 2 ein Zeitdiagramm, das einen Arbeitsablauf zum Zählen der Fehlerzahl durch die erfindungsgemäße Fehleranalyseeinrichtung darstellt;

Fig. 3 ein Schaltschema zur Darstellung einer allgemeinen Struktur eines Halbleiterspeicherprüfsystems;

Fig. 4 ein Blockschaltbild, das eine herkömmliche Schaltungskonfiguration der Fehleranalyseeinrichtung darstellt; und

Fig. 5 ein Zeitdiagramm, das einen Arbeitsablauf zum Zählen der Fehlerzahl durch die herkömmliche Fehleranalyseeinrichtung gemäß Fig. 4 darstellt.

Fig. 1 zeigt ein Beispiel für die erfindungsgemäße Fehleranalyseeinrichtung, wobei einander entsprechende Teile der Fehleranalyseeinrichtung durch die gleichen Bezugszeichen wie in Fig. 3 und 4 bezeichnet werden. Wie in Fig. 1 dargestellt, weist die erfindungsgemäße Fehleranalyseeinrichtung zusätzlich UND-Gatter 40a-40n und einen Fehlerwähler 50 auf.

Die anderen Schaltungselemente, wie z. B. der Adressenwähler 21, die Fehlerbitspeicher 30a-30n, der Fehlerzähler 23 und die Schreibfreigabesteuerung 24, sind die gleichen wie bei der in Fig. 4 gezeigten herkömmlichen Einrichtung. Ebenso wie bei der herkömmlichen Einrichtung führt die erfindungsgemäße Fehleranalyseeinrichtung beim Speichern der Fehlerinformationen die Lese-/Modifizier-/Schreiboperation aus.

Die Eingänge der UND-Gatter 40a-40n sind mit dem logischen Komparator 13 verbunden, um die Fehlersignale direkt vom logischen Komparator 13 zu empfangen. Die anderen Eingänge der UND-Gatter 40a-40n sind mit den Fehlerbitspeichern 30a-30n verbunden. Der Fehlerwähler 50 wird mit den Ausgabedaten von den Fehlerbitspeichern 30a-30n und den Ausgangssignalen der UND-Gatter 40a-40n gespeist. Der Fehlerwähler 50 wählt die Ausgangssignale der UND-Gatter 40a-40n während der Speicherprüfung und die Ausgabedaten der Fehlerbitspeicher 30a-30n nach der Speicherprüfung. Die gewählten Ausgabedaten vom Fehlerwähler 50 werden dem Fehlerzähler 23 zugeführt, in welchem die Anzahl der Fehler gezählt wird.

Auf diese Weise wird durch Zählen der Ausgabedaten vom Fehlerwähler die Fehlerzahl mit hoher Geschwindigkeit während der Speicherprüfung gezählt, d. h. während das Prüfsignal an den zu prüfenden Speicher angelegt wird und die resultierenden Ausgabedaten des zu prüfenden Speichers mit den erwarteten Daten verglichen werden. Ebenso wie beim herkömmlichen Fehleranalyseverfahren kann die erfindungsgemäße Fehleranalyseeinrichtung auch die Fehler im Fehlerspeicher 14 zählen und ermittelt die Gesamtzahl der Fehler nach der Speicherprüfung.

Diese Arbeitsweise wird im folgenden näher erläutert. Die UND-Gatter 40a-40n dienen dazu, festzustellen, ob das Fehlersignal vom logischen Komparator beim Einschreiben der Fehlerdaten in die Fehlerbitspeicher 30a-30n zu zählen ist. Wie in Fig. 1 gezeigt, ist in diesem Beispiel ein Eingang jedes UND-Gatters 40 ein invertierender Anschluß. Die Ausgabedaten vom Fehlerbitspeicher 30 werden an den invertierenden Anschluß des UND-Gatters 40 angelegt.

Wenn daher das UND-Gatter 40 das Fehlersignal "1" vom logischen Komparator 13 empfängt, wird festgestellt, ob die Fehlerdaten bereits unter der gleichen Adresse des Fehlerbitspeichers 30 existieren. Wenn der Fehlerdatenwert "1" aus dem Fehlerbitspeicher 30 ausgelesen wird, dann wird wegen des invertierenden Anschlusses des UND-Gatters 40 das Ausgangssignal des UND-Gatters nicht dem Fehlerwähler 50 zugeführt. Wenn umgekehrt das UND-Gatter 40 das Fehlersignal "1" vom logischen Komparator 13 empfängt, aber der entsprechende Ausgabedatenwert vom Fehlerbitspeicher 30 gleich "0" ist, dann wird das UND-Gatter geöffnet, so daß das Fehlersignal dem Fehlerwähler 50 zugeführt wird.

Auf diese Weise wird das Fehlersignal vom Fehlerzähler 23 nur dann gezählt, wenn die Fehlerdaten unter der entsprechenden Adresse des Fehlerbitspeichers 30 nicht aufgefunden worden sind. Im Ergebnis wird für diese Adresse die Fehlerzahl auch dann mit eins gezählt, wenn während der Speicherprüfung mehrmals auf die gleiche Adresse des zu prüfenden Speichers zugegriffen und folglich bei jedem Zugriff auf diese Adresse des zu prüfenden Speichers das Fehlersignal durch den logischen Komparator 13 erzeugt wird.

Fig. 2 zeigt ein Zeitdiagramm, das den Arbeitsablauf der erfindungsgemäßen Fehleranalyseeinrichtung darstellt. Durch die Adressendaten gemäß Fig. 2B, die vom Mustergenerator entsprechend dem Systemtakt gemäß Fig. 2A erzeugt werden, werden die Daten aus dem Fehlerbitspeicher 30 ausgelesen, wie in Fig. 2C dargestellt. Die aus dem Fehlerbitspeicher 30 ausgelesenen Daten werden dem UND-Gatter 40 und dem ODER-Gatter 32 zugeführt.

Die Fehlerdaten gemäß Fig. 2D vom logischen Komparator 13 werden dem ODER-Gatter 32 zugeführt, dessen anderer Eingang mit den in Fig. 5c dargestellten Ausgabedaten des Fehlerbitspeichers 30 gespeist wird. Das ODER-Gatter 32 führt die ODER-Verknüpfung der Fehlerdaten gemäß Fig. 2D und der Ausgabedaten gemäß Fig. 2C aus und erzeugt Eingabedaten, die in dem Fehlerbitspeicher 30 zu speichern sind. Durch das Schreibfreigabesignal /WE, das durch die Schreibfreigabesteuerung 24 gemäß Fig. 1 erzeugt wird, werden die Eingabedaten vom ODER-Gatter 32 im Fehlerbitspeicher 30 unter der durch die Adressendaten gemäß Fig. 2B definierten Adresse gespeichert. Wie aus dem vorstehenden Arbeitsablauf ersichtlich, werden die Fehlerdaten im Fehlerbitspeicher 30 durch die neuen Fehlerdaten aktualisiert.

Wenn der Datenwert gemäß Fig. 2C vom Fehlerbitspeicher 30 gleich "1" ist, dann wird am Ausgang des UND-Gatters 40 nicht das Fehlersignal vom logischen Komparator 13 für den Fehlerzähler 23 bereitgestellt, wie in Fig. 2E gezeigt, da die Fehlerdaten bereits im Speicher 30 gespeichert sind. Wenn der Ausgabewert vom Fehlerbitspeicher 30 gleich "0" ist, dann sind folglich keine Fehlerdaten unter der Adresse gespeichert, und das Fehlersignal von Fig. 2D wird am Ausgang des UND-Gatters 40 bereitgestellt, wie in Fig. 2F gezeigt, und vom Fehlerzähler 23 gezählt, wie in Fig. 2G dargestellt.

Vorstehend wurde erläutert, daß der Fehlerzähler 23 dazu dient, die Gesamtfehlerzahl zu ermitteln. Der Fehlerzähler wird außerdem zum Zählen der vorgegebenen Fehlerzahl verwendet. Wenn z. B. die Fehlerzahl in dem zu prüfenden Speicher eine bestimmte Zahl "n" erreicht, kann das Halbleiterspeicherprüfsystem entscheiden, daß der zu prüfende Speicher nicht mehr reparierbar ist. Bei der vorliegenden Erfindung ist es auch möglich, zwei oder mehrere Fehlerzähler einzubauen, beispielsweise für jeden Fehlerbitspeicher 30.

Wie vorstehend beschrieben, kann gemäß der vorliegenden Erfindung die Fehleranalyseeinrichtung mit hoher Geschwindigkeit und Genauigkeit die Zahl der Fehler in einem zu prüfenden Speicher zählen, die während der Prüfung des Speichers durch ein Halbleiterspeicherprüfsystem erfaßt werden. Der Grund dafür ist, daß das Fehlersignal nur dann vom Fehlerzähler gezählt wird, wenn die Fehlerdaten unter der betreffenden Adresse des Fehlerbitspeichers nicht aufgefunden worden sind. Im Ergebnis wird auch dann, wenn während der Speicherprüfung mehrmals auf die gleiche Adresse des zu prüfenden Speichers zugegriffen wird und folglich die Fehlersignale bei jedem Zugriff auf die fehlerhafte Adresse des zu prüfenden Speichers erzeugt werden, durch die Fehleranalyseeinrichtung für diese Adresse nur ein Fehler erkannt und gezählt.


Anspruch[de]
  1. 1. Fehleranalyseeinrichtung zur Verwendung in einem Halbleiterspeicherprüfsystem für die Analyse von Fehlerinformationen eines zu prüfenden Speichers, wobei die Einrichtung aufweist:

    einen Fehlerspeicher zum Speichern von Fehlerdaten bezüglich des zu prüfenden Speichers unter einer durch Adressendaten vom Speicherprüfsystem definierten Adresse, wenn durch einen logischen Komparator in dem Speicherprüfsystem ein Fehlersignal erzeugt wird;

    eine ODER-Schaltung zum Bereitstellen von Eingabedaten für den Fehlerspeicher auf der Basis einer ODER-Verknüpfung zwischen dem Fehlersignal vom logischen Komparator und Daten, die im Fehlerspeicher unter einer durch die Adressendaten definierten Adresse gespeichert sind;

    eine Schreibfreigabesteuerung zum Erzeugen eines Schreibfreigabesignals, das dem Fehlerspeicher auf der Basis des Fehlersignals vom logischen Komparator zuzuführen ist;

    eine UND-Schaltung, die mit dem Fehlersignal vom logischen Komparator und mit den Daten gespeist wird, die im Fehlerspeicher unter einer durch die Adressendaten definierten Adresse gespeichert sind, um das Fehlersignal zu übertragen, wenn die Daten aus dem Fehlerspeicher anzeigen, daß die Fehlerdaten unter der Adresse noch nicht gespeichert sind; und

    einen Fehlerzähler zum Zählen der Anzahl der Fehlersignale, die von der UND-Schaltung im Verlauf einer Prüfung des zu prüfenden Speichers durch das Halbleiterspeicherprüfsystem übertragen werden.
  2. 2. Fehleranalyseeinrichtung nach Anspruch 1, die ferner aufweist:

    einen Adressenwähler zur Wahl entweder von Adressendaten, die während der Prüfung gleichzeitig für den zu prüfenden Speicher bereitgestellt werden, oder von nach der Prüfung bereitgestellten Adressendaten, wobei der Adressenwähler die gewählten Adressendaten dem Fehlerspeicher zuführt; und

    einen Fehlerwähler zur selektiven Zuführung entweder des Fehlersignals von der UND-Schaltung oder der Daten aus dem Fehlerspeicher zum Fehlerzähler.
  3. 3. Fehleranalyseeinrichtung nach Anspruch 1, wobei der Fehlerspeicher von mehreren Fehlerbitspeichern zum parallelen Empfang mehrerer Eingabedatenbits gebildet wird, und wobei die ODER-Schaltung bzw. die UND-Schaltung von mehreren, den mehreren Fehlerbitspeichern entsprechenden ODER-Gattern bzw. UND-Gattern gebildet werden.
  4. 4. Fehleranalyseeinrichtung zur Analyse von Fehlerinformationen eine zu prüfenden Speichers, welche aufweist:

    einen Mustergenerator zum Erzeugen von Adressendaten, die dem zu prüfenden Speicher zuzuführen sind, von Prüfdaten, die in den zu prüfenden Speicher einzugeben sind, und von erwarteten Daten, die mit einem Ausgangssignal von dem zu prüfenden Speicher zu vergleichen sind;

    einen logischen Komparator für den Vergleich des Ausgangssignals von dem zu prüfenden Speicher mit den erwarteten Daten und zum Erzeugen eines Fehlersignals, wenn das Ausgangssignal und die erwarteten Daten nicht miteinander übereinstimmen;

    einen Fehlerspeicher zum Speichern von Fehlerdaten bezüglich des zu prüfenden Speichers unter einer durch Adressendaten vom Mustergenerator definierten Adresse, wenn durch den logischen Komparator das Fehlersignal erzeugt wird;

    eine ODER-Schaltung zum Bereitstellen von Eingabedaten für den Fehlerspeicher auf der Basis einer ODER-Verknüpfung zwischen dem Fehlersignal und Daten, die im Fehlerspeicher unter einer durch die Adressendaten definierten Adresse gespeichert sind;

    eine Schreibfreigabesteuerung zum Erzeugen eines Schreibfreigabesignals, das dem Fehlerspeicher auf der Basis des Fehlersignals vom logischen Komparator zuzuführen ist;

    eine UND-Schaltung, die mit dem Fehlersignal vom logischen Komparator und mit den Daten gespeist wird, die im Fehlerspeicher unter einer durch die Adressendaten definierten Adresse gespeichert sind, um das Fehlersignal zu übertragen, wenn die Daten aus dem Fehlerspeicher anzeigen, daß die Fehlerdaten unter der Adresse noch nicht gespeichert sind; und

    einen Fehlerzähler zum Zählen der Anzahl der Fehlersignale, die von der UND-Schaltung im Verlauf einer Prüfung des zu prüfenden Speichers durch das Halbleiterspeicherprüfsystem übertragen werden.
  5. 5. Fehleranalyseeinrichtung nach Anspruch 4, die ferner aufweist:

    einen Adressenwähler zur selektiven Zuführung entweder von durch den Mustergenerator erzeugten Adressendaten während der Prüfung des Speichers oder von Adressendaten, die über den Systembus eines Halbleiterspeicherprüfsystems nach der Prüfung bereitgestellt werden; und

    einen Fehlerwähler zur selektiven Zuführung entweder des Fehlersignals von der UND-Schaltung oder der Daten aus dem Fehlerspeicher zum Fehlerzähler.
  6. 6. Fehleranalyseeinrichtung nach Anspruch 4 oder 5, wobei der Fehlerspeicher von mehreren Fehlerbitspeichern zum parallelen Empfang mehrerer Fehlersignalbits vom logischen Komparator gebildet wird, und wobei die ODER-Schaltung bzw. die UND-Schaltung von mehreren, den mehreren Fehlerbitspeichern entsprechenden ODER-Gattern bzw. UND-Gattern gebildet werden.






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