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Dokumentenidentifikation DE69311787T2 22.01.1998
EP-Veröffentlichungsnummer 0598260
Titel Spannungsgesteuerter Hochfrequenz-Oszillator
Anmelder Codex Corp., Mansfield, Mass., US
Erfinder Atriss, Ahmad H., Chandler, Arizona 85224, US;
Peterson, Benjamin C., Tempe, Arizona 85284, US
Vertreter Grünecker, Kinkeldey, Stockmair & Schwanhäusser, Anwaltssozietät, 80538 München
DE-Aktenzeichen 69311787
Vertragsstaaten DE, FR, GB
Sprache des Dokument En
EP-Anmeldetag 28.10.1993
EP-Aktenzeichen 931174585
EP-Offenlegungsdatum 25.05.1994
EP date of grant 25.06.1997
Veröffentlichungstag im Patentblatt 22.01.1998
IPC-Hauptklasse H03K 5/13
IPC-Nebenklasse H03L 7/099   

Beschreibung[de]

Die vorliegende Erfindung betrifft im allgemeinen spannungsgesteuerte Oszillatoren und insbesondere einen spannungsgesteuerten Hochfrequenz-Oszillator.

Eine herkömmliche phasenstarre oder Phasenregel-Schleife (phase lock loop PLL) enthält allgemein einen Phasendetektor zum Überwachen einer Phasendifferenz zwischen einem Eingangssignal und einem Ausgangssignal eines spannungsgesteuerten Oszillators (voltage controlled oscillator VCO). Der Phasendetektor erzeugt ein Aufwärts-Steuersignal und ein Abwärts- Steuersignal für eine Ladepumpe zum Laden und Entladen eines Schleifenfilters an einem Schleifenknoten am Eingang des VCO. Die über dem Schleifenfilter entwickelte Schleifenspannung bestimmt die Ausgangsfrequenz des VCO. Die Aufwärts- und Abwärts-Steuersignale, welche die Ladepumpe ansteuern, setzen die richtige Schleifenfilterspannung an dem Eingang des VCO fest zum Aufrechterhalten einer vorgegebenen Phasenbeziehung zwischen den an dem Phasendetektor anliegenden Signalen, wie gut verstanden wird.

PLLs werden weithin in Nachrichten-Datenverbindungen, Ortsbereichsnetzen bei Computeranwendungen, Mikroprozessoren und Datenspeicher-Anwendungen zum Steuern von Datenübertragungen eingesetzt. PLLs werden oft ausgeführt mit komplementärer Metalloxid-Halbleiter- (Complementary Metall Oxyde Semiconductor = CMOS-) Technologie, um einen kostengünstigen und mit geringem Leistungsbedarf arbeitenden Betrieb zu schaffen, der es einem Systemausleger erlaubt, den Folgebereich und die frequenzgestützte Aufnahme zu dehnen. Da die Betriebsfrequenz von PLLs weiterhin ansteigt, um den Bedarf nach höheren Verbindungs-Datenraten zu erfüllen, muß der Systemausleger mit Problemen der Temperatur und der Herstellverfahrens-Änderungen umgehen, welche den Betrieb der PLLs beeinflussen. Der VCO ist die Primärtemperatur- und verfahrensabhängige Komponente, welche den Hochfrequenz-PLL-Betrieb beeinflußt.

Eine typische maximale Betriebsfrequenz für einen herkömmlichen VCO beträgt unter dem Betrieb des schlimmsten Falles 100 MHz. Es ist erwünscht, daß der VCO bei mindestens 200 MHz arbeitet, wenn sich die Schleifenknotenspannung (VDD) bei ihrem Maximalwert befindet, auch unter der schlimmsten Verarbeitungs- und bei Hochtemperatur-Bedingungen aufgrund der Betriebsumgebung der Wafer-Kenngrößen. Jedoch kann unter den besten Temperatur- und Verarbeitungsbedingungen die gleiche VCO-Auslegung mit der gleichen Schleifenknotenspannung VDD bei viel höherer Frequenz von beispielsweise 860 MHz arbeiten. Tatsächlich wird die gesamte Frequenz/Verstärkungsfaktor-Kurve (MHz/V) des VCO- Betriebs durch Temperatur- und Verarbeitungsbedingungen beeinflußt. Beispielsweise kann der VCO-Frequenzgewinn bei schlimmster Verarbeitung 17 MHz/V bei 200 MHz betragen, während unter den besten Verarbeitungsbedingungen der VCO-Frequenzgewinn 365 MHz/V beträgt. So beeinflußt die Unsicherheit der VCO-Ausgangsfunktion als eine Funktion der Temperatur und der Verarbeitungsparameter bei einer bestimmten Schleifenknotenspannung die Genauigkeit, die Stabilität, das Zittern und den Abstimmbereich der PLL.

Damit besteht ein Bedarf nach einem VCO, der mit einer hohen Ausgangsfrequenz arbeitet, wegen des zunehmenden Bedarfs für hohe Datenraten.

Ein VCO nach dem Stand der Technik ist geoffenbart in der US-PS 4 072 910. Diese Referenz beschreibt einen spannungsgesteuerten Oszillator mit einem Steuereingang zum Aufnehmen eines Steuersignals und umfaßt das erste, zweite, vierte und fünfte Merkmal des unabhängigen Anspruchs.

Zusammenfassung der Erfindung

Erfindungsgemäß wird ein spannungsgesteuerter Oszillator geschaffen, wie er im unabhängigen Anspruch festgelegt ist.

Kurzbeschreibung der Zeichnung

Fig. 1 ist ein Blockschaltbild, das eine PLL darstellt;

Fig. 2 ist ein schematisches Blockschaltbild, das die "auf VDD initialisieren"-Schaltung der Fig. 1 darstellt;

Fig. 3 ist ein schematisches Schaltbild, das den Gegenphasentakt-Generator der Fig. 1 darstellt;

Fig. 4 ist ein schematisches Blockschaltbild, das den Hochfrequenz-VCO nach Fig. 1 darstellt;

Fig. 5 ist ein Schaltschema, das die Digitalladungen der Fig. 4 darstellt;

Fig. 6 ist ein schematisches Blockschaltbild, das den Frequenzbereichsdetektor aus Fig. 1 darstellt;

Fig. 7 ist ein schematisches Schaubild, das den Gegenphasentakt-Generator der Fig. 6 darstellt;

Fig. 8 ist ein schematisches Schaubild, das den Abwärtsdetektor der Fig. 6 darstellt;

Fig. 9 ist eine Wellenformauftragung, die zur Erklärung des Frequenzbereichsdetektors aus Fig. 6 dient;

Fig. 10 ist ein Blockschaltbild, das die Ladesteuerschaltung der Fig. 1 darstellt; und

Fig. 11 ist ein Schaltschema der Ladungszelle der Fig. 10.

Detaillierte Beschreibung der bevorzugten Ausführung

Eine digitale phasenstarre oder Phasenregel-Schleife (PLL) 10 ist in Fig. 1 gezeigt, die zur Herstellung als integrierte Schaltung unter Benutzung herkömmlicher CMOS-Verfahren für integrierte Schaltungen geeignet ist. Ein digitales Eingangssignal VREF, das bei z.B. 2,0 MHz arbeitet, wird an einen ersten Eingang eines Phasendetektors 14 angelegt, um ein AUFWÄRTS- Steuersignal und ein ABWÄRTS-Steuersignal für eine Ladepumpe 16 zu schaffen. Das Ausgangssignal der Ladepumpe 16 steuert den Schleifenknoten 18 zum Aufladen und Entladen des Schleifenfilters 20 an, der einen (nicht dargestellten) zwischen dem Schleifenknoten 18 und Erdpotential angeschlossenen Kondensator umfaßt. Die Schleifenspannung am Schleifenknoten 18 steuert den VCO 22 zum Erzeugen eines Oszillatorsignals OSCOUT am Ausgang 24. Das OSCOUT-Signal wird in gegenphasige Taktsignale PX bzw. PY aufgeteilt durch den Gegenphasentakt-Generator 28 und weiter durch eine programmierbare :N-Schaltung 30 frequenzuntersetzt zum Schaffen eines OSCOUT/N-Signals, wie es an den zweiten Eingang des Phasendetektors 14 angelegt wird. Die programmierbare :N-Schaltung 30 empfängt ein externes Steuersignal N zum Auswählen des Divisors N, z.B. mit N=100.

Ein AUFWÄRTS-Steuersignal erhöht die Schleifenspannung zum Erhöhen der Ausgangsfrequenz des VCO 22, während ein ABWÄRTS- Steuersignal die Schleifenspannung erniedrigt, um die Ausgangsfrequenz des VCO 22 herabzusetzen. Die Impulslänge der AUFWÄRTS- und ABWÄRTS-Steuersignale bestimmt die Größe der auf das Schleifenfilter 20 übertragenen Ladung. Je größer die Phasendifferenz zwischen dem Eingangssignal VREF und dem OSCOUT/N-Signals ist, umso größer ist die Impulslänge des AUFWÄRTS- oder ABWÄRTS-Steuersignals und desto länger arbeitet der Ladestrom von der Ladungspumpe 16, um den Schleifenknoten 18 zu einer Spannung hin zu steuern, die die VCO-Frequenz zur Minimalisierung der Phasendifferenz ändert. So steuern die gegenseitig einander ausschließenden AUFWÄRTS- und ABWÄRTS-Steuersignale den VCO 22 so an, daß er die vorgegebene Phasenbeziehung zwischen den an dem ersten und dem zweiten Eingang des Phasendetektors 14 anliegenden Signalen aufrecht erhält.

Die Schaltung 32 enthält einen mit dem Schleifenknoten 18 gekoppelten Ausgang und arbeitet in Reaktion auf das Eingangssignal VREF zum Initialisieren des Schleifenknotens 18 auf das positive Stromzuführpotential VDD (5,0 V) beim Einschalten oder bei einem Reset des Systems. Darüberhinaus sorgt die : N-Schaltung 30 auch für ein OSCOUT/2-Signal, das bei der Hälfte der Rate des OSCOUT-Signals arbeitet, für den Frequenzbereichsdetektor 30, damit dieser erfaßt, ob das OSCOUT-Signal innerhalb eines vorgegebenen Frequenzbereichs liegt. Der Frequenzbereichsdetektor 34 läßt Steuersignale zur Ladesteuerschaltung 36 durch, um Ladesteuersignale DL0-DL5 für das digital gesteuerten Laden 38 zu erzeugen. Durch Überwachen der Ausgangsfrequenz des VCO 22 stellen der Frequenzbereichsdetek- Lor 34 und die Ladesteuerschaltung 36 die kapazitive Belastung und damit die Betriebsgeschwindigkeit des VCO 22 nach, um bei einer bestimmten Schleifenknotenspannung eine vorgegebene Ausgangsfrequenz zu erhalten. So arbeitet der VCO 22 unabhängig von Temperatur und Verfahren über Einstellungen, die mit digital gesteuertem Laden an seiner Ausgangsfrequenz vorgenommen werden.

In Fig. 2 ist die Schaltung "auf VDD initialisieren" 32 mit weiteren Einzelheiten gezeigt mit einem Ausgang, der mit dem Schleifenknoten 18 gekoppelt ist zum Initialisieren des VCO 22 auf seine maximale Arbeitsfrequenz bei Systemeinschalten oder bei System-Reset durch Einstellen des Schleifenknotens 18 auf die maximale positive Stromversorgungsspannung VDD. Die VCO- Frequenzspreizung zwischen der Schlechtestenfalls-Verarbeitung und der Bestenfalls-Verarbeitung ist maximal und verändert sich zwischen 200 MHz bis 860 MHz, wenn die Schleifenknotenspannung bei VDD ist. Diese breite Frequenzspreizung ist wichtig beim Bestimmen der Anzahl von Ladungen, die benötigt werden, um die VCO-Frequenz unabhängig von Temperatur und Verarbeitung auf den 200 MHz Bereich zu reduzieren. Der Initialisierungsvorgang vereinfacht die Gesamtauslegung, da die digitale Ladesteuerung den VCO 22 nur zu einer geringeren Betriebsfrequenz hin einzustellen braucht.

Bei einem System-Reset schaltet ein aktives logisch-1-RESET- Signal den Transistor 40 ein, um den Knoten 42 zu einem logisch Null zu ziehen von dem bei Erdpotential arbeitenden Stromversorgungsleiter 44. Die Transistoren 46, 48, 50, 52, 54 und 56 wirken als ein Inverter mit Hysterese (Schmitt-Trigger), wodurch ein Niedrigpegel-Signal am Knoten 42, das unter der unteren Schwelle des Schmitt-Triggers 46-56 (1,6 V) liegt, die Transistoren 46 und 48 einschaltet und den Knoten 58 am Eingang des Inverters 60 auf logisch Eins und den Ausgang des Inverters 60 auf logisch Null zieht. Die Transistoren 50 und 52 leiten zu diesem Zeitpunkt nicht.

Das aktive logisch-Eins-RESET-Signal wird durch den Inverter 61 invertiert, um den Ausgang des UND-Glieds 62 auf logisch Null zu steuern und den Transistor 64 einzuschalten. Logisch Null am Ausgang des Inverters 60 erzeugt jedoch in Kombination mit dem logisch-1-RESET-Signal eine logische Null am Ausgang des NCR- Glieds 66 und schaltet den Transistor 68 ab, um den Knoten 42 von VDD zu isolieren, wenn RESET aktiv ist. Das logisch-1- RESET-Signal initialisiert auch die Verzögerungsschaltung, welche die Transistoren 70, 72, 74, 76 und 78 und die Inverter 80, 82, 84, 86, 88 und 90 umfaßt. Eine logische Eins an den Gate-Elektroden der Transistoren 92, 94, 96, 98 und 100 erzeugt logische Nullen an den Eingängen der Inverter 80, 84 und 88 von dem Stromversorgungsleiter 44 und logische Einsen an den Eingängen der Inverter 82 und 86 vom Stromversorgungsleiter 102, der bei einem positiven Potential wie VDD arbeitet. Das VDD_DETECT-Signal geht weiter zu logisch Null nach einer geraden Anzahl von Inversionen von dem Ausgang des Inverters 60, vorausgesetzt, daß das Eingangssignal des Inverters 88 während des aktiven RESET-Signals auf logisch Null gesetzt war. Das logisch-Null-VDD DETECT-Signal wird ge"UND"et mit einem invertierten HIGH_FREQ2-Signal vom Frequenzdetektor 34 über ein UND-Glied 103, um die Ladepumpe 16 zu sperren, wie in Fig. 1 gezeigt. Eine Ladepumpenschaltung mit einer Sperreigenschaft ist auf dem Fachgebiet von PLLs gut bekannt, z.B. durch separates "UND"en des Ausgangssignals vom UND-Glied 103 mit dem AUFWÄRTS-Steuersignal und dem ABWÄRTS-Steuersignal zum Ansteuern der Lade- und Entlade-Transistoren der Ladepumpe 16.

Das Eingangssignal VREF mit 2,0 MHz wird durch die :N-Schaltung 104 auf 125 kHz heruntergeteilt, wonach der Gegenphasen-Taktgenerator 108 Gegenphasen-Taktsignale X_CLK bzw. Y_CLK erzeugt. Eine :N-Schaltung mit N=16 ist auf dem Fachgebiet wohl bekannt. Eine Ausführung von Gegenphasen-Taktgeneratoren 28 und 108 ist in Fig. 3 gezeigt, wo das OSCOUT-Signal vom VCO 22 über Inverter 126, 128, 130 und 132 an einen ersten Eingang des UND- Glieds 134 angelegt wird. Das Ausgangssignal des Inverters 126 wird über die Inverter 136 und 138 an einen ersten Eingang des UND-Glieds 140 angeschlossen. Das Ausgangssignal des UND-Glieds 134 schafft das PX-Taktsignal, welches über den Inverter 142 an einen zweiten Eingang des UND-Glieds 140 angelegt wird. In gleicher Weise schafft das Ausgangssignal des UND-Glieds 140 das PY-Taktsignal, wie es durch den Inverter 144 an einen zweiten Eingang des UND-Glieds 134 angelegt wird. Das Ausgangssignal des Inverters 130 am Knoten 146 wird durch den Inverter 147 mit dem Eingang des Inverters 138 verbunden, während das Ausgangssignal des Inverters 136 am Knoten 148 durch den Inverter 149 zum Eingang des Inverters 132 gekoppelt wird.

Wenn das OSCOUT-Signal auf logisch Null schaltet, geht das Ausgangssignal des Inverters 126 auf logisch Eins. Der Inverter 136 versucht, den Knoten 148 auf logisch Null zu schalten, bevor der Knoten 146 auf logisch Eins schaltet, da der Knoten 148 nur um die Verzögerung durch zwei Inverter von dem OSCOUT- Signal entfernt ist, während der Knoten 146 um drei Inverterverzögerungen entfernt ist. Jedoch wird der Übergang des Knotens 148 auf logisch Null verlangsamt durch den Inverter 147, da der Knoten 146 noch logisch Null ist, zwei Inverterverzögerungen, nachdem das OSCOUT-Signal auf logisch Null wechselt. Der Inverter 147 bewirkt ein Halten des Knotens 148 bei logisch Eins, bis das Ausgangssignal des Inverters 130 seinen Zustand ändert. Ein gleichartiges Szenario folgt, wenn das OSCOUT-Signal auf logisch Eins schaltet. So überdeckt der Schaltzustandsübergang der Inverter 132 und 138 180º außer Phase, kreuzt annähernd bei der 50%-Markierung und überwindet dadurch die Verzögerungsdifferenz, die durch eine ungleiche Zahl von Invertern zwischen dem OSCOUT-Signal und den Knoten 146 und 148 aufgeprägt wird.

Wenn das Ausgangssignal des Inverters 132 logisch Null ist, geht das PX-Taktsignal am Ausgang des UND-Glieds 134 auf logisch Null. Das UND-Glied 140 empfängt logische Einsen von den Ausgängen der Inverter 142 und 138, um ein logisch-Eins-PY- Taktsignal zu schaffen. Wenn das Ausgangssignal des Inverters 138 auf logisch Null geht, geht das PY-Taktsignal auf logisch Null. Das UND-Glied 134 empfängt logische Einsen von den Ausgangssignalen der Inverter 134 und 144, um ein logisch-Eins- PX-Taktsignal zu schaffen. Damit schalten die PX- und PY- Taktsignale gegenphasig bei im wesentlichen der 50%-Marke und arbeiten an der Frequenz des OSCOUT-Signals. Die X_CLK- und Y_CLK-Taktsignale, die durch den Taktgenerator 108 geschaffen werden, schalten in gleicher Weise gegenphasig bei im wesentlichen der 50%-Markierung und arbeiten bei der durch 16 geteilten Frequenz des VREF-Signals.

Nach dem System-Reset geht das RESET-Signal auf logisch Null, um den Transistor 40 abzuschalten und den Knoten 42 in Fig. 2 zu lösen. Die Transistoren 92-100 leiten nicht mehr länger. Der Inverter 110 legt eine logisch Eins an die ersten Eingänge von UND-Gliedern 112 und 114, während die zweiten Eingänge derselben jeweils das X_CLK- bzw. Y_CLK-Signal erhalten. Während der Zeiträume, in denen das X_CLK-Signal logisch Eins ist, leiten die Transistoren 70, 74 und 78, um den Logikzustand vom vorhergehenden Inverter durchzulassen. Während der Zeiträume, in denen das Y_CLK-Signal logisch Eins ist, leiten die Transistoren 72 und 76, um den Logikzustand vom vorhergehenden Inverter durchzulassen. So tritt der an dem Ausgang des Inverters 60 nach System-Reset auftretende Logisch-Null-Zustand durch die Transistoren 70-78 und die Inverter 80-90 nach drei Taktperioden der X_CLK- und Y_CLK-Signale durch. Das VDD_DETECT-Signal bleibt bei logisch Null.

Man nehme an, daß HIGH_FREQ1 am Eingang des Inverters 116 logisch Eins ist. Die Logisch-Null-Signale VDD_DETECT und HIGH_FREQ1 halten den Ausgang eines UND-Gliedes 62 bei logisch Null und den Transistor 64 leitend, nachdem das RESET-Signal inaktiv wird. Der Transistor 64 läßt Strom in den Schleifenknoten 18, um dessen Potential zu dem Stromversorgungspotential VDD vom Leiter 102 auf zuladen. Das bei Logisch-Null-RESET- Signal steuert den Ausgang des NCR-Glieds 66 auf logisch Eins und schaltet den Transistor 68 an. Die Transistoren 118 und 120 sind mit ihren miteinander verkoppelten Drain- und Gate-Elektroden so gestaltet, daß sich das Potential am Knoten 42 um zwei Gate/Source-Übergangs-Potentiale (VGS = 0,8 V) unter dem Schleifenknoten 18 befindet, unter Mißachtung des Drain/Source- Potentials des Transistors 68. Sobald die Spannung am Schleifenknoten 18 etwa 4,0 V erreicht und der Knoten 42 an der oberen Hysterese-Schwelle des Schmitt-Triggers 46-56 ist, etwa 2,4 V (4,0 V - 2VGS), leiten die Transistoren 50 und 52 und ziehen den Knoten 58 auf logisch Null. Der Ausgang des Inverters 60 schaltet auf logisch Eins.

Die logisch Null an Knoten 58 schaltet auch den Transistor 54 ein, um die untere Hysterese-Schwelle des Schmitt-Triggers 46-56 an die Source des Transistors 48 zu setzen. Das bedeutet, der Knoten 42 muß unter 1,6 V abfallen, um den Knoten 58 zu logisch Eins zurückzuschalten. Der Transistor 124 leitet auch, um den Knoten 42 von VDD auf logisch Eins zu ziehen. Die logische Eins am Ausgang des Inverters 60 taktet während drei Perioden der X_CLK- und Y_CLK-Signale durch die Transistoren 70-78 und schaltet das VDD_DETECT-Signal auf logisch Eins, was bezeichnet, daß der Schleifenknoten 18 im wesentlichen bei VDD arbeitet. Der Transistor 122 sorgt für Rückkopplung, um den Knoten 42 bei logisch Eins und den Ausgang des Inverters 60 bei logisch Eins zu halten für ein kontinuierliches logisch-Eins- VDD_DETECT-Signal. Die Verzögerung durch die Tränsistoren 70-78 schafft eine Sonderzeit für den Schleifenknoten 18, um seine Spannung von 4,0 V auf im wesentlichen 5,0 V zu erhöhen. Die Verzögerung kann je nach Notwendigkeit für die bestimmte Anwendung erhöht oder vermindert werden durch Hinzufügung oder Wegnehmen von Transistoren wie 70-78 und Invertern wie 80-88.

Die erste Phase des Initialisierungsvorgangs für PLL 10 ist abgelaufen, wenn der Schleifenknoten 18 VDD erreicht. Die zweite Phase enthält das Einstellen der Beladung am VCO 22 zur Erzeugung einer bekannten maximalen Ausgangsfrequenz von z.B. 200 MHz unter Voraussetzung der maximalenschleifenknotenspannung VDD. Sobald VCO 22 richtig geladen ist, um bei 200 MHz mit Schleifenknotenspannung bei VDD zu oszillieren, kann PLL 10 den Normalbetrieb beginnen. Ein weiteres RESET-Signal startet ggf. den Initialisierungsvorgang wieder ganz von neuem.

In Fig. 4 ist VCO 22 als ein Ringoszillator mit drei stromgewinn-steuerbaren Inverterstufen und digital gesteuertem Laden 38 an dem Ausgang jeder Inverterstufe dargestellt. Die Schleifenknotenspannung an dem Schleifenknoten 18 wird an die Gate- Anschlüsse der Stromquellen-Transistoren 150, 152, 154, 156, 158 und 160 angelegt. Der Transistor 162 arbeitet als Eingang einer ersten Stromspiegelschaltung mit drei gleichen Ausgängen an den Drain-Anschlüssen der Transistoren 164, 165 und 166, die jeweils an den Knoten 168, 170 bzw. 172 angeschlossen sind. Der Stromfluß durch die Transistoren 150 und 162 stellt die VGS für die Transistoren 164-166 so, daß jeder den gleichen Strom leitet. In gleicher Weise arbeitet der Transistor 174 als ein Eingang einer zweiten Stromspiegelschaltung mit drei gleichen Ausgängen an den Drain-Anschlüssen der Transistoren 176, 178 und 180, die jeweils mit Knoten 168, 170 bzw. 172 verbunden sind. Der Stromfluß durch die Transistoren 152 und 174 stellt die VGS für Transistoren 176-180 so, daß jeder den gleichen Strom leitet. Der Transistor 182 arbeitet als ein Eingang einer dritten Stromspiegelschaltung mit drei gleichen Ausgängen an den Drain-Anschlüssen der Transistoren 184, 186 und 188, die jeweils mit den Knoten 168, 170 bzw. 172 verbunden sind. Der Stromfluß durch die Transistoren 154 und 182 stellt die VGS für die Transistoren 184-188 so, daß jeder den gleichen Strom führt.

Die Transistoren 190 und 192 bilden einen ersten Inverter, wobei der Source-Anschluß des Transistors 190 als eine erste Leitklemme wirkt, die mit Knoten 168 verbunden ist, während der Source-Anschluß des Transistors 192 eine zweite, mit dem Drain- Anschluß des Transistors 156 gekoppelte Leitklemme ist. Die Drain-Anschlüsse der Transistoren 190 und 192 sind zusammen mit der Digitalladung 194 am Knoten 196 gekoppelt zum Anlegen einer kapazitiven Ladung in Reaktion auf digitale Ladesteuersignale DL0 und DL1. Die Transistoren 200 und 202 bilden einen zweiten Inverter, der zwischen dem Knoten 170 und dem Drain-Anschluß des Transistors 158 gekoppelt ist. Die Drain-Anschlüsse der Transistoren 200 und 202 sind zusammen mit der Digitalladung 204 am Knoten 206 gekoppelt zum Anlegen einer kapazitiven Ladung in Abhängigkeit von digitalen Laststeuersignalen DL2 und DL3. Die Transistoren 208 und 210 bilden einen dritten zwischen dem Knoten 172 und dem Drain-Anschluß des Transistors 160 gekoppelten Inverter. Die Drain-Anschlüsse der Transistoren 208 und 210 sind miteinander mit der Digitalladung 212 am Ausgang 24 gekoppelt zum Anlegen einer kapazitiven Ladung in Reaktion auf digitale Ladesteuersignale DL4 und DL5.

Der Betrieb eines Drei-Inverter-Ringoszillators ist dem Fachmann wohl bekannt. Kurz gesagt wird das Ausgangssignal des dritten Inverters 208-210 zu dem Eingang des ersten Inverters 190-192 zurückgeführt, was die Schwingung der gesamten Schaltung herbeiführt, wobei jede Inverterstufe für eine Phasenverschiebung von 180º sorgt. Die Transistoren 218 und 220 sind zwischen zwei Stromversorgungsleitern 102 und 44 gekoppelt und arbeiten als Inverter wie die Transistoren 208-210, um Fehlanpassungen zwischen den p-Kanaltransistoren 190, 200 und 208 und den n-Kanaltransistoren 192, 202 und 210 auszugleichen. Eine Reduzierung der Transistor-Fehlanpassungen hilft dabei, ein Einschaltverhältnis von 50% für das OSCOUT-Signal zu schaffen. Weitere Einzelheiten des Betriebs der Transistoren 218 und 220 ist in US-PS 5 081 428 geoffenbart, und diese Offenbarung wird hier zu Referenzzwecken aufgenommen.

Beim VCO 22 steuern die Stromquellen-Transistoren 150 und 156- 160 die Schaltgeschwindigkeit der Invertierungs-Transistoren 190-192, 202-202 und 208-210 durch Stromspiegel-Transistoren 162-166. Wenn die Schleifenknotenspannung anwächst, leiten die Transistoren 150 und 156-162 größeren Strom. Der Stromfluß durch die Transistoren 150 und 162 wird durch den Transistor 164 gespiegelt. Damit leiten die invertierenden Transistoren 190-192 mehr Strom, als dem Anwachsen der Schleifenknotenspannung entspricht, um die Kapazität an den Gate-Anschlüssen der Transistoren 200-202 aufzuladen und zu entladen, was die letzteren mit einer höheren Frequenz schalten läßt. Die Transistoren 165 und 158 leiten auch mehr Strom durch die Transistoren 200-202, um die Kapazität an den Gate-Anschlüssen der Transistoren 208-210 aufzuladen und zu entladen, was die letzteren mit höherer Frequenz schalten läßt. In gleicher Weise senken und quellen die Transistoren 166 und 160 mehr Strom durch die Transistoren 208-210, was die Transistoren 190-192 mit einer höheren Frequenz schalten läßt. Der Gesamteffekt für den VCO besteht in der Erzeugung eines Ausgangssignals OSCOUT mit höherer Frequenz, wenn die Schleifenknotenspannung anwächst. Eine niedrigere Schleifenknotenspannung vermindert die Ausgangsfrequenz des VCO 22 durch Reduzieren des Stromflusses durch die Transistoren 150 und 156-166 und die jeweiligen invertierenden Transistorstufen.

Eine Verfahrensweise zum Erhöhen der maximalen Ausgangsfrequenz des VCO 22 enthält das Erhöhen der Gate-Breite und/oder Verringern der Gate-Länge der invertierenden Transistoren wie 190- 192, 200-202 und 208-210, wodurch jeder bei einer bestimmten Gate-Spannung mehr Strom leitet. Eine andere Vorgehensweise ist, bei den Stromquellen-Transistoren wie 150 und 156-166 die Gate-Breite zu erhöhen und/oder die Gate-Länge zu vermindern. Es ist wichtig, die Beladung an den Gates der Transistoren 164- 166 zu minimalisieren, um ein rasches Ansprechen auf Stromänderungen in den Transistoren 150 und 162 mit der Schleifenknotenspannung sicherzustellen. Es besteht eine obere Grenze für diese Vorgehensweise darin, daß ein Erhöhen der Gate- Geometrie auch den durch die vorhergehende Inverterstufe gesehenen Gate-Kapazitätswert und den Diffusions-Kapazitätswert erhöht. Der zusätzliche Kapazitätswert neigt dazu, die Schwingung zu verlangsamen. Die obere praktische Grenze bei CMOS- Geräten liegt bei 100 MHz bei der Schlimmsten-Fall-Verarbeitung.

Eine Schlüsseleigenschaft des VCO 22 ist die Verwendung von zusätzlichen Stromspiegel-Schaltungen, um die kapazitive Ladung an den Gate-Anschlüssen der Transistoren 164-166 zu reduzieren, während der Stromfluß durch die invertierenden Transistoren 190-192, 200-202 und 208-210 erhöht wird. Dementsprechend hilft der Stromquellen-Transistor 152 beim Steuern der Schaltgeschwindigkeit der invertierenden Transistoren 190-192, 200-202 und 208-210 durch die Stromspiegel-Transistoren 174-180. Wenn die Schleifenknotenspannung ansteigt, leiten die Transistoren 152 und 174 mehr Strom, der durch die Transistoren 176-180 gespiegelt wird. In gleicher Weise unterstützt der Stromquellen-Transistor 154 beim Steuern der Schallgeschwindigkeit der invertierenden Transistoren 190-192, 200-202 und 208-210 durch die Stromspiegel-Transistoren 182-188. Wenn die Schleifenknotenspannung ansteigt, leiten die Transistoren 154 und 182 mehr Strom, der durch die Transistoren 184-188 gespiegelt wird. Der in den Knoten 168 fließende Summierungsstrom von den Transistoren 164, 176 und 184 erlaubt es, daß die invertierenden Transistoren 190-192 den dreifachen Strom zum Laden und Entladen der Kapazität an den Gate-Anschlüssen der Transistoren 200-202 leiten, ohne den Kapazitätswert an den Gate-Anschlüssen der Transistoren 164-176 und 184 zu erhöhen. In gleicher Weise läßt der in den Knoten 170 fließende Summierungsstrom von den Transistoren 165, 178 und 186 die invertierenden Transistoren 200-202 den dreifachen Strom zum Aufladen und Entladen der Kapazität an den Gate-Anschlüssen der Transistoren 208-210 leiten, ohne den Kapazitätswert an den Gate-Anschlüssen der Transistoren 165, 178 und 186 zu erhöhen. Schließlich läßt der in den Knoten 172 fließende Summierungsstrom von den Transistoren 166, 180 und 188 die invertierenden Transistoren 208-210 den dreifachen Strom zum Laden und Entladen des Kondensators an den Gate-Anschlüssen der Transistoren 190-192 leiten, ohne den Kapazitätswert an den Gate-Anschlüssen der Transistoren 166, 180 und 188 zu erhöhen. Die Transistoren 150-154 und 162-188 sind mit der gleichen Geometrie aufgebaut, so daß jeder bei einem bestimmten Wert der Schleifenknotenspannung einen gleichartigen Strom leitet. Die Transistoren 156-160 sind mit dem dreifachen Breiten/Längen-Verhältnis der Transistoren 150-154 hergestellt, um die in die Knoten 168, 170 bzw. 172 fließenden Summierungsströme zu senken.

Jede Stromspiegel-Schaltung hat ihren eigenen Eingang mit separaten Stromquellen-Transistoren 150-154. Z.B. laden die Transistoren 176 und 174 nicht den Gate-Anschluß des Transistors 164. In gleicher Weise laden die Transistoren 164 und 184 das Gate des Transistors 176 nicht, und die Transistoren 164 und 166 laden den Gate-Anschluß des Transistors 184 nicht. Trotzdem läßt die Summierung der Ströme in den Knoten 168 die Invertierungs-Transistoren 190-192 den Logikzustand am Knoten 196 mit einer höheren Rate schalten. Durch Erhöhen des durch die invertierenden Transistoren fließenden Stromes ohne Extraladung am Eingang der Stromspiegel-Schaltungen, welche die Reaktion auf Schleifenknotenspannungsänderungen verlangsamen, wird das gewünschte Ergebnis der Erhöhung der maximalen Betriebsfrequenz des VCO 22 auf 200 MHz unter schlimmster Verarbeitungsbedingung erzielt.

Es wird verstanden, daß zusätzliche Stromspiegel-Schaltungen hinzugefügt werden können, um den Stromfluß durch die invertierenden Transistorstufen weiter zu erhöhen, ohne die kapazitive Last an den Eingängen der Stromspiegel-Schaltungen anwachsen zu lassen. Jede Stromspiegel-Schaltung wird dabei Transistoren wie 150 und 162-166 umfassen, die jeweils mit Knoten 168-172 verbunden sind. Eine weitere Erweiterung kann mehr Inverterstufen mit entsprechenden Ausgängen von jeder Strormspiegel-Schaltung enthalten. Beispielsweise würden es fünf invertierende Transistorstufen erforderlich machen, daß jede Stromspiegel-Schaltung fünf Ausgänge besitzt, die jeweils einzeln mit dem Source-Anschluß des p-Kanal-Transistors jeder Inverterstufe gekoppelt ist. Eine andere Option ist die Verminderung der Anzahl von Stromspiegel-Schaltungen auf minimal zwei, z.B. die Transistoren 150, 162-166 und die Transistoren 152, 174-180.

Ein anderes Merkmal des VCO 22 ist die digitale Beladung an den Knoten 196 und 206 und am Ausgang 24. Der Frequenzbereichsdetektor 34 überwacht die Ausgangsfrequenz des VCO 22 und leitet Steuersignale DL0-DL5 zum Laden der Steuerschaltung 36 zur Aktivierung von Digitalladungen 194, 204 und 212 durch und verlangsamt den VCO 22 auf die gewünschte Betriebsfrequenz. Die Schaltung 32 "auf VDD initialisieren" setzt die Schleifenknotenspannung so auf VDD, daß die Ladesteuerschaltung 36 nur die Ladung zu erhöhen braucht, um den VCO 22 auf die gewünschte Betriebsfrequenz von 200 MHz zu verlangsamen. Man erinnere sich, daß der VCO 22 zum Betrieb bei 200 MHz für die schlimmste Verarbeitungsbedingung ausgelegt ist. So ist unter den schlimmsten Bedingungen nur eine minimale oder keine zusätzliche Ladung erforderlich. Jedoch muß unter besseren Bedingungen die Ladesteuerschaltung 36 die Schaltgeschwindigkeit der VCO-Inverterstufe durch Erhöhen der kapazitiven Ladung (Last) reduzieren.

Es sei z.B. angenommen, daß VCO 22 nach dem Systemeinschalten seinen Betrieb bei 400 MHz begonnen hat. Der Frequenzbereichsdetektor 34 erfaßt die Frequenz, die höher als erwünscht ist, und fordert die Ladesteuerschaltung 36 zum Erhöhen der Ladung auf. Die Ladesteuerschaltung 36 bringt das DL0-Ladesteuersignal auf logisch Eins und gibt das Übertragungs-Gate 224 der Fig. 5 frei. Das Übertragungs-Gate 224 kann (nicht gezeigte) p-Kanal- und n-Kanal-CMOS-Transistoren umfassen, deren Drain- und Source-Anschlüsse miteinander gekoppelt sind. Der Inverter 226 erfüllt das DLO-Signal zur Freigabe des p-Kanal-Transistors. Ein erster Leitanschluß des Durchlaßtores 224 ist mit Knoten 196 gekoppelt. Ein Kondensator 228 ist zwischen einem zweiten Leitanschluß des Durchlaßtors 224 und einem Stromzuführleiter 44 angeschlossen. Die Ladung am Knoten 196 steigt um den Kapazitätswert des Kondensators 228 durch das Durchlaßtor 224 an. Die Ausgangsfrequenz des VCO 22 nimmt wegen der zusätzlichen durch den Kondensator 228 auferlegten Verzögerung ab. Wenn der VCO 22 immer noch über der gewünschten Frequenz von 200 MHz arbeitet, bringt die Ladesteuerschaltung 36 das DL1-Signal auf logisch Eins und gibt das Durchlaßtor 230 frei. Der Inverter 232 gibt die p-Kanal-Seite des Durchleittores 230 frei. Ein erster Leitanschluß des Durchleittors 230 ist mit Knoten 196 verbunden. Ein Kondensator 234 ist zwischen einem zweiten Leitanschluß des Durchleittores 230 und dem Stromzuführleiter 44 angeschlossen. Die Ladung am Knoten 196 wächst durch den Kondensator 234 durch das Durchleittor 230 an. Der Kapazitätswert der Kondensatoren 228 und 234 bestimmt die Schritte der Frequenzabnahme.

Die Digitalladungen 204 und 212 folgen einem gleichartigen Aufbau, wie er für die Digitalladung 194 in Fig. 5 beschrieben wurde. Der Ladevorgang hält an, während die Ladesteuerschaltung 36 die Signale DL2, DL3, DL4 und DL5 der Reihe nach aktiviert, bis der VCO 22 zu der gewünschten Betriebsfrequenzvon 200 MHz abnimmt. Im praktischen Betrieb können viel mehr kapazitive Lasten, beispielsweise neun Kondensatoren pro Knoten, an die Knoten 196 und 206 und den Ausgang 24 des VCO 22 angeschlossen werden. Die Ladesteuerschaltung 36 muß ein Ladesteuersignal für jede kapazitive Last zuführen. Das sind 27 für 9 an jedem der drei Knoten angeschlossene Kondensatoren. Mit 27 Kondensatoren von jeweils einem Wert von 0,1 pF beträgt der Gesamteinstellbereich des VCO 22 200-860 MHz in nichtlinearen Stufen, die von 50 MHz beim Betrieb oberhalb 600 MHz bis zu Schritten von 8,0 MHz bei einem Betrieb dichter an 200 MHz reichen. Zusätzliche Ladekondensatoren und/oder größere Frequenzschritte können verwendet werden in Abhängigkeit von der Frequenzspreizung zwischen der Schlimmsten-Fall-Bearbeitung und hoher Umgebungstemperatur und Besten-Fall-Bearbeitung und niedriger Umgebungstemperatur. Tatsächlich sollte der Frequenzbereichsdetektor 34 so ausgelegt werden, daß er Frequenzen, die etwas höher als 200 MHz, beispielsweise 230 MHz sind, erfaßt, da die Temperatur des IC nach Beginn des Normalbetriebs steigen kann. Weiter stellt die höhere Frequenz sicher, daß mindestens eine kapazitive Last zum Verlangsamen des VCO 22 aktiviert wird.

Um die Ausgangsfrequenz des VCO 22 zu überwachen, wird das OSCOUT-Signal durch die :N-Schaltung 30 auf die Hälfte geteilt und als OSCOUT/2 an den Gegenphasentakt-Generator 240 angelegt, um die PX2- und PY2-Taktsignale zu schaffen, wie in Fig. 6 gezeigt. Der Gegenphasentakt-Generator 240 kann dem in Fig. 3 beschriebenen Aufbau folgen. Das Eingangssignal VREF wird an den Gegenphasentakt-Generator 242 angelegt, um die Taktsignale X_CLK2 und Y_CLK2 zu schaffen. Der Gegenphasentakt-Generator 242 ist weiter in Fig. 7 beschrieben, wo das Eingangssignal VREF durch den Inverter 244 invertiert und an den ersten Eingang des UND-Gliedes 248 angelegt wird, das an seinem Ausgang das Taktsignal Y_CLK2 abgibt. Das Eingangssignal VREF wird auch an einen ersten Eingang des UND-Gliedes 250 angelegt, welches an seinem Ausgang das Taktsignal X_CLK2 erzeugt. Das Taktsignal X_CLK2 wird durch den Inverter 252 komplementiert und an einen zweiten Eingang des UND-Gliedes 248 angelegt. Das Taktsignal Y_CLK2 wird durch den Inverter 254 komplementiert und an einen zweiten Eingang des UND-Gliedes 250 angelegt.

Wenn das Eingangssignal VREF logisch Null ist, geht das X_CLK2- Taktsignal am Ausgang des UND-Gliedes 250 auf logisch Null. Das UND-Glied 248 empfängt von den Ausgängen der Inverter 244 und 252 logische Einsen zum Schaffen eines Logisch-Eins-Y_CLK2- Taktsignals. Wenn das Eingangssignal VREF auf logisch Eins geht, geht das Taktsignal Y_CLK2 wegen des Inverters 244 auf logisch Null. Das UND-Glied 250 empfängt logische Einsen von dem Eingangssignal VREF und dem Ausgangssignal des Inverters 254, um ein Logisch-Eins-Taktsignal X_CLK2 zu schaffen. Damit sind die Taktsignale X_CLK2 und Y_CLK2 beim Betrieb mit der Frequenz des Eingangssignals VREF in Gegenphase.

Wieder zurück zu Fig. 6: die Taktsignale X_CLK2 und Y_CLK2 arbeiten bei 2,0 MHz mit einer Periode von 500 ns, während die Taktsignale PX2 und PY2 bei 100 MHz mit einer Periode von 10 ns arbeiten. Der Abwärtserfassungskreis 260 arbeitet in Reaktion auf die Taktsignale PX2 und PY2 und erzeugt einen DOWN_PULSE mit 10 ns logisch Eins beim Erfassen eines nach Null gehenden Übergangs des Taktsignals Y_CLK2. Ein weiteres Detail der Abwärtserfassungsschaltung 260 ist in Fig. 8 gezeigt. Wenn das Taktsignal Y_CLK2 zum Zeitpunkt t&sub0; in Fig. 9 logisch Eins ist, ist das Ausgangssignal des Inverters 262 logisch Null und das Signal DOWN_PULSE am Ausgang des UND-Gliedes 264 ist logisch Null, siehe Fig. 8. Das Logisch-Eins-Taktsignal Y_CLK2 tritt durch den Transistor 266 hindurch, wenn das Taktsignal PX2 logisch Eins ist. Der Inverter 268 komplementiert (invertiert) das Taktsignal Y_CLK2 und der Transistor 270 leitet das komplementäre Taktsignal Y_CLK2 durch, wenn das Taktsignal PY2 logisch Eins wird. Das Taktsignal Y_CLK2 kehrt am Ausgang des Inverters 272 zu logisch Eins zurück und tritt während des darauffolgenden Hoch-Zustands des Taktsignals PX2 durch den Transistor 274 hindurch. Nach zwei weiteren Invertierungen durch die Inverter 276 und 278 kommt das Logisch-Eins-Taktsignal Y_CLK2 am ersten Eingang des UND-Glieds 264 an. Das DOWN_PULSE-Signal bleibt wegen der logisch Null an seinem zweiten Eingang logisch Null.

Wenn das Taktsignal Y_CLK2 zum Zeitpunkt t&sub1; in Fig. 9 auf logisch Null übergeht, geht der Ausgang des Inverters 262 auf logisch Eins und das DOWN_PULSE-Signal am Ausgang des UND- Gliedes 264 schaltet zu logisch Eins, da das Ausgangssignal des Inverters 278 zum Zeitpunkt t&sub1; immer noch logisch Eins ist, siehe Fig. 9. Nach einer vollen Periode des Taktsignals PX2 (logisch Eins/logisch Null/logisch Eins) tritt das Logisch- Null-Taktsignal Y_CLK2 durch die Transistoren 266, 270 und 274 und die Inverter 268, 272, 276 und 278 hindurch und kommt am ersten Eingang des UND-Gliedes 264 an. Das Signal DOWN_PULSE kehrt zum Zeitpunkt t&sub2; zu logisch Null zurück. Das Taktsignal Y_CLK2 muß zu logisch Eins zurückschalten, um das Ausgangssignal des Inverters 278 auf logisch Eins voreinzustellen, bevor das nächste Logisch-Eins-DOWN_PULSE-Signal auftreten kann. So geht das DOWN_PULSE-Signal während annähernd einer Periode des Taktsignals PX2 bei jedem nach Null gehenden Übergang des Taktsignals Y_CLK2 auf logisch Eins.

Das Signal X_CLK2 wird an den ersten Eingang des UND-Gliedes 280 angelegt, wie in Fig. 6 gezeigt. Das DOWN_PULSE-Signal wird durch den Inverter 282 invertiert und an einen zweiten Eingang des UND-Gliedes 280 angelegt. Das Schieberegister 284 empfängt Daten vom Ausgang des UND-Gliedes 280 und schiebt die Daten längs einer seriellen Kette von 25 Bitstellen in Reaktion auf die Taktsignale PX2 und PY2 durch. Das UND-Glied 285 läßt das Taktsignal PX2 zum Schieberegister 284 durch und das UND-Glied 284 läßt das Taktsignal PY2 zum Schieberegister 284 durch, wenn das Ausgangssignal des UND-Glieds 280 logisch Eins ist. Die letzte Bitstelle des Schieberegisters 284 wird durch die Inverter 288 und 290 gepuffert, um ein Signal HIGH_FREQ1 zu schaffen. Ein Logisch-Eins DOWN_PULSE-Signal setzt die 25 Bits des Schieberegisters 284 auf logisch Null, beispielsweise zum Zeitpunkt t&sub1; in Fig. 9.

Nach dem Zeitpunkt t&sub2; der Fig. 9 ist das Taktsignal X_CLK2 logisch Eins, und das Ausgangssignal des Inverters 282 ist logisch Eins, was zuläßt, das der Dateneingang des Schieberegisters 284 eine logische Eins empfängt. Die Taktsignale PX2 und PY2 beginnen das Verschieben der logischen Einsen längs des Schieberegisters 284 während des Hoch-Zustands des Taktsignals X_CLK2. Man erinnere, daß das Signal OSCOUT/2 eine Hälfte der Ausgangsfrequenz des VCO 22 besitzt, während die Taktperioden von X_CLK2 und Y_CLK2 500 ns betragen. Der Hoch-Zustand des Taktsignals X_CLK2 dauert 250 ns. Wenn die Frequenz OSCOUT/2 höher als 200 MHz liegt, sind die Taktperioden PX2 und PY2 kleiner als 10 ns, und die logischen Einsen kommen an der 25. Bitstelle des Schieberegisters 284 an, bevor das Taktsignal X_CLK2 zu logisch Null zurückschaltet. Das Signal HIGH_FREQ1 geht auf logisch Eins. Sobald das Taktsignal X_CLK2 auf logisch Null zurückschaltet, geht das Ausgangssignal des UND-Glieds 280 auf logisch Null und sperrt über die UND-Glieder 285 und 286 weitere Taktsignale, so daß sie das Schieberegister 284 nicht erreichen können. Der letzte Wert der 25. Bitstelle des Schieberegisters 284 bleibt als das HIGH_FREQ1-Signal während des Tief-Zustands des Taktsignals x_CLK2. Wenn alternativ das OSCOUT/2-Signal wie gewünscht bei 100 MHz arbeitet, betragen die Taktperioden von PX2 und PY2 10 ns und die 25. Bitstelle des Schieberegisters 284 ist weiter logisch Null, wenn das Taktsignal X_CLK2 zu logisch Null zurückschaltet. Das Signal HIGH_FREQ1 geht auch zum Inverter 116 der Fig. 2, um den Transistor 64 nach Fig. 2 leitend zu halten, damit VDO am Schleifenknoten 18 während der Zeit aufrechterhalten bleibt, in der der Frequenzbereichsdetektor 34 und die Ladesteuerschaltung 36 die Ladung am VCO 22 nachstellen, um die gewünschte Betriebsfrequenz zu erreichen. Sobald der VCO 22 bei 200 MHz arbeitet, geht das Signal HIGH_FREQ1 auf logisch Null und schaltet den Transistor 64 ab.

In der Praxis kann das Schieberegister 284 eine Breite von 29 Bits besitzen, um sicherzustellen, daß der VCO 22 nicht unter 200 MHz geht. Ein längeres Schieberegister 284 erlaubt ein höherfrequentes Signal OSCOUT/2 ohne Verschieben einer logisch Eins zur letzten Bitstelle während der Zeit, in der das Taktsignal X_CLK2 logisch Eins ist. Das Ergebnis ist geringere Ladung und entsprechend höhere Ausgangsfrequenz für den VCO 22.

Die tatsächliche Entscheidung, ob der VCO 22 bei der gewünschten Frequenz arbeitet, erfolgt mit dem Zustand des HIGH_FREQ2- Signals beim Auftreten des SAMPLE-Impulses. Das Taktsignal Y_CLK2 wird durch die Verzögerungsschaltung verzögert, welche die Transistoren 294, 296, 298 und 300 und die Inverter 302, 304, 306, 308 und 310 umfaßt. Die Gate-Anschlüsse der Transistoren 294 und 298 empfangen das Taktsignal PX2, während die Gate-Anschlüsse der Transistoren 296 und 300 das Taktsignal PY2 empfangen. Die Abwärts-Erfassungsschaltung 312 folgt einem gleichartigen Aufbau, wie er bei Schaltung 260 in Fig. 8 beschrieben wurde, und erzeugt einen Logisch-Eins-Impuls mit 10 ns mit einer vorgegebenen Verzögerung nach der ins Positive gehenden Kante des Taktsignals Y_CLK2.

Das Taktsignal Y_CLK2 wird durch den Inverter 302 invertiert und tritt während des Hoch-Zustandes des Taktsignals PX2 durch den Transistor 294 hindurch. Das Taktsignal Y_CLK2 wird wieder durch den Inverter 304 invertiert und tritt während des Hoch- Zustandes des Taktsignals PY2 durch den Transistor 296 hindurch. Die Doppel-Invertierung wiederholt sich durch die Inverter 306 und 308 und die Transistoren 298 und 300 während der nächsten Hoch-Zustände des Taktsignals PX2 bzw. PY2. Der Inverter 310 sorgt für eine ungerade Zahl von Invertierungen des Taktsignals Y_CLK2, wodurch die Abwärts-Erfassungsschaltung 312 einen logisch-Eins-Impuls zwei Taktperioden von PX2 und PY2 nach der positiv gehenden Kante des Taktsignals X_CLK2 erzeugt. Die Abwärts-Erfassungsschaltung 312 erzeugt einen SAMPLE-Impuls mit logisch Eins zum Zeitpunkt t&sub3; der Fig. 9, um den Transistor 316 freizugeben und das Signal HIGH_FREQ1 durch die Inverter 318 und 320 als das HIGH_FREQ2-Signal durchzuleiten, siehe Fig. 9. Wenn das HIGH_FREQ2-Signal nach dem SAMPLE-Impuls logisch Eins ist, gibt die Ladesteuerschaltung 36 das nächste digitale Ladesignal aus, um die Ladung an VCO 22 um Eins zu erhöhen. Wenn das Signal HIGH_FREQ2 nach dem SAMPLE-Impuls logisch Null ist, arbeitet der VCO 22 bei der gewünschten Frequenz.

In Fig. 10 ist die Ladesteuerschaltung 36 gezeigt mit der Ladezelle 223, welche die Taktsignale X_CLK2 und Y_CLK2, das Signal HIGH_FREQ2, das VDD_DETECT-Signal und das RESET-Signal empfängt. Die Ladezelle 324 empfängt die Taktsignale X_CLK2 und Y_CLK2, das Signal HIGH_FREQ2, das RESET-Signal und das Steuersignal DL0 von der Ladezelle 322. Die Ladezelle 322 enthält einen Eingang, der zum Empfangen einer logischen Eins von der Stromzuführleitung 102 angeschlossen ist. Ein erster Ausgang der Ladezelle 322 ist mit einem Eingang der Ladezelle 324 gekoppelt, während ein zweiter Ausgang der Ladezelle 322 für das digitale Ladesteuersignal DL0 sorgt. Ein erster Ausgang der Ladezelle 324 ist mit einem Eingang der nächsten Ladezelle verbunden, während ein zweiter Ausgang der Ladezelle 324 für das digitale Ladesteuersignal DL1 sorgt. Die Ladesteuerschaltung 36 enthält vier weitere (nicht gezeigte) Ladezellen zum Schaffen der digitalen Ladesteuersignale DL2, DL3, DL4 und DL5. Die Ladezellen folgen jeweils einem gleichartigen Aufbau mit der Ausnahme, daß der Eingang der Ladezelle 322 eine festgelegte logische Eins empfängt. Zusätzlich empfangen die Ladezelle 324 und die restlichen Ladezellen das vorherige Ladesteuersignal statt des Signals VDD_DETECT.

Man betrachte den Betrieb der in Fig. 11 dargestellten Ladezelle 322. Ein Logisch-Eins-RESET-Signal schaltet den Transistor 362 ein und zieht den Knoten 328 vom Stromzuführleiter 44 auf logisch Null. Die logische Null tritt beim nächsten Hoch- Zustand des Taktsignals X_CLK2 durch die Inverter 330 und 332 und den Transistor 334 hindurch. Das erste Ausgangssignal der Ladezelle 322 geht nach den Invertern 336 und 338 auf logisch Null, während das DLO-Signal auf logisch Null geht. Man erinnere, daß das RESET-Signal mit logisch Eins den Initialisierungsvorgang über die Schaltung 32 "auf VDD initialisieren" gestartet hat. Das VDD_DETECT-Signal bleibt logisch Null, bis der Schleifenknoten 18 VDD erreicht. Das Ausgangssignal des UND-Glieds 340 ist logisch Null und der Transistor 342 leitet nicht. So setzt ein System-RESET die digitalen Ladesteuersignale DL0-DL5 auf logisch Null.

Nach System-Reset geht das RESET-Signal auf logisch Null mit Abschalten des Transistors 326 und Freigeben des Knotens 328. Das Signal VDD_DETECT schaltet nach Initialisierung des Schleifenknotens 18 auf logisch Eins. Während des darauffolgenden Zyklus der Taktsignale X_CLK2 und Y_CLK2 überprüft der Frequenzbereichsdetektor 34 die Ausgangsfrequenz des VCO 22 und gibt ein HIGH_FREQ2-Signal mit logisch Eins aus, wenn sie über 200 MHz liegt. Wenn das VDD_DETECT-Signal, das HIGH_FREQ2- Signal und das Taktsignal Y_CLK2 alle logisch Eins sind, geht das UND-Glied 340 auf logisch Eins und schaltet den Transistor 342 an, der die logische Eins von dem Stromzuführleiter 102 zum Knoten 328 durchläßt. Der Ausgang des Inverters 330 schaltet auf logisch Null und der Ausgang des Inverters 332 geht auf logisch Eins. Der Transistor 334 speichert die logische Eins am Ausgang des Inverters 332 zwischen, zurück zum Eingang des Inverters 330, um die logische Null am Ausgang des Inverters 330 aufrecht zu erhalten. Das DL0-Signal geht infolge des Inverters 346 auf logisch Eins. Während des nächsten Hoch- Zustands des Taktsignals X_CLK2 schaltet der Transistor 334 ein und läßt die logische Eins durch die Inverter 336 und 338 zum Eingang der Ladezelle 324 durch. Das Logisch-Eins-DL0-Signal gibt das Durchlaßtor 324 der Fig. 5 frei und erhöht die Ladung am Knoten 194 der Fig. 4, wie bei der vorhergehenden Diskussion.

Während des nächsten Zyklus der Taktsignale X_CLK2 und Y_CLK2 gibt der Frequenzbereichsdetektor 34, wenn er wiederum bestimmt, daß die Ausgangsfrequenz des VCO 22 zu hoch ist, ein weiteres Logisch-Eins-Signal HIGH_FREQ2 aus, nach dem Logisch- Eins-SAMPLE-Impuls. Das DL0-Signal von der Ladezelle 322 schafft eine logische Eins zum UND-Glied 340 der Ladezelle 324, um den Transistor 342 der Ladezelle 324 freizugeben. Eine weitere logische Eins des Taktsignals Y_CLK2 und ein Logisch- Eins-HIGH_FREQ2-Signal lassen die logische Eins am Ausgang des Inverters 338 der Ladezelle 322 durch den Transistor wie den 342 der Ladezelle 324 durch und führen, wie in Fig. 11 beschrieben, eine interne Zwischenspeicherung durch. Das DL1- Signal geht auf logisch Eins, um das Durchlaßtor 230 nach Fig. 5 zu aktivieren und den Knoten 196 weiter zu laden. Die Ausgangsfrequenz des VCO 22 verlangsamt sich dementsprechend. Die Logisch-Eins-Verarbeitung durch die Ladezelle 324 wird nach dem nächsten Hoch-Zustand des Taktsignals X_CLK2 am Ausgang des Inverters wie 338 der Ladezelle 324 zwischengespeichert in Vorbereitung darauf, ggf. zu der nächsten Ladezelle durchzuleiten.

Der Vorgang hält während jedes Zyklus der Taktsignale X_CLK2 und Y_CLK2 an und gibt die digitalen Ladesteuersignale DL2, DL3, DL4 und DL5 in Folge frei, bis VCO 22 auf die gewünschte Betriebsfrequenz verlangsamt. Die Taktsignale PX2 und PY2 erweitern sich zu der richtigen Periode, so daß das Schieberegister 284 während des Hoch-Zustands des Taktsignals X_CLK2 keine logische Eins auf die 25. Bitstelle schiebt. Das Signal HIGH_FREQ1 bleibt bei logisch Null, und das Signal HIGH_FREQ2 geht bei dem Logisch-Eins-SAMPLE-Impuls zu logisch Null. Der Ausgang des UND-Glieds wie 340 in der nächsten Ladezelle geht auf logisch Null und sperrt den Transistor wie 342. Die logische Eins von der vorhergehenden Ladezelle geht nicht zur nächsten Ladezelle durch. VCO 22 arbeitet an der gewünschten Frequenz.

Weiter geht, wenn die drei Eingänge des UND-Gliedes 62 nach Fig. 2 jeweils bei logisch Eins sind, sein Ausgang auf logisch Eins und schaltet den Transistor 64 ab, und nimmt dadurch effektiv die Schaltung 32 "auf VDD initialisieren" von der PLL 10 ab. Das VDD_DETECT-Signal bei logisch Eins und das Logisch- Null-HIGH-FREQ2-Signal geben die Ladepumpe 16 frei, um den Schleifenknoten 18 während des Normalbetriebs zu steuern.

Zwar wurden bestimmte Ausführungen der vorliegenden Erfindung gezeigt und beschrieben, doch sind weitere Abwandlungen und Verbesserungen dem Fachmann auf diesem Gebiet begreiflich. Es ist zu verstehen, daß die Erfindung nicht auf die bestimmten gezeigten Formen begrenzt ist, und es beabsichtigt ist, daß die beigefügten Ansprüche alle Abwandlungen überdecken, die nicht von dem Bereich dieser Erfindung abweichen, wie er in den angefügten Ansprüchen definiert ist.


Anspruch[de]

1. Spannungsgesteuerter Oszillator mit einem Steuereingang zum Aufnehmen eines Steuersignals, umfassend:

eine Vielzahl von seriell in einem Ring gekoppelten Invertern (190, 192, 200-202, 208-210), welche Vielzahl von Invertern einen ersten Inverter (190-192) mit einem Eingang, einem Ausgang und ersten und zweiten Leitanschlüssen enthält;

erstes Stromzuführmittel (150) mit einem Steuereingang und einem Ausgang zum Schaffen eines ersten Stroms, wobei der Steuereingang das Steuersignal empfängt;

zweites Stromzuführmittel (152) mit einem Steuereingang und einem Ausgang zum Schaffen eines zweiten Stroms, wobei der Steuereingang das Steuersignal empfängt;

drittes Stromzuführmittel (156-160) mit einem Steuereingang und einem Ausgang zum Schaffen eines dritten Stroms an den ersten Leitanschluß des ersten Inverters, wobei der Steuereingang das Steuersignal empfängt;

eine erste Stromspiegel-Schaltung (162-166) mit einem an den Ausgang des ersten Stromzuführmittels gekoppelten Eingang und einem an den zweiten Leitanschluß des ersten Inverters gekoppelten Ausgang; und

eine zweite Stromspiegel-Schaltung (174-180) mit einem an den Ausgang des zweiten Stromzuführmittels gekoppelten Eingang und einem an den zweiten Leitanschluß des ersten Inverters gekoppelten Ausgang.

2. Spannungsgesteuerter Oszillator nach Anspruch 1, der weiter umfaßt viertes Stromzuführmittel (154) mit einem Steuereingang und einem Ausgang zum Schaffen eines vierten Stroms, wobei der Steuereingang das Steuersignal empfängt.

3. Spannungsgesteuerter Oszillator nach Anspruch 2, der weiter eine dritte Stromspiegel-Schaltung (182-188) enthält mit einem an den Ausgang des vierten Stromzuführmittels (154) gekoppelten Eingang und einem an den zweiten Leitanschluß des ersten Inverters gekoppelten Ausgang.







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