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Dokumentenidentifikation DE69222980T2 07.05.1998
EP-Veröffentlichungsnummer 0517431
Titel Schaltung und Verfahren zum Umschalten zwischen redundanten Takten in einem Phasenregelkreis
Anmelder Codex Corp., Mansfield, Mass., US
Erfinder Parker, Lanny L., Mesa, Arizona 85202, US;
Atriss, Ahmad H., Chandler, Arizona 85224, US;
Mueller, Dean William, Hillsboro Oregon 97124, US
Vertreter Dr. L. Pfeifer und Kollegen, 65203 Wiesbaden
DE-Aktenzeichen 69222980
Vertragsstaaten DE, FR, GB
Sprache des Dokument En
EP-Anmeldetag 28.05.1992
EP-Aktenzeichen 923048748
EP-Offenlegungsdatum 09.12.1992
EP date of grant 05.11.1997
Veröffentlichungstag im Patentblatt 07.05.1998
IPC-Hauptklasse H03L 7/14
IPC-Nebenklasse H03L 7/07   

Beschreibung[de]
Gebiet der Erfindung

Diese Erfindung bezieht sich im allgemeinen auf Phasenregelkreise und im speziellen auf Phasenregelkreise, die imstande sind, zwischen redundanten Eingangstaktsignalen umzuschalten.

Hintergrund der Erfindung

Phasenregelkreise (PLL) sind in einer Unzahl von elektronischen Anwendungen zu finden, wie Nachrichtenempfängern und Taktsynchronisationsschaltungen in Computersystemen, zum Bereitstellen eines Referenzsignals mit einer bekannten Phase zum Takten einkommender und ausgehender Daten. Ein herkömmlicher PLL umfaßt einen Phasendetektor zum Überwachen der Phasendifferenz zwischen einem Eingangstaktsignal und dem Ausgangsignal eines spannungsgesteuerten Oszillators (VCO) und erzeugt ein UP (hoch) Steuersignal und ein DOWN (hinunter) Steuersignal über eine Ladungspumpenschaltung, welche einen Kreisfilter am Eingang des VCO lädt und entlädt. UP und DOWN Steuersignale treiben den VCO, um eine vorherbestimmte Phasenbeziehung zwischen den dem Phasendetektor zugeführten Signalen aufrechtzuerhalten, wie dies gut verständlich ist.

Das Ausgangssignal des PLL muß eine vorherbestimmte Arbeitsfrequenz aufrechterhalten, um als Referenz zum Takten der einkommenden und ausgehenden Daten nützlich zu sein. Wenn die Frequenz des Eingangstaktsignals abweichen sollte oder sogar zu einer radikal verschiedenen Rate wechselt, folgt das Ausgangssignal des VCO nach und versucht die Phasenregelung dazu wiederherzustellen. Dieses Verhalten ist der Arbeitsweise des PLL innewohnend. Viele Systeme nach dem Stand der Technik haben Möglichkeiten zum Feststellen und Berichten eines vorübergehenden Verlustes der Phasenregelung. Doch die meisten, wenn nicht alle der herkömmlichen Phasenregelungsindikatoren können die Eingangsfrequenz nicht erkennen. Deshalb verriegelt das Ausgangssignal des VCO bei der neuen, wenn auch fehlerhaften Frequenz des Eingangstaktsignals und der Regelungsindikator berichtet wiederum einen gültigen Phasenverriegelungsstatus. Das Referenzsignal taktet deshalb die einkommenden und ausgehenden Daten an falschen Punkten, was in fehlerhaften Kommunikationsverbindungen resultiert.

Das Eingangstaktsignal kann auch auflogisch Eins oder logisch Null hängen bleiben, was den PLL zum dauerhaften Verlust der Phasenregelung veranlaßt. Da der PLL nicht auf einem Gleichstromsignal verriegeln kann, stellt der Regelungsindikator die Systemarbeit ein. Obgleich es informativ wäre, von dem dauerhaften Verlust der Phasenregelung zu wissen, tut der Phasenregelungsindikator nichts zum Wiederherstellen der Arbeit des Systems, welches abgeschaltet bleibt bis das Eingangstaktsignal repariert ist. In vielen Anwendungen ist es wünschenswert und sogar erforderlich, daß der PLL einsatzbereit bleibt, sogar wenn das primäre Eingangstaktsignal als Referenz ungültig wird.

Daher ist das was benötigt wird, ein verbesserter Phasenregelkreis, welcher die Arbeit wiederherstellt, sofern das primäre Eingangstaktsignal ungültig werden sollte.

Ein PLL nach dem Stand der Technik ist im US-Patent 4,972,442 bekanntgegeben. Diese Quelle beschreibt einen PLL mit Phasenfehlererkennung, welche einem Mikroprozessor signalisiert, den Eingangstaktstandard zu wechseln. Ein anderer PLL nach dem Stand der Technik ist in EP-A-391 144 angegeben, wobei ein Mikroprozessor den Eingangstaktstandard auswählt.

Zusammenfassung der Erfindung

Die vorliegende Erfindung umfaßt ein Verfahren zum Auswählen zwischen redundanten Eingangstaktsignalen, die einem Phasenregelkreis (PLL) gemäß dem beigefügten Anspruch 1 zugeführt sind. Wie in der US-A-4,972,442 lehrt die Erfindung ein Verfahren, enthaltend die Verfahrensschritte des Überprüfens der Gültigkeit eines ersten Eingangstaktsignals und des Verriegelns der PLL darauf, wenn es gültig ist, des Umschaltens zu einem zweiten Eingangstaktsignal, wenn das erste Taktsignal ungültig wird, und des Überprüfens der Gültigkeit eines zweiten Taktsignals und des Verriegelns des PLL auf dem zweiten Taktsignal, wenn es gültig ist. Anders als in der US- A-4,972,442 enthalten die Schritte des Überprüfens der Gültigkeit der Eingangstaktsignale die Bestimmung der Dauer einer Periode.

Ein Taktsignal wird als ungültig empfunden werden, wenn es auf einem oder dem anderem von zwei binären Zuständen für mehr als eine vorherbestimmte Zeitdauer hängengeblieben ist. Umgekehrt wird ein Taktsignal als gültig empfunden werden, wenn die Zeit zwischen ausgewählten Wechseln des Taktes einen oberen Schwellenwert nicht überschreitet.

Der Schwellenwert kann durch einen Oszillator bestimmt werden, der ein Signal erzeugt, welches nicht so genau wie die Eingangstaktsignale sein muß. Die Eingangstaktsignale sind vorzugsweise geteilt, um Signale mit niedrigerer Frequenz zum Vergleich mit dem durch den Oszillator erzeugten Signal bereitzustellen.

Der Schritt des Überprüfens der Gültigkeit der ersten oder zweiten Eingangstakte kann das Vergleichen der Zeit zwischen den Wechseln des Takts mit oberen und unteren Schwellenwerten umfassen.

Nach einem anderen Aspekt ist die vorliegende Erfindung ein Phasenregelkreis gemäß dem anliegenden Anspruch 2. So wie die US-A-4,972,442 lehrt die Erfindung einen Phasenregelkreis (PLL), welcher auf ein erstes digitales Signal zum Erzeugen eines zweiten digitalen Signals reagiert, das im wesentlichen auf der Frequenz und phasengleich mit dem ersten digitalen Signal arbeitet. Eine erste Schaltung reagiert auf erste und zweite Steuersignale, zur Auswahl zwischen ersten bzw. zweiten Eingangstaktsignalen, die an erste und zweite Eingänge dieser Schaltung zugeführt sind, zum Bereitstellen des ersten digitalen Signals des PLL an einem Ausgang, während eine zweite Schaltung die Gültigkeit der ersten und zweiten Eingangstaktsignale überwacht und das erste Steuersignal aktiviert, wenn das erste Eingangstaktsignal gültig ist, und das zweite Steuersignal aktiviert, wenn das erste Eingangstaktsignal ungültig ist.

Deshalb benutzt die vorliegende Erfindung, so wie die US-A- 4,972,442, die Technik des Überwachens des Eingangstaktsignals und des Austausches durch ein redundantes Taktsignal, sofern das primäre Eingangstaktsignal ungültig wird. Wenn sowohl das primäre als auch das redundante Eingangstaktsignal fehlschlagen, hält ein interner Oszillator den PLL auf der Nennarbeitsfrequenz bis eines der Eingangstaktsignale wiederhergestellt ist, wobei der Kreis die Phasenregelung schnell wiederaufbauen kann. Die vorliegende Erfindung unterscheidet sich von der US-A-4,972,442 darin, daß die Mittel zum Überwachen der Gültigkeit die Bestimmung der Dauer einer Periode beinhalten.

Kurzbeschreibung der Zeichnungen

Fig. 1 ist ein vereinfachtes Blockdiagramm, welches einen Phasenregelkreis mit redundanten Eingangstakten darstellt;

Fig.n 2 und 3 sind Flußdiagramme, die ein Verfahren zum Umschalten zwischen redundanten Eingangstakten darstellen;

Fig. 4 ist ein vereinfachtes Blockdiagramm, welches den redundanten Taktselektor aus Fig. 1 darstellt;

Fig. 5 ist ein schematisches Diagramm, welches den nicht- überlappenden Taktgenerator aus Fig. 4 darstellt;

Fig. 6 ist ein schematisches Diagramm, welches die RC-Oszillatorschaltung aus Fig. 4 darstellt;

Fig. 7 ist ein schematisches Blockdiagramm, welches den Selektor des gültigen Takts aus Fig. 4 darstellt;

Fig. 8 ist ein schematisches Diagramm, welches den Taktdetektor aus Fig. 4 darstellt;

Fig. 9 ist ein schematisches Blockdiagramm, welches die Verriegelungsdetektor- und Schwimmerschaltung aus Fig. 1 darstellt; und

Fig. 10 ist ein schematisches Diagramm, welches die Ladungspumpenschaltung aus Fig. 1 darstellt.

Detaillierte Beschreibung der bevorzugten Ausführungsform

Ein Phasenregelkreis (PLL) 10 gemäß der vorliegenden Erfindung ist in Fig. 1 gezeigt, welcher für die Herstellung als ein integrierter Schaltkreis geeignet ist, wobei die herkömmlichen integrierten Schaltkreis-Prozesse verwendet werden. Eine Anwendung für PLL 10 ist ein Kommunikationssystem, wie ein Telekommunikationsnetzwerkverwalter. Ein primäres REFCLK1 Eingangstaktsignal und ein redundantes REFCLK2 Eingangstaktsignal sind ersten und zweiten Eingängen eines Multiplexers 12 und zu ersten und zweiten Eingängen eines redundanten Taktselektors 14 zugeführt, wobei letzterer ein RC_CLK Referenztaktsignal an den dritten Eingang des Multiplexers 12 und Steuersignale REFCLK1_ACTIVE, REFCLK2_ACTIVE und RC_CLK_ACTIVE zum Steuern des Multiplexers 12 liefert. Die REFCLK1 und REFCLK2 Taktsignale arbeiten auf der selben Frequenz, sagen wir etwa 4 Megahertz (MHz), obwohl nicht notwendigerweise phasengleich. Das RC_CLK Taktsignal wird im redundanten Taktselektor 14 erzeugt und schwingt mit ungefähr 500 Kilohertz (KHz) + 20%.

Die REFCLK1_ACTIVE, REFCLK2_ACTIVE und RC_CLK_ACTJVE Steuersignale sind dahingehend einander ausschließend, daß zu einem Zeitpunkt nur eins zum Durchschalten eines der Eingangstakt signale REFCLK1, REFCLK2 oder RC_CLK durch den Multiplexer 12 zu dem ersten Eingang des Phasendetektors 16 geltend gemacht ist. Das REFCLK1 Taktsignal wird durch den Multiplexer 12 geführt, wobei es zum REFCLK Taktsignal wird, welches zum Phasendetektor 16 gelangt, wenn das REFCLK1_ACTIVE Signal geltend gemacht ist. Abwechselnd wird das REFCLK2 Taktsignal als REFCLK Taktsignal durchgeführt, wenn das REFCLK2_ACTJVE Signal aktiv ist, während das RC_CLK_ACTIVE Signal dem RC_CLK Taktsignal gestattet, zum REFCLK Taktsignal zu werden.

Das dem ersten Eingang des Phasendetektors 16 zugeführte REFCLK Taktsignal erzeugt ein DOWN (hinunter) Steuersignal für eine Ladungspumpe 18, welche einen Kreisknoten 20 lädt und entlädt. Ein Kreisfilter 22 kann einen Kondensator (nicht gezeigt) umfassen, der zwischen dem Kreisknoten 20 und Massepotential geschaltet ist. Die Spannung am Kreisknoten 20 steuert einen VCO 24 (spannungsgesteuerter Oszillator), zum Erzeugen eines Oszillatorsignais am Ausgang 26, welches beispielsweise mit 24 MHz arbeitet. Das VCO Oszillatorsignal wird unterteilt in einen Pfad durch eine Durch-N-Teilerschaltung 30 und in einen anderen Pfad durch eine Durch-M-Teilerschaltung 32, zum Bereitstellen eines OSCOUT Signals am Ausgang eines Multiplexers 34. Das RC_CLK_ACTIVE Signal steu ert den Multiplexer 34 zur Auswahl der richtigen Division des VCO Oszillatorsignals am zweiten Eingang des Phasendetektors 16, um auf dem 4 MHz REFCLK1/REFCLK2 Taktsignal zu verriegeln oder auf dem 500 KHz RC_CLK Taktsignal. Ein typischer Wert für "N" ist sechs, um zu den 4 MHz REFCLK1 und REFCLK2 Taktsignalen zu passen, während "M" auf achtundvierzig gesetzt wird, um auf das 500 KHz RC_CLK Taktsignal ausgerichtet zu sein.

Die Arbeitsweise von PLL 10 verläuft wie folgt. Das an den ersten Eingang des Phasendetektors 16 zugeführte REFCLK Taktsignal erzeugt in Kombination mit dem an den zweiten Eingang desselben zugeführten OSCOUT Signals ein UP Steuersignal oder ein DOWN Steuersignal entsprechend der Phasenbeziehung zwischen diesen. Das UP Steuersignal pulsiert, wenn das OSCOUT Signal hinter dem REFCLK Taktsignal zurückbleibt, d.h. die Frequenz des OSCOUT Signals ist in Bezug zum REFCLK Taktsignal zu gering. Abwechselnd pulsiert das DOWN Taktsignal, um die Frequenz des Oszillatorsignals vom VCO 24 zu verringern, wenn das OSCOUT Signal dem REFCLK Taktsignal voranläuft. Die Ladungspumpe 18 spricht auf das UP Steuersignal und das DOWN Steuersignal zum Laden und Entladen des Kreisknotens 20 an, unter dem Einfluß des Kreisfilters 22. Die sich am Kreisknoten 20 aufbauende Spannung treibt den VCO 24, um das 20 MHz Oszillatorsignal zu erzeugen, welches durch die Durch-N-Teilerschaltung 30 oder die Durch-N-Teilerschaltung 32 heruntergeteilt wird, zum Liefern des OSCOUT Signals an den zweiten Eingang des Phasendetektors 16. Dadurch überwacht der Phasendetektor 16 den Phasenunterschied zwischen dem REFCLK Taktsignals und dem OSCOUT Signal und erzeugt UP und DOWN Steuersignale, wie sie für die Ladungspumpe 18 zum Treiben des Kreisknotens 20 und des VCO 24 erforderlich sind, um die vorherbestimmte Phasenbeziehung zwischen den REFCLK und OSCOUT Signalen aufrechtzuerhalten. PLL 10 enthält weiterhin einen Phasenmonitor 36, der auf das REFCLK Taktsignal und das OSCOUT Signal anspricht, zum Vergleichen des Phasenunterschieds und zum Erzeugen eines wahren DETECT Signais, wenn der Phasenunterschied innerhalb eines vorherbestimmten Zeitschlitzfensters (TIMESLOT Fenster) auftritt, wie es durch die Durch-N-Teilerschaltung 30 hergestellt wird. Das DETECT Signal ist unwahr, wenn der Phasenunterschied zwischen den REFCLK und OSCOUT Signalen sich über das TIMESLOT Fenster ausdehnt. Das TIMESLOT Signal arbeitet mit der doppelten Frequenz des OSCOUT Signals, wobei sein Low-Zustand über den Übergängen des OSCOUT Signals zentriert ist. Der Low-Zustand des TIMESLOT Signais bestimmt das TIMESLOT Fenster, welches eine Dauer von beispielsweise 20 Nanosekunden besitzt, verglichen mit der Gesamtperiode des REFCLK Taktsignals von 250 Nanosekunden. Das SAMPLE_CLOCK Signal arbeitet mit derselben Frequenz wie das TIMESLOT Signal mit einem positiven Impuls gerade vor der abfallenden Flanke des TIMESLOT Signals.

Verriegelungsdetektor- und Schwimmerschaltung 38 zählen eine vorherbestimmte Anzahl von einheitlichen wahren DETECT Signalen und erzeugen ein LOCK Signal (Verriegelungssignal), welches anzeigt, daß PLL 10 phasenverriegelt ist. Das FLOAT Signal (Schwimmersignal) von der Verriegelungsdetektor- und Schwimmerschaltung 38 verbietet der Ladungspumpe 18 unmittelbar nach dem Verlust des Eingangstaktsignals, den Kreisknoten stationär zu halten, bis der redundante Takt übernommen werden kann.

Ein Schlüsselmerknal ist die Möglichkeit, die Gültigkeit des REFCLK1 Taktsignals und des REFCLK2 Taktsignals festzustellen und das eine oder das andere zum Phasendetektor 16 weiterzuleiten, um die Arbeit des PLL 10 aufrechtzuerhalten. Deshalb wird, wenn das REFCLK1 Taktsignal ungültig wird solch ein Ereignis durch den redundanten Taktselektor 14 festgestellt und das REFCLK2 Taktsignal wird deshalb unverzüglich ersetzt, um die fortgesetzte Arbeit des PLL 10 zu gestatten. Da die externe Schaltung (nicht gezeigt), welche das REFCLK1 Taktsignal erzeugt, getrennt und entfernt von derjenigen ist, die das REFCLK2 Taktsignal erzeugt, ist die Wahrscheinlichkeit, daß beide REFCLK1 und REFCLK2 Taktsignale zur gleichen Zeit ungültig werden, relativ gering. Sollte dieser Zustand jedoch eintreten, wird das RC_CLK Taktsignal durch den Multiplexer 12 zum Phasendetektor 16 weitergeleitet, zum Aufrechterhalten einer Nennspannung am Kreisknoten 20, die in dessen Umgebung für das 24 MHz Oszillatorsignal vom VCO 24 benötigt wird, so daß und wenn die REFCLK1 und/oder REFCLK2 Taktsignale zurückkehren, PLL 10 die Phasenverriegelung so schnell wie möglich wiederherstellen kann. Das RC_CLK Taktsignal wird lokal auf dem Chip erzeugt und es ist gut bekannt, daß es daher stabil und sehr zuverlässig ist. Es existiert eine hohe Wahrscheinlichkeit, daß wenigstens eins der drei Eingangstaktsignale arbeitet, um PLL 10 zu treiben.

Bevor mit einer detaillierten Beschreibung der Schaltungsstruktur von PLL 10 fortgesetzt wird, wird es hilfreich sein, die logischen Schritte des Auswählens zwischen dem REFCLK1 Taktsignal, den REFCLK2 Taktsignal und dem RC_CLK Taktsignal während der Arbeit von PLL 10 zu verstehen. Unter Bezugnahme auf Fig. 2 beginnt der Auswahlprozeß mit LEISTUNG AN bei Schritt 50, bei welchem die dem PLL 10 zugeführte Systemleistung zugeschaltet wird oder ein Systemreset (Rücksetzen des Systems) ausgelöst wird. Beim Systemreset führt Schritt 52 ZUFÜHREN RC_CLK ZU PLL 10 das RC_CLK Taktsignal über den Multiplexer 12 weiter und gestattet PLL 10 damit tätig zu sein. D.h. die Spannung am Kreisknoten 20 geht auf einen Nennwert, nahe demjenigen, der für die REFCLK1 und REFCLK2 Taktsignale benötigt wird. Schritt 54 ÜBERPRÜFE REFCLK1 bestimmt die Gültigkeit des REFCLK1 Taktsignals und geht Schritt 26 WÄHLE REFCLK1 UND STELLE PHASENVERRIEGELUNG HER voran, für ein gültiges REFCLK1 Taktsignal. Das REFCLK1 Taktsignal wird durch den Multiplexer 12 weitergeführt, wodurch es PLL 10 gestattet ist an dieser Stelle zu verriegeln und die normale Arbeit zu beginnen.

Schritt 60 ÜBERPRÜFE REFCLK1 überwacht ununterbrochen das REFCLK1 Taktsignal bis ein ungültiger Status bestimmt wird, wobei zu diesem Zeitpunkt Schritt 62 SCHWIMME VCO die Ladungspumpe 18 abschaltet, um den Kreisknoten 20 in einem schwimmenden Zustand zu halten. Wenn das REFCLK1 Taktsignal schnell wiedergefunden wird! sagen wir in weniger als sieben RC_CLK Zyklen, überprüft Schritt 64 REFCLK1 SCHNELL- RÜCKGEWINNUNG die Rückgewinnung des REFCLK1 Taktsignals und setzt mit Schritt 66 REFCLK1 PHASE VERRIEGELT fort, welcher den Kreis zum Schritt 60 ÜBERPRÜFE REFCLK1 zurückführt, wenn PLL 10 noch phasenverriegelt mit dem REFCLK1 Taktsignal ist. Die Logik setzt voraus, das bei einem schwimmenden Kreisknoten 20 der VCO 24 die Arbeit beibehält, bei der im wesentlichen selben Frequenz für wenigstens sieben Perioden des RC_CLK Taktsignals. Wenn deshalb das REFCLK1 Taktsignal schnell zurückgewonnen wird, kann PLL 10 die Arbeit bei Schritt 60 fortsetzen, bei welchem er aufgehört hatte. Wenn andererseits PLL 10 nicht mit dem REFCLK1 Taktsignal verriegelt ist, kehrt Schritt 66 REFCLK1 PHASE VERRIEGELT zu Schritt 56 zurück, um die Phasenverriegelung wiederherzustel len. Wenn das REFCLK1 Taktsignal nicht schnell zurückgewonnen wird, kehrt die Logik zu Schritt 54 zurück, um zu bestätigen, daß das REFCLK1 Taktsignal tatsächlich fehlerhaft ist.

Wenn, fortgesetzt in Fig. 3, daß REFCLK1 Taktsignal die Eingangsüberprüfung bei Schritt 54 nicht besteht, oder in der bewilligten Zeit in Schritt 64 nicht zurückgewonnen wird, überprüft die Logik die Gültigkeit des REFCLK2 Taktsignals in Schritt 70 ÜBERPRÜFE REFCLK2. Ein ungültiges REFCLK2 Taktsignal läßt PLL 10 zu Schritt 52 zurückkehren, wodurch es dem Kreis ermöglicht ist, die Nennarbeit mit dem RC CLK Taktsignal aufrechtzuerhalten, bis zu dem Zeitpunkt, bei dem das eine oder andere Eingangstaktsignal REFCLK1/REFCLK2 zurückkehrt. Ein gültiges REFCLK2 Taktsignal wird durch den Multiplexer 12 weitergeführt, wodurch es dem PLL 10 gestattet ist, dort zu verriegeln, wo es im Schritt 72 WÄHLE REFCLK2 UND STELLE PHASENVERRIEGELUNG HER angezeigt ist. Schritt 76 ÜBERPRÜFE REFCLK2 überwacht ununterbrochen das REFCLK2 Taktsignal, bis ein ungültiger Status bestimmt wird, zu welchem Zeitpunkt Schritt 78 SCHWIMME VCO die Ladungspumpe 18 abschaltet, um den Kreisknoten 20 in einem schwimmenden Zustand zu halten. Wenn das REFCLK2 Taktsignal schnell zurückgewonnen wird, sagen wir in weniger als sieben RC_CLK Zyklen, überprüft Schritt 80 REFCLK2 SCHNELL-RÜCKGEWINNUNG die Rückgewinnung des REFCLK2 Taktsignals und setzt mit Schritt 82 REFCLK2 PHASE VERRIEGELT fort, welcher den Kreis zu Schritt 76 ÜBERPRÜFE REFCLK2 zurückführt, wenn PLL 10 noch mit dem REFCLK2 Taktsignal phasenverriegelt ist. Wenn PLL 10 wiederum nicht mit dem REFCLK2 Taktsignal verriegelt ist, kehrt Schritt 82 REFCLK2 PHASE VERRIEGELT zu Schritt 72 zurück, um die Phasenverriegelung wiederherzustellen. Wenn das REFCLK2 Taktsignal nicht schnell zurückgewonnen wird, kehrt die Logik zu Schritt 70 zurück, um zu überprüfen, daß das REFCLK2 Taktsignal tatsächlich ungültig ist, und bewirkt einen Wechsel zu Schritt 54 ÜBERPRÜFE REFCLK1, um zu sehen, ob REFCLK1 wenigstens sieben RC_CLK Perioden gearbeitet hat, und wenn ja, kehrt die Steuerung zu den Schritten 56-60 zurück. Ein ungültiges REFCLK1 Taktsignal bringt die Logik über Schritt 70 zurück zu Schritt 52, wo es periodisch wiederholt auf eine Reparatur wartet, obwohl noch mit dem RC_CLK Taktsignal gearbeitet wird.

In Fig. 4 ist ein weiteres Teil des redundanten Taktselektors 14 gezeigt, der einen nicht-überlappenden zum Empfang des REFCLK1 Taktsignals geschalteten Taktgenerator 90 und einen nicht-überlappenden zum Empfang des REFCLK2 Taktsignals geschalteten Taktgenerator 92 enthält. Die nicht-überlappenden Taktgeneratoren 90 und 92 liefern jeweils komplementäre Ausgangstaktsignale; eines phasengleich arbeitend mit dem entsprechenden Eingangstaktsignal und eines phasenverschoben vom Eingangssignal arbeitend. Die Ausgangstaktsignale der nicht-überlappenden Taktgeneratoren 90 und 92, wie zum Beispiel REFCLK1 und

sind niemals zur gleichen Zeit logisch Eins. Dasselbe gilt für REFCLK2 und

Eine Durch-64-Teilerschaltung teilt die Ausgangssignale des nicht- überlappenden Taktgenerators 90, zum Liefern eines REFCLK1_DIV Taktsignals, welches ungefähr mit 64 KHz arbeitet, zu einem REFCLK1 Gültigkeitsdetektor 98. Ebenso empfängt eine Durch-64-Teilerschaltung 100 die Ausgangstaktsignale des nicht-überlappenden Taktgenerators 92 und führt das resultierende 64 KHz REFCLK2_DIV Signal einem REFCLK2 Gültigkeitsdetektor 102 zu.

Der redundante Taktselektor 14 enthält auch einen RC-Oszillator 104, zum Liefern eines CLK_A Signals und eines CLK_B Signals zum REFCLK1 Gültigkeitsdetektor 98 und zum REFCLK2 Gültigkeitsdetektor 102. Die CLK_A und CLK_B Signale werden auch einem REFCLK1 Zeitgeber 108 und einem REFCLK2 Zeitgeber zugeführt. Ein Taktselektor 112 empfängt vielfältige Eingangssignale vom Ausgang des REFCLK1 Zeitgebers 108 und des REFCLK2 Zeitgebers 110, ein SYSTEM RESET Signal, die CLK_A und CLK_B Signale, das REFCLK1_FAIL Signal vom REFCLK1 Gültigkeitsdetektor 98 und das REFCLK2_FAIL Signal vom REFCLK2 Gültigkeitsdetektor 102, zum Erzeugen des REFCLK1_ACTIVE Signals, des REFCLK2_ACTIVE Signals und des RC_CLK_ACTIVE Signals für den Multiplexer 12 in Fig. 1.

Weiterhin stellt der Taktselektor 112 ein REFCLK1_SELECT Signal für den REFCLK1 Gültigkeitsdetektor 98 und ein REFCLK2_SELECT Signal für den REFCLK2 Gültigkeitsdetektor 102 bereit.

Der die Taktsignale REFCLK1 und

erzeugende nicht- überlappende Taktgenerator 90 ist in Fig. 5 gezeigt, er enthält ein NAND Gatter 120, welches einen zum Empfangen des REFCLK1 Eingangstaktsignals geschalteten ersten Eingang und einen über einen Inverter 122 zum Bereitstellen des phasengleichen REFCLK1 Taktsignals geschalteten Ausgang besitzt. Der Ausgang des Inverters 122 ist auch über einen Inverter 124 zu dem ersten Eingang eines NAND Gatters 126 geschaltet, während der zweite Eingang dieses Gatters das von einem Inverter 130 komplementierte REFCLK1 Eingangstaktsignal empfängt. Das Ausgangssignal des NAND Gatters 126 treibt einen Inverter 132 zum Bereitstellen des komplementierten

Taktsignals, welches auch über einen Inverter 134 dem zweiten Eingang des NAND Gatters 120 zugeführt wird.

Wenn das REFCLK1 Eingangstaktsignal logisch Eins ist, ist auch das phasengleiche REFCLK1 Taktsignal logisch Eins, welches an den ersten und zweiten Eingängen des NAND Gatters 126 logisch Null erzeugt. Der Ausgang des NAND Gatters 126 ist logisch Eins und das

Taktsignal ist logisch Null. Die ersten und zweiten Eingänge des NAND Gatters 120 sind deshalb logisch Eins und sein Ausgang ist logisch Null, was das phasengleiche REFCLK1 Taktsignal auflogisch Eins beläßt, wie im Eingangszustand.

Wenn das REFCLK1 Eingangstaktsignal auflogisch Null fällt, wird der Ausgang des NAND Gatters 120 logisch Eins, was das phasengleiche REFCLK1 Taktsignal zum Wechsel nach logisch Null bringt. Das REFCLK1 Eingangstaktsignal auflogisch Null erzeugt eine logische Eins an dem zweiten Eingang des NAND Gatters 126. Jedoch kann der Ausgang des NAND Gatters 126 nicht auflogisch Null wechseln, bis das phasengleiche REFCLK1 Taktsignal auflogisch Null schaltet. Daher bleibt das

Taktsignal logisch Null, bis das phasengleiche REFCLK1 Taktsignal logisch Null wird, da das letztere die zweite logische Eins an den ersten Eingang des NAND Gatters 126 liefert, was erforderlich ist, um das

Taktsignal auflogisch Eins zu schalten.

Die nicht-überlappende Periode ist von der Verzögerung durch die Inverter 124 und 134 bestimmt und kann über die Dimensionierung der Transistoren dieser Inverter eingestellt werden. Eine ähnliche logische Arbeitsweise wird an der entgegengesetzten Flanke bereitgestellt, wobei das phasengleiche REFCLK1 Taktsignal nicht auflogisch Eins wechseln kann, bis das

Taktsignal auflogisch Null gewechselt hat. Deshalb sind die REFCLK1 und

Taktsignale komplementär und nicht-überlappend, da ihre logische Eins niemals gleichzeitig auftritt. Der nicht-überlappende Taktgenerator 92 ist in einer ähnlichen Weise aufgebaut, wie für den nichtüberlappenden Taktgenerator 90 beschrieben.

In Fig. 6 ist ein RC-Oszillator 104 gezeigt, der in Reihe geschaltete Inverter 136, 138 und 140 enthält. Ein Widerstand 142 ist zwischen dem Eingang des Inverters 136 und einem Knoten 144 geschaltet, und ein Widerstand 146 ist zwischen dem Eingang des Inverters 138 und dem Knoten 144 geschaltet, während ein Kondensator 148 zwischen dem Eingang des Inverters 140 und dem Knoten 144 geschaltet ist. Die Inverter 136- 140 bilden in Verbindung mit den Widerständen 142 und 146 und dem Kondensator 148 einen monostabilen Nultivibrator, zur Erzeugung des RC_CLK Taktsignals am Ausgang des Inverters 140, welches bei 500 KHz ± 20% arbeitet, abhängig von den Toleranzen und den Temperaturkoeffizienten der Widerstände 142 und 146 und des Kondensators 148. Das RC_CLK Taktsignal wird dem Eingang eines nicht-überlappenden Taktgenerators 150 zugeführt, zum Bereitstellen der CLK_A und CLK_B Signale, in einer wie für den nicht-überlappenden Taktgenerator 90 in Fig. 5 beschriebenen Weise.

Bezugnehmend auf Fig. 7 enthält der Taktselektor 112 ein NAND Gatter 154, welches erste und zweite Eingänge besitzt, die zum Empfangen des REFCLK2_FAIL Signals und des REFCLK1_TIMER Signals geschaltet sind. Der Ausgang des NAND Gatters 154 ist über einen Inverter 156 zu dem ersten Eingang eines NOR Gatters 158 geschaltet. Das REFCLK1_TIMER Signal ist auch dem ersten Eingang eines NOR Gatters 160 zugeführt, während der zweite Eingang desselben zum Empfangen des REFCLK2_TIMER Signals geschaltet ist. Ein NAND Gatter 164 empfängt das REFCLK1_FAIL Signal und das REFCLK2_TIMER Signal und liefert ein Ausgangssignal über einen Inverter 166 zu dem ersten Eingang eines NOR Gatters 168. Die zweiten und dritten Eingänge des NOR Gatters 158 empfangen das Ausgangssignal des NOR Gatters 168 und das SYSTEM RESET Signal. Der Ausgang des NOR Gatters 158 ist zu dem zweiten Eingang des NOR Gatters 168 und zu dem ersten Eingang eines NOR Gatters 170 geschaltet. Der Ausgang des NOR Gatters 168 ist zu dem ersten Eingang eines NOR Gatters 174 geschaltet, während der Ausgang des NOR Gatters 160 zu den zweiten Eingängen der NOR Gatter 170 und 174 geschaltet ist. Die dritten Eingänge der NOR Gatter 170 und 174 empfangen jeweils das SYSTEM RESET Signal.

Der Ausgang des NOR Gatters 170 stellt das REFCLK1_ACTIVE Signal bereit, und der Ausgang des NOR Gatters 174 stellt das REFCLK2_ACTIVE Signal bereit. Das REFCLK1_ACTIVE Signal und das REFCLK2_ACTIVE Signal werden an den ersten und zweiten Eingang des NOR Gatters 176 zugeführt, zum Bereitstellen des RC_CLK_ACTIVE Signals an dessen Ausgang.

Der Ausgang des NOR Gatters 158 ist auch an den Drainanschluß eines Transistors 178 geschaltet, welcher einen zum Empfang des CLK_B Signals geschalteten Gateanschluß und einen über Inverter 180 und 182 zum Drainanschluß eines Transistors 184 geschalteten Sourceanschluß enthält. Der Gateanschluß des Transistors 184 ist zum Empfangen des CLK_A Signals geschaltet und der Sourceanschluß desselben ist über einen Inverter 186 zum Bereitstellen des REFCLK1 SELECT Signals und wiederum über einen Inverter 188 zum Bereitstellen des REFCLK2_SELECT Signals geschaltet.

Der Taktselektor 112 enthält weiterhin eine Taktstatusschaltung 190, zum Erzeugen eines RESET_FDET Signals, welches den wahren Verriegelungsstatus von der Verriegelungsdetektor- und Schwimmerschaltung 38 entfernt, über das Bestimmen eines Wechsels zwischen den REFCLK1, REFCLK2 und RC_CLK Taktsignalen. Ein NAND Gatter 192 empfängt Signale vom Ausgang des Inverters 156, vom Ausgang des NCR Gatters 168 und das REFCLK2_SELECT Signal. Der Ausgang des NAND Gatters 192 ist dem ersten Eingang eines NAND Gatters 194 zugeführt. Ein NAND Gatter 196 empfängt Signale vom Ausgang des Inverters 166, dem Ausgang des NCR Gatters 158 und das REFCLK1_SELECT Signal und stellt ein Ausgangssignal an den zweiten Eingang des NAND Gatters 194 bereit. Ein dritter Eingang des NAND Gatters 194 empfängt ein durch einen Inverter 198 invertiertes RESET_FLOAT Signal von der Verriegelungsdetektor- und Schwimmerschaltung 38, während der vierte Eingang des NAND Gatters 194 das Ausgangssignal eines NAND Gatters 200 empfängt. Ein Inverter 202 besitzt einen zum Ausgang des NCR Gatters 160 geschalteten Eingang und einen zum ersten Eingang des NAND Gatters 200 und zum Drainanschluß eines Transistors 204 geschalteten Ausgang. Der Gateanschluß des Transistors 204 ist zum Empfangen des CLK_B Signals geschaltet, während sein Sourceanschluß über Inverter 206 und 208 zum Drainanschluß eines Transistors 210 geschaltet ist. Der Gateanschluß des Transistors 210 ist zum Empfangen des CLK_A Signals geschaltet, während sein Sourceanschluß über einen Inverter 212 zum zweiten Eingang des NAND Gatters 200 geschaltet ist. Das Ausgangssignal des NAND Gatters 194 ist das RESET_FDET Signal.

Wenden wir uns Fig. 8 zu. Hier ist der REFCLK1 Gültigkeitsdetektor 98 detaillierter gezeigt, der ein zum Empfangen der CLK_A und CLK_B Signale geschaltetes 7-Bit Schieberegister 214 enthält. Zur Erläuterung ist der das höchstwertige Bit betreffende Teil des Schieberegisters 214 gezeigt, welcher einen Transistor 216 mit einem zum Empfangen des REFCLK1_DIV Signals geschalteten Drainanschluß enthält. Der Gateanschluß des Transistors 216 empfängt das CLK_A Signal, während sein Sourceanschluß über einen Inverter 218 zum Drainanschluß eines Transistors 220 geschaltet ist, welcher einen zum Empfangen des CLK_B Signals geschalteten Gateanschluß und einen zum Gateanschluß eines Transistors 222 und über einen Inverter 224 zum Gateanschluß eines Transistors 226 geschalteten Sourceanschluß enthält. Die Drainanschlüsse der Transistoren 222 und 226 sind über Widerstände 230 bzw. 232 zu einem Leistungsversorgungsanschluß 236 geschaltet, der auf einem positiven Potential, wie VDD arbeitet. Die Sourceanschlüsse der Transistoren 222 und 226 sind zu einem auf Massepotential arbeitenden Leistungsversorgungsanschluß 238 geschaltet.

Das höchstwertige Bit des Schieberegisters 214 wird am Ausgang des Inverters 224 bereitgestellt. Bit 0, Bit 1, Bit 2, Bit 3, Bit 4 und Bit 5 des Schieberegisters 214 folgen einer ähnlichen Bauweise, wie für Bit 6 beschrieben. Die Ausgänge von Bit 6, Bit 5 und Bit 4 des Schieberegisters 214 sind zu den Eingängen eines NAND Gatters 240 und zu den Eingängen eines NOR Gatters 242 geschaltet. Der Ausgang des NAND Gatters 240 ist über einen Inverter 244 zum Drainanschluß eines Transistors 246 geschaltet, wobei letzterer einen zum Empfangen des REFCLK1_DIV Signals geschalteten Gateanschluß und einen über einen Inverter 248 zum ersten Eingang eines AND Gatters 250 geschalteten Sourceanschluß enthält. Der Ausgang des Inverters 248 ist weiterhin über einen Inverter 254 und über den Drainanschluß-zu-Sourceanschluß Leitunqsweg eines Transistors 256 zurück zum Eingang des Inverters 248 geschaltet. Der Gateanschluß des Transistors 246 ist zum ersten Eingang eines AND Gatters 258 und über einen Inverter 260 zum zweiten Eingang des AND Gatters 250 und zum Gateanschluß eines Transistors 262 geschaltet. Der Ausgang des NCR Gatters 242 ist zum Drainanschluß des Transistors 262 geschaltet, während dessen Sourceanschluß über einen Inverter 264 zum zweiten Eingang des AND Gatters 258 geschaltet ist. Der Ausgang des Inverters 264 ist über einen Inverter 266 und über den Drainanschluß-zu-Sourceanschluß Leitungsweg eines Transistors 268 zurück zum Eingang des Inverters 264 geschaltet. Die Gateanschlüsse des Transistoren 256 und 268 sind zum Empfangen eines Signals mit logischem Zustand H zum Leistungsversorgungsanschluß 236 geschaltet. Die Ausgänge der AND Gatter 250 und 258 sind zum ersten und zweiten Eingang eines NCR Gatters 270 geschaltet, dessen Ausgang dem ersten Eingang eines NAND Gatters 272 zugeführt ist.

Die ersten und zweiten Eingänge eines NCR Gatters 274 sind zu den Drainanschlüssen der Transistoren wie 222 und 226 von jedem der Bits 0-6 des Schieberegisters 214 geschaltet. Das NCR Gatter 274 gibt eine logische Null aus, Wenn die Bits 0-6 des Schieberegisters 214 alle mit logisch Null gefüllt sind oder alle mit logisch Eins, wodurch ein Auf-Null-Gesetzt oder Auf-Eins-Gesetzt Zustand für das REFCLK1_DIV Signal angezeigt wird. Der Ausgang des NCR Gatters 274 ist zum zweiten Eingang des NAND Gatters 272 geschaltet, und der Ausgang des NAND Gatters 272 ist zum Eingang eines NAND Gatters 278 und zum Drainanschluß eines Transistors 280 geschaltet, wobei der Transistor einen zum Empfangen des CLK_A Signals geschalteten Gateanschluß und einen zum Bereitstellen des REFCLK1_ERROR Signals über Inverter 282 und 284 geschalteten Sourceanschluß enthält. Der zweite Eingang des NAND Gatters 278 empfängt das REFCLK1_SELECT Signal vom Taktselektor 312 und stellt über einen Transistor 286 und einen Inverter 288 das REFCLK1_FAIL Signal bereit. Der Gateanschluß des Transistors 286 empfängt ebenfalls das CLK_A Signal. Der REFCLK2 Gültigkeitsdetektor 102 enthält ähnliche Bauelemente, wie für den REFCLK1 Gültigkeitsdetektor 98 beschrieben, zum Überwachen des REFCLK2 Taktsignals.

Unter Bezugnahme der Flußdiagramme der Fig.n 2 und 3 auf die schematischen Blockdiagramme der Fig.n 1 und 4-10 wird zuerst ein Leistung-ein Resetvorgang (Rücksetzvorgang) betrachtet, der durch das Geltendmachen des SYSTEM RESET Signals begonnen wird. Unter Hinwendung zu Fig. 7 sind das REFCLK1_TIMER Signal und das REFCLK2_TIMER Signal anfänglich logisch Null, während das REFCLK1-FAIL Signal und das REFCLK2_FAIL Signal logisch Null sind, für eine logische Eins am Ausgang des NOR Gatters 160. Die Ausgänge der NAND Gatter 154 und 164 sind logisch Eins, wodurch eine logisch Null am Ausgang des NOR Gatters 168 erzeugt wird. Die Ausgänge der NOR Gatter 158, 170 und 174 werden mit einem logisch Eins SYSTEM RESET Signal logisch Null. Das REFCLK1_ACTIVE Signal und das REFCLK2_ACTIVE Signal sind beide unwahr logisch Null, wodurch ein wahres RC_CLK_ACTIVE Signal am Ausgang des NOR Gatters 176 erzeugt wird. Mit dem geltend gemachten RC_CLK_ACTIVE Signal und den REFCLK1_ACTIVE und REFCLK2_ACTIVE Signalen mit L-Zustand leitet der Multiplexer 12 aus Fig. 1 das 500 KHz RC_CLK Eingangstaktsignal als REFCLK zum Phasendetektor 16 durch, was PLL 10 gestattet, darauf auszurichten. Die Spannung am Kreisknoten 20 bewegt sich auf einen Nennwert, nahe dem für die REFCLK1 und REFCLK2 Taktsignale benötigten. Das RC_CLK_ACTIVE Signal steuert weiterhin den Multiplexer 34, um das durch M=48 geteilte VCO Oszillatorsignal auszuwählen, so daß OSCOUT nahe des 500 KHz REFCLK vom RC_CLK Taktsignal arbeiten kann.

Es wird fortgesetzt bei Schritt 54 in Fig. 2. Das SYSTEM RESET Signal ist auflogisch Null deaktiviert, obwohl die logische Eins am Ausgang des NOR Gatters 168 den Status logisch Null des NOR Gatters 158 aufrechterhält, welcher durch den Transistor 178, die Inverter 180 und 182 und den Transistor 184 während einer Periode des RC_CLK Taktsignals geleitet wird, unter Steuerung der CLK_A und CLK_B Signale. Der Ausgang des Inverters 186 bleibt für ein wahres REFCLK1_SELECT Signal auf H-Zustand, während das REFCLK2_SELECT Signal mit logisch Null unwahr ist. Das NOR Gatter 170 empfängt alle logischen Nullen und erzeugt eine wahre logische Eins für das REFCLK1_ACTIVE Signal und eine logische Null für das RC_CLK_ACTIVE Signal. Das REFCLK2_ACTIVE Signal bleibt bei logisch Null, wegen der logischen Eins am Ausgang des NOR Gatters 168. Deshalb ist der Vorgabestatus des Redundanten Taktselektors 14, das REFCLK1 Taktsignal über den Multiplexer 12 zu aktivieren und es der PLL 10 zu gestatten, darauf zu verriegeln.

Für die Taktstatusschaltung 190 empfängt das NAND Gatter 192 logische Nullen vom Ausgang des Inverters 156 und dem REFCLK2_SELECT Signal, und eine logische Eins vom Ausgang des NOR Gatters 168. Ebenso empfängt das NAND Gatter 196 logische Nullen vom Ausgang des Inverters 166 und vom Ausgang des NOR Gatters 158 und eine logische Eins vom REFCLK1_SELECT Signal, während das NAND Gatter 200 eine logische Eins vom Ausgang des Inverters 202 und eine logische Null vom Ausgang des Inverters 212 empfängt. Das RESET_FLOAT Signal ist logisch Null und der Ausgang des Inverters 198 ist logisch Eins. Alle vier Eingänge des NAND Gatters 194 sind deshalb logisch Eins und das RESET_FDET Signal ist logisch Null.

Der redundante Taktselektor 14 beginnt die gute Verfassung der REFCLK1 und REFCLK2 Taktsignale zu überwachen. Das REFCLK1 Taktsignal wird vom nicht-überlappenden Taktgenerator 90 aus Fig. 4 in phasengleiche und komplementäre Taktphasen aufgeteilt und weiterhin von der Schaltung 94 frequenzgeteilt, womit das bei 64 KHz und mit einem 50%-igem Tastverhältnis arbeitende REFCLK1_DIV Signal erzeugt wird. Ebenso wird das REFCLK2 Taktsignal vom nicht-überlappenden Taktgene rator 92 in phasengleiche und komplementäre Taktphasen aufgeteilt und weiterhin von der Schaltung 100 frequenzgeteilt, womit das dem REFCLK2 Gültigkeitsdetektor 102 zugeführte REFCLK2_DIV Signal erzeugt wird.

Zurückkommend auf Fig. 8 wird das REFCLK1_DIV Signal in Bit 6 des Schieberegisters 214 durch die CLK_A und CLK_B Signale vom RC-Oszillator 104 eingetaktet. Der erste H-Status des CLK_A Signals gestattet dem Transistor 216 das logisch Eins REFCLK1_DIV Signal durchzuleiten, wobei dieses während des nachfolgenden ersten H-Status des CLK_B Signals invertiert und durch den Transistor 220 durchgeleitet wird. Der Transistor 222 wird durch das Signal mit L-Zustand an seinem Gateanschluß ausgeschaltet, während der Transistor 226 durch den Inverter 224 angeschaltet wird. Der Drainanschluß des Transistors 226 zieht den zweiten Eingang des NOR Gatters 274 auflogisch Null beim Leistungsversorgungsanschluß 238. Mit dem bei 64 KHz (7,8 Mikrosekunden im H-Status) arbeitenden REFCLK1_DIV und den CLK_A und CLK_B Signalen, die im unteren Bereiche von 500 KHz -20% (2,5 Mikrosekundenperiode) arbeiten, taktet das Schieberegister 214 wenigstens drei logischen Einsen ein, im ungünstigsten Fall in seine höchstwertigsten Bits, während des H-Status des REFCLK1_DIV Signals. Bit 5 und Bit 4 des Schieberegisters 214 verhalten sich in ähnlicher Weise, wie für Bit 6 beschrieben, so daß am Ende von drei Perioden des RC_CLK Taktsignals logische Einsen an den Eingängen des NAND Gatters 240 auftreten.

Vorausgesetzt das REFCLK1 Taktsignal ist gültig, es wird bei den gewünschten 4,096 MHz gearbeitet, so enthalten die Bits 0-3 des Schieberegisters 214 logische Nullen an den Ausgängen der Inverter wie 224, von der vorhergehenden Periode mit L- Zustand des REFCLK1_DIV Signals. Die Transistoren wie 222 der Bits 0-3 werden leitend, wobei sie den ersten Eingang des NOR Gatters 274 auflogisch Null ziehen. Daher sind zwischen den Bits 0-6 des Schieberegisters 214 die ersten und zweiten Eingänge des NOR Gatters 274 beide logisch Null, und sein Ausgang ist logisch Eins, was anzeigt, daß keine Auf-Null- Gesetzt oder Auf-Eins-Gesetzt Fehler vorliegen.

Wenn das REFCLK1_DIV Signal H-Zustand hat, hält die logische Null am Ausgang des Inverters 260 den logischen Status des Inverters 248 zurück, was für die Bits 4-6 Zeit zum Vollaufen ermöglicht. Während drei Zyklen der CLK_A und CLK_B Signale schieben sich logische Einsen in Bit 6, Bit 5 und Bit 4 und treiben den Ausgang des NAND Gatters 240 auflogisch Null und den Ausgang des Inverters 244 auflogisch Eins. Der H-Status des REFCLK1_DIV Signals schaltet Transistor 246 durch, wobei eine logische Eins an den ersten Eingang des AND Gatters 258 geliefert wird. Der erste Eingang des AND Gatters 250 empfängt die logische Null vom Ausgang des Inverters 248 und der zweite Eingang desselben empfängt eine logische Null vom Ausgang des Inverters 260, wodurch eine logische Null am ersten Eingang des NOR Gatters 270 ausgebildet wird. Der Transistor 262 ist durch die logische Null am Ausgang des Inverters 260 ausgeschaltet. Jedoch hat der vorher gültige L- Status des REFCLK1 Taktsignals eine logische Null am Ausgang des Inverters 264 hergestellt, welcher in dieser Stellung durch den Rückkopplungstransistor 268 verriegelt ist. Die logische Eins und die logische Null an den Eingängen des AND Gatters 258 erzeugt in Verbindung mit der logischen Null am Ausgang des AND Gatters 250 eine logische Eins am ersten Eingang des NAND Gatters 272 und eine logische Null am ersten Eingang des NAND Gatters 278. Das REFCLK1_SELECT Signal ist anfänglich eine wahre logische Eins, nachfolgend auf das SYSTEM RESET Signal, wie vorher beschrieben, es erzeugt eine logische Eins am Ausgang des NAND Gatters 278. Der nächste H- Status des CLK_A Signals leitet die logische Null am Ausgang des NAND Gatter 272 über den Transistor 280 und die logische Eins am Ausgang des NAND Gatters 278 über den Transistor 286 durch, wodurch logische Nullen für das REFCLK1_ERROR Signal und das REFCLK1_FAIL Signal hervorgebracht werden und ein gültiges REFCLK1 Taktsignal angezeigt wird. Der REFCLK1 Zeitgeber 108 invertiert das REFCLK1_ERROR Signal zum Bereitstellen eines REFCLK1_TIMER Signals mit logisch Eins am zweiten Eingang des NAND Gatters 154 in Fig. 7.

Hinsichtlich der Übergänge des REFCLK1_DIV Signals nach logisch Null, wird der Signalweg durch den Transistor 246 gesperrt, wobei der Rückkopplungstransistor 256 den logisch Eins Status des Inverters 244 am Eingang des Inverters 248 und dessen Komplement am ersten Eingang des AND Gatters 250 speichert. Der Ausgang des Inverters 260 wird logisch Eins, obwohl der Ausgang des AND Gatters 250 logisch Null bleibt, wegen des logisch Null Status des Inverters 248. Deshalb wird die Gültigkeit des H-Status des REFCLK1_DIV Signals bei dessen Übergang auf Null überprüft, so daß logische Zwischenstatus des Inverters 248 ignoriert werden, bis die Bits 4-6 des Schieberegisters 214 die gewünschten Daten enthalten.

Die Bits 4-6 des Schieberegisters 214 werden Anfangs mit logischen Nullen vom REFCLK1_DIV Signal aufgefüllt, obwohl die logische Null am zweiten Eingang des AND Gatters 258 den logischen Status des Inverters 246 zurückhalten, um für die Bits 4-6 Zeit zum Auffüllen zu ermöglichen. Nachfolgend auf drei weitere CLK_A und CLK_B Zyklen, treten logische Nullen an den Ausgängen von Bit 6, Bit 5 und Bit 4 auf und treiben den Ausgang des NOR Gatters 242 auflogisch Eins. Der L- Status des REFCLK1_DIV Signals schaltet den Transistor 262 zum Bereitstellen einer logischen Null am Ausgang des Inverters 264 durch, während der erste Eingang des AND Gatters 258 vom REFCLK1_DIV Signal eine logische Null empfängt, wodurch am zweiten Eingang des NOR Gatters 270 eine logische Null aufgebaut wird. Man erinnere sich, daß der vorhergehende gültige H-Status des REFCLK1 Taktsignals eine logische Null am Ausgang des Inverters 248 herstellt, welcher in dieser Stellung durch den Rückkopplungstransistor 256 verriegelt ist, da der Transistor 246 gesperrt ist. Die logischen Nullen an den Ausgängen der AND Gatter 250 und 258 erzeugen eine logische Eins am ersten Eingang des NAND Gatters 272 und eine logische Null am ersten Eingang des NAND Gatters 278. Der nächste H-Status des CLK_A Signals leitet die logische Null am Ausgang des NAND Gatters 272 durch den Transistor 280 und die logische Eins am Ausgang des NAND Gatters 278 durch den Transistor 286 durch, was logische Nullen für das REFCLK1_ERROR Signal und das REFCLK1_FAIL Signal hervorbringt und wiederum ein gültiges REFCLK1 Taktsignal anzeigt.

Hinsichtlich der Übergänge des REFCLK1_DIV Signals zu logisch Eins, wird der Signalweg durch den Transistor 262 ungültig, wobei der Rückkopplungstransistor 268 den logisch Eins Status des NOR Gatters 242 am Eingang des Inverters 264 und sein Komplement am zweiten Eingang des AND Gatters 258 speichert.

Der erste Eingang des AND Gatters 258 wird logisch Eins, obwohl sein Ausgang logisch Null bleibt, wegen des logisch Null Status des Inverters 264. Daher wird die Gültigkeit des L-Status des REFCLK1_DIV Signals bei dessen Positiv-Übergang überprüft.

Ein ähnlicher Prozeß findet gleichzeitig im REFCLK2 Gültigkeitsdetektor 102 statt. Solange ein Schieberegister wie 214 im REFCLK2 Gültigkeitsdetektor 102 wenigstens drei logischen Einsen, gefolgt von wenigsten drei logischen Nullen des REFCLK2_DIV Signals eintaktet, verbleibt das Ausgangssignal eines NAND Gatters wie 272 bei logisch Null. Jedoch bleibt mit dem REFCLK2_SELECT Signal bei logisch Null der Ausgang des NAND Gatters 278 auflogisch Eins, wobei verhindert wird, daß das REFCLK2_FAIL Signal versucht die Takte zu wechseln, wenn sich ein Fehler mit dem ungenutzten REFCLK2 Taktsignal ergibt.

Deshalb treibt bei normaler Arbeitsweise das REFCLK1 Taktsignal (oder das REFCLK2 Taktsignal) den PLL 10 und erzeugt ein DETECT Signal mit logisch Eins, welches anzeigt, daß der Kreis verriegelt ist. Das DETECT Signal bleibt im H-Zustand, solange der Phasenunterschied zwischen dem REFCLK Signal und dem OSCOUT Signal innerhalb des TIMESLOT Fensters ist.

Das DETECT Signal wird der Verriegelungsdetektor- und Schwimmerschaltung 38 wie in Fig. 9 gezeigt, zugeführt. Ein Schieberegister 290 empfängt das DETECT Signal und das SAMPLE_CLOCK Signal von der Durch-N-Teilerschaltung 30, zum Bereitstellen eines ALL_ONE Signals mit H-Zustand, nach dem Einschieben von sieben logischen Einsen des DETECT Signals. Dies ist der Fall, wenn in Phasenverriegelung gearbeitet wird. Das ALL_ONE Signal wird dem Setzeingang eines Flip-Flop 292 zugeführt, während der Reseteingang (Rücksetzeingang) desselben zum Ausgang eines OR Gatters 294 geschaltet ist, welches auf das RESET_FDET Signal und das RC_CLK_ACTIVE Signal reagiert, die dem ersten und den zweiten Eingang des Gatters zugeführt sind. Der Q-Ausgang des Flip-Flop 292 ist zum ersten Eingang eines AND Gatters 296 geschaltet, während sein -Ausgang zum ersten Eingang eines NOR Gatters 298 geschaltet ist. Der Q-Ausgang des Flip-Flop 292 ist unter normaler Arbeitsbedingung logisch Eins, nachdem das ALL_ONE Signal auflogisch Eins gewechselt hat. Der Ausgang des AND Gatters 296 stellt das LOCK Signal bereit, und der Ausgang des NOR Gatters 298 stellt das FLOAT Signal bereit. Entweder das RESET_FDET Signal oder das RC_CLK_ACTIVE Signal kann das Flip-Flop 292 zurücksetzen, wobei das LOCK Signal und das FLOAT Signal auflogisch Null gesetzt werden.

Die Verriegelungsdetektor- und Schlummerschaltung 38 enthält weiterhin ein 7-Bit-Schieberegister 300, zum Bestimmen jeder Phasenverschiebung im REFCLK Taktsignal, nach vorübergehenden Pannen. Die Schieberegister 290 und 300 folgen einem ähnlichen Aufbau, wie für das Schieberegister 214 in Fig. 8 beschrieben. Das DETECT Signal wird dem RESET Eingang des Schieberegisters 300 zugeführt, während dessen DATEN Eingang zum Empfangen einer logischen Eins vom Leistungsversorgungsanschluß 236 geschaltet ist. Ein DETECT Signal mit logisch Eins setzt das Schieberegister 300 vollständig auf Null zurück. Wenn das DETECT Signal logisch Null ist, schieben die CLK_A und CLK_B Signale logische Einsen durch das Schiebere gister 300, bis diese an dessen Ausgang als das RESET_FLOAT Signal auftreten, welches über den Inverter 198 zum vierten Eingang des NAND Gatters 194 in Fig. 7 zugeführt wird. Sollte deshalb das DETECT Signal aufgrund einer Panne des REFCLK1 Takts entfallen, beginnt das Schieberegister 300 die Zeitauf zeichnung mit logischen Einsen. Wenn das REFCLK1 Taktsignal zur normalen Arbeitsweise gleichphasig mit dem OSCOUT Signal zurückkehrt, kehrt das DETECT Signal zu logisch Eins zurück und setzt das Schieberegister 300 zurück, wobei effektiv die Zählung gestoppt wird. Wenn jedoch das REFCLK1 zur normalen Arbeitsweise zurückkehrt, aber phasenverschoben zum OSCOUT Signal, wird das RESET_FLOAT Signal nach sieben Perioden der CLK_A und CLK_B Signale logisch Eins, wodurch das RESET FDET Signal auflogisch Eins gebracht wird, was den -Ausgang des Flip-Flop 292 zurücksetzt, für ein FLOAT Signal mit logisch Null. Dies gestattet der Ladungspumpe 18, den Kreisknoten 20 zu regulieren und die Phasenverriegelung für PLL 10 wiederherzustellen.

Die zweiten Eingänge des AND Gatters 296 und des NOR Gatters 298 empfangen das DETECT Signal zum Bereitstellen des Schnellrückgewinnungsmerkmals gemäß den Schritten 62-64 in Fig. 2. Wenn ein Problem mit dem REFCLK1 Taktsignal existiert, wird das DETECT Signal sofort logisch Null, da sich der Phasenunterschied zwischen den REFCLK und OSCOUT Signalen über das TIMESLOT Fenster erstreckt, wodurch das LOCK Signal zu logisch Null und das FLOAT Signal zu logisch Eins gebracht wird. Das FLOAT Signal wird der Ladungspumpe 18 zugeführt, um die Ladung und Entladung des Kreisknotens 20 zu verhindern.

In der Fig. 10 ist ein Beispiel der Ladungspumpe 18 gezeigt, die einen Inverter 302 mit einem zum Empfangen des UP Steuersignals geschalteten Eingang und einem zum ersten Eingang eines NAND Gatters 304 geschalteten Ausgang enthält. Das Ausgangssignals des NAND Gatter 304 ist dem Gateanschluß eines Transistors 306 zugeführt, welcher einen zum Leistungsversorgungsanschluß 236 geschalteten Sourceanschluß und einen zum Kreisknoten 20 zum Laden des Kreisfilters 22 geschalteten Drainanschluß enthält. Das DOWN Steuersignal vom Phasendetektor 16 ist über einen Inverter 308 zum ersten Eingang eines NAND Gatters 310 geführt. Der Ausgang des NAND Gatters 310 wird durch einen Inverter 314 komplementiert und dem Gateanschluß eines Transistors 316 zugeführt. Der Sourceanschluß des Transistors 316 ist zum Leistungsversorgungsanschluß 238 geschaltet, und der Drainanschluß des Transistors 316 ist zum Kreisknoten 20 geschaltet, zum Entladen des Kreisfilters 22. Das FLOAT Steuersignal wird über einen Inverter 322 zu den zweiten Eingängen der NAND Gatter 304 und 310 geführt.

Wenn das FLOAT Signal logisch Eins ist, sind das UP Steuersignal und das DOWN Steuersignal nicht gestattet, da die Ausgänge der NAND Gatter 304 und 310 auflogisch Eins bleiben, wodurch die Transistoren 306 und 316 gesperrt sind. Deshalb hindert das FLOAT Steuersignal das UP Steuersignal und das DOWN Steuersignal die Spannung am Kreisknoten 20 zu ändern, so daß dieser schwimmt. Andererseits gestattet es ein FLOAT Signal mit logisch Null, die logischen Status des UP Steuersignais und des DOWN Steuersignals durch die NAND Gatter 304 und 310 durchzuleiten, womit die Transistoren 306 und 316 eingeschaltet werden, um entsprechend den Kreisknoten 20 zu laden und zu entladen.

Man betrachte zurückkehrend zu Fig. 2 den Fall, in dem das REFCLK1 Taktsignal einen Ausschlag macht, welcher in Schritt 60 ÜBERPRÜFE REFCLK1 ein negatives Testergebnis hervorruft, obwohl der Takt sofort zurückgewonnen wird. Der Phasenunterschied zwischen den REFCLK und OSCOUT Signalen überschreitet das TIMESLOT Fenster für eine kurze Zeitdauer, lang genug, damit das DETECT Signal entfällt, wodurch Schritt 62 SCHWIMME VCO und Schritt 64 REFCLK1 SCHNELLRÜCKGEWINNUNG ausgelöst werden. Das DETECT Signal mit logisch Null an den zweiten Eingängen des AND Gatters 296 und des NOR Gatters 298 bringt das LOCK Signal auf L-Zustand und das FLOAT Signal auf logisch Eins, wobei der Kreisknoten 20 schwimmt, um ihn stabil zu halten. Das DETECT Signal entfernt auch den Reset (Rücksetzsignal) vom Schieberegister 300, womit dieses seine Zählfolge beginnt. Wenn das REFCLK1 Taktsignal wieder gleichphasig wird, kehrt das DETECT Signal auflogisch Eins zurück, wodurch das Schieberegister 300 zurückgesetzt wird und das RESET_FLOAT Signal nicht-erlaubt auflogisch Null gehalten wird. Das LOCK Signal kehrt zu logisch Eins zurück und das FLOAT Signal wird entfernt, wodurch es PLL 10 ermöglicht ist, die Arbeitsweise fortzusetzen wo es aufgehört hat, entsprechend dem Schnellrückgewinnungsverfahren in den Schritten 62- 66 von Fig. 2.

Wenn das REFCLK1 Taktsignal andererseits phasenverschoben zurückgewonnen wird, bleibt das DETECT Signal logisch Null, da die Ladungspumpenschaltung 18 abgeschaltet ist, wobei sich der Phasenunterschied zwischen dem REFCLK und dem OSCOUT Signal fortsetzt, um das TIMESLOT Fenster zu überschreiten. Nach sieben Perioden des RC_CLK Signals tritt am Ausgang des Schieberegisters 300 ein RESET_FLOAT Signal mit logisch Eins auf, wo es durch den Inverter 198 aus Fig. 7 zu einer logischen Null komplementiert wird. Der Ausgang des NAND Gatters 194 wird logisch Eins, er wird über das OR Gatter 294 in Fig. 9 zurückgeschickt und erzeugt eine logische Eins am Reseteingang des Flip-Flop 292. Der Q-Ausgang des Flip-Flop 292 wird auflogisch Null und der -Ausgang wird auflogisch Eins zurückgesetzt, wobei sowohl das LOCK Signal als auch das FLOAT Signal auf unwahr logisch Null gebracht werden. Dies gestattet der Ladungspumpe 18, den VCO 24 auf die neue Phase des REFCLK1 Signals einzustellen, gemäß den Schritten 66 und 56 in Fig. 2.

Wenn der Phasendetektor 16 den Phasenunterschied zwischen dem REFCLK Signal und des OSCOUT Signal innerhalb des TIMESLOT Fensters korrigiert, wird das DETECT Signal wiederum logisch Eins. Sofern sieben logische Einsen auf einmal über das SAMPLE_CLOCK Signal in das Schieberegister 290 eingetacktet werden, wechselt das ALL_ONE Signal auflogisch Eins, wobei der Q-Ausgang und der -Ausgang des Flip-Flop 292 auf logisch Eins bzw. logisch Null gesetzt werden. Das LOCK Signal ist wiederum eine wahre logische Eins, während das FLOAT Signal eine unwahre logische Null bleibt. Schritt 60 ÜBERPRÜFE REFCLK1 setzt die Überwachung des REFCLK1 Taktsignals fort.

Man betrachte nun den Fall, in welchem die Frequenz des REFCLK1 Taktsignals zu weit nach oben abweicht, so daß Schritt 60 ÜBERPRÜFE REFCLK1 wiederum ein negatives Testergebnis liefert. Die vorübergehende Panne des vorhergehenden Fehlerbeispiels würde keinen Wechsel zwischen den redundanten Taktsignalen REFCLK1 und REFCLK2 hervorrufen, da das REFCLK1_DIV Niederfrequenzsignal (64 KHz) eine längere Zeitdauer ununterbrochenen Ausfalls benötigt, wie vorher beschrieben. Im vorliegenden Beispiel überschreitet die höhere Frequenz des ungültigen REFCLK1 Taktsignals den Phasenunterschied zwischen den REFCLK und OSCOUT Signalen über das TIMESLOT Fenster hinaus, wodurch das Entfallen des DETECT Signals hervorgerufen wird. PLL 10 versucht das oben in den Schritten 62-66 beschriebene Schnellrückgewinnungsverfahren; da jedoch das FLOAT Signal die Ladungspumpe 18 abgeschaltet hat, kann VCO 24 nicht auf die höhere Frequenz einstellen, wobei das DETECT Signal logisch Null bleibt.

Das REFCLK1_DIV Signal folgt der höheren Frequenz des ungültigen REFCLK1 Taktsignals, so daß nur zwei logische Einsen in die Bits 5 und 6 des Schieberegisters 214 während des H- Status des REFCLK1_DIV Signals eingeschoben werden, bevor es auflogisch Null zurückwechselt. Das "110" Muster der Bits 6, 5 bzw. 4 an den Eingängen des NAND Gatter 240 erzeugt eine logische Eins am Eingang des Inverters 244 und eine logische Eins am Ausgang des Inverters 248, wo es vom Transistor 256 gespeichert wird, wenn das REFCLK1_DIV Signal in den L Zustand wechselt. Das REFCLK1_DIV Signal ist logisch Null, wodurch es den Transistor 246 ausschaltet und den Transistor 262 über den Inverter 260 anschaltet. Die logische Eins am Ausgang des Inverters 260 erzeugt in Verbindung mit der logischen Eins am Ausgang des Inverters 248 eine logische Eins am Ausgang des AND Gatters 250 und eine logische Null am Ausgang des NOR Gatters 270. Der Ausgang des NAND Gatter 272 geht in den H-Zustand und der Ausgang des NAND Gatters 278 wird logisch Null. Die REFCLK1_ERROR und REFCLK1_FAIL Signale wechseln beide auflogisch Eins, womit ein ungültiges REFCLK1 Taktsignal angezeigt wird.

Daher basiert der Bestimmungsmechanismus für den ungültigen Takt des REFCLK1 Gültigkeitsdetektors 98 (und 102) auf der Voraussetzung, daß die geteilte Frequenz des REFCLK1 Taktsignals auf einem H-Status und einem L-Status für jeweils drei Perioden des RC_CLK Taktsignals bleibt. Die Frequenz des RC_CLK Signals muß entsprechend den REFCLK1 und REFCLK2 Taktsignalen ausgewählt werden.

Der REFCLK1 Zeitgeber 108 wechselt den Status sofort zu logisch Null für das REFCLK1_TIMER Signal und hält diesen Status für wenigstens sieben Zyklen des RC_CLK Taktsignals. Der REFCLK1 Zeitgeber 108 enthält ein Schieberegister (nicht gezeigt), ähnlich dem Schieberegister 300, in welchem das Eingangssignal für sieben Taktzyklen logisch Null sein muß, bevor der Ausgang auflogisch Eins zurückwechselt. Jeder nachfolgende logisch Eins Fehlerstatus des REFCLK1_FAIL Signals setzt den logisch Eins Ausgangsstatus des REFCLK1 Zeitgebers 108 zurück und startet die Zählung der sieben Takte erneut. Eine vorübergehende Panne des REFCLK1 Taktsignais wird von dieser Logik meistens nicht bestimmt werden, da das 4 MHz Basistaktsignal zum REFCLK1_DIV Signal 64 Mal heruntergeteilt ist. Wenn das fehlerhafte REFCLK1 Taktsignal wiederhergestellt ist und das REFCLK1_FAIL Signal auflogisch Null zurückkehrt und dort bleibt, kehrt das REFCLK1_TIMER Signal auflogisch Eins zurück und zeigt an, daß das REFCLK1 Taktsignal wieder gültig ist. Wenn andererseits die Funktionsstörung des REFCLK1 Taktsignals andauert, hält das REFCLK1_TIMER Signal seinen logisch Null Status aufrecht. Daher sind das REFCLK1_TIMER und das REFCLK2_TIMER Indikatoren der jüngsten Vergangenheit dafür, daß die entsprechenden Eingangstaktsignale für wenigstens sieben Perioden des RC CLK Taktsignals gültig waren.

Das REFCLK1_FAIL Signal mit logisch Eins wechselt den Ausgangsstatus des NAND Gatters 164 zu logisch Null und den Ausgangsstatus des Inverters 166 zu logisch Eins. Dies tritt nur dann auf, wenn der Ausgangsstatus des REFCLK2_TIMER Signals logisch Eins ist, wodurch bestätigt wird, daß das REFCLK2 Taktsignal für wenigstens sieben RC_CLK Zyklen gültig war und es daher in einem Zustand ist, um übernommen zu werden. Das Verfahren der Überprüfung des REFCLK2 Taktsignals im REFCLK2 Gültigkeitsdetektor 102 und die Ausgabe wahrer REFCLK2_FAIL und REFCLK2_ERROR Signale folgt dem Schritt 70 in Fig. 3. Der Ausgang des NOR Gatters 168 wechselt auf logisch Null, wodurch eine logische Eins am Ausgang des NOR Gatters 158 erzeugt wird. Das NOR Gatter 174 empfängt deshalb lauter logische Nullen und wechselt das REFCLK2_ACTIVE Signal auflogisch Eins, während das NOR Gatter 170 eine logische Eins vom Ausgang des NOR Gatter 158 empfängt, wodurch das REFCLK1_ACTIVE Signal nicht-gültig wird. Der Multiplexer 12 schaltet zum REFCLK2 Taktsignal, gemäß Schritt 72 in Fig. 3. Weiterhin wird die logische Eins des Ausgangs des NCR Gatters 158 durch den Transistor 178, die Inverter 180 und 182 und den Transistor 184 während eines Zyklus der CLK_A und CLK_B Signale geleitet. Der Ausgang des Inverters 186 wechselt auf eine logische Null für ein fehlerhaftes REFCLK1_SELECT Signal, während das REFCLK2_SELECT Signal eine wahre logische Eins ist.

Wie oben festgestellt, sind alle vier Eingänge des NAND Gatter 194 logisch Eins und das RESET_FDET Signal ist logisch Null für normale Arbeitsweise. Sobald ein ungültiges REFCLK1 Taktsignal festgestellt wird, ist es erforderlich, den Verriegelungsstatus zu entfernen und PLL 10 dazu zu bringen, wieder auf dem REFCLK1 Taktsignal zu verriegeln. Der Ausgang des Inverters 166 wird mit dem REFCLK1_FAIL Signal logisch Eins, welche mit der logische Eins des Ausgangs des NCR Gatters 158 und einer logischen Eins vom REFCLK1_SELECT Signal kombiniert wird, bevor das letztere den Status wechselt. Die logische Null am Ausgang des NAND Gatters 196 erzeugt ein logisch Eins RESET_FDET Signal, um Flip-Flop 292 in Fig. 9 zurückzusetzen und das LOCK Signal zu entfernen. PLL 10 führt die Phasenverriegelung auf dem REFCLK2 Taktsignal aus.

Einen anderen Fehlerablauf bringt ein REFCLK1 Taktsignal mit Niederfrequenz mit sich, wobei der H-Status oder der L-Status des REFCLK1 Taktsignal größer als sieben Perioden des RC_CLK Signais ist. Das REFCLK1 Taktsignal kann sogar Auf-Eins- Gesetzt oder Auf-Null-Gesetzt sein (Gleichstrom). Im Fehlerfall, bei dem das Signal Auf-Eins-Gesetzt ist (auf logisch Eins hängen bleibt), schieben sich die logischen Einsen des REFCLK1_DIV Signals fortgesetzt in die Bits 0-6 des Schieberegisters 214 in Fig. 8 ein, da kein Wechsel zu Null vorliegt. Die Transistoren wie 226 der Bits 0-6 ziehen den zweiten Eingang des NCR Gatters 274 auflogisch Null. Der erste Eingang des NCR Gatters 274 wird durch den Widerstand 232 auf H-Zustand gezogen, da die Transistoren wie 222 jeweils ausgeschaltet sind. Der Ausgang des NOR Gatters 274 wird logisch Null, wodurch die Ausgänge der NAND Gatter 272 auflogisch Eins und der Ausgang des NAND Gatter 278 auf Null und wiederum logisch Eins aufweisende REFCLK1_ERROR und REFCLK1_FAIL Signale zum Taktselektor 112 gebracht werden. Der Fehler wird wie oben beschrieben bearbeitet, was in einem Wechsel zum REFCLK2 Taktsignal resultiert. Ein Auf-Null- Gesetztes REFCLK1_DIV Signal würde die gleiche logische Null am Ausgang des NOR Gatters 274 erzeugen, durch Ziehen von dessen ersten Eingang auflogisch Null über die Transistoren wie 222, während sein zweiter Eingang über den Widerstand 232 auf H-Zustand gezogen wird. Die Auflösung der Niederfrequenzbestimmung kann durch Erhöhen oder Verringern der Breite des Schieberegisters 214 eingestellt werden.

Ein Techniker kann über eine Fehlerlampe (nicht gezeigt) an der Frontplatte auf das Problem mit dem REFCLK1 Taktsignal aufmerksam gemacht werden, während PLL 10 die Bereitstellung des 24 MHz Referenzsignals mit dem REFCLK2 Taktsignal am Ausgang 26 fortsetzt, ohne wahrnehmbare Unterbrechungen. Vorausgesetzt die Reparaturen des REFCLK1 Taktsignals sind gemacht, so entfällt das REFCLK1_ERROR Signal und das REFCLK1_TIMER Signal kehrt in den folgenden sieben Perioden des RC_CLK Signals auflogisch Eins zurück. Nimmt man weiterhin an, daß das REFCLK2 Taktsignal nun Probleme hat und zu einer höheren Frequenz hin abweicht, so tritt in Schritt 76 ÜBERPRÜFE REFCLK2 ein Fehler auf. PLL 10 versucht das oben in Schritt 78-82 beschriebene Schnellrückgewinnungsverfahren; da jedoch das FLOAT Signal die Ladungspumpe 18 abgeschaltet hat, kann VCO 24 nicht auf eine höhere Frequenz einstellen und das DETECT Signal bleibt logisch Null. Das REFCLK2_DIV Signal folgt der höheren Frequenz des ungültigen REFCLK2 Taktsignals und bewirkt, daß die REFCLK2_ERROR und REFCLK2_FAIL Signale beide zu logisch Eins wechseln, womit ein ungültiges REFCLK2 Taktsignal angezeigt wird, wie für den hochfrequenten REFCLK1 Fehler beschrieben.

Der REFCLK2 Zeitgeber 110 wechselt den Status sofort zu logisch Null für das REFCLK2_TIMER Signal und hält diesen Status für wenigstens sieben Zyklen des RC_CLK Taktsignals. Das REFCLK2_FAIL Signal mit logisch Eins wechselt den Ausgangsstatus von NAND Gatter 154 nach logisch Null und den Ausgangsstatus von Inverter 156 nach logisch Eins. Dies findet nur dann statt, wenn der Ausgangsstatus des REFCLK1_TIMER Signals logisch Eins ist, wodurch bestätigt wird, daß das REFCLK1 Taktsignal für wenigstens sieben RC_CLK Zyklen gültig war und daher in dem Zustand ist, um übernommen zu werden. Der Ausgang des NOR Gatters 158 wechselt zu logisch Null, was eine logische Eins am Ausgang des NOR Gatters 168 erzeugt. Deshalb empfängt das NOR Gatter 170 lauter logische Nullen, wobei das REFCLK1_ACTIVE Signal zu logisch Eins wechselt, während das NOR Gatter 174 eine logische Eins vom Ausgang des NOR Gatters 168 empfängt, wodurch das REFCLK2_ACTIVE Signal nicht-gültig wird. Der Multiplexer 12 schaltet folglich zum REFCLK1 Taktsignal zurück. Weiterhin wird die logische Null am Ausgang des NOR Gatters 158 durch den Transistor 178, die Inverter 180 und 182 und den Transistor 184 während eines Zyklus der CLK_A und CLK_B Signale durchgeleitet. Der Ausgang des Inverters wechselt zu einer logischen Eins für ein wahres REFCLK1_SELECT Signal, während das REFCLK2_SELECT Signal unwahr logisch Null ist.

Sobald ein ungültiges REFCLK2 Taktsignal bestimmt wird, ist es erforderlich, den Verriegelungsstatus zu entfernen und PLL 10 zum Wiederverriegeln auf dem REFCLK1 Taktsignal zu bringen. Die logische Eins am Ausgang des Inverters 156 wird mit der logischen Eins am Ausgang des NOR Gatters 168 und einer logischen Eins vom REFCLK2_SELECT Signal kombiniert, bevor das letztere seinen Status wechselt. Die logische Null am Ausgang des NAND Gatters 192 erzeugt ein RESET_FDET Signal mit logisch Eins, um Flip-Flop 292 in Fig. 9 zurückzusetzen und das LOCK Signal zu entfernen. PLL 10 stellt die Phasenverriegelung auf dem REFCLK1 Taktsignal wieder her.

In der unwahrscheinlichen Situation, in welcher beide REFCLK1 und REFCLK2 Signale ungültig sind, sind die REFCLK1_TIMER und REFCLK2_TIMER Signale beide logisch Null und der Ausgang des NOR Gatters 160 ist logisch Eins. Die Ausgänge der NOR Gatter 170 und 174 werden logisch Null und das RC_CLK_ACTIVE Signal ist logisch Eins. Das RC_CLK Taktsignal wird durch den Multiplexer 12 geleitet und treibt den Kreis gemäß Schritt 52 in Fig. 2. Das RC_CLK_ACTIVE Signal setzt auch Flip-Flop 292 zurück und entfernt das LOCK Signal und das FLOAT Signal, wodurch es PLL 10 ermöglicht ist, mit dem RC_CLK Signal zu arbeiten.

Wenn eines der Eingangstaktsignale REFCLK1 und/oder REFCLK2 wieder gültig wird, geht der Ausgang des NOR Gatters 160 auf logisch Null zurück, wodurch eine logische Eins am ersten Eingang des NAND Gatters 200 erzeugt wird, welches in Verbindung mit der Eins am zweiten Eingang desselben eine logische Null am vierten Eingang des NAND Gatters 194 und ein RESET_FDET Signal mit logisch Eins hervorbringt. Dieses setzt Flip-Flop 292 wieder zurück, womit sichergestellt ist, daß das FLOAT Signal logisch Null ist, so daß PLL 10 für das REFCLK1 oder REFCLK2 Signal einstellen kann. Die logische Null am Ausgang des NOR Gatters 160 aktiviert auch das REFCLK1_ACTIVE oder das REFCLK2_ACTIVE Signal, je nachdem zu welchem der Takt wiedergewonnen wurde, wobei PLL 10 zur normalen Arbeitsweise zurückkehrt.

Was bereitgestellt wurde ist daher ein neuer Phasenregelkreis zum Überwachen der Frequenz von redundanten Eingangstaktsignalen und zum Hin- und Herwechseln zwischen diesen, sollte das eine oder das andere ungültig werden, wobei es dem PLL ermöglicht ist, die normale Arbeitsweise sogar mit einem Fehler eines Eingangstaktsignals fortzusetzen. Wenn beide Eingangstaktsignale fehlerhaft sind, hält ein interner Oszillator den PLL auf einer Nennarbeitsfrequenz, bis eines der Eingangstaktsignale zurückgewonnen ist, wobei der Kreis die Phasenverriegelung schnell wiederherstellen kann.


Anspruch[de]

1. Ein Verfahren zum Auswählen zwischen einem ersten und einem zweiten Eingangstaktsignal, die einem Phasenregelkreis (PLL) zugeführt sind, umfassend die Schritte:

Überprüfen der Gültigkeit des ersten Eingangstaktsignals (54-66), durch Bestimmen der Dauer einer Periode des ersten Eingangstaktsignals und Verriegeln des PLL auf dem ersten Eingangstaktsignal, wenn dieses gültig ist;

Wechseln zu dem zweiten Eingangstaktsignal (72), wenn das erste Eingangstaktsignal ungültig wird; und

Überprüfen der Gültigkeit des zweiten Eingangstaktsignals (76), durch Bestimmen der Dauer einer Periode des zweiten Eingangstaktsignals und Verriegeln des PLL auf dem zweiten Eingangstaktsignal, wenn dieses gültig ist.

2. Ein Phasenregelkreis (PLL), der auf ein erstes digitales Signal reagiert zum Erzeugen eines zweiten digitalen Signals, welches im wesentlichen auf einer vorherbestimmen Frequenz und phasengleich mit diesem ersten digitalen Signal arbeitet, wobei dieser Phasenregelkreis umfaßt:

erste Mittel (12), die auf erste und zweite Steuersignale reagieren zum Auswählen zwischen ersten und zweiten Eingangstaktsignalen, die entsprechend an erste und zweite Eingänge dieser Mittel zugeführt sind, zum Bereitstellen des ersten digitalen Signals des PLL an einem Ausgang; und

zweite Mittel (14) zum Überwachen der Gültigkeit dieser ersten und zweiten Eingangstaktsignale, durch Bestimmen der Dauer einer Periode des ersten Eingangstaktsignals und durch Bestimmen der Dauer einer Periode des zweiten Eingangs Taktsignals, wobei diese zweiten Mittel dieses erste Steuersignal aktivieren, wenn das erste Eingangstaktsignal gültig ist, und dieses zweite Steuersignal aktivieren, wenn das erste Eingangstaktsignal ungültig ist.

3. Der PLL nach Anspruch 2 weiter umfassend:

dritte Mittel (16-18) zum Vergleichen der Phase dieser ersten und zweiten digitalen Eingangssignale und zum Erzeugen eines Ausgangssignals zum Laden und Entladen eines an einen Kreisknoten geschalteten Kreisfilters;

einen spannungsgesteuerten Oszillator (24), der einen zum Empfangen dieses Ausgangssignals dieser dritten Mittel geschalteten Eingang besitzt und ein Oszillatorsignal bereitstellt, welches auf einer von diesem Ausgangssignal dieser dritten Mittel bestimmten Frequenz arbeitet; und

vierte Mittel (30), die einen zum Empfangen dieses Oszillatorsignals von diesem spannungsgesteuerten Oszillator geschalteten Eingang besitzen und dessen Frequenz herunterteilen, zum Bereitstellen eines ersten heruntergeteilten Signals, welches wie dieses zweite digitale Eingangssignal diesen dritten Mitteln zugeführt ist.

4. Der Phasenregelkreis nach Anspruch 3, wobei diese vierten Mittel eine Oszillatorschaltung (104) zum Erzeugen eines Oszillatorsignals enthalten, welches einem dritten Eingang dieser ersten Multiplexerschaltung zugeführt wird, wobei dieses Oszillatorsignal zum Ausgang dieser ersten Multiplexerschaltung durchgeführt wird, in Reaktion auf ein drittes Steuersignal, wenn dieses erste und dieses zweite Eingangstaktsignal ungültig sind.

5. Der Phasenregelkreis nach Anspruch 4 weiter enthaltend:

fünfte Mittel (32), die einem zum Empfangen dieses Oszillatorsignals von diesem spannungsgesteuerten Oszillator geschalteten Eingang besitzen und dessen Frequenz herunterteilen, zum Bereitstellen eines zweiten heruntergeteilten Signals; und

eine zweite Multiplexerschaltung (34), die auf dieses dritte Steuersignal reagiert, zum Auswählen zwischen diesem ersten und diesem zweiten heruntergeteilten Signal, welche einem ersten bzw. einem zweiten Eingang dieser zweiten Multiplexerschaltung zugeführt sind, zum Bereitstellen dieses zweiten digitalen Eingangssignals zu diesen dritten Mitteln.

6. Der Phasenregelkreis nach Anspruch 5, wobei diese zweiten Mittel weiter enthalten:

einen ersten Taktgenerator (90), der einen zum Empfangen dieses ersten Eingangstaktsignals geschalteten Eingang besitzt und erste und zweite Ausgänge besitzt, zum Bereitstellen erster und zweiter nicht-überlappender Taktsignale, wobei dieses erste nicht-überlappende Taktsignal phasengleich mit diesem ersten Eingangstaktsignal arbeitet, und wobei dieses zweite nicht-überlappende Taktsignal mit komplementärer Phase zu diesem ersten Eingangstaktsignal arbeitet;

eine erste Frequenzteilerschaltung (94), die erste und zweite Eingänge besitzt, welche zum Empfangen dieser ersten und zweiten nicht-überlappenden Taktsignale von diesem ersten Taktgenerator geschaltet sind, und die ein erstes frequenzgeteiltes Taktsignal bereitstellt;

eine erste Frequenzbestimmungsschaltung (98), die einen zum Empfangen dieses ersten frequenzgeteilten Taktsignals geschalteten Eingang besitzt und ein erstes Fehler signal bereitstellt, wenn dieses erste frequenzgeteilte Taktsignal wesentlich von einer vorherbestimmten Arbeitsfrequenz, die von diesem Oszillatorsignal bestimmt ist, abweicht; und

eine Taktauswahlschaltung (112), die einen zum Empfangen dieses ersten Fehlersignals geschalteten ersten Eingang besitzt und dieses erste Steuersignal an diese Multiplexerschaltung bereitstellt, wenn dieses erste frequenzgeteilte Taktsignal in der Umgebung dieser vorherbestimmten Arbeitsfrequenz ist.

7. Der Phasenregelkreis nach Anspruch 6, wobei diese dritten Mittel weiter enthalten:

einen ersten Taktgenerator (90), der einen zum Empfangen dieses ersten Eingangstaktsignal geschalteten Eingang besitzt und erste und zweite Ausgänge besitzt, zum Bereitstellen erster und zweiter nicht-überlappender Taktsignale, wobei dieses erste nicht-überlappende Taktsignal phasengleich mit diesem ersten Eingangstaktsignal arbeitet, und wobei dieses zweite nicht-überlappende Taktsignal mit komplementärer Phase zu diesem ersten Eingangstaktsignal arbeitet;

eine erste Frequenzteilerschaltung (94), die erste und zweite Eingänge besitzt, welche zum Empfangen dieser ersten und zweiten nicht-überlappenden Taktsignale von diesem ersten Taktgenerator geschaltet sind, und die ein erstes frequenzgeteiltes Taktsignal bereitstellt;

eine erste Frequenzbestimmungsschaltung (98), die einen zum Empfangen dieses ersten frequenzgeteilten Taktsignals geschalteten Eingang besitzt und ein erstes Fehlersignal bereitstellt, wenn dieses erste frequenzgeteilte Taktsignal wesentlich von einer vorherbestimmten Arbeitsfrequenz, die von diesem Oszillatorsignal bestimmt ist, abweicht; und

eine Taktauswahlschaltung (112), die einen zum Empfangen dieses ersten Fehlersignals geschalteten ersten Eingang besitzt und dieses erste Steuersignal an diese Multiplexerschaltung bereitstellt, wenn dieses erste frequenzgeteilte Taktsignal in der Umgebung dieser vorherbestimmten Arbeitsfrequenz ist.







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