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Dokumentenidentifikation DE19700109C2 02.06.1999
Titel Auf einem SOI-Substrat gebildete Halbleitereinrichtung
Anmelder Mitsubishi Denki K.K., Tokio/Tokyo, JP
Erfinder Arimoto, Kazutami, Tokio/Toyko, JP
Vertreter Prüfer und Kollegen, 81545 München
DE-Anmeldedatum 03.01.1997
DE-Aktenzeichen 19700109
Offenlegungstag 04.12.1997
Veröffentlichungstag der Patenterteilung 02.06.1999
Veröffentlichungstag im Patentblatt 02.06.1999
IPC-Hauptklasse G11C 5/14
IPC-Nebenklasse H01L 27/108   H01L 21/8242   

Beschreibung[de]

Die vorliegende Erfindung betrifft Halbleitereinrichtungen und insbesondere eine auf einem SOI-(Silizium-auf-Isolator-)Substrat gebildete Halbleitereinrichtung mit einem Bereitschaftsmodus und einem Aktivmodus.

Fig. 13 ist ein Schaltbild, das die Struktur eines CMOS- Inverters 70 einer herkömmlichen auf einem SOI-Substrat gebildeten integrierten Halbleitereinrichtung (DRAM, SRAM und dergleichen) zeigt. Unter Bezugnahme auf Fig. 13 enthält der CMOS-Inverter 70 einen Eingangsknoten N71, einen Ausgangsknoten N72, einen p-Kanal-MOS-Transistor 71 und einen n-Kanal-MOS-Transistor 72. Ein Eingangssignal Vin ist an den Eingangsknoten N71 angelegt. Ein Ausgangssignal Vout ist aus dem Ausgangsknoten N72 vorgesehen. Der p-Kanal-MOS-Transistor 71 hat sein Gate verbunden mit dem Eingangsknoten N71, ein ein Stromversorgungspotential Vcc empfangendes Source und ein mit dem Ausgangsknoten N72 verbundenes Drain. Der n- Kanal-MOS-Transistor 72 hat sein Gate verbunden mit dem Eingangsknoten N71, sein Drain verbunden mit dem Ausgangsknoten N72 und sein Source geerdet. Die Körper der MOS-Transistoren 71 und 72 sind beide in einen Schwebezustand gesetzt.

Fig. 14A ist eine bruchstückhafte Teildraufsicht einer Einrichtungsstruktur des in Fig. 13 gezeigten n-Kanal-MOS- Transistors 72.Fig. 14B ist eine Schnittansicht des n-Kanal-MOS-Transistors 72 der Fig. 14A längs der Linie X-X'. Unter Bezugnahme auf die Fig. 14A und 14B ist auf einem SiO-Substrat 73 ein n-Kanal-MOS-Transistor 72 gebildet. Das SOI-Substrat 73 enthält ein Siliziumsubstrat 74, eine vergrabene SiO-Oxidschicht 75 und eine auf ihr gestapelte p-- Typ-Siliziumschicht 76. Das Elementgebiet des n-Kanal-MOS- Transistors 72 ist von anderen Elementgebieten durch eine SiO-Isolationsschicht 77, die eine oxidierte p- -Typ-Siliziumschicht 76 ist, isoliert.

Eine Gateelektrode 81 ist über dem Zentrumsabschnitt des Elementgebiets mit einem (nicht dargestellten) Gateoxidfilm dazwischen gebildet. Der Abschnitt der durch die Gateelektrode 81 bedeckten p--Typ-Siliziumschicht 76 ist ein Körpergebiet 82. Ein n+-Typ-Draingebiet 83 und ein n+ -Typ-Sourcegebiet 84 sind entsprechend auf der einen Seite und der anderen Seite der Gateelektrode 81 gebildet. Die Gateelektrode 81 ist mit dem Eingangsknoten N71 verbunden. Das n+- Typ-Draingebiet 83 ist mit dem Ausgangsknoten N72 mittels eines Kontaktlochs CH verbunden. Das n+-Typ-Sourcegebiet 84 ist mittels eines Kontaktlochs CH geerdet. Die Einrichtungsstruktur des p-Kanal-MOS-Transistors 71 ist derjenigen des n-Kanal-MOS-Transistors 72 ähnlich, vorausgesetzt, daß der p-Typ und der n-Typ entgegengesetzt sind.

Der Betrieb des in den Fig. 13, 14A und 14B gezeigten CMOS-Inverters 70 wird nachstehend beschrieben. In einer Bereitschaftsmodusperiode, in der das Eingangssignal Vin einen L-Pegel (den Massepegel Vss) erreicht, wird der p-Kanal-MOS- Transistor 71 leitend und der n-Kanal-MOS-Transistor 72 nichtleitend gemacht, wodurch das Ausgangssignal Vout einen H-Pegel (den Stromversorgungspegel Vcc) erreicht. Wenn das Eingangssignal Vin auf einen H-Pegel in einer Aktivmodusperiode zunimmt, dann wird der p-Kanal-MOS-Transistor 71 nichtleitend und der n-Kanal-MOS-Transistor 72 leitend gemacht, wodurch das Ausgangssignal Vout einen L-Pegel erreicht.

Bei derartigen integrierten Halbleitereinrichtungen sind Forschungen im Gang, um zusammen mit einer Vergrößerung der Integrationsdichte die Stromversorgungsspannung zu verkleinern. Es ist daher notwendig, die Schwellenspannung des die integrierte Halbleitereinrichtung bildenden MOS-Transistors zu verkleinern, um seine Treibfähigkeit zu vergrößern, so daß die integrierte Halbleitereinrichtung mit großer Geschwindigkeit bei kleiner Stromversorgungsspannung arbeiten kann.

Doch eine Verkleinerung der Schwellenspannung des MOS-Transistors entsprechend der Stromversorgungsspannung wird den Subschwellenleckstrom IL in ihm vergrößern. Es ist nicht möglich, die Schwellenspannung des MOS-Transistors entsprechend der Verkleinerung der Stromversorgungsspannung zu verkleinern. Schwierigkeiten beim Vergrößern der Leistungsfähigkeit einer integrierten Halbleitereinrichtung, insbesondere beim Vergrößern der Operationsrate, werden erwartet. Auf derartige Probleme wird beispielsweise im "1993 Symposium on VLSI Circuit Digest of Technical Papers", Seiten 47-48 und 83-84, hingewiesen.

Bei dem in den Fig. 13, 14A und 14B gezeigten n-Kanal- MOS-Transistor 72 des CMOS-Inverters 70 wird eine Verkleinerung der Schwellenspannung eine Zunahme des Übergangsleckstroms aus dem n+-Typ-Draingebiet 83 in das p- -Typ-Körpergebiet 82 während einer Bereitschaftsperiode verursachen. Dies verursacht eine Zunahme des Potentials des p- -Typ-Körpergebiets 82, wodurch der Schwellenleckstrom IL des n-Kanal-MOS- Transistors 72 vergrößert wird. Auf diese Erscheinung wird beispielsweise im "1995 Symposium on VLSI Technology Digest of Technical Papers", Seiten 141-142, hingewiesen.

Eine Methode zum Verkleinern des Subschwellenleckstroms IL besteht darin, das Potential des p -Typ-Körpergebiets 82 des n-Kanal-MOS-Transistors 72 festzulegen. Um diese Methode zu verwirklichen, ist eine T-förmige Gateelektrode 81' vorgesehen und ist ein p+-Typ-Kontaktgebiet 85 so vorgesehen, daß es mit einem mit der Gateelektrode 81 bedeckten p- -Typ-Körpergebiet 82' im Kontakt ist, wie in Fig. 16 gezeigt. Durch Anlegen eines konstanten Substratpotentials an das p+-Typ- Kontaktgebiet 85 mittels des Kontaktlochs CH kann verhindert werden, daß das Potential des p--Typ-Körpergebiets 82' zunimmt, wodurch der Schwellenleckstrom IL verkleinert werden kann.

Es trat jedoch das Problem auf, daß bei dieser Methode die Layoutfläche zum Vorsehen des p+-Typ-Kontaktlochgebiets 85 vergrößert wird. Es trat auch das Problem auf, daß infolge der Zunahme einer Kapazität zwischen dem p--Typ-Körpergebiet 82 und dem n+-Drain- und dem n+-Sourcegebiet 83 und 84 die Betriebsgeschwindigkeit verkleinert wird.

Aus Patent Abstracts of Japan, JP 08-083487 A, 26. März 1996 ist eine auf einem Substrat gebildete Halbleitereinrichtung bekannt, die in einem Bereitschaftsmodus und einem Aktivmodus betreibbar ist. Ein MOS-Transistor mit einem Sourcegebiet, einem Draingebiet und einem zwischen dem Source- und dem Draingebiet liegenden Körpergebiet ist vorgesehen. Eine Sourcepotentialschaltung legt zur Verringerung des Stromverbrauches ein Potential an den MOS-Transistor ein Signal auf einem Pegel eines Potentiales VCL an, das niedriger als das Versorgungspotential Vcc ist, während an dem Gate des MOS-Kanaltransistors ein H- Pegel während eines Bereitschaftsmodus angelegt ist, damit der Widerstand des MOS-Transistors erhöht wird. Dadurch wird über den Körper und die Source in dem Bereitschaftsmodus eine Rückwärtsvorspannung angelegt.

Aus SATO, K. u. a.: A 4-Mb Pseudo Static SRAM Operating at 2,6 +- 1 V with 3-µA Data Retention Current, in: IEEE Journal of Solid-State Circuits, Bd. 26, Nr. 11, S. 1556-1561, 1991 ist eine Halbleitereinrichtung bekannt, bei der innerhalb einer Bereitschaftsmodusperiode ein Potential in impulsartiger Weise angelegt ist.

Es ist daher Aufgabe der vorliegenden Erfindung, eine Halbleitereinrichtung vorzusehen, bei der der Stromverbrauch erniedrigt wird, die Layoutfläche verkleinert wird und eine höhere Betriebsgeschwindigkeit vorgesehen wird.

Diese Aufgabe wird gelöst durch eine Halbleitereinrichtung, wie sie in Anspruch 1 angegeben ist.

Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Im Unterschied zu dem herkömmlichen Fall, in dem durch das Festlegen des Körperpotentials mittels eines Kontaktgebiets der Schwellenleckstrom verkleinert wird, kann entsprechend der Fläche eines derartigen Kontaktgebiets die Layoutfläche verkleinert werden.

Nach Anspruch 2 ist in impulsartiger Weise in einem vorbestimmten Zyklus an ein Sourcegebiet eines MOS-Transistors in einer Bereitschaftsmodusperiode ein vorbestimmtes Potential angelegt. Daher wird der durch das Liefern des vorbestimmten Potentials verursachte Stromverbrauch soweit wie möglich verkleinert.

Nach Anspruch 3 sind an das entsprechende Source eines p-Kanal-MOS-Transistors und eines n-Kanal-MOS-Transistors einer Inversionsschaltung in einer vorbestimmten Periode der Bereitschaftsmodusperiode ein verstärktes Potential und ein herabgewandeltes Potential angelegt, wodurch die in den Körpergebieten des p-Kanal-MOS- Transistors und des n-Kanal-MOS-Transistors gespeicherte Ladung entladen wird, so daß der Subschwellenleckstrom verkleinert wird. Somit wird eine Wirkung erreicht, die derjenigen des Anspruches 1 ähnlich ist.

Nach Anspruch 4 ist ferner in impulsartiger Weise in einem vorbestimmten Zyklus an das Source des p-Kanal-MOS-Transistors in einer Bereitschaftsmodusperiode ein verstärktes Potential angelegt und in impulsartiger Weise in einem vorbestimmten Zyklus in das Source des n-Kanal-MOS-Transistors ein herabgewandeltes Potential geliefert. Daher kann der durch das Anlegen des verstärkten Potentials und des herabgewandelten Potentials verursachte Stromverbrauch soweit wie möglich unterdrückt werden.

Nach Anspruch 5 ist eine Inversionsschaltung vorgesehen, die einen p-Kanal-MOS- Transistor und einen n-Kanal-MOS-Transistor enthält, welche zwischen einer ersten und einer zweiten Unterstromversorgungsleitung in Reihe geschaltet sind. In einer Bereitschaftsmodusperiode ist in impulsartiger Weise in einem vorbestimmten Zyklus an die erste Unterstromversorgungsleitung ein erstes Stromversorgungspotential angelegt. Ein zweites Stromversorgungspotential ist in impulsartiger Weise in einem vorbestimmten Zyklus an die zweite Unterstromversorgungsleitung angelegt. Die in den Körpern des p-Kanal- MOS-Transistors und des n-Kanal-MOS-Transistors gespeicherte Ladung wird entladen, so daß der Subschwellenleckstrom verkleinert wird. Somit wird eine Wirkung erreicht, die derjenigen des Anspruches 1 ähnlich ist. Da die erste und die zweite Unterstromversorgungsleitung entsprechend auf einem Stromversorgungspotential und einem herabgewandelten Potential gehalten werden können, wird ein Übergang von einem Bereitschaftsmodus in einen Aktivmodus schnell ausgeführt.

Nach Anspruch 6 sind die Sources eines p-Kanal-MOS-Transistors und eines n-Kanal- MOS-Transistors aus einer Mehrzahl von Inversionsschaltungen, welche während einer Bereitschaftsmodusperiode nichtleitend gemacht sind, entsprechend mit der ersten und der zweiten Unterstromversorgungsleitung verbunden. In einer vorbestimmten Periode einer Bereitschaftsmodusperiode sind an die erste und die zweite Unterstromversorgungsleitung entsprechend ein verstärktes Potential und ein herabgewandeltes Potential angelegt, wodurch mittels jeden Sources die in den Körpern des p-Kanal-MOS-Transistors und des n-Kanal- MOS-Transistors gespeicherte Ladung entladen wird, wodurch der Subschwellenleckstrom verkleinert wird. Daher wird eine Wirkung erreicht, die derjenigen des Anspruches 1 ähnlich ist.

Nach Anspruch 7 ist in impulsartiger Weise in einem vorbestimmten Zyklus an die erste Unterstromversorgungsleitung das verstärkte Potential angelegt und in impulsartiger Weise in einem vorbestimmten Zyklus an die zweite Unterstromversorgungsleitung das herabgewandelte Potential angelegt. Daher kann der durch das Anlegen des verstärkten Potentials und des herabgewandelten Potentials verursachte Stromverbrauch soweit wie möglich unterdrückt werden.

Nach Anspruch 8 ist während der vorbestimmten Periode der Bereitschaftsmodusperiode das Körperpotential eines MOS-Transistors festgelegt und in anderen Perioden in einen Schwebezustand gesetzt. Daher kann der Subschwellenleckstrom in der Bereitschaftsmodusperiode verkleinert und die Betriebsgeschwindigkeit in einer Aktivmodusperiode vergrößert werden.

Nach Anspruch 9 wird in impulsartiger Weise in einem vorbestimmten Zyklus in einer Bereitschaftsmodusperiode das Körperpotential des MOS-Transistors festgelegt. Daher kann der durch das Festlegen des Körperpotentials verursachte Stromverbrauch soweit wie möglich unterdrückt werden.

Nach Anspruch 10 sind eine Mehrzahl von Inversionsschaltungen vorgesehen, die einen p-Kanal-MOS-Transistor und einen n-Kanal-MOS-Transistor enthalten, welche zwischen der ersten und der zweiten Stromversorgungsleitung in Reihe geschaltet sind. Die Körper des p-Kanal-MOS-Transistors und des n-Kanal-MOS-Transistors sind entsprechend auf ein verstärktes Potential und ein herabgewandeltes Potential während einer vorbestimmten Periode der Bereitschaftsmodusperiode festgelegt, und die Körper des p-Kanal-MOS-Transistors und des n-Kanal-MOS-Transistors sind in einen Schwebezustand in anderen Perioden gesetzt. Daher kann eine Wirkung erreicht werden, die der des fünften Aspekts ähnlich ist.

Nach Anspruch 12 sind eine Mehrzahl von in Reihe geschalteten Inversionsschaltungen vorgesehen, die einen p-Kanal-MOS-Transistor und einen n-Kanal-Transistor enthalten, welche zwischen der ersten und der zweiten Unterstromversorgungsleitung in Reihe geschaltet sind. In einer Aktivmodusperiode ist an die erste Unterstromversorgungsleitung aus einer ersten Hauptstromversorgungsleitung ein erstes Stromversorgungspotential angelegt. Ein zweites Stromversorgungspotential ist an die zweite Unterstromversorgungsleitung aus einer zweiten Hauptversorgungsleitung angelegt. Die Körper des p-Kanal-MOS-Transistors und des n-Kanal-MOS-Transistors, die während der Bereitschaftsmodusperiode nichtleitend gemacht sind, sind in einer vorbestimmten Periode des Bereitschaftsmodus entsprechend auf ein verstärktes Potential und ein herabgewandeltes Potential festgelegt, und die Körper des p-Kanal-MOS-Transistors und des n-Kanal-MOS-Transistors sind in anderen Perioden in einen Schwebezustand gesetzt. Daher wird eine Wirkung erreicht, die derjenigen des Anspruches 8 ähnlich ist. Da in der Bereitschaftsmodusperiode eine Abnahme des Potentials der ersten Unterstromversorgungsleitung und eine Zunahme des Potentials der zweiten Unterstromversorgungsleitung verhindert werden, wird ein Übergang aus einer Bereitschaftsmodusperiode in eine Aktivmodusperiode schnell bewirkt.

Nach Anspruch 14 sind die Sources eines p-Kanal-MOS-Transistors und eines n-Kanal- MOS-Transistors einer Mehrzahl von Inversionsschaltungen, die in einer Bereitschaftsmodusperiode nichtleitend gemacht sind, entsprechend mit einer ersten und einer zweiten Unterstromversorgungsleitung verbunden. Die Sources des p-Kanal- MOS-Transistors und des n-Kanal-MOS-Transistors, die während der Bereitschaftsmodusperiode leitend gemacht sind, sind entsprechend mit einer ersten und einer zweiten Hauptstromversorgungsleitung verbunden. Während einer vorbestimmten Periode der Bereitschaftsmodusperiode sind die Körper des p- Kanal-MOS-Transistors und des n-Kanal-MOS-Transistors, die in einer Bereitschaftsmodusperiode nichtleitend gemacht sind, entsprechend auf ein verstärktes Potential und ein herabgewandeltes Potential festgelegt, und die Körper des p- Kanal-MOS-Transistors und des n-Kanal-MOS-Transistors sind in einen Schwebezustand in anderen Perioden gesetzt. Somit wird eine Wirkung erreicht, die dem des Anspruches 8 ähnlich ist. Da in der Bereitschaftsmodusperiode auch das Potential der ersten Unterstromversorgungsleitung verkleinert und das Potential der zweiten Unterstromversorgungsleitung vergrößert wird, wird der Subschwellenleckstrom des p- und des n-Kanal-MOS-Transistors weiter verkleinert.

Nach Anspruch 15 sind die Körper des p-Kanal-MOS-Transistors und des n-Kanal-MOS-Transistors entsprechend auf ein verstärktes Potential und ein herabgewandeltes Potential in impulsartiger Weise festgelegt. Daher kann der durch das Festlegen des Körperpotentials verursachte Stromverbrauch soweit wie möglich unterdrückt werden.

Es folgt die Beschreibung anhand der Figuren.

Von den Figuren zeigen:

Fig. 1A eine Darstellung zum Beschreiben des Prinzips einer ersten Ausführungsform der vorliegenden Erfindung;

Fig. 1B eine Darstellung des Potentials des p--Typ- Körpergebiets und des n+-Typ-Sourcegebiets des in Fig. 1A gezeigten n-Kanal-MOS-Transistors;

Fig. 2 ein Schaltbild, das die Struktur eines Hauptteils einer integrierten Halbleitereinrichtung zeigt, in dem das in Fig. 1 dargestellte Prinzip verwendet wird;

Fig. 3 eine Timingdarstellung zum Beschreiben des Betriebs der Schaltung der Fig. 2;

Fig. 4 eine andere Timingdarstellung zum Beschreiben des Betriebs der Schaltung der Fig. 2;

Fig. 5 und 6 Schaltbilder, die die entsprechenden Strukturen eines Hauptteils einer integrierten Halbleitereinrichtung gemäß einer zweiten und einer dritten Ausführungsform der vorliegenden Erfindung zeigen;

Fig. 7 eine Timingdarstellung zum Beschreiben des Betriebs der in Fig. 6 gezeigten Schaltung;

Fig. 8 eine Darstellung zum Beschreiben der Wirkung der in Fig. 6 gezeigten Schaltung;

Fig. 9 und 10 Schaltbilder, die die entsprechenden Strukturen eines Hauptteils einer integrierten Halbleitereinrichtung gemäß einer vierten und einer fünften Ausführungsform der vorliegenden Erfindung zeigen;

Fig. 11 eine Timingdarstellung zum Beschreiben des Betriebs der Schaltung der Fig. 10;

Fig. 12 ein Schaltbild, das die Struktur eines Hauptteils einer integrierten Halbleitereinrichtung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 13 ein Schaltbild, das die Struktur eines CMOS- Inverters einer herkömmlichen integrierten Halbleitereinrichtung zeigt;

Fig. 14A eine Darstellung der Einrichtungsstruktur des n-Kanal-MOS-Transistors der Fig. 13;

Fig. 14B eine Schnittansicht des n-Kanal-MOS-Transistors der Fig. 14A längs der Linie X-X';

Fig. 15 eine Darstellung zum Beschreiben der Probleme der Schaltung der Fig. 13 und

Fig. 16 eine Darstellung einer anderen Einrichtungsstruktur des in Fig. 13 gezeigten n-Kanal- MOS-Transistors.

Die erste Ausführungsform

Fig. 1A ist mit Fig. 15 vergleichbar. Fig. 1B zeigt das Potential eines p--Typ-Körpergebiets 82 und eines n+-Typ- Sourcegebiets 84 eines in Fig. 1A dargestellten n-Kanal- MOS-Transistors 72.

Es wurde in Fig. 15 beschrieben, daß das Verkleinern der Schwellenspannung des n-Kanal-MOS-Transistors 72 eine Zunahme jenes Übergangsleckstroms verursacht, der aus dem Draingebiet 83 in das Körpergebiet 82 des in einer Bereitschaftsmodusperiode einen nichtleitenden Zustand erreichenden n-Kanal-MOS-Transistors 72 fließt, wodurch das Potential des Körpergebiets 82 zunimmt, so daß der Subschwellenleckstrom IL vergrößert wird.

Bei der ersten Ausführungsform der vorliegenden Erfindung ist ein Schalter 7 vorgesehen, wie in Fig. 1A gezeigt. Ein negatives Potential Vbb (Vbb < Vss) ist in einer Bereitschaftsmodusperiode und ein Massepotential Vss ist wie im herkömmlichen Fall in einer Aktivmodusperiode an das n+-Typ- Sourcegebiet 84 des n-Kanal-MOS-Transistors 72 angelegt. Das Anlegen des negativen Potentials Vbb an das n+ -Typ-Sourcegebiet 84 des n-Kanal-MOS-Transistors 72 in einer Bereitschaftsmodusperiode setzt eine Vorwärtsvorspannung zwischen dem p--Typ-Körpergebiet 82 und dem n+-Typ-Sourcegebiet 84 fest. Im Ergebnis fließt in das n+-Typ-Sourcegebiet 84positive Ladung, die in dem p--Typ-Körpergebiet 82 gespeichert ist. Das Potential in dem p--Typ-Körpergebiet 82 wird relativ verkleinert, so daß der Subschwellenleckstrom IL abnimmt. In einem in einer Bereitschaftsmodusperiode einen nichtleitenden Zustand erreichenden p-Kanal-MOS-Transistor kann durch Anlegen eines verstärkten Potentials Vpp (Vpp > Vcc) an sein Sourcegebiet eine ähnliche Wirkung erreicht werden.

Unter Bezugnahme auf Fig. 2 enthält die integrierte Halbleitereinrichtung eine Mehrzahl von CMOS-Invertern 1-3 (drei in der Zeichnung), die in Reihe geschaltet und auf einem SOI-Substrat gebildet sind, und zwei Schalter 6 und 7. Jeder der Inverter 1-3 enthält einen p-Kanal-MOS-Transistor 4 und einen n-Kanal-MOS-Transistor 5, die zwischen Knoten N1 und N2 in Reihe geschaltet sind. Ein Eingangssignal Vin ist an die erste Stufe des Inverters 1 angelegt, und eine Ausgangsspannung Vout ist aus der letzten Stufe des Inverters 3 vorgesehen.

Der Schalter 6 hat seinen gemeinsamen Anschluß 6c verbunden mit dem Knoten N1, wobei sein einer Schaltanschluß 6a ein Stromversorgungspotential Vcc und sein anderer Schaltanschluß 6b ein verstärktes Potential Vpp empfängt. Der Schalter 7 hat einen gemeinsamen Anschluß 7c, der mit dem Knoten N2 verbunden ist, wobei sein einer Schaltanschluß 7a das Massepotential Vss und sein anderer Schaltanschluß 7b ein negatives Potential Vbb empfängt.

Die Fig. 3 und 4 sind Timingdarstellungen zum Beschreiben des Betriebs der in Fig. 2 gezeigten Schaltung.

In einer Bereitschaftsmodusperiode ist zwischen den Anschlüssen 6a und 6c des Schalters 6 und zwischen den Anschlüssen 7a und 7c des Schalters 7 Leitung vorgesehen. Das Stromversorgungspotential Vcc und das Massepotential Vss sind entsprechend an die Knoten N1 und N2 angelegt. Das Eingangssignal Vin ist auf einen L-Pegel (das Massepotential Vss) festgelegt.

Daher sind der p-Kanal-MOS-Transistor 4 der Inverter 1 und 3 und der n-Kanal-MOS-Transistor 5 des Inverters 2 leitend gemacht. Der n-Kanal-MOS-Transistor 5 der Inverter 1 und 3 und der p-Kanal-MOS-Transistor 4 des Inverters 2 sind nichtleitend gemacht.

Wie in Fig. 3 gezeigt, nimmt das Körperpotential des n-Kanal-MOS-Transistors 5 der Inverter 1 und 3 allmählich zu, wodurch der Subschwellenleckstrom IL zunimmt. Hier wird nur während einer vorbestimmten Periode in einem vorbestimmten Zyklus der Schalter 7 geschaltet, um das negative Potential Vbb an den Knoten N2, d. h. an das Source des n-Kanal-MOS- Transistors 5, in impulsartiger Weise anzulegen. Im Ergebnis wird mittels des Source positive Ladung, die in dem Körpergebiet des n-Kanal-MOS-Transistors 5 gespeichert ist, herausgezogen. Das Potential des Körpergebiets des n-Kanal- MOS-Transistors 5 wird verkleinert, wodurch der Subschwellenleckstrom IL verkleinert wird.

Ähnlicherweise nimmt das Körperpotential des p-Kanal-MOS- Transistors 4 des Inverters 2 allmählich ab, wodurch der Subschwellenleckstrom IL zunimmt. Der Schalter 6 wird ähnlich wie der Schalter 7 geschaltet, wodurch an den Knoten N1, d. h. an das Source des p-Kanal-MOS-Transistors 4, das verstärkte Potential Vpp in impulsartiger Weise angelegt wird. Im Ergebnis wird mittels des Source negative Ladung, die in dem Körpergebiet des p-Kanal-MOS-Transistors 4 gespeichert ist, herausgezogen, wodurch das Potential des Körpergebiets des p-Kanal-MOS-Transistors 4 zunimmt, so daß der Subschwellenleckstrom IL abnimmt.

In einer Aktivperiode leiten die Anschlüsse 6a und 6c des Schalters 6 und die Anschlüsse 7a und 7c des Schalters 7 immer. Die Knoten N1 und N2 sind entsprechend auf das Stromversorgungspotential Vcc und das Massepotential Vss festgelegt.

Beim Einnehmen einer Aktivperiode wird das Eingangssignal Vin, d. h. das Gatepotential der MOS-Transistoren 4 und 5 des Inverters 1, von einem L-Pegel auf einen H-Pegel getrieben, wie in Fig. 4 gezeigt. Hier nimmt durch eine Kopplung mit dem Gate das Körperpotential der MOS-Transistoren 4 und 5 schnell auf einen H-Pegel zu. Der p-Kanal-MOS-Transistor 4 wird nichtleitend und der n-Kanal-MOS-Transistor 5 wird leitend gemacht. Der Inverter 1 sieht einen Ausgang mit einem L-Pegel vor. Als Reaktion sieht der Inverter 2 einen Ausgang mit einem H-Pegel und der Inverter 3 einen Ausgang mit einem L-Pegel vor. Das Ausgangssignal Vout wird auf einen L-Pegel getrieben.

Bei der vorliegenden Ausführungsform wird die Ladung, die in den entsprechenden Körpergebieten der MOS-Transistoren 4 und 5 gespeichert ist, mittels ihrer Sources in einer Bereitschaftsmodusperiode herausgezogen, um den Subschwellenleckstrom IL zu verkleinern. Im Vergleich zu dem herkömmlichen Fall, in dem das Kontaktgebiet 85 so vorgesehen ist, daß das Körperpotential festgelegt ist, um den Schwellenleckstrom IL zu verkleinern, kann daher die Layoutfläche verkleinert werden.

Die vorliegende Erfindung ist nicht beschränkt auf die vorliegende Ausführungsform, bei der in impulsartiger Weise in einem vorbestimmten Zyklus in einem Bereitschaftsmodus die Schalter 6 und 7 geschaltet werden. In einer Bereitschaftsmodusperiode kann zwischen den Anschlüssen 6b und 6c des Schalters 6 und den Anschlüssen 7b und 7c des Schalters 7 konstante Leitung vorgesehen sein. Doch in diesem Fall wird entsprechend der Zeit für den von dem verstärkten Potential Vpp auf das Stromversorgungspotential Vcc zu treibenden Knoten N1 und den von dem negativen Potential Vbb auf das Massepotential Vss zu treibenden Knoten N2 die Betriebszeit verzögert. Ferner ist anzumerken, daß der Stromverbrauch während des Bereitschaftsmodus zunimmt.

Obwohl bei der vorliegenden Ausführungsform in einem Bereitschaftsmodus das Sourcepotential der MOS-Transistoren 4 und 5 geschaltet wird, kann eine ähnliche Wirkung erreicht werden, wenn es in einem Modus mit gedrosselter Stromzufuhr, einem Batteriebackupmodus oder einem Schlafmodus geschaltet wird.

Die zweite Ausführungsform

Unter Bezugnahme auf Fig. 5 enthält eine integrierte Halbleitereinrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung eine Mehrzahl von in Reihe geschalteten CMOS-Invertern 11-13 (drei in der Figur), die auf einem SOI-Substrat gebildet sind, und Schalter 21-26. Jeder der Inverter 11-13 enthält einen p-Kanal-MOS-Transistor 14 und einen n-Kanal-MOS-Transistor 15, die zwischen Knoten N11 und N12 in Reihe geschaltet sind. Ein Eingangssignal Vin wird in den Inverter 11, der der Inverter der ersten Stufe ist, geliefert. Ein Ausgangssignal Vout ist aus dem Inverter 13, der der Inverter der letzten Stufe ist, vorgesehen.

Jeder der Schalter 21-23 hat einen Anschluß verbunden mit dem entsprechenden Körper des p-Kanal-MOS-Transistors 14 der Inverter 11-13, und der andere Anschluß empfängt das verstärkte Potential Vpp. Jeder der Schalter 24-26 hat einen Anschluß so geschaltet, daß er der entsprechende Körper des n-Kanal-MOS-Transistors 15 der Inverter 11-13 ist, und der andere Anschluß empfängt das negative Potential Vbb.

Der Betrieb der Schaltung der Fig. 5 wird nachstehend beschrieben.

In einer Bereitschaftsmodusperiode sind alle Schalter 21-26 leitend gemacht. Der Körper des p-Kanal-MOS-Transistors 14 der Inverter 11-13 ist auf das verstärkte Potential Vpp festgelegt. Der Körper des n-Kanal-MOS-Transistors 15 der Inverter 11-13 ist auf das negative Potential Vbb festgelegt. In einer Aktivmodusperiode werden alle Schalter 21-26 nichtleitend gemacht, wodurch die Körper der MOS-Transistoren 14 und 15 der Inverter 11-13 einen Schwebezustand erreichen. Da der Betrieb der Reihe der Inverter 11-13 demjenigen der Reihe der in Fig. 2 gezeigten Inverter 1-3 ähnlich ist, wird seine Beschreibung nicht wiederholt.

Gemäß der zweiten Ausführungsform ist in einer Bereitschaftsmodusperiode das Körperpotential der MOS-Transistoren 14 und 15 so festgelegt, daß der Subschwellenleckstrom IL verkleinert wird, und ist der Körper der MOS-Transistoren 14 und 15 in einen Schwebezustand gesetzt, wodurch die Kapazität zwischen dem Körper und dem Source/Drain verkleinert wird, so daß die Schaltgeschwindigkeit zunimmt. Somit können eine Verkleinerung des Stromverbrauchs und eine Vergrößerung der Betriebsgeschwindigkeit beide verwirklicht werden.

Obwohl bei der vorliegenden Ausführungsform in einer Bereitschaftsperiode an den entsprechenden Körper des p-Kanal-MOS- Transistors 14 und des n-Kanal-MOS-Transistors 15 das verstärkte Potential Vpp und das negative Potential Vbb angelegt sind, können an den entsprechenden Körper des p-Kanal- MOS-Transistors 14 und des n-Kanal-MOS-Transistors 15 das Stromversorgungspotential Vcc und das Massepotential Vss angelegt sein.

Bei der vorliegenden Ausführungsform sind während der ganzen Periode des Bereitschaftsmodus die Schalter 21-26 leitend gemacht. Alternativ können in einem vorbestimmten Zyklus die Schalter 21-26 in impulsartiger Weise leitend gemacht werden, wie bei der ersten Ausführungsform.

Die dritte Ausführungsform

Unter Bezugnahme auf Fig. 6 enthält eine integrierte Halbleitereinrichtung einer dritten Ausführungsform der vorliegenden Erfindung eine Mehrzahl von CMOS-Invertern 31-33 (drei in der Figur), die in Reihe geschaltet und auf einem SOI-Substrat gebildet sind, einen p-Kanal-MOS-Transistor 36 und einen n-Kanal-MOS-Transistor 37. Jeder der Inverter 31--33 enthält einen p-Kanal-MOS-Transistor 34 und einen n-Kanal-MOS-Transistor 35, die zwischen lokalen Stromversorgungsleitungen LL31 und LL32 in Reihe geschaltet sind. Ein Eingangssignal Vin wird in den Inverter 31 der ersten Stufe geliefert, und ein Ausgangssignal Vout ist aus dem Inverter 33 der letzten Stufe vorgesehen.

Der p-Kanal-MOS-Transistor 36 ist zwischen einer Hauptstromversorgungsleitung ML31 und der lokalen Stromverorgungsleitung LL31 geschaltet und hat ein Gate, das ein Aktivierungssignal /Φa empfängt. Der n-Kanal-MOS-Transistor 37 ist zwischen einer Hauptstromversorgungsleitung ML32 und der lokalen Stromverorgungsleitung LL32 geschaltet und hat ein Gate, das ein Aktivierungssignal Φa empfängt. Die Hauptstromversorgungsleitungen ML31 und ML32 sind entsprechend mit dem Stromversorgungspotential Vcc und dem Massepotential Vss versorgt.

Wenn die Aktivierungssignale /Φa und Φa einen entsprechenden Aktivierungspegel des L und des H erreichen, dann leiten in einer Aktivperiode die MOS-Transistoren 36 und 37, wodurch die Inverter 31-33 aktiviert werden.

Bei dieser Schaltung sind während einer Bereitschaftsmodusperiode die Inverter 31-33 getrennt von dem Stromversorgungspotential Vcc und dem Massepotential Vss. Daher wird in die Stromversorgung selbst dann kein Strom fließen, wenn ein Fluß des Subschwellenleckstroms IL in die die Inverter 31-33 bildenden MOS-Transistoren 34 und 35 vorhanden ist, solange die Schwellenspannung der MOS-Transistoren 36 und 37 auf einen großen Wert gesetzt ist. Somit kann im Bereitschaftsmodus der Stromverbrauch verkleinert werden.

Die Schaltung an sich (abgesehen von dem Merkmal, daß sie auf einem SOI-Substrat gebildet ist) wird in "1 V High-Speed Digital Circuit Technology with 0.5 µm Multi-Threshold CMOS", Proc. IEEE ASIC Conf., 1993, Seiten 186-189, offenbart. Die Verwendung der vorliegenden Erfindung bei dieser Schaltung erlaubt eine größere Leistungsfähigkeit.

Wie in der vorstehend genannten Schrift beschrieben, wird insbesondere in einer Bereitschaftsmodusperiode infolge des Subschwellenleckstroms IL ein Potential Vcc' der lokalen Stromversorgungsleitung LL31 allmählich abnehmen und ein Potential Vss' der lokalen Stromversorgungsleitung LL32 allmählich zunehmen, wie in Fig. 8 gezeigt, wenn die Aktivierungssignale /Φa und Φa entsprechend einfach inaktiv und aktiv in einer Bereitschaftsperiode und einer Aktivmodusperiode gemacht werden. Die Zeit, in der die lokalen Stromversorgungsleitungen LL31 und LL32 beim nächsten Übergang in einen Aktivmodus entsprechend auf das Stromversorgungspotential Vcc und das Massepotential Vss wiederherzustellen sind, wird benötigt.

Bei der dritten Ausführungsform werden die Aktivierungssignale /Φa und Φa in impulsartiger Weise in einem vorbestimmten Zyklus sogar in einer Bereitschaftsmodusperiode aktiv gemacht, so daß die MOS-Transistoren 36 und 37 in impulsartiger Weise leitend gemacht werden, um das Potential der lokalen Stromversorgungsleitungen LL31 und LL32 entsprechend auf dem Stromversorgungspotential Vcc und dem Massepotential Vss zu behalten, wie in Fig. 7 gezeigt.

Folglich wird das Körperpotential des p-Kanal-MOS-Transistors 34 vergrößert und das Körperpotential des n-Kanal-MOS- Transistors 35 verkleinert, wodurch der Subschwellenleckstrom IL der MOS-Transistoren 34 und 35 verkleinert werden kann. Auch der Übergang aus einem Bereitschaftsmodus in einen Aktivmodus wird erleichtert.

Die vierte Ausführungsform

Eine integrierte Halbleitereinrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung ist in Fig. 9 gezeigt.

Die integrierte Halbleitereinrichtung der Fig. 10 unterscheidet sich von der integrierten Halbleitereinrichtung der Fig. 6 dadurch, daß entsprechend dem n-Kanal-MOS-Transistor 35 der Inverter 31 und 33 und dem p-Kanal-MOS-Transistor 34 des Inverters 32, die in einer Bereitschaftsmodusperiode nichtleitend gemacht sind, Schalter 38-40 zusätzlich vorgesehen sind. Der Schalter 38 hat den einen Anschluß verbunden mit dem Körper des n-Kanal-MOS-Transistors 35 des Inverters 31 und den anderen Anschluß beliefert mit negativem Potential Vbb. Der Schalter 39 hat den einen Anschluß verbunden mit dem Körper des p-Kanal-MOS-Transistors 34 des Inverters 32 und den anderen Anschluß beliefert mit verstärktem Potential Vpp. Der Schalter 40 hat den einen Anschluß verbunden mit dem Körper des n-Kanal-MOS-Transistors 35 des Inverters 33 und den anderen Anschluß beliefert mit dem negativen Potential Vbb.

Der Betrieb der Schaltung der Fig. 9 wird nachstehend beschrieben. In einer Bereitschaftsmodusperiode leiten die Schalter 38-40, wodurch das Körperpotential des n-Kanal-MOS- Transistors 35 der Inverter 31 und 33 und das Körperpotential des p-Kanal-MOS-Transistors 34 des Inverters 32 entsprechend auf das negative Potential Vbb und das verstärkte Potential Vpp festgelegt werden. In einer Aktivmodusperiode werden die Schalter 38-40 nichtleitend gemacht, wodurch der Körper der MOS-Transistoren 34 und 35 der Inverter 31-33 einen Schwebezustand erreicht. Der übrige Betrieb ist demjenigen der in den Fig. 6-8 gezeigten Schaltung ähnlich, und seine Beschreibung wird nicht wiederholt.

Die vorliegende vierte Ausführungsform sieht Wirkungen vor, die denen der zweiten Ausführungsform ähnlich sind.

Die fünfte Ausführungsform

Unter Bezugnahme auf Fig. 10 enthält eine integrierte Halbleitereinrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung eine Mehrzahl von CMOS-Invertern 41--44 (vier in der Figur), die in Reihe geschaltet und auf einem SOI-Substrat gebildet sind. Jeder der Inverter 41 und 43 enthält einen p-Kanal-MOS-Transistor 45 und einen n-Kanal-MOS-Transistor 46, die zwischen einer Hauptstromversorgungsleitung ML41 und einer lokalen Stromversorgungsleitung LL42 in Reihe geschaltet sind. Jeder der Inverter 42 und 44 enthält einen p-Kanal-MOS-Transistor 45 und einen n- Kanal-MOS-Transistor 46, die zwischen einer lokalen Stromversorgungsleitung LL41 und einer Hauptstromversorgungsleitung ML42 in Reihe geschaltet sind. Die lokale Stromversorgungsleitung LL41 empfängt ein Stromversorgungspotential Vcc mittels der Hauptstromversorgungsleitung ML41. Ein Massepotential Vss wird in die lokale Stromversorgungsleitung LL42 mittels der Hauptstromversorgungsleitung ML42 geliefert.

Ein Eingangssignal Vin ist an den Inverter 41 der ersten Stufe angelegt, und ein Ausgangssignal Vout ist aus dem Inverter 44 der letzten Stufe vorgesehen. Das Eingangssignal Vin wird in einem Bereitschaftsmodus auf einen L-Pegel geschaltet und erreicht im Aktivmodus einen H-Pegel.

In einer Bereitschaftsmodusperiode hat beispielsweise der n- Kanal-MOS-Transistor 46 des Inverters 43 sein Gate auf das Massepotential Vss aus der Hauptstromversorgungsleitung ML42 gelegt und sein Source beliefert mit dem Massepotential Vss aus der lokalen Stromversorgungsleitung LL42. Wenn durch den Schwellenleckstrom IL des n-Kanal-MOS-Transistors 46 das Potential Vss' der lokalen Stromversorgungsleitung LL42 zunimmt, dann wird das Gatepotential des n-Kanal-MOS-Transistors 46 kleiner als das Sourcepotential, wodurch der Schwellenleckstrom IL verkleinert wird. In ähnlicher Art und Weise wird in dem p-Kanal-MOS-Transistor 45 der Subschwellenleckstrom IL verkleinert.

Die Schaltung an sich (abgesehen von dem Punkt, daß sie auf einem SOI-Substrat gebildet ist) wird im "1993 Symposium an VLSI Circuit Digest of Technical Papers", Seiten 47-48, offenbart. Eine Verwendung der vorliegenden Erfindung bei dieser Schaltung erlaubt eine weitere Verkleinerung des Subschwellenleckstroms IL.

Insbesondere sind in dieser integrierten Halbleitereinrichtung ferner Schalter 47 und 48 vorgesehen. Der Schalter 47 hat einen gemeinsamen Anschluß 47c verbunden mit der lokalen Stromversorgungsleitung LL41, seinen einen Schaltanschluß 47a verbunden mit der Hauptstromversorgungsleitung ML41 und seinen anderen Schaltanschluß 47b beliefert mit dem verstärkten Potential Vpp. Der Schalter 48 hat einen gemeinsamen Anschluß 48c verbunden mit der lokalen Stromversorgungsleitung LL42, seinen einen Schaltanschluß 48a verbunden mit der Hauptstromversorgungsleitung ML42 und seinen anderen Schaltanschluß 48b beliefert mit dem negativen Potential Vbb.

Wie in Fig. 11 dargestellt, nimmt in einer Bereitschaftsmodusperiode als Reaktion auf den Subschwellenleckstrom IL das Potential Vss' der lokalen Stromversorgungsleitung LL42 zu und nimmt das Körperpotential des n-Kanal-MOS-Transistors 46 der Inverter 41 und 43 zu, so daß der Subschwellenleckstrom IL zunimmt. Hier wird für nur eine vorbestimmte Zeit der Schalter 48 geschaltet, um das negative Potential Vbb in die lokale Stromversorgungsleitung LL42 in impulsartiger Weise zu liefern. Im Ergebnis wird das Körperpotential des p-Kanal-MOS-Transistors 46 der Inverter 41 und 43 verkleinert, so daß der Subschwellenleckstrom IL abnimmt.

Wenn ähnlicherweise als Reaktion auf den Schwellenleckstrom IL das Potential Vcc' der lokalen Stromversorgungsleitung LL41 verkleinert wird und das Körperpotential des p-Kanal- MOS-Transistors 45 der Inverter 42 und 44 verkleinert wird, so daß der Subschwellenleckstrom IL zunimmt, dann wird für nur eine vorbestimmte Zeitperiode der Schalter 47 geschaltet, um das verstärkte Potential Vpp an die lokale Stromversorgungsleitung LL41 in impulsartiger Weise anzulegen. Im Ergebnis kann das Körperpotential des p-Kanal-MOS-Transistors 45 der Inverter 42 und 44 verkleinert werden, so daß der Subschwellenleckstrom IL abnimmt.

Bei der vorliegenden Ausführungsform können Wirkungen erreicht werden, die denen der ersten Ausführungsform ähnlich sind.

Wenn das Potential Vss' der lokalen Stromversorgungsleitung LL42 übermäßig kleiner als das Massepotential Vss wird, dann leitet der n-Kanal-MOS-Transistor 46, der nichtleitend gemacht sein sollte. Wenn das Potential Vcc der lokalen Stromversorgungsleitung LL41 übermäßig größer als das Stromversorgungspotential Vcc wird, dann leitet der p-Kanal-MOS- Transistor 45, der nichtleitend gemacht sein sollte. Daher ist es notwendig, das negative Potential Vbb und das verstärkte Potential Vpp auf geeignete Werte festzusetzen, so daß die MOS-Transistoren 45 und 46, die nichtleitend gemacht sein sollten, nicht leiten.

Die sechste Ausführungsform

Eine integrierte Halbleitereinrichtung gemäß einer sechsten Ausführungsform der vorliegenden Erfindung ist in Fig. 12 gezeigt.

Die integrierte Halbleitereinrichtung der Fig. 12 unterscheidet sich von der integrierten Halbleitereinrichtung der Fig. 10 dadurch, daß die Schalter 47 und 48 entfernt sind, die lokalen Stromversorgungsleitungen LL41 und LL42 direkt verbunden sind mit den entsprechenden Hauptstromversorgungsleitungen ML41 und ML42, und Schalter 51-54 neu vorgesehen sind. Jeder der Schalter 51 und 53 hat seinen einen Anschluß verbunden mit dem entsprechenden Körper des n-Kanal-MOS- Transistors 46 der Inverter 41 und 43 und seinen anderen Anschluß versehen mit dem negativen Potential Vbb. Jeder der Schalter 52 und 54 hat den einen Anschluß verbunden mit dem entsprechenden Körper des p-Kanal-MOS-Transistors 45 der Inverter 42 und 44 und seinen anderen Anschluß beliefert mit dem verstärkten Potential Vpp.

Der Betrieb der Schaltung der Fig. 12 wird nachstehend beschrieben. In einem Bereitschaftsmodus werden die Schalter 51-54 leitend gemacht, wodurch der Körper des n-Kanal-MOS- Transistors 46 der Inverter 41 und 43 auf das negative Potential Vbb geschaltet wird. Der Körper des p-Kanal-MOS- Transistors 45 der Inverter 42 und 44 wird auf das verstärkte Potential Vpp festgelegt. In einem Aktivmodus werden die Schalter 51-54 nichtleitend gemacht und erreicht der Körper der MOS-Transistoren 45 und 46 der Inverter 41-43 einen Schwebezustand.

Bei der vorliegenden Ausführungsform können Wirkungen erreicht werden, die denen der zweiten Ausführungsform ähnlich sind.

Obwohl die vorliegende Erfindung detailliert beschrieben und dargestellt worden ist, ist es selbstverständlich, daß dieselbe nur veranschaulichend und beispielhaft ist und keiner Beschränkung unterliegt, wobei der Inhalt und der Bereich der vorliegenden Erfindung nur durch die beigefügten Ansprüche beschränkt sind.


Anspruch[de]
  1. 1. Auf einem SOI-Substrat (73) gebildete Halbleitereinrichtung, die in einem Bereitschaftsmodus und einem Aktivmodus betreibbar ist, mit:

    einem MOS-Transistor (5), der ein Sourcegebiet (84), ein Draingebiet (83) und ein zwischen dem Source- und dem Draingebiet liegendes Körpergebiet (82) enthält, und

    eine Sourcepotentialschalteinrichtung (7) zum Liefern eines vorbestimmten Potentials (Vbb) zu dem Sourcegebiet (84) zum Anlegen einer Vorwärtsspannung zwischen dem Körpergebiet (82) und dem Sourcegebiet (84), um gespeicherte Ladung aus dem Körpergebiet (82) in einer vorbestimmten Zeitperiode einer Periode des Bereitschaftsmodus in das Sourcegebiet (84) zu entladen, und zum Liefern eines von dem vorbestimmten Potential unterschiedlichen Stromversorgungspotentials (Vss) zu dem Sourcegebiet in anderen Perioden.
  2. 2. Halbleitereinrichtung nach Anspruch 1, bei welcher die Sourcepotentialschalteinrichtung (7) das vorbestimmte Potential in impulsartiger Weise an das Sourcegebiet (84) in einem vorbestimmten Zyklus in der Bereitschaftsmodusperiode anlegt.
  3. 3. Halbleitereinrichtung nach Anspruch 1 oder 2, mit:

    einer Mehrzahl von in Reihe geschalteten Inversionsschaltungen (1-3), von denen jede den MOS-Transistor als p-Kanal-MOS-Transistor (4) und den MOS-Transistor als n-Kanal-MOS-Transistor (5) enthält, wobei deren Drains miteinander verbunden sind,

    wobei die Sourcepotentialschalteinrichtung als erste Sourcepotentialschalteinrichtung (6) zum Liefern eines verstärkten Potentials (Vpp), das größer als ein erstes Stromversorgungspotential (Vcc) ist, in die Source des p-Kanal-MOS-Transistors (4) vorgesehen ist und

    die Sourcepotentialschalteinrichtung als zweite Sourcepotentialschalteinrichtung (7) zum Liefern eines herabgewandelten Potentials (Vbb), das kleiner als ein zweites Stromversorgungspotential (Vss) ist, in die Source des n-Kanal-MOS-Transistors (5) vorgesehen ist.
  4. 4. Halbleitereinrichtung nach Anspruch 3, bei welcher die erste Sourcepotentialschalteinrichtung (6) das verstärkte Potential (Vpp) in impulsartiger Weise in das Source des p-Kanal-MOS-Transistors (4) in einem vorbestimmten Zyklus in der Bereitschaftsmodusperiode liefert und die zweite Sourcepotentialschalteinrichtung (7) das herabgewandelte Potential (Vbb) in impulsartiger Weise in das Source des n-Kanal-MOS-Transistors (5) in einem vorbestimmten Zyklus in der Bereitschaftsmodusperiode liefert.
  5. 5. Halbleitereinrichtung nach Anspruch 3 oder 4, mit:

    einer ersten Hauptstromversorgungsleitung (ML31), die das von außen angelegte erste Stromversorgungspotential (Vcc) empfängt, einer ersten Unterstromversorgungsleitung (LL31), die entsprechend der ersten Hauptstromversorgungsleitung (ML31) vorgesehen ist,

    einer zweiten Hauptstromversorgungsleitung (ML32), die das von außen angelegte zweite Stromversorgungspotential (Vss) empfängt, einer zweiten Unterstromversorgungsleitung (LL32), die entsprechend der zweiten Hauptstromversorgungsleitung (ML32) vorgesehen ist,

    wobei je ein p-Kanal-MOS-Transistor (34) und je ein n-Kanal-MOS- Transistor (35) zwischen der ersten und der zweiten Unterstromversorgungsleitung in Reihe geschaltet sind,

    einer zwischen der ersten Hauptstromversorgungsleitung (ML31) und der ersten Unterstromversorgungsleitung (LL31) geschalteten ersten Verbindungseinrichtung (36), die in einem vorbestimmten Zyklus in dem Bereitschaftsmodus in impulsartiger Weise leitend gemacht ist und in dem Aktivmodus konstant leitend gemacht ist, so daß sie das erste Stromversorgungspotential (Vcc) an die erste Unterstromversorgungsleitung (LL31) anlegt, und

    einer zwischen der zweiten Hauptstromversorgungsleitung (ML32) und der zweiten Unterstromversorgungsleitung (LL32) geschalteten zweiten Verbindungseinrichtung (37), die in einem vorbestimmten Zyklus in dem Bereitschaftsmodus in impulsartiger Weise leitend gemacht ist und in dem Aktivmodus konstant leitend gemacht ist, so daß sie das zweite Stromversorgungspotential (Vss) an die zweite Unterstromversorgungsleitung (LL32) anlegt.
  6. 6. Halbleitereinrichtung nach Anspruch 3 oder 4, mit:

    einer ersten Hauptstromversorgungsleitung (ML41), die das von außen angelegte erste Stromversorgungspotential (Vcc) empfängt und mit einem Source eines in einer Periode des Bereitschaftsmodus leitend gemachten p-Kanal-MOS-Transistors (45) aus der Mehrzahl von Inversionsschaltungen (41-44) verbunden ist,

    einer zweiten Hauptstromversorgungsleitung (ML42), die das von außen angelegte zweite Stromversorgungspotential (Vss) empfängt und mit einem Source eines in einer Periode des Bereitschaftsmodus leitend gemachten n-Kanal-MOS-Transistors (46) der Mehrzahl von Inversionsschaltungen (41-44) verbunden ist,

    einer ersten Unterstromversorgungsleitung (LL41), die mit einem Source eines in der Bereitschaftsmodusperiode nicht-leitend gemachten p-Kanal-MOS-Transistors (45) aus der Mehrzahl von Inversionsschaltungen (41-44) verbunden ist,

    einer zweiten Unterstromversorgungsleitung (LL42), die mit einem Source eines in der Bereitschaftsmodusperiode nicht-leitend gemachten n-Kanal-MOS-Transistors (46) aus der Mehrzahl von Inversionsschaltungen (41-44) verbunden ist,

    wobei die erste Sourcepotentialschalteinrichtung (47) das verstärkte Potential (Vpp) in die erste Unterstromversorgungsleitung (LL41), in einer vorbestimmten Zeitperiode in der Bereitschaftsmodusperiode liefert und die erste Hauptstromversorgungsleitung (ML41) und die erste Unterstromversorgungsleitung (LL41) in anderen Perioden verbindet und

    wobei die zweite Sourcepotentialschalteinrichtung (48) ein herabgewandeltes Potential (Vbb) in die zweite Unterstromversorgungsleitung (LL42) in einer vorbestimmten Zeitperiode in der Bereitschaftsmodusperiode liefert und die zweite Hauptstromversorgungsleitung (ML42) und die zweite Unterstromversorgungsleitung (LL42) in anderen Perioden verbindet.
  7. 7. Halbleitereinrichtung nach Anspruch 6, bei welcher

    die erste Sourcepotentialschalteinrichtung (47) das verstärkte Potential (Vpp) in impulsartiger Weise in die erste Unterstromversorgungsleitung (LL41) in einem vorbestimmten Zyklus in der Bereitschaftsmodusperiode liefert und

    die zweite Sourcepotentialschalteinrichtung (48) das herabgewandelte Potential (Vbb) in impulsartiger Weise in die zweite Unterstromversorgungsleitung (LL42) in einem vorbestimmten Zyklus in der Bereitschaftsmodusperiode liefert.
  8. 8. Auf einem SOI-Substrat gebildete Halbleitereinrichtung, die in einem Bereitschaftsmodus und einem Aktivmodus betreibbar ist, mit:

    einem MOS-Transistor (14, 15), der ein Sourcegebiet, ein Draingebiet und ein zwischen dem Source- und dem Draingebiet liegendes Körpergebiet enthält, und

    eine Körperpotentialschalteinrichtung (21-26) zum Festlegen des Körpergebiets des MOS-Transistors (14, 15) auf ein vorbestimmtes Potential in einer vorbestimmten Zeitperiode einer Periode in dem Bereitschaftsmodus und zum Setzen des Körpergebiets in einen Schwebezustand in anderen Perioden.
  9. 9. Halbleitereinrichtung nach Anspruch 8, bei welcher die Körperpotentialschalteinrichtung (21-26) das Körpergebiet auf das vorbestimmte Potential in impulsartiger Weise in einem vorbestimmten Zyklus in der Bereitschaftsmodusperiode festlegt.
  10. 10. Halbleitereinrichtung nach Anspruch 8 oder 9, mit:

    einer Mehrzahl von in Reihe geschalteten Inversionsschaltungen (30-33), von denen jede den MOS-Transistor als p-Kanal-MOS-Transistor (34) und den MOS-Transistor als n-Kanal-MOS-Transistor (35) enthält, die zwischen Leitungen (LL31, LL32) eines ersten und eines zweiten Stromversorgungspotentials (Vcc, Vss) in Reihe geschaltet sind,

    wobei die Körperpotentialschalteinrichtung als erste Körperpotentialschalteinrichtung (39) zum Festlegen eines Körpergebiets zwischen einem Source- und einem Draingebiet eines in dem Bereitschaftsmodus nicht-leitend gemachten p-Kanal-MOS-Transistors (34) aus der Mehrzahl von Inversionsschaltungen (31-33) auf ein verstärktes Potential (Vpp), das nicht kleiner als das erste Stromversorgungspotential (Vcc) ist, in einer Periode in dem Bereitschaftsmodus und zum Setzen des Körpergebiets in einen Schwebezustand in anderen Perioden gebildet ist und

    die Körperpotentialschalteinrichtung als zweite Körperpotentialschalteinrichtung (38 und 40) zum Festlegen eines Körpergebiets, das zwischen einem Source- und einem Draingebiet eines in der Bereitschaftsmodusperiode nicht-leitend gemachten n-Kanal-MOS- Transistors (35) aus der Mehrzahl von Inversionsschaltungen (31--33) liegt, auf ein herabgewandeltes Potential (Vbb), das nicht größer als das zweite Stromversorgungspotential (Vss) ist, in einer Periode des Bereitschaftsmodus und zum Setzen des Körpergebiets in einen Schwebezustand in anderen Perioden gebildet ist.
  11. 11. Halbleitereinrichtung nach Anspruch 10, bei welcher

    die erste Körperpotentialschalteinrichtung (39) das Körpergebiet des p-Kanal-MOS-Transistors (34) auf das verstärkte Potential (Vpp) in impulsartiger Weise in einem vorbestimmten Zyklus in der Bereitschaftsmodusperiode festlegt und

    die zweite Körperpotentialschalteinrichtung (38, 40) das Körpergebiet des n-Kanal-MOS-Transistors (35) auf das herabgewandelte Potential (Vbb) in impulsartiger Weise in einem vorbestimmten Zyklus in der Bereitschaftsmodusperiode festlegt.
  12. 12. Halbleitereinrichtung nach Anspruch 10 oder 11, mit:

    einer ersten Hauptstromversorgungsleitung (ML31), die das von außen angelegte erste Stromversorgungspotential (Vcc) empfängt, einer ersten Unterstromversorgungsleitung (LL31), die entsprechend der ersten Hauptstromversorgungsleitung (ML31) vorgesehen ist,

    einer zweiten Hauptstromversorgungsleitung (ML32), die das von außen angelegte zweite Stromversorgungspotential (Vss) empfängt, einer zweiten Unterstromversorgungsleitung (LL32), die entsprechend der zweiten Hauptstromversorgungsleitung (ML32) vorgesehen ist,

    wobei je ein p-Kanal-MOS-Transistor (34) und ein n-Kanal-MOS- Transistor (35) zwischen der ersten und der zweiten Unterstromversorgungsleitung in Reihe geschaltet sind,

    einer zwischen der ersten Hauptstromversorgungsleitung (ML31) und der ersten Unterstromversorgungsleitung (LL31) geschalteten ersten Verbindungseinrichtung (36), die in einer Periode des Aktivmodus leitend gemacht ist, so daß sie das erste Stromversorgungspotential (Vcc) in die erste Unterstromversorgungsleitung (LL31) liefert,

    einer zwischen der zweiten Hauptstromversorgungsleitung (ML32) und der zweiten Unterstromversorgungsleitung (LL32) geschalteten zweiten Verbindungseinrichtung (37), die in einer Periode des Aktivmodus leitend gemacht ist, so daß sie das zweite Stromversorgungspotential (Vss) in die zweite Unterstromversorgungsleitung (LL32) liefert.
  13. 13. Halbleitereinrichtung nach Anspruch 12, bei welcher die erste Körperpotentialschalteinrichtung (39) das Körpergebiet des p-Kanal-MOS-Transistors (34) auf das verstärkte Potential (Vpp) in impulsartiger Weise in einem vorbestimmten Zyklus in der Bereitschaftsmodusperiode festlegt und die zweite Körperpotentialschalteinrichtung (38 und 40) das Körpergebiet des n-Kanal-MOS-Transistors (35) auf das herabgewandelte Potential (Vbb) in impulsartiger Weise in einem vorbestimmten Zyklus in dem Bereitschaftsmodus festlegt.
  14. 14. Halbleitereinrichtung nach Anspruch 10 oder 11, mit:

    einer ersten Hauptstromversorgungsleitung (ML41), die das von außen angelegte erste Stromversorgungspotential (Vcc) empfängt und mit einem Source eines in einer Periode des Bereitschaftsmodus leitend gemachten p-Kanal-MOS-Transistors (45) aus der Mehrzahl von Inversionsschaltungen (41-44) verbunden ist,

    einer zweiten Hauptstromversorgungsleitung (ML42), die das von außen angelegte zweite Stromversorgungspotential (Vss) empfängt und mit einem Source eines in einer Periode des Bereitschaftsmodus leitend gemachten n-Kanal-MOS-Transistors (46) aus der Mehrzahl von Inversionsschaltungen (41-44) verbunden ist,

    einer ersten Unterstromversorgungsleitung (LL41), an die das erste Stromversorgungspotential (Vcc) aus der ersten Hauptstromversorgungsleitung (ML41) angelegt ist und die mit einem Source eines in der Bereitschaftsmodusperiode nicht-leitend gemachten p-Kanal-MOS-Transistors (45) aus der Mehrzahl von Inversionsschaltungen (41-44) verbunden ist,

    einer zweiten Unterstromversorgungsleitung (LL42), an die das zweite Stromversorgungsleitungspotential (Vss) aus der zweiten Hauptstromversorgungsleitung (ML42) angelegt ist und die mit einem Source eines in der Bereitschaftsmodusperiode nichtleitend gemachten n-Kanal-MOS-Transistors (46) aus der Mehrzahl von Inversionsschaltungen (41-44) verbunden ist.
  15. 15. Halbleitereinrichtung nach Anspruch 14, bei welcher die erste Körperpotentialschalteinrichtung (52 und 54) das Körpergebiet des p-Kanal-MOS-Transistors (45) auf das verstärkte Potential (Vpp) in impulsartiger Weise in einem vorbestimmten Zyklus in der Bereitschaftsmodusperiode festlegt und die zweite Körperpotentialschalteinrichtung (51 und 53) das Körpergebiet des n-Kanal-MOS-Transistors (46) auf das herabgewandelte Potential (Vbb) in impulsartiger Weise in einem vorbestimmten Zyklus in dem Bereitschaftsmodus festlegt.






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