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Dokumentenidentifikation DE69419711T2 16.03.2000
EP-Veröffentlichungsnummer 0661803
Titel Phasendifferentielle Schaltung mit hoher Synchronisierung
Anmelder NEC Corp., Tokio/Tokyo, JP
Erfinder Yoshida, Makoto, c/o NEC Corporation, Tokyo, JP
Vertreter Betten & Resch, 80469 München
DE-Aktenzeichen 69419711
Vertragsstaaten DE, FR, GB
Sprache des Dokument En
EP-Anmeldetag 28.12.1994
EP-Aktenzeichen 941208704
EP-Offenlegungsdatum 05.07.1995
EP date of grant 28.07.1999
Veröffentlichungstag im Patentblatt 16.03.2000
IPC-Hauptklasse H03F 3/30
IPC-Nebenklasse H03K 5/15   

Beschreibung[de]
Hintergrund der Erfindung Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine Phasenverschiebungsschaltung, die eine hohe Synchronisation und Präzision erfordert.

Beschreibung des Standes der Technik

In digitalen Schaltungen sind differentielle Phasensignale mit einem geringen Zeitversatz bzw. Laufzeitunterschied, d. h. einer hohen Synchronisation, zwischen einem ursprünglichen Signal und seinen invertierten Signalen erforderlich. Ein Beispiel eines herkömmlichen Verfahrens zum Erzeugen solcher Signale ist in Fig. 2 gezeigt. Ein ursprüngliches Signal wird einem Eingangsanschluß 201 eingegeben, invertierte Signale des ursprünglichen Signals werden in invertierenden Schaltungen 210-215 erzeugt, und die invertierten Signale werden von einem Ausgangsanschluß 203 ausgegeben. In der Zwischenzeit werden nicht invertierte Signale des ursprünglichen Signals von einem Ausgangsanschluß 202 über eine Verzögerungsschaltung 204-209 mit einstellbaren Verzögerungszeiten erhalten, die mit einem einstellbaren Kondensator 216 erzeugt werden. Bei der herkömmlichen Technik werden Phasendifferenzen bzw. -verschiebungen durch Verwendung dieser Schaltung durch derartiges Einstellen der Verzögerungszeiten minimiert, daß die kleinste mögliche Phasendifferenz zwischen den invertierten Signalen vom Ausgangsanschluß 203 und dem vom Ausgangsanschluß 202 ausgegebenen nicht invertierten Signal erhalten wird. Die Verzögerungszeit-Einstellungen werden allgemein durch Einstellen des einstellbaren Kondensators 216 durchgeführt, aber es ist auch möglich, die Treiberleistung der Transistoren 204, 205 einzustellen.

Zum Erzeugen von Digitalsignal-Wellenformen mit minimalen Phasendifferenzen, wie beispielsweise 200 ps, bei der oben beschriebenen herkömmlichen Phasendifferentialtechnik gab es ein Problem, daß die Anforderungen an einstellbare Kondensatoren und Treiberschaltungen notwendigerweise zur Herstellung integrierter Schaltungen mit einem großen Bereich führten, was gegensätzlich zu den Anforderungen hochentwickelter kompakter Vorrichtungen ist.

Aus der JP-A-59-97222 ist eine Taktimpuls-Erzeugungsschaltung bekannt. Zum Erhalten eines Zweiphasen-Taktimpulses mit einer geringeren Zeitverzögerung sind der Eingang einer ersten Zeile mit zwei Stufen von Invertern, die in Reihe geschaltet sind, und der Eingang der zweiten Zeile mit einem Gatter und einem Inverter, die in Reihe geschaltet sind, gemeinsam ausgebildet, und das Ausgangssignal des Inverters der ersten Stufe der ersten Zeile wird zu beiden Gatter-Elektroden des Gatters gegeben. Bei einem anderen Ausführungsbeispiel besteht die zweite Zeile aus drei Stufen von Invertern, von welchen der Eingangsanschluß mit der ersten Zeile gemeinsam ist.

Patent Abstracts of Japan, Bd. 15, Nr. 209 und JP-A-03-058608 sind auf ein stärkeres Erhöhen der Amplitude einer Phaseninverterspannung und der Amplitude einer Referenzspannung als die Amplitude eines Eingangssignals gerichtet, und zwar durch Anwenden einer Phaseninversionsverstärkung auf ein Eingangssignal mit einem FET mit gemeinsamem Source, um eine phaseninvertierte Spannung zu erhalten, und durch Verwenden eines FET mit gemeinsamem Gate, um das Eingangssignal zu verstärken, um dadurch die Referenzspannung zu erhalten.

Zusammenfassung der Erfindung

Es ist daher die Aufgabe der vorliegenden Erfindung, eine Inverterschaltung zu schaffen, die auf ein Herstellen von hochentwickelten kompakten Vorrichtungen zum Erzeugen nicht invertierter und invertierter Ausgangssignale anwendbar ist, wobei beide Signale eine Synchronisation zu einem ursprünglichen Eingangssignal haben, und die keine einstellbaren Kondensatoren oder eine Treiberschaltung für ihre Erzeugung benötigen.

Diese Aufgabe wird in einer Inverterschaltungseinrichtung zum Erzeugen eines invertierten Digitalsignals und eines nicht invertierten Signals gelöst, wie es im unabhängigen Anspruch 1 definiert ist. Abhängige Ansprüche 2 und 3 definieren besondere Ausführungsbeispiele der Erfindung.

Eine Inverterschaltung weist folgendes auf: einen ersten N-MOS-Transistor für ein Absenken der nicht invertierten Signalausgabe des ursprünglichen Eingangssignals, einen zweiten P-MOS-Transistor zum Anheben des invertierten Ausgangssignals des ursprünglichen Eingangssignals, einen dritten P-MOS-Transistor zum Treiben des zweiten P-MOS-Transistor und einen vierten N-MOS-Transistor für eine Potentialsteuerung des ersten N-MOS-Transistors. Der erste N-MOS- Transistor hat einen Sourceanschluß auf einem Erdpotential und einen Drainanschluß, der mit einem Ausgangsanschluß des nicht invertierten Signals verbunden ist. Der zweite P-MOS-Transistor hat einen Gateanschluß auf einem Erdpotential und einen Drainanschluß, der mit einem Ausgangsanschluß des invertierten Signals verbunden ist. Und ein Gateanschluß des ersten N-MOS-Transistors, ein Sourceanschluß des zweiten P-MOS-Transistors, ein Drainanschluß des dritten P- MOS-Transistors und ein Drainanschluß des vierten N-MOS-Transistors sind alle mit einer gemeinsamen Stelle verbunden. Gemäß einem Aspekt der Schaltungseinrichtung des obigen Aufbaus wird die Gate-zu-Source-Spannung der Pull-Down- Transistorschaltung während des Übergangs vom Erdpotential zu einem Betriebspotential genau dieselbe wie diejenige der Pull-Up-Transistorschaltung.

Ein weiterer Aspekt gemäß einem Ausführungsbeispiel der Erfindung besteht darin, daß statische Spannungs-Strom-Kennlinien für die Gate-zu-Source-Spannung über den Drain-zu-Source-Strom für die N-MOS-Transistoren und die P-MOS-Transistoren ein spezifisches Verhältnis zueinander haben, um so eine hohe Synchronisation zwischen einem ursprünglichen Eingangssignal und seinen nicht invertierten und invertierten Signalen zu erzeugen. Die Kennlinien für die Gate-zu-Source- Spannung über den Drain-zu-Source-Strom bei einem Paar von Pull-Up-P-MOS- Transistoren sind durch Einstellen der Kanallängen, -breiten und der Richtung des Stroms an diejenigen bei einem Paar von Pull-Down-N-MOS-Transistoren angepaßt. Ein Anpassen der Betriebskennlinien der Pull-Up- und der Pull-Down- Transistoren erzeugt derartige zeitabhängige Verläufe der Ausgangssignale, daß sie dieselben sind, und unterstützt die Erzeugung differentieller Phasensignale mit hoher Synchronisation und Präzision.

Kurze Beschreibung der Zeichnungen

Fig. 1 eine Schaltungskonfiguration des vorliegenden Ausführungsbeispiels.

Fig. 2 ist eine Schaltungskonfiguration des herkömmlichen Differenzenpuffers.

Fig. 3 ist ein Zeitdiagramm für die Ausgangssignal-Wellenformen, die zur vorliegenden Erfindung gehören.

Detaillierte Beschreibung der Erfindung

Fig. 1 zeigt eine Schaltungskonfiguration des Ausführungsbeispiels, das einen Pull- Down-Transistor 4 und einen Pull-Up-Transistor 8 entsprechend einem Pull-Down- N-Kanal-MOS-Transistor 4 (N-MOS 4) zum Liefern eines nicht invertierten Ausgangssignals 14 und einen Pull-Up-P-Kanal-MOS-Transistor 8 (P-MOS 8) zum Liefern eines invertierten Ausgangssignals 13 aufweist. Der Transistor 4 und der Transistor 8, die jeweils für Pull-Up- und Pull-Down-Teile der Inverterschaltung sind, sind so hergestellt, daß ihre statischen Kennlinienkurven der Gate-zu-Source- Spannung über den Drain-zu-Source-Strömen beispielsweise durch Einstellen der Kanallängen, der Kanalbreiten und der Stromrichtungen innerhalb der Kanäle sehr gut angepaßt sind. Daher sind die Stromtreiberkapazitäten für den Transistor 4 und den Transistor 8 angepaßt. Gleichermaßen müssen ein Transistor 2 und ein Transistor 5, die jeweils für Pull-Down- und Pull-Up-Teile sind, derart hergestellt sein, daß ihre statischen Kennlinienkurven und die Stromtreiberkapazitäten angepaßt sind.

Der Sourceanschluß des N-MOS 4 und der Gateanschluß des P-MOS 8 sind auf dem Erdpotential GND, und der Gateanschluß des N-MOS 4 und der Sourceanschluß des P-MOS 8 sind auf demselben Potential und sind mit dem Drainanschluß (Knoten B) eines Treibertransistors P-MOS 7 verbunden.

Der Sourceanschluß des P-MOS 5 und der Gateanschluß des N-MOS 2 sind auf dem Leistungsversorgungspotential VDD (Anschluß 12), und der Gateanschluß des P-MOS 5 und der Sourceanschluß des N-MOS 1 sind auf demselben Potential und sind mit dem Drainanschluß (Knoten A) eines Treibertransistors N-MOS 1 verbunden.

Der N-MOS 1 und der P-MOS 6 bilden den CMOS-Inverter. Der Ausgangsanschluß dieses CMOS-Inverters ist mit dem Knoten A verbunden. Der N-MOS 3 und der P-MOS 7 bilden auch den CMOS-Inverter. Der Ausgangsanschluß dieses CMOS-Inverters ist mit dem Knoten B verbunden.

Es soll angenommen werden, daß das Potential des Eingangsanschlusses 15 VDD ist. Das nicht invertierte Ausgangssignal 14 ist auf dem Potential VDD, und das invertierte Ausgangssignal ist auf dem Potential GND.

Fig. 3 ist ein Zeitdiagramm, das die Ausgangswellenformzeitgaben für Ausgangssignale zeigt, die in der Schaltung des Ausführungsbeispiels erzeugt werden. Das Potential an der Stelle B wird durch einen Potentialsteuertransistor N-MOS 3 auf dem Erdpotential GND gehalten.

Wenn das Potential des Eingangsanschlusses 15 von VDD zu GND geändert wird, ändert sich das Potential an der Stelle B von GND zu VDD. Zu dieser Zeit ist die Gate-zu-Source-Spannung des Pull-Down-Transistors 4 zum Ausgeben eines nicht invertierten Signals genau dieselbe wie diejenige des Pull-Up-Transistors 8 zum Ausgeben eines invertierten Signals. Anders ausgedrückt ist das Potential an der Stelle B dasselbe wie der Absolutwert der Gate-zu-Source-Spannung der Transistoren 8 und 4.

Das Verhalten der Schaltung im Falle einer Änderung der Spannung des Eingangsanschlusses 15 von GND zu VDD ist ebenso identisch. In diesem Fall ist der nicht invertierte Ausgangsanschluß 14 auf dem GND-Potential, und der invertierte Ausgangsanschluß 13 ist auf dem VDD-Potential.

Das Potential der Stelle A wird durch einen Potentialsteuerungstransistor P-MOS 6 beibehalten. Wenn das Potential des Eingangsanschlusses 15 von GND zu VDD geändert wird, wird das Potential an der Stelle A von VDD zu GND geändert, wie es in Fig. 3 gezeigt ist. Zu dieser Zeit ist die Gate-zu-Source-Spannung des Pull- Up-Transistors 5 zum Ausgeben eines nicht invertierten Signals genau dieselbe wie diejenige des Pull-Down-Transistors 2 zum Ausgeben des invertierten Ausgangssignals. Anders ausgedrückt ist das Potential an der Stelle A dasselbe wie der Absolutwert der Gate-zu-Source-Potentiale der Transistoren 2 und 5.

Es sollte beachtet werden, daß die Stromtreiberkapazität für einen P-Treiber- Transistor P-MOS 7 (den dritten Transistor), der zu dem Pull-Up-Transistor P-MOS 8 in Reihe geschaltet ist, ausreichend hoch sein muß, und zwar beispielsweise nicht kleiner als das Zweifache von derjenigen für den Pull-Up-Transistor P-MOS 8. Gleichermaßen ist es nötig, daß die Stromtreiberkapazität für einen N-Treiber- Transistor N-MOS 1 im Vergleich zu derjenigen für den Pull-Down-Transistor N- MOS 2 ausreichend hoch ist. Dies ist erforderlich, damit der Spannungsübergang an den Stellen A und B schnell durchgeführt wird, um die Differenz in bezug auf die Schaltzeiten zu minimieren, die durch die Differenz in bezug auf die Schwellenwer te bei der Gate-zu-Source-Spannung des Pull-Up-P-MOS 8 und des Pull-Down-N- MOS 4 auf der einen Seite verursacht wird, und des Pull-Up-P-MOS 5 und des Pull-Down-N-MOS 2 auf der anderen Seite.

Es ist ebenso nötig, die Spannungslinie der Drain-zu-Source-Spannung des Pull- Up-P-MOS 8 an diejenige des Pull-Down-N-MOS 4 anzupassen; und die Spannungslinie der Drain-zu-Source-Spannung des Pull-Down-N-MOS 2 an diejenige des Pull-Up-P-MOS 5 anzupassen. Aus diesem Grund sollten die Drain-zu-Source- Spannungen des P-Treiber-Transistor P-MOS 7 und des N-Treiber-Transistors N- MOS 1 während der Ausgangsspannungs-Übergangsstufe im Vergleich zu denjenigen des Pull-Up-P-MOS 8 und des Pull-Down-N-MOS 2 ausreichend klein sein.

Zum Versorgen des nicht invertierten Signalausgangsanschlusses 14 und des invertierten Signalausgangsanschlusses 13 mit denselben kapazitiven Belastungsbedingungen ist es ratsam, eine Puffervorrichtung mit derselben Eingangskapazität mit jedem Anschluß zu verbinden, um eine bessere Phasendifferenz zu realisieren.

Wie es oben beschrieben ist, erzeugt die Phasendifferenz- bzw. Phasenverschiebungs-Erzeugungsschaltung dieser Erfindung ein nicht invertiertes Signal und ein invertiertes Signal mit einer hohen Synchronisation gegenüber dem ursprünglichen Signal ohne der Notwendigkeit, daß man eine Ausgangssignal- Zeitgabeeinstellungsvorrichtung haben muß. Daraus folgt, daß einstellbare Kondensatoren oder eine herkömmliche Treiberschaltung nicht notwendig sind, wodurch zugelassen wird, eine Präzisions-Phasendifferenz-Pufferschaltung innerhalb eines kleinen Layoutbereichs zu realisieren.

Es ist klar, daß andere Typen von Schaltungen ausgedacht werden können, oder daß die Schaltung des Ausführungsbeispiels vereinfacht werden kann, ohne vom oben umrissenen Grundprinzip abzuweichen, daß eine Zeitabhängigkeit bei invertierten und nicht invertierten Signalen gegenüber einem ursprünglichen Eingangssignal durch sorgfältiges Anpassen der Kennlinien für die Gate-zu-Source- Spannung über die Drain-zu-Source-Spannung der Pull-Up- und der Pull-Down- Transistoren und durch Steuern ihrer Ausgangspotentiale erzeugt werden kann.


Anspruch[de]

1. Phasenverschiebungsschaltung, die folgendes aufweist: eine erste Inverterschaltung (1, 6) zum Invertieren eines Eingangssignals, eine zweite Inverterschaltung (3, 7) zum Invertieren des Eingangssignals, einen ersten Ausgangstransistor (5), der zwischen einem ersten Leistungsversorgungsanschluß (12) und einem ersten Ausgangsanschluß (14) angeschlossen ist, mit einem Gateanschluß, der mit einem Ausgangsanschluß des ersten Inverters verbunden ist, einen zweiten Ausgangstransistor (4), der zwischen einem zweiten Leistungsversorgungsanschluß und dem ersten Ausgangsanschluß angeschlossen ist, mit einem Gateanschluß, der mit einem Ausgangsanschluß des zweiten Inverters verbunden ist, eine erste Übertragungseinrichtung (2), die zwischen dem Ausgangsanschluß des ersten Inverters und einem zweiten Ausgangsanschluß (13) angeschlossen ist, zum Durchführen eines EIN- oder AUS-Schaltens in Antwort auf einen Pegel des Ausgangsanschlusses des ersten Inverters, eine zweite Übertragungseinrichtung (8), die zwischen dem Ausgangsanschluß des zweiten Inverters und dem zweiten Anschluß (13) angeschlossen ist, zum Durchführen eines EIN- oder AUS- Schaltens in Antwort auf einen Pegel des Ausgangsanschlusses des zweiten Inverters, wobei die Stromtreiberkapazität des ersten Ausgangstransistors (6) und die Stromtreiberkapazität der ersten Übertragungseinrichtung (2) angepaßt sind, und wobei die Stromtreiberkapazität des zweiten Ausgangstransistors (4) und die Stromtreiberkapazität der zweiten Übertragungseinrichtung (8) angepaßt sind.

2. Phasenverschiebungsschaltung nach Anspruch 1, wobei der erste Ausgangstransistor (5) ein P-Kanal-MOS-Transistor ist, und der zweite Ausgangstransistor (4) ein N-Kanal-MOS-Transistor ist.

3. Phasenverschiebungsschaltung nach Anspruch 2, wobei die erste Übertragungseinrichtung (2) ein N-Kanal-MOS-Transistor mit einem Gateanschluß ist, der mit dem ersten Leistungsversorgungsanschluß verbunden ist, und die zweite Übertragungseinrichtung (8) ein P-Kanal-Transistor mit einem Gateanschluß ist, der mit dem zweiten Leistungsversorgungsanschluß verbunden ist.







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