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Dokumentenidentifikation DE69420180T2 16.03.2000
EP-Veröffentlichungsnummer 0625826
Titel Digitaler programmierbarer Frequenzteiler in einem Phasenregelkreis
Anmelder Codex Corp., Mansfield, Mass., US
Erfinder Atriss, Ahmad H., Chandler, Arizona 85224, US;
Peterson, Benjamin C., Tempe, Arizona 85284, US;
Parker, Lanny L., Mesa, Arizona 85202, US
Vertreter Pfeifer, L., Dipl.-Phys. Dr.-Ing., Pat.-Anw., 65388 Schlangenbad
DE-Aktenzeichen 69420180
Vertragsstaaten DE, FR, GB
Sprache des Dokument En
EP-Anmeldetag 17.03.1994
EP-Aktenzeichen 941041675
EP-Offenlegungsdatum 23.11.1994
EP date of grant 25.08.1999
Veröffentlichungstag im Patentblatt 16.03.2000
IPC-Hauptklasse H03K 23/00
IPC-Nebenklasse H03L 7/18   

Beschreibung[de]
Programmierbarer Frequenzteiler in einem Phasenregelkreis

Diese Anmeldung bezieht sich auf das verwandte Patent US 5 278 520 mit dem Titel "Phase Lock Detection In A Phase Lock Loop" von Lanny L. Parker et al. von demselben Anmelder, d. h. von der Codex Corp..

Die vorliegende Erfindung bezieht sich allgemein auf Phasenregelkreise und insbesondere auf einen programmierbaren Frequenzteiler in einem Phasenregelkreis zum Erweitern der Pulsbreite von Steuersignalen für einen Verriegelungserfassungsschaltkreis.

Phasenregelkreise (PLLs) werden in sehr vielen elektronischen Anwendungen, wie etwa in Modems oder in Schaltkreisen zur Taktsynchronislerung in Computersystemen verwendet. Ein herkömmlicher PLL verwendet einen Phasendetektor, um den Phasenunterschied zwischen einem Eingabesignat und einem Ausgangssignal eines spannungsgesteuerten Oszillators (VCO) zu überwachen. Die Phasenerfassung erzeugt ein Aufwärtssteuersignal und ein Abwärtssteuersignal für eine Ladungspumpe, um über einen Regelkreisknoten am Eingang des VCO einen Regelkreisfilter zu laden bzw. zu entladen. Die Regelkreisspannung, die sich am Regelkreisfilter aufbaut, bestimmt die Ausgangsfrequenz des VCOs. Die Aufwärts- und Abwärtssteuersignale steuern die Ladungspumpe an, den Regelkreisknoten am Eingang des VCOs auf die richtige Spannung zu setzen, damit das vorgegebene Verhältnis der Phasen zwischen den am Phasendetektor angelegten Signalen erhalten bleibt.

PLLs verlieren üblicherweise die Phasenverriegelung, wenn das Eingangssignal schwindet oder wenn es auf eine andere Betriebsfrequenz springt. Der nicht verriegelte Zustand kann mit einem Verriegelungserfassungsschaltkreis erfaßt werden, und die weitere Verarbeitung im System kann gestoppt werden, bis der PLL die Phasenverriegelung erneut herstellen kann. Ein Verfahren zum Erfassen der Verriegelung überwacht das Aufwärtssteuersignal und das Abwärtssteuersignal am Ausgang des Phasendetektors, um den Verriegelungszustand des PLLs festzustellen. Wenn das Aufwärtssteuersignal und das Abwärtssteuersignal keine Pulse hat, bleibt die Spannung am Regelkreisknoten im wesentlichen konstant, und der PLL sollte phasenverriegelt sein. Wenn das Aufwärtssteuersignal und das Abwärtssteuersignal gleichmäßig Pulse liefert, die den Regelkreisfilter laden oder entladen, um die Eingabespannung des VCOs anzupassen, ist der Regelkreis in Bewegung, und die Phasen sind daher nicht verriegelt.

Während des normalen Betriebs verliert der Regelkreisknoten durch den Ladungspumpenschaltkreis ständig Ladung, weswegen er gelegentlich Pulse benötigt, um die Spannung, die den VCO steuert, aufrecht zu erhalten. Diese gelegentlichen Pulse sollten jedoch keinen unverriegelten Zustand anzeigen. Der herkömmliche Verriegelungserfassungsschaltkreis kann einen Verzögerungsschaltkreis mit mehreren seriell gekoppelten Invertern umfassen, damit gelegentliche kurze Impulse vom Phasendetektor mit einer kürzeren als einer vorgegebenen Pulsbreite ignoriert werden. Die Pulsbreite der Aufwärt- und Abwärtssteuersignale muß mindestens so lang wie die Verzögerung des Verzögerungsschaltkreises sein, um einen unverriegelten Zustand auszulösen. Leider hängen die Pulsbreiten der Aufwärts- und Abwärtssteuersignale von Temperatur- und Prozeßschwankungen ab, und sie sind daher als Steuerparameter zur Bestätigung der Phasenverriegelung weniger gut geeignet. Die Pulsbreiten der Aufwärts- und Abwärtssteuersignale sind nur grobe Indikatoren mit begrenzter Genauigkeit der wahren Phasenbeziehung zwischen den Eingabesignalen des Phasendetektors.

Ein programmierbarer Zählerschaltkreis nach Stand der Technik wird in EP 0 474 616 A2 offenbart. Ein variabler Teilerschaltkreis vergleicht den Inhalt eines vorgeladenen binä ren Zählers mit einem festen Wert, um einen Modulo-2-Zähler zu bilden. Ein weiterer programmierbarer Zählerschaltkreis wird in EP 0 498 450 A2 offenbart. Der Inhalt eines Latch wird erniedrigt, bis er mit dem Inhalt eines Registers übereinstimmt, um einen seriellen Takt zu erzeugen, dessen Frequenz und Phase in Beziehung zum empfangenen seriellen Datenstrom steht.

Bei einem weiteren bekannten Verfahren zum Erfassen der Verriegelung wird der Phasenunterschied zwischen dem Eingabesignal und dem Ausgangssignal des VCO an dem Phasendetektor erfaßt. Wenn der Übergang dieser Signale außerhalb eines Zeitfensters geschieht, ist der Regelkreis nicht phasenverriegelt. Das Zeitfenster wird üblicherweise aus der Ausgangsfrequenz des VCO erzeugt, und das Eingabesignal muß einen Tastgrad von 50% haben, da der Verriegelungsdetektor beide Kanten des Eingabesignals kontrolliert. Außerdem hat das Zeitfenster üblicherweise die gleiche Periode wie die Ausgangsfrequenz des VCO. Wenn die Ausgangsfrequenz des VCO beispielsweise über 200 MHz steigt, kann das Zeitfenster so kurz werden, daß es instabil wird. Es ist wünschenswert, daß der Tastgrad des Eingabesignals nicht 50% betragen muß und daß die Periode des Zeitfensters unabhängig von der Ausgangsfrequenz des VCO ausdehnbar ist.

Erfindungsgemäß wird ein programmierbarer Frequenzteiler nach Anspruch 1 geschaffen.

Als zweiter Aspekt der Erfindung wird ein Phasenregelkreis nach Anspruch 3 geschaffen.

Entsprechend einem weiteren Aspekt der Erfindung wird ein Verfahren zum Teilen der Frequenz eines Oszillatorsignals gemäß Anspruch 5 angegeben.

Fig. 1 ist ein Blockdiagramm, das einen Phasenregelkreis mit einem programmierbaren Teiler und Verriegelungserfassung zeigt.

Fig. 2 ist ein schematisches Diagramm, das den Gegenphasentaktgenerator aus Fig. 1 zeigt.

Fig. 3 ist ein schematisches Diagramm, das den programmierbaren Teilerschaltkreis aus Fig. 1 zeigt.

Fig. 4 ist ein schematisches Diagramm, das den Latch- Schaltkreis aus Fig. 3 zeigt.

Fig. 5 ist ein schematisches Diagramm, das den Vergleicherschaltkreis aus Fig. 3 zeigt.

Fig. 6 ist ein schematisches Diagramm, das den Verriegelungsdetektorschaltkreis aus Fig. 1 zeigt und

Fig. 7 ist eine Darstellung der Signalform zur Veranschaulichung der Überwachung der Phasenverriegelung.

Fig. 1 zeigt einen Phasenregelkreis (PLL) 10, der sich zur Herstellung als integrierter Schaltkreis mit gängigen Verfahren für integrierte Schaltkreise eignet. Ein Signal RERCLK mit beispielsweise 2,0 MHz wird am ersten Eingang des Phasendetektors 12 angelegt, um ein Aufwärtssteuersignal und ein Abwärtssteuersignal für die Ladungspumpe 16 zu erzeugen. Die Ladungspumpe 16 kann einen (nicht gezeigten) P-Kanal- Transistor und einen N-Kanal-Transistor umfassen, die in Reihe zwischen der positiven Versorgungsspannung und Masse geschaltet sind, wobei der P-Kanal-Transistor für das Aufwärtssteuersignal und der N-Kanal-Transistor für das Abwärtssteuersignal verantwortlich ist. Die Verbindung an den Drains der Ladungspumpentransistoren treibt den Regelkreisknoten 18 zum Laden und Entladen des Regelkreisfilters 22, das eine (nicht gezeigte) Kapazität umfassen kann, die zwischen dem Regelkreisknoten 18 und Masse gekoppelt ist. Die Spannung am Regelkreisknoten 18 steuert den VCO 24, ein Oszillatorsignal OSCOUT am Ausgang 26 zu erzeugen. Das Signal OSCOUT des VCO 24 wird an den Gegenphasentaktgenerator 28 angelegt, um nicht-überlappende Gegenphasentakte XCLK und YCLK zu erzeugen. Die Taktsignale XCLK und YCLK werden vom programmierba ren Frequenzteilerschaltkreis 30 geteilt, um ein Signal OSCOUT/N zu liefern, das an einen zweiten Eingang des Phasendetektors 14 angelegt wird. Der programmierbare Teilerschaltkreis 30 erzeugt ein Signal , ein Signal AB- TASTTAKT und ein Signal XFER-TAKT, damit der PLL 10 die Verriegelung erfassen kann.

Der PLL 10 arbeitet wie folgt. Das am ersten Eingang des Phasendetektors 14 angelegte Signal REFCLK erzeugt zusammen mit dem an seinem zweiten Eingang angelegten Signal OSCOUT/N entsprechend der Phasenbeziehung zwischen ihnen das Steuersignal AUFWÄRTS und das Steuersignal ABWÄRTS. Das Steuersignal AUFWÄRTS pulsiert, wenn dem Signal OSCOUT/N das Signal REFCLK fehlt, d. h. wenn die Frequenz des Signals OSCOUT/N relativ zum REFCLK-Signal zu niedrig ist. Alternativ pulsiert das Steuersignal ABWÄRTS, um die Frequenz des Oszillatorsignals vom VCO 24 zu verringern, wenn das OSCOUT/N-Signal dem REFCLK-Signal hinterherhinkt. Die Ladungspumpe 16 reagiert auf das Steuersignal AUFWÄRTS und auf das Steuersignal ABWÄRTS, indem sie den Regelkreisknoten 18 lädt bzw. entlädt. Die am Regelkreisknoten 18 aufgebaute Spannung treibt den VCO 24, um das Signal OSCOUT mit beispielsweise 299 MHz zu erzeugen, wobei diese Frequenz von dem programmierbaren Teilerschaltkreis 30 heruntergeteilt wird, um am zweiten Eingang des Phasendetektors 14 das Signal OSCOUT/N bereitzustellen. Ein Steuersignal N bestimmt den Divisor für den programmierbaren Frequenzteilerschaltkreis 30. Der Phasendetektor 14 überwacht daher den Phasenunterschied zwischen dem Signal REFCLK und dem Signal OSCOUT/N, und er erzeugt bei Bedarf die Steuersignal AUFWÄRTS und ABWÄRTS für die Ladungspumpe 16, um den Regelkreisknoten 18 und den VCO 24 anzusteuern, damit eine vorgegebene Phasenbeziehung zwischen den Signalen REFCLK und OSCOUT/N aufrecht erhalten wird.

Der Gegenphasentaktgenerator 28 wird in Fig. 2 gezeigt, in der OSCOUT über die Inverter 32, 33, 34 und 36 an einen ersten Eingang des UND-Gatters 38 angelegt wird. Der Ausgang des Inverters 32 wird über die Inverter 40 und 42 mit einem ersten Eingang des UND-Gatters 44 gekoppelt. Der Ausgang des UND-Gatters 38 liefert das Taktsignal XCLK, das über den Inverter 46 an den zweiten Eingang des UND-Gatters 44 angelegt wird. Ebenso liefert der Ausgang des UND-Gatters 44 das Taktsignal YCLK, das über den Inverter 48 an den zweiten Eingang des UND-Gatters 38 angelegt wird. Der Ausgang des Inverters 34 am Knoten 50 wird über den Inverter 52 mit dem Eingang des Inverters 42 gekoppelt, während der Ausgang des Inverters 40 am Knoten 54 über den Inverter 56 mit dem Eingang des Inverters 36 gekoppelt ist.

Wenn OSCOUT auf logisch Null umschaltet, wechselt der Ausgang des Inverters 32 auf logisch Eins. Der Inverter 40 versucht, den Knoten 54 auf logisch Null umzuschalten, bevor der Knoten 50 auf logisch Eins umschaltet, weil der Knoten 54 nur durch zwei Inverter gegenüber OSCOUT verzögert wird, während der Knoten 50 durch drei Inverter verzögert angesteuert wird. Der Übergang des Knotens 54 auf logisch Null wird jedoch vom Inverter 52 verzögert, weil der Knoten 50 noch zwei Inverter-Verzögerungen lang, nachdem OSCOUT auf logisch Null wechselt, logisch Null ist. Der Inverter 52 versucht den Knoten 54 auf logisch Eins zu halten, bis der Ausgang des Inverters 34 seinen Zustand ändert. Ein entsprechender Ablauf ergibt sich, wenn OSCOUT auf logisch Eins schaltet. Der Übergang der Inverter 36 und 42 ist daher um 180º phasenverschoben, und sie überschneiden sich ungefähr bei der Hälfte, wodurch die unterschiedliche Verzögerung durch eine ungleiche Anzahl von Invertern zwischen OSCOUT und den Knoten 50 und 54 überwunden wird.

Wenn der Ausgang des Inverters 36 logisch Null ist, geht das Taktsignal XCLK am Ausgang des UND-Gatters 38 auf logisch Null. Das UND-Gatter 44 empfängt von den Ausgängen der Inverter 42 und 46 logische Einsen zum Bereitstellen eines Taktsignals YCLK mit dem logischen Zustand Eins. Wenn der Ausgang des Inverters 42 auf logisch Null wechselt, geht das Taktsignal YCLK auf logisch Null. Das UND-Gatter 38 empfängt vom Ausgang der Inverter 36 und 48 logische Einsen, um ein Taktsignal XCLK mit logisch Eins bereitzustellen. Die Taktsignale XCLK und YCLK überlappen sich daher nicht, sie haben einen entgegengesetzten Phasenwechsel bei ungefähr 50%, und sie haben die Frequenz OSCOUT. Die Signale OSCOUT und XCLK sind in Phase.

Weitere Einzelheiten des programmierbaren Frequenzteilerschaltkreises 30 einschließlich des Latches 60 mit einem ersten und zweiten Eingang IN1 bzw. IN2, die die Programmzahl N bzw. einen Ausgangswert der Dekrementschaltkreis 6 empfangen, werden in Fig. 3 gezeigt. Der Ausgang des Latch 60 wird mit einem Eingang des Dekrementschaltkreises 62 und dem Eingang IN1 des Vergleicherschaltkreises 64 gekoppelt. Der Eingang IN2 des Vergleicherschaltkreises 64 empfängt eine konstante Zahl K. Der Transistor 66 arbeitet als Hochzieh- Vorrichtung am Ausgang des Vergleicherschaltkreises 64. Das Gate des Transistors 66 empfängt das Massepotential, während die Source des Transistors 66 auf dem Potential VDD der Stromversorgung von beispielsweise 5,0 Volt liegt. Das Ausgangssignal des Vergleicherschaltkreises 64 wird in Abhängigkeit von den Taktsignalen XCLK und YCLK, die an die Gates der Transistoren 68 und 72 bzw. angelegt werden, durch den Transistor 68, den Inverter 79, den Transistor 72 und den Inverter 74 zum Knoten 76 geleitet. Der Inverter 80 hat einen Eingang, der mit dem Knoten 76 gekoppelt ist, und einen Ausgang, der mit dem Knoten 82 gekoppelt ist. Das UND-Gatter 84 hat einen Eingang, der mit dem Knoten 76 gekoppelt ist, während sein zweiter Eingang das Taktsignal XCLK empfängt. Ein Eingang des UND-Gatters 86 ist mit dem Knoten 82 gekoppelt, während sein zweiter Eingang das Taktsignal XCLK empfängt. Die Ausgänge der UND-Gatter 84 und 86 sind mit den Ladeeingängen LD1 bzw. LD2 des Latches gekoppelt. Der DURCHLASS-Eingang des Latches 60 empfängt das Taktsignal YCLK.

Die Betriebsfrequenz des Ausgangs des VCO sei 200 MHz. Wenn die gewünschte Dauer von 500 ns ist, dann kann der programmierbare Teilerschaltkreis 30 so eingestellt werden, daß er die Taktsignale XCLK und YCLK mit 200 MHz etwa durch die ganze Zahl 100 teilt. Dementsprechend wird die Programmzahl N auf 99 (eins weniger als Hundert), d. h. "1100011" gesetzt. Der Vergleicherschaltkreis 64 erzeugt alle einhun dert Taktzyklen von OSCOUT einen FLAG-Puls mit logisch Eins. Die Periode des FLAG-Pulses ist dieselbe wie die Periode von OSCOUT. Der FLAG-Puls wird von einem Verzögerungsschaltkreis (114-138) verlängert, um die gewünschte Pulsbreite für die Taktsignale und XFER (mindestens eine Taktlänge von XCLK) zu erhalten.

FLAG sei anfänglich auf logisch Eins. Das Taktsignal XCLK mit logisch Eins schaltet den Transistor 68 durch und leitet die logische Eins zum Inverter 70 weiter. Das nächste Taktsignal YCLK mit logisch Eins schaltet den Transistor 72 durch und leitet eine logische Null vom Inverter 70 zum Inverter 74 weiter. Der Knoten 76 geht daher auf logisch Eins, und der Knoten 82 geht nach einer Periode der Taktsignale XCLK und YCLK, nach der das FLAG logisch Eins wurde, auf logisch Null. Der Eingang LD1 des Latches 60 empfängt beim folgenden Taktsignal XCLK mit logisch Eins vom UND-Gatter 84 eine logische Eins, um die Programmzahl N vom Eingang IN1 zu laden. Das Latch 60 enthält nun die Zahl "1100011", und nach dem nächsten Taktsignal YCLK mit logisch Eins leitet es dieselbe Zahl an seinen Ausgang AUS. Der Dekrementschaltkreis 62 empfängt die "1100011" vom Latch 60 und führt in jeder Periode der Taktsignale XCLK und YCLK eine Verringerung um Eins aus.

Eine Ausführungsform des Latch 60 wird in Fig. 4 gezeigt, wo die Gates der Transistoren 90 und 92 die Eingänge LD1 bzw. LD2 empfangen. Die Sources der Transistoren 90 und 92 sind mit dem Eingang des Inverters 94 zusammengekoppelt. Der Durchlaß-Transistor 96 ist zwischen den Ausgang des Inverters 94 und den Eingang des Inverters 98 geschaltet, und er reagiert auf den DURCHLASS-Eingang des Latch 60. Wenn der Eingang LD1 logisch Eins ist, leitet der Transistor den am Eingang IN1 angelegten logischen Zustand an den Inverter 94 weiter. Ein Taktsignal YCLK mit logisch Eins gibt den Transistor 96 frei, den invertierten logischen Zustand vom Inverter 94 weiter zu leiten, um denselben logischen Zustand, den er am Eingang IN1 angelegt, am Ausgang AUS des Latch 60 zu erzeugen. Wenn der Eingang LD2 im anderen Fall eine logische Eins ist, leitet der Transistor 92 den am Eingang IN2 angelegten logischen Zustand zum Inverter 94 weiter. Ein Taktsignal YCLK mit logisch Eins gibt den Transistor 96 frei, den invertierten logischen Zustand vom Inverter 94 weiterzuleiten, um denselben logischen Zustand des Latch 60, wie er am IN2 angelegt ist, am Ausgang AUS zu erzeugen. Der Latch- Schaltkreis 90-98 kann das am wenigsten signifikante Bit des angelegten digitalen Signals speichern. Ein 90-98 entsprechender Latch-Schaltkreis wird für jedes Bit des daran angelegten digitalen Signals bereitgestellt.

Der Vergleicherschaltkreis 64 vergleicht die "1100011" vom Latch 60 mit einer Zahl K = "0000001". Eine Ausführungsform des Vergleicherschaltkreises 64 wird in Fig. 5 mit dem Exklusiv-ODER-Gatter 100, dem Transistor 102, dem Exklusiv- ODER-Gatter 104 und dem Transistor 106 gezeigt. Der Vergleicherschaltkreis 100-102 vergleicht das am wenigsten signifikante Bit 0 des angelegten digitalen Signals, während der Vergleicherschaltkreis 104 - 106 das am zweitwenigsten signifikante Bit 1 vergleicht. Ein Vergleicherschaltkreis wie 100 - 102 wird an den Eingängen IN1 und IN2 des Vergleicherschaltkreises 64 für jedes Bit der angelegten digitalen Signale bereitgestellt. Beim vorliegenden Beispiel stimmen die am wenigsten signifikanten Bits der Zahl K = "0000001" mit der "1100011" aus dem Latch 60 überein, wobei dann der Ausgang des Exklusiv-ODER-Gatters 100 auf logisch Null geht. Der Transistor 102 wird dadurch gesperrt. Die am zweitwenigsten signifikanten Bit stimmen nicht überein, und das Exklusiv- ODER-Gatter 104 liefert eine logische Eins. Der Transistor 106 schaltet durch und zieht den Ausgang AUS des Vergleicherschaltkreises 64 auf logisch Null. Die Drains der Transistoren 102 und 106 sind miteinander gekoppelt, so daß nur eine Nichtübereinstimmung zwischen dem Ausgangssignal des Latch 60 und der Zahl K ein Flag mit logisch Null ergibt.

In Fig. 3 wiederum durchläuft das Flag mit logisch Null die Transistoren 68 und 72 und in der nächsten folgenden Periode der Taktsignale XCLK und YCLK die Inverter 70 und 74. Der Knoten 76 geht auf logisch Null, und der Knoten 82 geht auf logisch Eins. Das nächste Taktsignal XCLK mit logisch Eins erzeugt am Ausgang des UND-Gatters 86 eine logische Eins und gibt den Eingang IN2 des Latch 60 frei. Die "1100011", die in der vorangegangenen Periode der Taktsignale XCLK und YCLK vom Dekrementschaltkreis 62 um Eins auf "1100010" heruntergesetzt wurde, wird in das Latch 60 geladen und an den Dekrementschaltkreis 62 und den Vergleicherschaltkreis 64 weitergeleitet. Der Wert "1100010" wird vom Dekrementschaltkreis 62 in der nächsten Periode der Taktsignale XCLK und YCLK wiederum heruntergesetzt. Der Wert "1100010" wird mit der Zahl k = "0000001" verglichen. FLAG bleibt logisch Null, da die digitalen Signale immer noch nicht übereinstimmen. Die Knoten 76 und 82 bleiben auf logisch Null bzw. auf logisch Eins. Das Verfahren wird fortgesetzt, bis der Wert im Latch 60 auf "0000001" heruntergesetzt wurde und er somit mit der Zahl K "0000001" übereinstimmt, wobei dann der Vergleicherschaltkreis 64 einen FLAG-Puls mit logisch Eins und mit der Pulsbreite von OSCOUT erzeugt.

Das FLAG mit logisch Eins durchläuft in der nächsten Periode der Taktsignale XCLK und YCLK die Transistoren 68 und 72 und die Inverter 70 und 74. Der Knoten 76 geht auf logisch Eins, und der Knoten 82 geht auf logisch Null. Die logische Null am Knoten 82 durchläuft beim zweiten hohen Zustand des Taktsignals XCLK, nachdem der FLAG-Puls logisch Eins wurde, den Transistor 108. Der Inverter 110 invertiert das Signal, um ein Ausgangssignal ABTASTTAKT mit logisch Eins am Gate des Transistors 112 zu erzeugen. Der Transistor 112 schaltet durch, um den Eingang des Inverters 114 auf logisch Eins zu ziehen, wenn das Ausgangssignal OSCOUT/N am Ausgang des Inverters 116 auf logisch Eins geht. Die logische Eins am Knoten 76 gibt den Eingang LD1 von Latch 60 frei, so daß die Programmzahl N = "1100011" erneut geladen wird. Der neue Wert des Latch wird bei dem nächsten hohen Zustand des Taktsignals YCLK an den Vergleicherschaltkreis 64 weitergeleitet, nachdem der Knoten 76 auf logisch Eins geht. Ein Vergleich des neuen Werts im Latch mit der Zahl K ergibt eine Nichtübereinstimmung, und das FLAG-Signal kehrt auf logisch Null zurück. Die Knoten 76 und 82 schalten in der folgenden Periode der Takt signale XCLK und YCLK auf logisch Null bzw. auf logisch Eins zurück, so daß der obige Prozeß wiederholt wird. Der programmierbare Teilerschaltkreis 30 erzeugt daher einmal nach jedem N-ten Zyklus von OSCOUT einen FLAG-Puls mit logisch Eins und mit derselben Pulsbreite wie OSCOUT.

Um die Pulsbreite von zu verlängern, schaltet der Transistor 118 während des folgenden hohen Zustands des Taktsignals XCLK durch, nachdem der Knoten 82 auf eine logische Null geht, um den logischen Zustand Null zum Inverter 120 weiterzuleiten. Der Inverter 120 invertiert wiederum das Signal. Die logische Null vom Inverter 124 durchläuft den Transistor 126 bei einem weiteren logisch hohen Zustand des Taktsignals XCLK. Der Inverter 128 invertiert das Signal und leitet es durch den Transistor 130 bei einem weiteren hohen Zustand des Taktsignals YCLK, indem der Inverter 132 das Signal wiederum invertiert. Der nächste Zustand Hoch des Taktsignals XCLK leitet die logische Null vom Inverter 132 über den Transistor 134 und erzeugt eine logische Eins am Ausgang des Inverters 136. Der Transistor 138 schaltet durch und zieht den Ausgang des Inverters 114 auf logisch Null. Mittlerweile wurde der Knoten 82 auf logisch Eins zurückgeschaltet und schaltet den Transistor 112 aus. Das Ausgangssignal OSCOUT/N folgt dem Inverter 116 auf logisch Null. Die Transistoren 118, 122, 126, 130 und 134 und die Inverter 120, 124, 128, 132 und 136 arbeiten als Verzögerungsschaltkreis, um den logischen Zustand Null des Signals OSCOUT/N zu verlängern. Die Verzögerung kann durch Bereitstellen von mehr oder weniger Transistor-Inverter-Paaren zwischen den Knoten 82 und dem Gate des Transistors 138 angepaßt werden.

Im Zustand Hoch des Taktsignals YCLK geht auch das Signal OSCOUT/N durch den Transistor 140, woraufhin es vom Inverter 142 invertiert wird. Der Transistor 146 leitet das invertierte Signal beim nächsten Zustand Hoch des Taktsignals XCLK an den Inverter 148. Das Ausgangssignal des Inverters 148 ergibt nach der Inversion durch den Inverter 150 das Ausgangssignal . Das Ausgangssignal des Inverters 148 durchläuft bei einem weiteren Zustand Hoch des Taktsignals YCLK auch den Transistor 152. Der Inverter 154 invertiert das Signal, und es wird während eines weiteren hohen Zustands des Taktsignals XCLK durch den Transistor 156 geleitet. Der Inverter 158 liefert an seinem Ausgang das Ausgangssignal XFER- TAKT. Die Transistoren 140, 146, 152 und 156 und die Inverter 142, 148, 150, 154 und 158 dienen dazu, um den Null-Abfall (von logisch Eins auf logisch Null) des OSCOUT/N mit dem XFER-Taktsignal zu zentrieren, was in der nächsten Taktperiode von XCLK und YCLK erfolgt. Die Transistoren 140 und 146 und die Inverter 142, 148 und 150 dienen dazu, den -Puls zu verlängern.

In Fig. 1 wird gezeigt, daß das Signal REFCLK und das Signal OSCOUT/N an den ersten bzw. den zweiten Eingang des Verriegelungsdetektorschaltkreises 160 angelegt wird. Das Signal vom programmierbaren Teilerschaltkreis 30 wird auch an den Verriegelungsdetektorschaltkreis 160 angelegt, um ein ERFASST-Signals zu erzeugen, wenn das REFCLK- Signal und das Signal OSCOUT/N logisch Eins ist, wenn das Signal auf Null geht, und wenn sie logisch Null sind, wenn das Fensters positive wird. Das Fenster wird als niedriger Zustand des - Signals definiert.

Das ERFASST-Signal vom Verriegelungserfassungsschaltkreis 160 wird am Dateneingang des Master/Slave- Schieberegisters 164 angelegt, während die Signale ABTASTTAKT und XFER- TAKT vom programmierbaren Teilerschaltkreis 30 an seine Takteingänge angelegt werden. Das ABTASTTAKT-Signal läßt die Eingangsdaten in den Master-Abschnitt des Schieberegisters 164 einrasten, während das XFER-TAKT-Signal die Daten an den Slave-Abschnitt transferieren. Insgesamt bewirkt das, daß Daten zwischen benachbarten Bit-Positionen verschoben werden. Das Schieberegister 164 hat an jeder Bitposition Abgriffspunkte, die mit den Eingängen des UND-Gatters 166 zum Bereitstellen eines Signals VERRIEGELT am Ausgang 168 gekoppelt sind. Es wird nur ein falsches ERASST-Signal (logisch Null) benötigt, das in das Schieberegister 164 geschoben wird, um das VERRIEGELT-Signal auf niedrig zu setzen, was einen unver riegelten Zustand anzeigt. Das Signal ERFASST muß für mindestens vier ABTASTATKT- und XFER-TAKT-Perioden zum wahren Zustand (logisch Eins) zurückzukehren, um die logische Null vollständig aus dem Schieberegister 164 mit vier Bit herauszuschieben und um für das Signal VERRIEGELT den wahren Zustand wiederherzustellen. Es ist klar, daß das Schieberegister 164 auf 12 Bits oder mehr erweitert werden kann, um die Anzahl von aufeinanderfolgenden wahren ERFASST-Signalen zu erhöhen, die nötig sind, um ein wahres Signal VERRIEGELT abzugeben.

Der Verriegelungsdetektorschaltkreis 160 wird in Fig. 6 genauer gezeigt, in der das Signal REFCLK und das Signal OSCOUT/N am ersten bzw. zweiten Eingang des NAND-Gatters 170 angelegt werden. Der Ausgang des NAND-Gatters 170 wird mit dem Drain des Transistors 172 gekoppelt, dessen Gate zum Empfangen des Signals gekoppelt ist. Die Source des Transistors 172 wird über die Inverter 174 und 176 mit einem ersten Eingang des NOR-Gatters 178 gekoppelt. Das Signal REFCLK und das Signal OSCOUT/N wird am zweiten bzw. dritten Eingang des NOR-Gatters 178 angelegt. Der Transistor 180 enthält ein Drain, das mit dem Ausgang des Inverters 176 gekoppelt ist, eine Source, die mit dem Eingang des Inverters 174 gekoppelt ist, und ein Gate, das zum Empfangen der positiven Versorgungsspannung VCC zum Bereitstellen eines Latch- Rückkoppelschaltkreises um die Inverter 174-176 gekoppelt ist. Der Ausgang des NOR-Gatters 178 wird mit dem Drain des Transistors 184 gekoppelt, während das Gate des Transistors 184 das vom Inverter 186 invertierte -Signal empfängt. Die Source des Transistors 184 wird über die Inverter 188 und 190 mit einem Eingang des Inverters 194 gekoppelt. Der Transistor 196 enthält einen mit dem Ausgang des Inverters 190 gekoppelten Drain, eine mit dem Eingang des Inverters 188 gekoppelt Source und ein zum Empfang der positiven Versorgungsspannung VDD gekoppeltes Gate. Der Ausgang des Inverters 194 ist mit dem Drain des Transistors 200 gekoppelt, dessen Gate zum Empfang des -Singals gekoppelt ist und dessen Source mit dem Eingang des Inverters 202 gekoppelt ist. Der Ausgang des Inverters 202 liefert das Signal ERFASST.

Der Betrieb des Verriegelungserfassungsschaltkreises 100 kann am besten anhand des Impulsdiagramms aus Fig. 7 verstanden werden, das einen Zustand mit Phasenverriegelung und das Erfassen eines unverriegelten Zustands zeigt. Im normalen Betrieb unmittelbar vor der Zeit t&sub0; in Fig. 7 ist das Signal OSCOUT/N und auch das Signal REFCLK logisch Eins, was eine logische Null am Ausgang des NAND-Gatters 170 und eine logische Null am Ausgang des NOR-Gatters 178 erzeugt. Das Signal ist in Fig. 7 vor dem Zeitpunkt t&sub0; hoch, was den Transistor 172 durchschaltet und die logische Null zum ersten Eingang des NOR-Gatters 178 durchleitet. Der Transistor 180 leitet die logische Null zurück zum Eingang des Inverters 174.

Wenn das Signal auf logisch Null geht, schaltet sich der Transistor 172 aus, und der Transistor 184 schaltet wegen des Inverters 186 durch. Der Übergang des Signals auf Null tastet den logischen Zustand des Signals REFCLK und des Signals OSCOUT/N ab. Wenn beide logisch Eins sind, ist der Ausgang des NAND-Gatters 170 logisch Null. Andernfalls ist der Ausgang des NAND-Gatters 170 logisch Eins. Wenn das Signal REFCLK und das Signal OSCOUT/N beide zwischen den Zeiten t&sub0; und t&sub1; aus Fig. 7 auf logisch Null gehen, wird eine logische Eins am Ausgang des NOR- Gatters 178 erzeugt, die durch den Transistor 184 und die Inverter 188 und 190 weitergeleitet wird. Der Inverter 194 liefert eine logische Eins an seinem Ausgang. Der Transistor 196 übergibt die logische Eins an den Eingang des Inverters 188. Wenn das Signal nach der Zeit t&sub1; zur logischen Eins zurückkehrt, leitet der Transistor 200 die logische Null vom Inverter 194 zum Inverter 202 und liefert ein Signal ERFASST mit dem logischen Wert Eins. Wenn das Signal positiv wird, wird der logischen Zustand des REFCLK-Signals und des Signals OSCOUT/N wieder abgetastet. Wenn beide logisch Null sind, und der Ausgang des Inverters 176 logisch Null ist, wird der Ausgang des NOR-Gatters 178 logisch Eins. Im anderen Fall ist der Ausgang des NOR-Gatters 178 logisch Null. So lange wie das Signal REFCLK und das Si gnal OSCOUT/N zur Zeit des Übergangs auf Null des -Signals logisch Eins und so lange sie logisch Null zu dem Zeitpunkt, in dem das -Signal positiv wird, sind, bleibt das Signal ERFASST auf logisch Eins, was einen verriegelten Zustand des PLLs 10 anzeigt.

Es werde im folgenden angenommen, daß das Signal REFCLK nach dem Zeitpunkt t&sub2; seine Frequenz wechselt, so daß der PLL 10 nicht länger phasenverriegelt ist. Unmittelbar vor der Zeit t&sub3; in Fig. 7 ist das Signal OSCOUT/N und auch das Signal REFCLK logisch Eins, was eine logische Null am Ausgang des NAND-Gatters 170 und eine logische Null am Ausgang des NOR-Gatters 178 erzeugt. Das Signal ist vor dem Zeitpunkt t&sub3; hoch, so daß der Transistor 172 durchschaltet und die logische Null zum ersten Eingang des NOR-Gatters 178 leitet. Der Transistor 180 verriegelt die logische Null am Eingang des Inverters 174.

Wenn das Signal auf eine logische Null geht, schaltet der Transistor 172 ab, und der Transistor 184 schaltet über den Inverter 186 durch, so daß der logische Zustand des Signals REFCLK und des Signals OSCOUT/N abgetastet wird. Das Signal OSCOUT/N geht zwischen den Zeitpunkten t&sub3; und t&sub4; auf logisch Null, das Signal REFCLK bleibt jedoch auf logisch Eins. Der Ausgang logisch Null des NOR-Gatters 178 wird durch den Transistor 184 und die Inverter 188 und 190 geleitet. Der Transistor 196 verriegelt die logische Null am Eingang des Inverters 188. Wenn das Signal nach dem Zeitpunkt t&sub4; zur logischen Eins zurückkehrt, leitet der Transistor 200 die logische Eins vom Inverter 194 zum Inverter 202 und liefert das Signal ERFASST mit logisch Null, was anzeigt, daß der PLL 10 die Phasenverriegelung verloren hat. Wenn die Abtastung positiv wird, wird erfaßt, daß das Signal REFCLK nicht in Phase mit dem Signal OSCOUT/N ist. Das Signal ERFASST wird beim nächsten ABTASTTAST-TAKT-Signal mit einer logischen Null in das Schieberegister 164 von Fig. 1 verschoben, was das Signal VERRIEGELT am Ausgang des Anschlusses 168 in den Zustand logisch Null, d. h. falsch bringt.

Ein entsprechendes Ergebnis "keine Phasenverriegelung" ergibt sich, wenn das Signal REFCLK auf logisch Null schaltet, bevor das Abtasten im auf Null geht. Bei logisch Eins verriegelt der Ausgang des NAND-Gatters 170 am Ausgang des Inverters 176, wenn das Signal auf logisch Null schaltet. Das NOR-Gatter 178 fährt fort, während des Signals eine logische Null bereitzustellen, und das Signal ERFASST geht auf logisch Null, was einen unverriegelten Zustand anzeigt.

Zusammengefaßt bedeutet dies, es müssen sowohl das Signal REFCLK als auch OSCOUT/N logisch Eins sein, damit der Ausgang des NAND-Gatters 178 logisch Null ist, bevor das Signal auf Null geht. Außerdem müssen sowohl das Signal REFCLK als auch OSCOUT/N logisch Null sein, so daß der Ausgang des NOR-Gatters 118 logisch Eins ist, wenn das Signal positiv wird, um einen phasenverriegelten Zustand des PLLs 10 anzuzeigen.

Obgleich spezielle Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben wurden, sind für Fachleute weitere Modifikationen und Verbesserungen denkbar.


Anspruch[de]

1. Programmierbarer Frequenzteiler, der umfaßt:

einen Latch-Schaltkreis (60) mit einem ersten und einem zweiten Dateneingang und mit einem Ausgang, wobei der erste Dateneingang eine Programmzahl empfängt und der Ausgang eine ganze Latch-Zahl abgibt,

einen Dekrementschaltkreis (62) mit einem Dateneingang, mit einem Takteingang zum Empfangen von einem ersten und einem zweiten Taktsignal und mit einem Ausgang, wobei der Dateneingang mit dem Ausgang des Latch-Schaltkreises gekoppelt ist und der Ausgang mit dem zweiten Eingang des Latch- Schaltkreises gekoppelt ist,

einen Vergleicherschaltkreis (64) mit einem ersten und einem zweiten Eingang und mit einem Ausgang, wobei der erste Eingang die ganze Latch-Zahl empfängt und der zweite Eingang eine konstante ganze Zahl empfängt,

einen Verzögerungsschaltkreis (68 - 80) mit einem mit dem Ausgang des Vergleicherschaltkreises gekoppelten Eingang, welcher auf das erste und zweite Taktsignal reagiert, um ein erstes Ausgangssignal mit geteilter Frequenz bereitzustellen, wobei der Verzögerungsschaltkreis enthält:

(a) einen ersten Transistor (68) mit einem Gate, einem Drain und einer Source, wobei der Drain mit dem Ausgang des Vergleicherschaltkreises gekoppelt ist und das Gate das erste Taktsignal empfängt,

(b) einen ersten Inverter (70) mit einem Eingang und einem Ausgang, wobei der Eingang mit der Source des ersten Transistors gekoppelt ist,

(c) einen zweiten Transistor (72) mit einem Gate, einem Drain und einer Source, wobei der Drain mit dem Ausgang des ersten Inverters gekoppelt ist und das Gate das zweite Taktsignal empfängt,

(d) einen zweiten Inverter (74) mit einem Eingang und einem Ausgang, wobei der Eingang mit der Source des zweiten Transistors gekoppelt ist, und

(e) einen dritten Inverter (80) mit einem mit dem Ausgang des zweiten Inverters gekoppelten Eingang,

ein erstes UND-Gatter (84) mit einem mit dem Ausgang des zweiten Inverters gekoppelten ersten Eingang, mit einem zum Empfang des ersten Taktsignals gekoppelten zweiten Eingang und mit einem mit einem ersten Ladeeingang des Latch- Schaltkreises gekoppelten Ausgang, wobei ein Signal am Ausgang verursacht, daß die Programmzahl in den Latch-Schaltkreis geladen wird, und

ein zweites UND-Gatter (86) mit einem mit einem Ausgang des dritten Inverters gekoppelten ersten Eingang, mit einem zum Empfang des ersten Taktsignals gekoppelten zweiten Eingang und mit einem mit einem zweiten Ladeeingang des Latch- Schaltkreises gekoppelten Ausgang.

2. Programmierbarer Frequenzteiler nach Anspruch 1, bei dem der Verzögerungsschaltkreis außerdem umfaßt:

einen dritten Transistor (108) mit einem Gate, einem Drain und einer Source, wobei der Drain mit dem Ausgang des dritten Inverters gekoppelt ist, das Gate das erste Taktsignal empfängt, und

einen vierten Inverter (110) mit einem Eingang und einem Ausgang, wobei der Eingang mit der Source des dritten Transistors gekoppelt ist und der Ausgang einen Abtasttakt als Ausgangssignal liefert.

3. Phasenregelkreis, der umfaßt:

ein erstes Mittel (14, 17) zum Vergleichen der Phase eines ersten und eines zweiten digitalen Eingabesignals und zum Erzeugen eines Ausgangssignals, um eine Regelkreisknotenspannung an einem Regelkreisknoten aufzubauen,

einen spannungsgesteuerten Oszillator (24) mit einem mit dem Regelkreisknoten gekoppelten Eingang, der ein erstes Oszillatorsignal liefert, das eine Frequenz hat, wie sie von der Regelkreisknotenspannung festgelegt wird,

ein zweites Mittel (28), das zum Empfangen des ersten Oszillatorsignals gekoppelt ist und das erste und zweite Taktsignale liefert,

einen Latch-Schaltkreis (60) mit einem ersten und einem zweiten Dateneingang, mit einem ersten und einem zweiten Ladeeingang und mit einem Ausgang, wobei der erste Dateneingang eine Programmzahl empfängt, der Ausgang eine Latch-Zahl liefert,

einen Dekrementschaltkreis (62) mit einem Eingang, einem ersten und zweiten Takteingang und mit einem Ausgang, wobei der Eingang mit dem Ausgang des Verriegelungsschaltkeises gekoppelt ist, der Ausgang mit dem zweiten Dateneingang des Verriegelungsschaltkreises gekoppelt ist und der erste und zweite Takteingang das erste bzw. das zweite Taktsignal empfängt,

einen Vergleicherschaltkreis (64) mit einem ersten und einem zweiten Eingang und mit einem Ausgang, wobei der erste Eingang die Latch-Zahl empfängt, der zweite Eingang eine konstante Zahl empfängt, und

einen Verzögerungsschaltkreis (68 - 80) mit einem mit dem Ausgang des Vergleicherschaltkreises gekoppelten Eingang, der auf das erste und zweite Taktsignal reagiert, um ein zweites Oszillatorsignal mit einer im Vergleich zum ersten Oszillatorsignal verringerten Frequenz zu liefern, wobei der Verzögerungsschaltkreis enthält:

einen ersten Transistor (68) mit einem zum Empfang des ersten Taktsignals gekoppelten Gate und mit einem mit dem Ausgang des Vergleicherschaltkreises gekoppelten Drain, einen ersten Inverter (70) mit einem mit der Source des ersten Transistors gekoppelten Eingang,

einen zweiten Transistor (72) mit einem zum Empfang des zweiten Taktsignals gekoppelten Gate und mit einem mit einem Ausgang des ersten Inverters gekoppelten Drain,

einen zweiten Inverter (74) mit einem mit der Source des ersten Transistors gekoppelten Eingang und

einen dritten Inverter (80) mit einem mit dem Ausgang des zweiten Inverters gekoppelten Eingang,

ein erstes UND-Gatter (84) mit einem mit dem Ausgang des zweiten Inverters gekoppelten Eingang und mit einem zum Empfang des ersten Taktsignals gekoppelten zweiten Eingang und mit einem mit dem ersten Ladeeingang des Latch-Schaltkreises gekoppelten Ausgang, und

ein zweites UND-Gatter (86) mit einem mit einem Ausgang des dritten Inverters gekoppelten ersten Eingang, mit einem zum Empfang des ersten Taktsignals gekoppelten zweiten Eingang und mit einem mit dem zweiten Ladeeingang des Latch- Schaltkreises gekoppelten Ausgang.

4. Phasenregelkreis nach Anspruch 3, bei dem der Verzögerungsschaltkreis außerdem umfaßt:

einen dritten Transistor (108) mit einem Gate, einem Drain und einer Source, wobei der Drain mit dem Ausgang des dritten Inverters gekoppelt ist, das Gate das erste Taktsignal empfängt, und

einen vierten Inverter (110) mit einem Eingang und mit einem Ausgang, wobei der Eingang mit der Source des dritten Transistors gekoppelt ist und der Ausgang das zweite Oszillatorsignal liefert.

5. Verfahren zum Teilen der Frequenz eines Oszillatorsignals, das die Schritte umfaßt:

Ableiten eines ersten (XCLK) und eines zweiten (YCLK) Taktsignals vom Oszillatorsignal,

Bereitstellen einer Latch-Zahl,

Vergleichen der Latch-Zahl mit einer konstanten Zahl (K) und Erzeugen eines FLAG-Signals (FLAG) mit einem ersten Zustand, wenn die Latch-Zahl nicht mit der konstanten Zahl (K) übereinstimmt, und mit einem zweiten Zustand, wenn die Latch- Zahl mit der konstanten Zahl (K) übereinstimmt,

Verzögern des FLAG-Signals in Abhängigkeit vom ersten Taktsignal (XCLK) zum Erzeugen eines verzögerten Signals an einem ersten Knoten,

Verzögern des verzögerten Signals vom ersten Knoten in Abhängigkeit vom zweiten Taktsignal (YCLK) zum Erzeugen eines verzögerten Signals an einem zweiten Knoten (76),

Herabsetzen der Latch-Zahl entsprechend dem ersten und zweiten Taktsignal, wenn das verzögerte Signal am zweiten Knoten (76) einen ersten Zustand hat, und Laden einer Programmzahl (N) als Latch-Zahl in Abhängigkeit vom ersten Taktsignal, wenn das verzögerte Signal am zweiten Knoten (76) einen zweiten Zustand hat, zum Bereitstellen eines zweiten Os zillatorsignals mit einer von der Programmzahl (N) bestimmten Frequenz.







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