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HERSTELLUNG ELEKTRONISCHER ARTIKEL AUS DÜNNSCHICHT-SCHALTUNGEN - Dokument DE69513628T2
 
PatentDe  


Dokumentenidentifikation DE69513628T2 07.12.2000
EP-Veröffentlichungsnummer 0724777
Titel HERSTELLUNG ELEKTRONISCHER ARTIKEL AUS DÜNNSCHICHT-SCHALTUNGEN
Anmelder Koninklijke Philips Electronics N.V., Eindhoven, NL
Erfinder YOUNG, Nigel, David, Meadvale Redhill Surrey RH1 GL4, GB
Vertreter Gößmann, K., Dipl.-Ing., Pat.-Ass., 90419 Nürnberg
DE-Aktenzeichen 69513628
Vertragsstaaten DE, FR, GB, IT, NL
Sprache des Dokument En
EP-Anmeldetag 13.07.1995
EP-Aktenzeichen 959235227
WO-Anmeldetag 13.07.1995
PCT-Aktenzeichen IB9500559
WO-Veröffentlichungsnummer 9607300
WO-Veröffentlichungsdatum 07.03.1996
EP-Offenlegungsdatum 07.08.1996
EP date of grant 01.12.1999
Veröffentlichungstag im Patentblatt 07.12.2000
IPC-Hauptklasse H01L 21/84
IPC-Nebenklasse H01L 23/60   G02F 1/136   

Beschreibung[de]

Die Erfindung bezieht sich auf ein Verfahren zum Herstellen einer elektronischen Einrichtung, die auf einem isolierenden Substrat eine Anzahl Dünnfilmschaltungselemente, einschließlich einer Gruppe von Dünnfilmverbindungsspuren, aufweist. Die Erfindung bezieht sich insbesondere darauf, die Schaltungselemente vor einer zerstörenden elektrostatischen Entladung (ESD) zu schützen. Die Erfindung bezieht sich ebenfalls auf elektronische Einrichtungen, hergestellt nach einem solchen Verfahren und auf elektronische Einrichtungen mit solchen Schutzmitteln. Die Einrichtung kann beispielsweise ein Aktivmatrix-Flüssigkristalldisplay oder ein anderer Flachbildschirm, oder aber jeder andere Typ einer elektronischen großflächigen Einrichtung mit Dünnfilmschaltungselementen, beispielsweise ein Dünnfimdatenspeicher oder ein Bildsensor sein.

Es ist bekannt, Dünnfilmschaltungen sowie monolithische integrierte Schaltungen vor Beschädigung durch elektrostatische Entladung (ESD) während beispielsweise Ionenimplantierung und/oder während anderer Herstellungsprozesse und/oder Handlungen zu schützen. Auf diese Weise beschreibt nämlich die US- Patentschrift US-A-4.875.130 eine bipolare Transistorstruktur für ESD-Schutz der Eingangsschaltung einer integrierten Schaltung. Der bipolare Transistor (der in einer Ausführungsform als Sicherungseinrichtung ausgebildet ist) hat eine reduzierte Beta und ist mit einer oder mehreren Dioden zwischen dem Eingangsstift und Vcc der integrierten Schaltung in Reihe geschaltet. In den veröffentlichten Europäischen Patentanmeldungen EP-A-0 589 519 und EP-A-0 601 652 und in der veröffentlichten Japanischen Patentanmeldung Kokai JP-A-OS-181157 werden mehrere ESD-Schutzstrukturen in Dünnfilmeinrichtungen beschrieben.

In EP-A-0 601 652 wird eine Entladungsstrecke mit einer Reihe von Entladungsspalten über die Länge beschrieben, die aufeinanderfolgende Dünnfilmgebiete der Strecke voneinander trennen und auf diese Weise eine elektrische Isolation für den normalen Betrieb der Einrichtung schaffen. In EP-A-0 589 519 wird eine Dünnfilmsicherung beschrieben, die nachstehend noch näher beschrieben wird. Weiterhin sei nachher noch auf EP-A-0 601 652 hingewiesen.

Aus JP-A-OS-181157 ist es bekannt, vor ESD dadurch zu schützen, dass auf dem isolierenden Substrat, zusammen mit den Dünnfilmschaltungselementen eine Gruppe von Dünnfilmtransistoren gebildet wird. Jeder der Transistoren hat ein Kanalgebiet, das eine steuerbare Verbindung mit einer betreffenden Dünnfilmspur der Gruppe von Spuren schafft, um diese Dünnfilmspur in einer Ladungsleckstrecke zu verbinden. Diese Leckstrecke dient zum Schützen der Schaltungselemente vor einer zerstörenden elektrostatischen Entladung (ESD) während einer Herstellungsstufe der Einrichtung. Die Gruppe mit Transistoren hat eine gemeinsame Steuerleitung zum Zuführen einer Steuervorspannung zur Steuerung des Stromflusses durch die Kanalgebiete der Transistoren.

Verarmungsisolierschicht-Dünnfilm-Feldeffekttransistoren (TFTs) werden verwendet zum Bilden der steuerbaren Verbindungen in der in JP-A-OS-181157 beschriebenen Flüssigkristall-Wiedergabeanordnung. Diese Transistoren werden gebildet zwischen einem peripheren Kurzschlussring und den Enden von Abtastleitungen und Signalleitungen der Anordnung. Wenn der gemeinsamen Steuerleitung keine Spannung zugeführt wird, befinden sich diese Verarmungstransistoren in dem leitenden Zustand und erlauben auf diese Weise ein Weglecken elektrostatischer Ladung zwischen den Abtast- und Signalleitungen und dem Kurzschlussring. Wenn der gemeinsamen Steuerleitung eine negative Spannung zugeführt wird, werden diese Verarmungstransistoren mit einem n+-Kanal in einen Sperrzustand geschaltet, wodurch die Abtast- und Signalleitungen gegenüber dem Kurzschlussring isoliert werden. In diesem isolierten Zustand können den Dünnfilmleiterverbindungen zum testen der Dünnfilmschaltung Testsignal zugeführt werden. Wenn die Herstellung beendet ist, kann der Kurzschlussring entfernt werden, beispielsweise durch Ritzen am Umfang des Substrats der Einrichtung.

Es ist nun u. a. eine Aufgabe der vorliegenden Erfindung, einen ESD- Schutz zu schaffen, wobei eine elektrostatische Ladungsleckstrecke mit steuerbaren Verbindungen verwendet wird, während die Notwendigkeit vermieden wird, einen Teil der Strecke zu entfernen (beispielsweise einen Kurzschlussring) durch Ritzen oder durch einen ähnlichen Vorgang.

Nach Anspruch 1 der vorliegenden Erfindung wird ein Verfahren geschaffen zum Herstellen einer elektronischen Anordnung, die auf einem isolierenden Substrat eine Anzahl Dünnfilmschaltungselemente, einschließlich einer Gruppe Dünnfilmverbindungsspuren aufweist, wobei dieses Verfahren die nachfolgenden Verfahrensschritte umfasst: das Bilden einer Gruppe von Dünnfilmtransistoren auf dem Substrat in einem solchen Zusammenhang mit den Dünnfilmschaltungselementen, dass ein Kanalgebiet eines betreffenden Transistors eine steuerbare Verbindung mit einer betreffenden Dünnfilmspur der Gruppe von Spuren schafft zur Verbindung dieser Dünnfilmspur in einer Ladungsleckstrecke, wobei diese Leckstrecke dazu dient, die Schaltungselemente vor einer zerstörenden elektrostatischen Entladung zu schützen, wobei die Gruppe von Transistoren mit einer gemeinsamen Steuerleitung versehen ist um eine Steuervorspannung zuzuführen zur Steuerung des Stromflusses durch die Kanalgebiete der Transistoren. Nach der vorliegenden Erfindung weist ein derartiges Verfahren das Kennzeichen auf, dass die steuerbaren Verbindungen in der Leckstrecke zu allen Dünnfilmspuren der Gruppe gleichzeitig unterbrochen werden durch Zuführung einer ausreichend hohen Steuervorspannung zu der gemeinsamen Steuerleitung zum Unterbrechen der Verbindungen durch Verdampfung wenigstens der Kanalgebiete der Transistoren, nachdem die Leckstrecke zum elektrostatischen Entladungsschutz wirksam gewesen ist.

Auf diese Weise werden nach dem ESD-Schutz alle steuerbaren Verbindungen der Gruppe gleichzeitig auf einfache Weise entfernt, indem der gemeinsamen Steuerleitung eine hohe Steuervorspannung zugeführt wird. Die Verbindungen können elektrisch wie eine Sicherung aufgeblasen werden, wobei der Strom zwischen den einzelnen Kanalgebieten und der gemeinsamen Steuerleitung fließt. Auf diese Weise kann in dem Kanalgebiet jeder Transistorverbindung eine permanente offene Schaltungsunterbrechung gebildet werden.

In diesem Zusammenhang sei bemerkt, dass der Erfinder bereits früher vorgeschlagen hat, Dünnfilmverbindungen aus beispielsweise Aluminium oder einem Metallsilizid zu verwenden zum Schaffen eines ESD-Schutzes zwischen Dünnfilmspu ren und dann diese Dünnfilmspurverbindungen (wie eine Sicherung) aufzublasen um die ESD-Schutzstrecke zu unterbrechen. Diese Sicherungsverbindungstechnologie ist in EP-A-0 589 519 beschrieben, wobei der ganze Inhalt durch Bezeichnung als hierin aufgenommen betrachtet wird. In diesem Fall werden die Verbindungen dadurch aufgeblasen, dass einzelne Impulse sequentiell zwischen aufeinanderfolgenden Paaren von Spuren zugeführt werden. Auf diese Weise können nicht alle Verbindungen gleichzeitig verdunstet werden. Weiterhin sind die Verbindungen nicht steuerbar und folglich ist eine vorübergehende Isolierung der Spuren nicht erreichbar. Auf diese Weise kann die Schaltung nach EP-A-0 589 519 nicht vor einem einzelnen Durchbrennen jedes Paares von Verbindungen getestet werden.

Die Verbindungen nach der vorliegenden Erfindung sind aufblasbar und steuerbar, wobei verschiedene Vorspannungspegel an der gemeinsamen Steuerleitung verwendet werden. Mit einer niedrigen Steuervorspannung wird eine vorübergehende Schaltungsisolierung erzielt um einen Testvorgang der Schaltungsanordnung zu ermöglichen. Wenn der gemeinsamen Steuerleitung eine ausreichend hohe Steuervorspannung zugeführt wird, setzt die Transistorstruktur aus und zwischen der Steuerleitung und den Kanalgebieten dieser Transistoren kann ein ausreichend großer Strom fließen um diese steuerbaren Verbindungen durch Joule-Erhitzung zu verdampfen und zu unterbrechen. Für ein Aussetzen kann die Dünnfilmstruktur jedes Dünnfilmtransistors in dem Bereich des Kanalgebietes und der gemeinsamen Steuerleitung speziell verschiedenartig konstruiert werden. Nachstehend werden spezielle Beispiele (wie ein dünnes dielektrisches Gate und ein schmales Kanalgebiet beschrieben.

Dünnfilm-Feldeffekttransistoren (meistens als TFT bezeichnet) vom Anreicherungstyp oder vom Verarmungstyp können verwendet werden zum Schaffen der steuerbaren Verbindungen, die durch hohe Steuervorspannungen nach der vorliegenden Erfindung unterbrochen werden können.

Steuerbare Verbindungstransistoren nach der vorliegenden Erfindung können nicht nur an den Enden von Dünnfilmverbindungsspuren gebildet werden, sondern auch zwischen den Dünnfilmverbindungsspuren. Entweder der Hersteller oder der Kunde können der gemeinsamen Steuerleitung die hohe Spannung zuführen um diese steuerbaren Verbindungen zu unterbrechen. Auf entsprechende Art und Weise können die Verbindungen vom Hersteller aus entfernt werden bevor die Anordnung verkauft wird, oder sie können vom Kunden selber entfernt werden, der die Herstellung der Anordnung vervollständigen würde.

Auf diese Weise wird nach Anspruch 9 der vorliegenden Erfindung eine elektronische Anordnungsstruktur geschaffen, wobei es auf einem isolierenden Substrat eine Anzahl Dünnfilmschaltungselemente mit einer Gruppe von Dünnfilmverbindungsspuren gibt, eine Gruppe von Dünnfilmtransistoren auf dem Substrat in einer derartigen Anordnung mit den Dünnfilmschaltungselementen, dass ein Kanalgebiet eines betreffenden Transistors eine steuerbare Verbindung mit einer betreffenden Dünnfilmspur der Gruppe von Spuren schafft zum Verbinden dieser Dünnfilmspur in einer Ladungsleckstrecke, wobei diese Leckstrecke zum Schutz der Schaltungselemente vor einer zerstörenden elektrostatischen Entladung dient, wobei die Gruppe von Transistoren mit einer gemeinsamen Steuerleitung versehen ist um eine Steuervorspannung zuzuführen zur Steuerung des Stromflusses durch die Kanalgebiete der Transistoren.

Nach der vorliegenden Erfindung weist eine derartige Anordnung das Kennzeichen auf, dass jeder Dünnfilmtransistor der Gruppe in dem Bereich des Kanalgebietes und der gemeinsamen Steuerleitung mit einer Dünnfilmstruktur ausgebildet ist, die dazu geeignet ist, um den Transistor durch Verdampfung des Kanalgebietes durch Zuführung einer ausreichend hohen Steuervorspannung zu der gemeinsamen Steuerleitung aufzuschalten. Beispiele derartiger Strukturen werden nachstehend anhand der Zeichnung beschrieben. Die steuerbaren Verbindungen in der Leckstrecke zu allen Dünnfilmspuren der Gruppe werden gleichzeitig durch Zuführung der hohen Steuervorspannung zu der gemeinsamen Steuerleitung unterbrochen, nachdem die Leckstrecke als elektrostatischer Entladungsschutz wirksam gewesen ist. Wie oben beschrieben, kann die Unterbrechung der steuerbaren Verbindungen entweder vom Hersteller aus vor dem Verkauf oder von Kunden aus erfolgen.

Vorzugsweise wird eine schützende Deckschicht über die Dünnfilmschaltungselemente und Dünnfilmverbindungsspuren gebildet, bevor der gemeinsamen Steuerleitung die hohe Steuervorspannung zugeführt wird. Diese schützende Deckschicht dient zur Maskierung der Dünnfilmschaltungselemente und der Dünn filmverbindungsspuren vor Trümmern von den steuerbaren Verbindungen, wenn sie auf diese Weise unterbrochen werden. Die Schutzschicht kann Fenster aufweisen, wodurch die Dünnfilmstruktur der steuerbaren Verbindungstransistoren im Bereich der Kanalgebiete sichtbar sind. Diese Fenster ermöglichen es, dass die Dünnfilmstruktur dieser Transistoren in diesem Bereich durch Zuführung der hohen Steuervorspannung auf einfache Weise durchgebrannt werden kann. Solche Fenster aber brauchen nicht vorgesehen zu werden, wenn ein sehr hoher Erhitzungsgrad das Ergebnis der Zufuhr der hohen Steuerspannung ist (durch die spezielle Dünnfilmkonstruktion).

Um den gewünschten Durchbruch und die Erhitzungseffekte zu steigern kann eine Abwandlung der Dünnfilmkonstruktionseigenschaften durchgeführt werden für die steuerbaren Verbindungstransistoren in dem Bereich deren Kanalgebiete und der gemeinsamen Steuerleitung zusätzlich zu Konstruktionsmerkmalen (oder an der Stelle derselben), die sich auf eine Deckschicht beziehen. Auf diese Weise werden beispielsweise die Konstruktionsmerkmale vorzugsweise derart gewählt, dass die Intensität des elektrischen Feldes der steuerbaren Verbindungstransistorstruktur mit hoher Steuerspannung gesteigert wird, und/oder dass die Weichheit, die in der Gate- Dielektrizität der steuerbaren Verbindungstransistoren auftritt, benutzt wird, und/oder dass der elektrische Widerstand (und folglich die Joule-Erhitzung) der Durchbruchstromstrecke in dem Kanalbereich und über denselnen zu der Steuerleitung gesteigert wird und/oder dass die thermische Masse, die erhitzt und verdunstet werden muss, reduziert wird. Durch diese Maßnahmen können örtlich in den steuerbaren Verbindungstransistorstrukturen hohe Stromdichten und hohe Temperaturen erzielt werden, wenn die hohe Steuervorspannung zugeführt wird. Örtliche Erhitzung auf sehr hohe Temperaturen kann auftreten. Dadurch können die steuerbaren Verbindungstransistoren über die ganze Breite der Kanalgebiete völlig verdunstet werden, wenigstens örtlich über die Leckstrecke.

Das Kanalgebiet des Transistors kann durch ein Halbleiterdünnfilmmuster vorgesehen werden, mit einer Breite, die in der Nähe der (oder in Überlappung mit der) gemeinsamen Steuerleitung kleiner ist. Dadurch, dass das Kanalgebiet in dem oder in der Nähe des Überlappungsbereiches auf diese Weise geformt wird, wird die thermische Masse reduziert und es kann einen höheren elektrischen Widerstand und eine höhere Feldkonzentration in diesem Gebiet erhalten werden, wenn die hohe Steu ervorspannung zugeführt wird. Es kann eine noch intensivere örtliche Erhitzung auftreten. Weiterhin gibt es weniger Kanalgebietmaterial, das zum Unterbrechen der steuerbaren Verbindung verdampft werden muss.

Die Dünnfilmschaltungselemente der Anordnung können Transistoren in einer Schaltungsanordnung enthalten. Die Transistoren der steuerbaren Verbindungen können geformt werden unter Anwendung wenigstens einiger (möglicherweise aller) Dünnfilmverarbeitungsstufen, die zum Bilden der Transistoren in der Schaltungsanordnung angewandt werden. Auf diese Weise lassen sich eine Vielzahl zusätzlicher Verarbeitungsschritte zum Bilden der steuerbaren Verbindungstransistoren vermeiden.

Ein üblicher Halbleiterdünnfilm kann mit einem Muster versehen werden zum Schaffen von Kanalgebieten der Transistoren in der Schaltungsanordnung und der Kanalgebiete der Transistoren in den steuerbaren Verbindungen. Die Größe der Kanalgebiete der Transistoren in der Schaltungsanordnung wird auf normale Weise entsprechend den gewünschten Schaltungscharakteristiken für jeden dieser Transistoren gewählt. In den meisten Fällen können diese Transistoren in der Schaltungsanordnung ein Kanalgebiet haben, das größer ist als ein schmales Kanalgebiet der steuerbaren Verbindungstransistoren. Dies erfordert nur eine Änderung des Layouts der Maskierung zum Bilden der Kanalgebiete der jeweiligen Transistoren, und zwar in Bezug auf das Muster sowie in Bezug auf die Abmessungen.

Ein Steuerdielektrikum der Transistoren der steuerbaren Verbindungen kann durch ein dünnes isolierendes Dünnfilmmuster geschaffen werden, das eine geringere Dicke hat als ein dickeres isolierendes Dünnfilmmuster, das ein Steuerdielektrikum der Transistoren in der Schaltungsanordnung schafft. Das dünne Dielektrikum kann ein einzeln aufgebrachter dünner Film sein. Das dünne Dielektrikum kann aber ziemlich einfach durch Ätzung gebildet werden, wodurch der dickere isolierende dünne Film in den Gebieten der steuerbaren Verbindungen dünner gemacht wird. Das dünne Steuerdielektrikum der steuerbaren Verbindungstransistoren ermöglicht es, dass der Durchbruch dieser Transistoren bei der Zuführung einer ziemlich hohen Steuervorspannung auftritt. Die Anwendung des Ätzvorgangs zum Verdünnen des isolierenden Films kann örtliche Defekte in dem Film steigern, wodurch der Durchschlag er leichtert wird. Die Steuerleitung kann entweder über oder unter dem dünnen Steuerdielektrikum vorhanden sein.

Die steuerbaren Verbindungstransistoren nach der vorliegenden Erfindung können die Gruppe der Dünnfilmspuren mit einer peripheren Kurzschlussspur verbinden zum Bilden der Leckstrecke. Die Dünnfilmtransistoren der steuerbaren Verbindungen nach der vorliegenden Erfindung können mit den Dünnfilmverbindungsspuren in der Ladungsleckspur verschachtelt werden. Die gemeinsame Steuerleitung kann sich quer zu der Längsrichtung der Dünnfilmverbindungsspuren erstrecken und kann gegenüber diesen Spuren isoliert werden durch ein isolierendes Dünnfilmmuster, das eine größere Dicke hat als ein isolierendes Dünnfilmmuster, das ein Steuerdielektrikum der Transistoren der steuerbaren Verbindungen schafft.

Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben. Es zeigen:

Fig. 1 eine Draufsicht eines Teils einer elektronischen Anordnung mit ESD-Schutzverbindungen und in Richtung der Endstufe der Herstellung nach einem Verfahren nach der vorliegenden Erfindung dargestellt,

Fig. 2 einen Schnitt durch spezifische Beispiele von drei Dünnfilmstrukturen A, B und C in der Anordnung nach Fig. 1,

Fig. 3 eine Draufsicht eines Beispiels der steuerbaren Verbindungsstruktur A in Fig. 2,

Fig. 4 bis 6 je einen Schnitt durch die Struktur nach Fig. 2 in einer anderen Herstellungsstufe, wobei Fig. 6 nur die Struktur A zeigt, wenn die steuerbare Verbindung durch Zuführung einer hohen Steuervorspannung durchgeschlagen ist,

Fig. 7 bis 9 je eine Darstellung der Drainstrom-Gatespannung- Kennlinien (Ls, Vg) typischer steuerbarer Verbindungen für ESD-Schutz von Anordnungen nach der vorliegenden Erfindung,

Fig. 10 eine Draufsicht einer elektronischen Anordnung nach der vorliegenden Erfindung mit solchen steuerbaren Verbindungen zwischen Dünnfilmverbindungsspuren der Anordnung, und

Fig. 11 einen Schnitt durch ein Beispiel einer anderen Dünnfilmstruktur einer steuerbaren Verbindung nach der vorliegenden Erfindung, die Layoutmerkmale aufweisen kann, die in der Draufsicht nach Fig. 1, 3 und 10 dargestellt sind.

Es sei bemerkt, dass die Zeichnung, mit Ausnahme der Kennlinie nach Fig. 8, schematisch und nicht maßstabgerecht sind. Relative Abmessungen und Verhältnisse von Teilen dieser Fig. 1 bis 7 und 9 bis 11 sind der Deutlichkeit und der Bequemlichkeit der Zeichnung halber vergrößert oder verkleinert dargestellt. Zur Bezeichnung von gleichen oder ähnlichen Teilen in den jeweiligen Ausführungsformen sind dieselben Bezugszeichen verwendet worden.

Die vorliegende Erfindung kann angewandt werden bei der Herstellung einer großen Skala großflächiger elektronischer Anordnungen mit auf einem isolierenden Substrat 1 gebildeten Dünnfilmschaltungselementen. Die Anordnung (von der die Fig. 1 nur einen Eckteil zeigt), kann beispielsweise eine Aktivmatrix-Flüssigkristallwiedergabeanordnung sein, beispielsweise wie in JP-A-OS-181157. Beispiele einer solchen Wiedergabeanordnung sind in der US Patentschrift US-A-5.103.829 und in der veröffentlichten Europäischen Patentanmeldung EP-A-0 601652 beschrieben. Auf diese Weise kann das Substrat 1 ein preisgünstiges Glas sein, die eine Rückseite der Wiedergabeanordnung bildet und eine Matrix von Pixelschaltelementen trägt (beispielsweise Dünnfilmtransistoren) sowie zugeordnete Treiberschaltungen (ebenfalls mit Dünnfilmtransistoren) für die Matrix. Die Dünnfilmtransistoren (TFTs) in der Schaltungsanordnung sind in den Figuren durch 41 bezeichnet. Die einzelnen Schaltungsanordnungen und Verbindungen der Matrixschaltung und der zugeordneten Schaltungsanordnung können auf bekannte Art und Weise gebildet werden, durch Ablagerung einer Folge von Filmen aus mehreren Materialien auf dem Substrat 1 (beispielsweise Leiter, Isolatoren, Halbleiter, Halbisolatoren). Diese Filme werden Verarbeitet (beispielsweise in einem Ätz- und Dotierungsverfahren) zum Bilden der jeweiligen Gebiete und Muster der Dünnfilmtransistoren und der anderen Schaltungselemente, einschließlich der Dünnfilmverbindungsspuren. Fig. 1 zeigt keine Schaltungskonfiguration der Dünnfilmtransistoren 41 in der Matrix und der zugeordneten Treiberschaltung, weil diese in jeder beliebigen Form sein können, beispielsweise wie in US-A-5.130.829 und EP-A-0 601 652 beschrieben und dargestellt. Der ganze Inhalt von US-A-5.130.829 und EP-A-0 601 652 wird durch Bezeichnung als hierin aufgenommen betrachtet.

Statt einer Aktivmatrix-Flachbildwiedergabeanordnung kann die Schaltungsanordnung nach Fig. 1 für eine ganz andere Funktion angewandt werden, beispielsweise für einen Bildsensor mit einer Matrix von Schalttransistoren 41, die zum Adressieren einer Anordnung von Dünnfilmbildabtastelementen (beispielsweise Photodioden) dienen und durch eine zugeordnete Dünnfilmtransistorschaltung gesteuert werden. In einer anderen Form kann die elektronische Schaltungsanordnung nach Fig. 1 ein Datenspeicher sein mit einer Schaltmatrix von Dünnfilmtransistoren 41, die zum Adressieren einer Anordnung von Speicheranordnungen, beispielsweise Dünnfilmkondensatoren, wirksam ist.

Die Dünnfilmschaltungsanordnung auf dem Substrat 1 umfasst mehrere Gruppen von Dünnfilmverbindungsspuren. Fig. 1 zeigt als Beispiel eine Gruppe von drei Verbindungsspuren 22, 13, 14, die sich auswärts in Richtung eines Umfangs 2 auf dem Substrat 1 erstrecken. In einem bestimmten Beispiel kann die Leiterspur 22 aus einem Metall, wie Aluminium sein, während die Leiterspuren 13, 14 hochdotiertes leitendes polykristallines Silizium aufweisen können. In der Nähe des Endes beim Umfang 2 ist die Metallspur 22 expandiert zum Bilden einer Kontaktfläche 22a, mit der ein externer Draht (oder eine andere Art von externer Verbindung) befestigt werden kann. In der Nähe der Enden in Richtung des Umfangs 2 können die polykristallinen Siliziumspuren 13 und 14 mit gleich großen Metallkontaktflächen 23a und 24a versehen sein, mit denen externe Verbindungen befestigt werden können.

Beim Fehlen einer elektrostatischen Ladungsleckstrecke nach der vorliegenden Erfindung kann eine elektrostatische Ladung aufgebaut werden und die Dünnfilmschaltungselemente zerstören. Wie in EP-A-0 601 652 beschrieben, kann die aufgebaute Ladung während einer Ionenimplatierungsstufe bei der Herstellung auftreten, beispielsweise wie in der vorliegenden Fig. 5. Es kann aber als statische Elektrizität beim Behandeln der Anordnung auftreten. Ein derartiger Ladungsaufbau kann eine zerstörende Entladung zwischen den Leitermustern 22, 13, 14 usw. Verursachen und dies kann einen Kurzschluss von Teilen der Schaltungselemente verursachen, beispielsweise des Gate-Dielektrikumsfilms 18 der Dünnfilmtransistoren 41.

Um eine Zerstörung durch eine elektrostatische Entladung (ESD) zu vermeiden werden auf dem Substrat zusammen mit den Dünnfilmschaltungselementen (beispielsweise Dünnfilmtransistoren 41) der Schaltungsanordnung eine Gruppe von Dünnfilmtransistoren 45 gebildet. Jeder Transistor 45 hat ein Kanalgebiet 6, das eine steuerbare Verbindung mit einer betreffenden Dünnfilmspur 22, 13, 14 schafft zum Verbinden dieser Spur in einer Ladungsleckstrecke, beispielsweise mit einem peripheren Kurzschlussring 4, 25. Bei einigen der ESD kritischen Stufen bei der Herstellung (beispielsweise in der Ionenimplantierungsstufe nach Fig. 5) kann der Ring 4,25 auf bekannte Weise geerdet werden. Die Gruppe von Verbindungstransistoren 45 hat eine gemeinsame Steuerleitung 7 zur Steuerung der Stromflusses durch die Kanalgebiete 6 der Transistoren 45. Die Steuerleitung 7 ermöglicht es, dass die Schaltungsanordnung getestet wird, bevor die Verbindungen 45 unterbrochen werden.

Nach der vorliegenden Erfindung wird jeder dieser Verbindungstransistoren 45 in dem Bereich des Kanalgebietes 6 und der gemeinsamen Steuerleitung 7 mit einer Dünnfilmstruktur konstruiert, geeignet um den Transistor 45 durch Verdampfung des Kanalgebietes 6 in Leerlaufbetrieb zu halten, Dieser finale und dauerhafte Leerlaufbetrieb wird erreicht durch die Zuführung einer ausreichend hohen Steuervorspannung Vg2 zu der gemeinsamen Steuerleitung 7. Die steuerbaren Leitungen 45 zu allen Dünnfilmspuren 22, 13, 14, ... der Gruppe werden gleichzeitig unterbrochen, indem die hohe Spannung Vg2 auf diese Weise zugeführt wird. Dieser Vorgang kann beim Hersteller der Anordnung vor dem Verkauf derselben durchgeführt werden. Auf alternative Weise kann der Vorgang auch vom Kunden durchgeführt werden, bevor dieser die Anordnung in einem System unterbringt. Die gemeinsame Steuerleitung 7 zum Auslösen der Verbindungen 45 ist unabhängig von den anderen Schaltungsverbindungen in der Anordnung (einschließlich einer Unabhängigkeit von den Kontaktflächen 22a bis 24a und einer Unabhängigkeit der Verbindungen und der gegenseitigen Verbindungen mit den Gates 17 der Dünnfilmtransistoren 41 der Schaltungsanordnung). Eine große Kontaktfläche 27a der Steuerleitung 7 kann in der an den Kunden verkauften Anordnung freigelassen werden, damit dieser Kunde die Möglichkeit hat, der Steuerleitung 7 die Vorspannung Vg2 zuzuführen und dadurch die Verbindungen 45 zu unterbrechen.

Die Herstellung einer solchen Einrichtung wird nun anhand der Fig. 2 bis 8 näher beschrieben. In dem Schnitt nach den Fig. 2, 4 und 5 zeigt der Abschnitt A das Gebiet eines steuerbaren Verbindungstransistors 45, der Abschnitt B zeigt das Gebiet eines Dünnfilmtransistors 41 in der Schaltungsanordnung und der Abschnitt C zeigt eine Kreuzung zwischen zwei Leiterspuren 22 und 13. Ein spezifisches Beispiel eines steuerbaren Verbindungstransistors 45, der nach der vorliegenden Erfindung kurzgeschlossen werden kann, ist in der Draufsicht in Fig. 3 und im Schnitt in Fig. 6 dargestellt.

Die Dünnfilmtransistoren 41 und 45 aus den Fig. 2 bis 6 sind von dem sog. "koplanaren, nicht-invertierten" Typ. Bei diesem Typ von Dünnfilmtransistoren wird die Gate-Elektrode 7, 17 auf einer Gate-Dielektrikschicht 8, 18 auf einem Halbleiterfilm 3 gebildet, der die Kanalgebiete 6, 16 der Dünnfilmtransistoren 45 und 41 bildet. Das Filmmuster 3 umfasst ebenfalls Source- und Drain-Gebiete 4, 5,14, 15 der Dünnfilmtransistoren. Fig. 4 zeigt eine frühe Stufe der Herstellung, wobei die Dünnfilmstruktur einen Isolierfilm 18 auf dem Halbleitermuster 3 auf dem isolierenden Substrat 1 aufweist.

Das Halbleitermuster 3 umfasst die einzelnen Körper für die Dünnfilmtransistoren 41 und 45 (beispielsweise siehe den vom Dünnfilmtransistor 45 in Fig. 3) und die einzelnen Verbindungsspuren (siehe beispielsweise die Spuren 13, 14, 4 in Fig. 1). Dieses Halbleitermuster 3 kann beispielsweise polykristallines Silizium sein. Die Dicke kann beispielsweise etwa 0,1 um sein. Wie in den Fig. 1 und 3 dargestellt, kann das Halbleitermuster 3 eine Breite haben, die in der Nähe der Stelle, wo die gemeinsame Steuerleitung 7 in jeder steuerbaren Verbindungsdünnfilmtransistor vorgesehen werden soll, kleiner ist. Auf diese Weise haben, obschon das Halbleitermuster 3 die Kanalgebiete 6 der steuerbaren Verbindungsdünnfilmtransistoren 45 und die Kanalgebiete 16 der Dünnfilmtransistoren 41 in der Schaltungsanordnung schaffen, die Kanalgebiete 16 der Dünnfilmtransistoren 41 eine Breite, die größer ist als eine geringe Breite w der Kanalgebiete 6 der Dünnfilmtransistoren in den steuerbaren Verbindungen 5.

Fig. 3 zeigt eine progressive Verengung des Halbleitermusters der Dünnfilmtransistoren 45 von W in dem Source- und Drain-Gebiet 4 und 5 bis w in dem Kanalgebiet 6. Typische Abmessungen sind beispielsweise etwa 5 um für w und etwa 10 um für W. Die Breite der Kanalgebiete 16 der Dünnfilmtransistoren 41 kann derselben Größenordnung sein wie W oder größer, wobei die genaue Abmessung abhängig ist von der aktuellen Trägerkapazität der Dünnfilmtransistoren.

Der dielektrische Film 18 in Fig. 4 kann beispielsweise aus Siliziumoxid sein. Andere isolierende Werkstoffe (beispielsweise Siliziumnitrid) und Kombinationen von Werkstoffen können aber ebenfalls verwendet werden. Es kann auf einem Halbleitermuster 3 in einem chemischen Aufdampfungsprozess gebildet werden. Der Film 18 kann typischerweise eine Dicke von beispielsweise 0,15 um haben. Der Film 18 schafft in dieser Dicke das Gate-Dielektrikum für die Dünnfilmtransistoren 41, wie in dem Abschnitt B der Fig. 2 bis 5 dargestellt. Das Gate-Dielektrikum 8 der steuerbaren Verbindungsdünnfilmtransistoren 45 ist vorgesehen durch ein dünneres isolierendes Dünnfilmmuster 8. In der in Fig. 4 dargestellten Ausführungsform wird dieser dünnere dielektrische Film 8 durch örtliches Ätzen eines Gebietes des dielektrischen Films 18 gebildet. Auf diese Weise wird der dielektrische Film 18 in gebieten A abgelagert, wo die steuerbaren verbindungen 45 gebildet werden müssen, wie in Gebieten (wie B und C), wo die Schaltungsanordnung gebildet werden soll. Auf dem abgelagerten Film 18 wird ein Maskierungsmuster 20 (beispielsweise aus Photoresist) gebildet. Das Maskierungsmuster 20 hat Fenster 21 über das Gebiet A, wo die steuerbaren Verbindungen 45 gebildet werden. Bei diesen Fenstern 21 wird dann der dielektrische Film 18 zu der geringeren Dicke geätzt, wie dies für das Gate-Dielektrikum 8 erforderlich ist. Dazu kann die maskierte Struktur in einer chemisch ätzenden Lösung getaucht werden. Die Ätzzeit ist nicht so kritisch wie dies wäre, wenn die Behandlung zum Bilden des Gate-Dielektrikums eines Dünnfilmtransistors 41 der Schaltungsanordnung angewandt würde. Auf diese Weise wird das verdünnte Gate- Dielektrikum 8 nur nacheinander in zweierlei Weisen verwendet, und zwar:

(i) mit einer niedrigen Gate-Spannung Vg1, zugeführt zum vorübergehenden Abschalten des Dünnfilmtransistors 45 beim testen der Schaltungsanordnung, und

(ii) mit einer sehr hohen Spannung Vg2, zugeführt zum Unterbrechen der Dünnfilmtransistorverbindung 45.

Auf diese Weise ist die Dicke der verdünnten dielektrischen Schicht 8 nicht kritisch. In einem typischen Fall kann diese beispielsweise etwa 0,05 um betragen.

Das Maskierungsmuster 20 wird nach dem Ätzvorgang nach Fig. 4 entfernt. Ein weiteres Dünnfilmmuster (beispielsweise aus polykristallinem Silizium) wird danach abgelagert und geätzt zum Schaffen der Gate-Leitungen 7, 17 der Dünnfilmtransistoren 41 und 45. Fig. 5 zeigt die resultierende Struktur in einer nachfolgenden Ionenimplantierungsstufe während der Herstellung. Auf diese Weise können, wie in Fig. 5 dargestellt, dotierende Ionen 30 in dem Halbleitermuster 3,7,17 implantiert werden zum Schaffen der hochdotierten Source-, Drain- und Gate-Gebiete 4, 5,7 der Dünnfilmtransistoren 45 und 14, 15,17 der Dünnfilmtransistoren 41. Das Gate-Muster 7,17 maskiert die unterliegenden Kanalgebiete 6,16 auf bekannte Weise gegen diese dotierende Ionenimplantierung. Auf diese Weise sind in dieser Ausführungsform die Kanalgebiete 6 und 16 der Dünnfilmtransistoren 45 und 41 von nahezu intrinsiker Leitfähigkeit.

Ein weiterer dielektrischer Film 28 wird danach durch chemisches Aufdampfen angebracht. Dieser Film 28 kann ebenfalls aus einem Siliziumoxid sein. Andere Werkstoffe aber (beispielsweise Siliziumnitrid) und Kombinationen von Werkstoffen können stattdessen ebenfalls verwendet werden. Eine typische Dicke für den Film 28 ist beispielsweise 0,3 um. Ein Muster von Kontaktfenstern wird danach durch die isolierenden Filme 28 und 18 hindurch angebracht, beispielsweise dort, wo die Source-, Drain- und Gate-Gebiete 4, 5,7,14,15,17 kontaktiert werden sollen. Es wird danach ein leitendes Dünnfilmmuster (beispielsweise aus einem Metall wie Aluminium) abgelagert und geätzt zum Bilden von Verbindungten wie der Schaltungsspur 22 und einer Umrfangsspur 25 und Kontaktstellen 22a, 23a, 24a, 27a.

Die elektronische Anordnung wird nun getestet in Bezug auf eine befriedigende Wirkung der Schaltungsanordnung. Um dieses Testvorgang durchzuführen ist es notwendig, die Leiterspuren 22,13,14, ... gegenüber dem Kurzschlussring 4,25 zu isolieren. Dies kann dadurch erfolgen, dass der gemeinsamen Gate-Leitung 7 der steuerbaren Verbindungsdünnfilmtransistoren 45 eine niedrige Steuervorspannung Vg1 zugeführt wird. Die niedrige Spannung Vg1 liegt um das Spannungsminimum in der Transistorkennlinie der Dünnfilmtransistoren 45, wie in Fig. 7 und 8 dargestellt. Auf diese Weise werden die Dünnfilmtransistoren 45 für den Testvorgang abgeschaltet. Wenn die Schaltungsanordnung den Test nicht besteht, kann der Hersteller der Anordnung die Ursache zu finden und den Fehler zu korrigieren.

Nach erfolgreicher Durchführung des Testes wird die Herstellung der Anordnung nach den Fig. 1 und 2 beendet durch Entfernung der Verbindungen 45. Eine Schutzschicht 44 (beispielsweise aus einem polymeren Material) wird über die Dünnfilmschaltungselemente 41, 22, ... gebildet zum Maskieren dieser Schaltungselemente gegen Resten von steuerbaren Verbindungen 45, wenn diese Verbindungen 45 zerstört worden sind. Die Schutzschicht 44 kann ein oder mehrere Fenster 42 haben (siehe Fig. 1 und 3), durch die hindurch die Dünnfilmstruktur der steuerbaren Verbindungetransistoren 45 im Bereich der Kanalgebiete 6 sichtbar ist. Diese Fenster 42 können in demselben Prozess gebildet werden wie Fenster, welche die Kontaktstellen 22a, 23a, 24a zeigen damit externe Verbindungen in der Endstufe der Herstellung oder der Zusammenstellung der Anordnung in einem System hergestellt werden können. Die Kontaktstellenfenster können zu einem gemeinsamen Fenster 42 über die Gate- Leitung 7 und über den peripheren Ring 4,25 zusammengefügt werden.

Die steuerbaren Verbindungsdünnfilmtransistoren 45 werden nur durch Zuführung der hohen Gate-Vorspannung Vg2 nach der vorliegenden Erfindung aufgeblasen. Die Vorspannung Vg2 wird zwischen der Gate-Leitung 7 und der Leckstrecke 6,4,25 zugeführt. Auf diese Weise kann die Kurzschlussstrecke 4,25 geerdet werden, wenn der Hochspannungsimpuls Vg2 der gate-Leitung 7 zugeführt wird. Der Hauptspannungsabfall ist über die dünne dielektrische Schicht 8 zwischen der Gate-Leitung 7 und den Kanalgebieten 6 der Dünnfilmtransistoren 45.

Fig. 6 zeigt, wie das Aufblasen der Dünnfilmtransistoren 45 auftritt. Bei der sehr hohen Spannung Vg2 kann ein Zusammenbrechen des Gate-Dielektrikums 8 auf einfache Weise auftreten an örtlichen Defekten 68 (wie Stippigkeit und Störstellen) in dem Dielektrikum 8. Eine Verengung des Kanalgebietes 6 steigert den elektrischen Widerstand der Strecke, über die der Durchbruchstrom fließt (dargestellt als Elektronenstrom 1 von der geerdeten Source 4). Durch die Verengung des Durchbruchstroms I an den lokalen defekten Stellen 68 in dem Dielektrikum 8 entstehen sehr hohe Stromdichten. Der resultierende Stromfluss I hoher Dichte durch die Stelle 68 zu der Gate-Leitung 7 und in dem engen Kanalgebiet 6 der Dünnfilmtransistoren 45 resultiert zu einer außergewöhnlichen Erhitzung der Dünnfilmtransistorstruktur. So können beispielsweise Temperaturen über wenigstens 1100ºC oder 1200ºC erreicht werden. Dadurch tritt eine Verdampfung der Dünnfilmtransistorstruktur auf. Die Dünnfilmtransistorstruktur 45 wird über ein großes Gebiet vollkommen weggeblasen, beispielsweise über das Gebiet des Fensters 42 in der Schutzschicht 44, wie in den Fig. 2, 3 und 6 dargestellt.

Hierdurch werden die einzelnen Spuren 22, 13, 14 gegenüber dem Kurzschlussring isoliert und die Anordnung kann mit einzelnen Signalen an den Kontaktstellen 22a, 23a, 24a usw. Normal betrieben werden.

Die Fig. 7 bis 9 zeigen mehrere Drain-Strom- Gate-Spannungskennlinien (ld, Vg) der steuerbaren Verbindungstransistoren 45, die nach der vorliegenden Erfindung verwendet werden können. Die Kennlinien in den Fig. 7 und 8 sind für n- Kanal-Dünnfilmtransistoren, wobei der Stromfluss durch Elektronen in dem Kanalgebiet 6 unter Ansteuerung der Gate-Elektrode 7 erfolgt. Die Fig. 2 und 6 zeigen solche n-Kanal-Dünnfilmtransistoren mit n&spplus;-Source- und Drain-Gebieten 4 und 5. In den Dünnfilmtransistoren nach den Fig. 2 und 6 war das Kanalgebiet 6 nicht absichtlich dotiert, es wird beispielsweise maskiert beim Implantieren von Phosphor- oder Arsenionen 30 in Fig. 5. Durch die hohe Dichte der Defektzustände in dem Halbleitermaterial des Dünnfilms 3 liegt der Femi-Pegel in der Nähe der Mitte des Bandabstandes. Auf diese Weise verhält sich das nicht dotierte Kanalgebiet 6 als hätte es eine nahezu Eigenleitfähigkeit. In der Praxis abhängig von der betreffenden angewandten Brenn- und/oder Kristallisations- und/oder Ablagerungstechnologie zum Schaffen eines polykristallinen Siliziumfilms 3 hat es sich gezeigt, dass der Femi-Pegel in den meisten Fällen etwas von der Mitte der Bandlücke in Richtung des Leitungsbandes sich verlagert, so dass das nicht dotierte polykristalline SiliziumKanalgebiet 6 eine sehr niedrige n-Leitfähigkeit haben kann, und dennoch eine hohe Impedanz. Diese Situation ist durch die Kurven VII-A in Fig. 7 und 8 dargestellt.

In Fig. 7 und 8 ist die Ordinate der Graphik der Drain-Strom ld, der durch die Dünnfilmtransistoren 45 fließt, wenn eine Gate-Spannung Vg angelegt wird.

Fig. 8 ist ein Entwurf auf Basis einer gemessenen Kennlinie für einen Dünnfilmtransistor 45 mit einer Kanalbreite w von 4 um und mit einer Kanallänge von 12 um. Die zugeführte Drain-Spannung war 5 Volt. In Fig. 8 ist ld in Ampere und die Abszisse Vg/t ist in Volt/um, wobei Vg die Gate-Spannung in Volt und t die Dicke des Siliziumoxiddielektrikums 8 in um ist. Auf diese Weise entspricht -50 V.um&supmin;¹ an der Abszisse nach Fig. 8 einer Gate-Spannung Vg von -2,5 Volt mit einer Gate- Dielektrikumdicke t von 0,05 um. Bei einer Gate-Dielektrikumdicke t von 0,15 um (d. h. der nicht verdünnte Film 18, wie dieser für das Gate-Dielektrikum der Schaltungsdünnfilmtransistoren 41 verwendet wird) sind die entsprechenden Werte -16,7 V.um&supmin;¹ für Vg von -2,5 Volt und -50V.um&supmin;¹ für Vg von -7,5 Volt. Die niedrige Spannung Vg1 zum Abschalten der Dünnfilmtransistoren 45 (für Testzwecke) und die sehr hohe Spannung Vg2 zum Ausblasen der Dünnfilmtransistoren 45 werden nun anhand dieser Kennlinien der Fig. 7 und 8 näher beschrieben.

Die Größe der Spannung Vg1 ist abhängig von der Schwellenspannung des Dünnfilmtransistors 45. Die Schwellenspannung ist eine Funktion der Dicke des Gate-Dielektrikums 8 und kann für eine bestimmte Dünnfilmtransistorstruktur dadurch geändert werden, dass der (etwaige) Dotierungspegel in dem Kanalbereich 6 des Dünnfilmtransistors modifiziert wird. Die Größe der Spannung Vg2 ist u. a. abhängig von der Dicke des Gate-Dielektrikums 8 des Dünnfilmtransistors 45. In einem typischen Fall, wie in Fig. 8 kann Vg1 etwa -2 Volt betragen und Vg2 kann etwa 50 Volt oder mehr sein, beispielsweise Vg2 kann um einige Größenordnungen höher sein als Vg1. Vg von 50 Volt mit einer Gate-Dielektrikumdicke t von 0,05 um ergibt einen Abszissenwert von 10³ V.um&supmin;¹, was außerhalb des Abzissenmaßstabs nach Fig. 8 ist. Aus diesem Grund stellt die Kurve VII-A in Fig. 7 die Kurve der Fig. 8 in schematischer Form dar, die ebenfalls Vg2 von etwa 50 Volt oder mehr darstellt. Diese Spannung Vg2 liegt außerhalb des normalen Transistorbetriebsbereichs des Dünnfilmtransistors 45 und verursacht einen sofortigen Zusammenbruch der Transistorstruktur, vorzugsweise durch Aussetzen des Gate-Dielektrikums 8. Diese außergewöhnliche Gate-Vorspannung Vg2 kann als einfacher Impuls konstanter hoher Spannung zugeführt werden, beispielsweise für eine Impulsdauer der Größenordnung von Millisekunden. Um ein Überschießen zu vermeiden, wie dies bei einer schnellen Zuführung eines gestuften 0-50 Volt Impulses auftreten kann, kann die Spannung allmählich von 0 Volt zu 50 Volt erhöht werden über eine Dauer von 01 bis 0,2 Millisekunden und danach einige Millisekunden auf 50 Volt oder mehr festgehalten werden. Statt der Zuführung eines konstanten Spannungsimpulses kann ein konstanter Strom zugeführt werden.

Fig. 8 und die Kurve VII-A nach Fig. 7zeigen die Kennlinie für einen Dünnfilmtransistor 45 mit einer unabsichtlichen Dotierung des Kanalgebietes 6. Ein derartiger Dünnfilmtransistor 45 hat eine sehr geringe Leitfähigkeit längs des Kanalgebietes 6 beim Fehlen eines wesentlichen Pegels an Gate-Vorspannung Vg. Fig. 8 zeigt eine ld von zwischen 10&supmin;¹¹ und 10&supmin;¹² Amp bei Vg = 0.

Einen bestimmten Grad an Kanalleitfähigkeit bei Vg = 0 ist vorteilhaft für ESD-Schutz, weil (1) das Maß an Ladungslecken steigt mit der Kanalleitfähigkeit und (2) es ist im Allgemeinen nicht erwünscht, der Gate-Leitung 7 eine Vorspannung Vg zuzuführen um eine solche Leitfähigkeit während der ESD-Schutzstufe zu erhalten. Aber eine (etwaige) sehr geringe Kanalleitfähigkeit über die Verbindungen 45 ist erwünscht, wenn die Schaltungsanordnung getestet wird. Deswegen ist es für den testvorgang erwünscht, mit den Dünnfilmtransistorverbindungen 45 in der Nähe des Spannungsminimums nach den Fig. 7 und 8 zu arbeiten.

Um den spezifischen Dünnfilmtransistor 45 nach Fig. 8 hart abzuschalten ist eine geringe negative Gate-Spannung Vg1 erforderlich (beispielsweise etwa -2 Volt). Auf alternative Weise ist es möglich das Spannungsminimum in dieser Transistorkennlinie näher an 0 Volt zu legen (oder sogar auf positive Spannungen) durch Änderung der Schwellenspannung des Dünnfilmtransistors 45. Dies kann durch Modifikation oder Ladung des Gate-Dielektrikums 8 erfolgen (beispielsweise durch Änderung des Ladungsinhaltes) oder durch Einverleibung einer Akzeptorkonzentration in dem Kanalgebiet 6 (beispielsweise durch Dotierung des Gebietes mit Bor). Eine solche Verschiebung der Kennlinie (durch Bordotierung) ist in der Kurve VII-B nach Fig. 7 dargestellt. In diesem Fall ist es nicht notwendig, eine Gate-Vorspannung Vg1 zuzuführen um die Verbindungen 45 während des Testvorgangs der Schaltungsanordnung hart abzuschalten. In dieser VII-B Situation kann aber bei Vg = 0 das Kanalgebiet 6 einen zu hohen Impedanzwert haben um in einigen ESD-Schutzsituationen statische Ladung mit einer ausreichend schnellen Rate wegzulecken.

Die Kurve VII-C in Fig. 7 zeigt eine weitere Modifikation, wobei eine Donorkonzentration)beispielsweise von Phosphor) in dem Kanalgebiet 6 einverleibt ist. Die resultierende Änderung in der Gate-Schwellenspannung ändert den Anreicherungsdünnfilmtransistor 45 der Kurven VII-A und VII-B zu einem Verarmungsdünnfilmtransistor 45. Durch diese Donordotierung des Kanalgebietes 6 ist die Kanalleitfähigkeit von einem ziemlich hohen Pegel (relativ hohe ld bei Vg = 0) für ESD-Lecken. Die Ladungsleckrate ist schnell für ESD-Schutz, wenn dem Gate 7 keine Vorspannung zugeführt wird. Es ist aber ein Gleichgewicht erforderlich, sonst kann es sein, dass ein zu hoher Wert von Vg1C erforderlich ist um den Dünnfilmtransistor 45 während der Teststufe hart abzuschalten.

Derselbe Vorspannungspegel Vg2 (beispielsweise etwa 50 Volt oder mehr) kann benutzt werden um all diese Dünnfilmtransistoren 45 aufzublasen, ungeachtet ob ihre Kennlinien sind wie in Kurve VII-A oder VII-B oder aber VII-C. Auf diese Weise können abhängig von der ESD-Verunreinigung und der Schaltungsverunreinigung die aufblasbaren steuerbaren Dünnfilmtransistorverbindungen 45 ein Anreicherungsdünnfilmtransistor sein mit einer Kennlinie, wie die Kurve VII-B oder ein Verarmungsdünnfilmtransitor mit einer Kennlinie, wie Kurve VII-C. Für viele Situationen ist ein optimales Kompromiss, wobei die ESD-Leckrate und die Gate-Vorspannung Vg1 zum Testen ausgewuchtet werden, die Situation der Kurve VII-A, d. h. ein Anreicherungsdünnfilmtransistor 45 mit einem gewissen Grad an Leitfähigkeit bei Vg = 0.

Die Dünnfilmschaltung der Flüssigkristall-Wiedergabeanordnungen und anderer großflächiger elektronischer Schaltungsanordnungen wird oft aus nleitenden Dünnfilmtransistoren 41 gebildet. Auf diese Weise ist es relativ einfach, nleitende Dünnfilmtransistorverbindungen 45 mit den Kennlinien von VII-A, VII-B und/oder VII-C in solchen Anordnungen zu bilden. Ein wachsender Anteil an großflächigen elektronischen Anordnungen hat zur Zeit dünnfilmschaltungen, gebildet aus C-MOS (nleitenden und p-leitenden) Dünnfilmtransistoren 41. In C-MOS-Anordnungen nach der Erfindung können die aufblasbaren steuerbaren Verbindungen 45 nleitende Dünnfilmtransistoren sein, wie in den Fig. 2, 6, 7 und 8 dargestellt. Auf alternative Weise können die Verbindungen p-leitende Dünnfilmtransistoren sein, für die Abtastkennlinien in Fig. 9 dargestellt sind. In diesem Fall sind das Source- und Drain- Gebiet 4 und 5 des Dünnfilmtransistors 45 p-leitend (beispielsweise mit Bordotierung). Die Kennlinie IX-A ist für einen solchen p-leitenden Dünnfilmtransistor 45, dessen polykristallines Siliziumkanalgebiet 6 nicht absichtlich dotiert, d. h. das Gebiet 6 hat eine sehr leichte n-Leitfähigkeit, ist aber nahezu eigenleitend. Die Kennlinie IX- B ist für einen derartigen Dünnfilmtransistor mit Bordotierung in dem Kanalgebiet zum Verschieben der Gate-Schwellenspannung um das Spannungsminimum bei etwa Vg = 0 zu legen. Die Kurve IX-C zeigt die Situation für einen derartigen p-leitenden Dünnfilmtransistor mit Donordotierung (beispielsweise Phosphor) in dem Kanalgebiet 6.

Obschon es vorteilhaft ist, ein oder mehrere Fenster 42 in der Schutzschicht 44 anzubringen, hat Anmelderin gefunden, dass durch einen geeigneten Entwurf der Dünnfilmstruktur des Dünnfilmtransistors 45 extrem hohe Feltstärken Erhitzungsintesitäten erhalten werden können, wobei solche sehr hohe Temperaturen erhalten werden können, dass die Dünnfilmtransistorstruktur 45 zusammen mit jedem überliegenden Gebiet der Schutzschicht 44 verdampft, wenigstens wenn die Schicht 44 aus einem Polymermaterial ist.

In der Struktur nach Fig. 1 waren die steuerbaren Verbindungsdünnfilmtransistoren 45 zwischen den Enden der Verbindungsspuren 13, 14,22, ... und einem peripheren Kurzschlussring 4,25 vorgesehen. Der periphere Ring kann eine Metallspur 25 auf einer Halbleiterspur 4 aufweisen. Der periphere Ring kann eine Metallspur 25 auf einer Halbleiterspur 4 aufweisen. Der periphere Ring kann aber auch nur aus einer Metallspur 25 bestehen oder nur aus einer hochdotierten Halbleiterspur. Steuerbare Verbindungsdünnfilmtransistoren 45, die nach der vorliegenden Erfindung aufblasbar sind, können ebenfalls an anderen Stellen in der Dünnfilmschaltungsanordnung der elektronischen Einrichtung vorgesehen werden.

Fig. 10 zeigt eine derartige Modifikation, wobei die Dünnfilmtransistoren 45 mit den Dünnfilmverbindungsspuren 33, 34, 35, 36 verschachtelt sind. Die Spuren 33 bis 36 können beispielsweise dotiertes polykristallines Silizium sein. Andere Spuren (wie Metallspuren 37, 38) können mit diesen Spuren 33 bis 36 Kreuzungen bilden. Die Dünnfilmstruktur in den Gebieten C und C' nach Fig. 10 kann der des Abschnitts C aus Fig. 2 entsprechen. Auf diese Weise kann zwischen dem überliegenden Leiter 37, 38 und den unterliegenden Leiterspuren 33 bis 36 eine dicke Isolierschicht vorhanden sein, die durch zwei Filme 18 und 28 gebildet werden. In der in Fig. 10 dargestellten Anordnung umfasst die gemeinsame Gate-Leitung für die aufblasbaren Dünnfilmtransistoren 45 die Spur 38 und die einzelnen Gates 7. Diese gemeinsame Spur 38 kontaktiert die einzelnen Gates 7 der Dünnfilmtransistoren 45 in den Fenstern in dem isolierenden Film 28. Die Dünnfilmstruktur der Dünnfilmtransistoren 45 in Fig. 10 kann der aus dem Abschnitt A in Fig. 2 entsprechen. Auf diese Weise kann das Gate-Dielektrikum 8 dieser Dünnfilmtransistoren 45 dünner sein als das Gate-Dielektrikum 18 der Anordnungsdünnfilmtransistoren 41. Das Kanalgebiet 6 der Dünnfilmtransistoren 45 kann in der Nähe der Gate-Elektroden 7 verengt sein, wie in Fig. 10 dargestellt. Über die Anordnungsstruktur nach Fig. 10 kann eine Schutzschicht 44 vorgesehen sein. Diese Schutzschicht 44 kann ein oder mehrere Fenster 42 über das Gebiet der steuerbaren Verbindungsdünnfilmtransistorenb 45 haben.

Die Fig. 2 bis 6 zeigen koplanare nicht-invertierte Dünnfilmtransistorstrukturen. Die Dünnfilmtransistoren 41 und 45 können aber vom invertierten Typ sein, wobei die Gate-Elektroden 7 und 17 und das Gate-Dielektrikum 8 und 18 zwischen dem Substrat 1 und dem Halbleiterfilm 3 wechselseitig gestapelt sind. Weiterhin brauchen die Source- und die Drain-Elektroden 4, 5,14, 15 der Dünnfilmtransistoren 41 und 45 nicht koplanar zu sein zu dem Kanalgebiet 6 und 16. Auf diese Weise können die Source- und Drain-Gebiete durch hochdotierte Halbleiterfilme gebildet sein, die auf (oder unter) dem intrinsiken Halbleiterfilm 3 abgelagert sind, wodurch die Kanalgebiete 6 und 16 gebildet werden.

Fig. 11 zeigt eine solche Modifikation des steuerbaren Verbindungsdünnfilmtransistors 45. Dieser Dünnfilmtransistor 45 ist von dem sog. "invertierten gestapelten" Typ. Das Kanalgebiet 6 liegt über der Gate-Elektrode 7 und dem Gate- Dielektrikum 8. Wenn der Gate-Elektrode 7 eine hohe Gate-Vorspannung Vg2 zugeführt wird, verdampft wenigstens der obere Teil des Dünnfilmtransistors (einschließlich des Kanalgebietes 6) zum Bilden einer offenen Schaltung in der Ladungsleckstrecke 6,4,25.

Wie oben beschrieben, kann der Halbleiterfilm, aus dem die Kanalgebiete 6 gebildet werden, von polykristallinem Silizium sein, das oft eine leichte n- Leitfähigkeit ohne beabsichtigte Dotierung hat. Die Schaltungsanordnung kann aber in einigen großflächigen Anordnungen nach der Erfindung Dünnfilmtransistoren 41 und/oder Dünnfilmdioden mit amorphem Silizium enthalten. Die aufblasbaren steuerbaren Verbindungsdünnfilmtransistoren 45, die nach der Erfindung vorgesehen sind, können Kanalgebiete 6 aufweisen, die aus einem amorphen Siliziumfilm gebildet sind.

Obenstehend ist erwähnt, dass die Zeichnung Ausführungsbeispiele der Erfindung zeigt und um jedes Missverständnis zu vermeiden, wird an dieser Stelle weiterhin erwähnt, dass in den nachfolgenden Patentansprüchen dort, wo technischen Merkmalen ein Bezugszeichen tragen, das sich auf Merkmale in der Zeichnung bezieht und zwischen Klammern steht, diese Bezugszeichen nach der Regel 29(7) EPC nur zur Verständnis des Anspruchs durch Hinweis auf ein Beispiel eingeschlossen sind.


Anspruch[de]

1. Verfahren zum Herstellen einer elektronischen Einrichtung, die auf einem isolierenden Substrat (1) eine Anzahl Dünnfilmschaltungselemente (41), einschließlich einer Gruppe von Dünnfilmverbindungsspuren (22, 13, 14), aufweist, wobei dieses Verfahren die nachfolgenden Verfahrensschritte umfasst: das Bilden einer Gruppe von Dünnfilmtransistoren (45) auf dem Substrat (1) in einem solchen Zusammenhang mit den Dünnfilmschaltungselementen (41), dass ein Kanalgebiet (6) eines betreffenden Transistors (45) eine steuerbare Verbindung mit einer betreffenden Dünnfilmspur der Gruppe von Spuren (22, 13, 14) schafft zur Verbindung dieser Dünnfilmspur in einer Ladungsleckstrecke, wobei diese Leckstrecke dazu dient, die Schaltungselemente (41) vor einer zerstörenden elektrostatischen Entladung zu schützen, wobei die Gruppe von Transistoren (45) mit einer gemeinsamen Steuerleitung (7) versehen ist um eine Steuervorspannung (Vg) zuzuführen zur Steuerung des Stromflusses durch die Kanalgebiete (6) der Transistoren (45), wobei dieses Verfahren das Kennzeichen aufweist, dass die steuerbaren Verbindungen (45) in der Leckstrecke zu allen Dünnfilmspuren der Gruppe (22, 13, 14) gleichzeitig unterbrochen werden durch Zuführung einer ausreichend hohen Steuervorspannung (Vg2) zu der gemeinsamen Steuerleitung (7) zum Unterbrechen der Verbindungen durch Verdampfung wenigstens der Kanalgebiete (6) der Transistoren (45), nachdem die Leckstrecke zum elektrostatischen Entladungsschutz wirksam gewesen ist.

2. Verfahren nach Anspruch 1, weiterhin dadurch gekennzeichnet, dass das Kanalgebiet (6) des Transistors durch ein Halbleiterdünnfilmmuster (3) mit einer Breite (w), die in der Nähe der gemeinsamen Gate-Leitung (7) verengt ist.

3. Verfahren nach Anspruch 1 oder 2, weiterhin dadurch gekennzeichnet, dass die Dünnfilmschaltungselemente (41) der Anordnung Transistoren in einer Schaltungsanordnung aufweist, und dass die Transistoren (45) der steuerbaren Verbindungen unter Anwendung wenigstens einiger der Dünnfilmverfahrensschritte gebildet werden, die zum Bilden der Transistoren (41) in der Schaltungsanordnung verwendet werden.

4. Verfahren nach Anspruch 3, weiterhin dadurch gekennzeichnet, dass ein Gate-Dielektrikum (8) der Transistoren (45) der steuerbaren Verbindungen durch ein dünnes isolierendes Dünnfilmmuster (8) vorgesehen wird, das eine geringere Dicke hat als ein dickeres isolierendes Dünnfilmmuster (18), das ein Gate-Dielektrikum der Transistoren (41) der Schaltungsanordnung schafft.

5. Verfahren nach Anspruch 4, weiterhin dadurch gekennzeichnet, dass das Gate-Dielektrikum (18, 8) für die Transistoren (41, 51) in der Schaltungsanordnung und in den steuerbaren Verbindungen durch Verfahrensschritte gebildet werden, die Folgendes umfassen: das Ablagern eines isolierenden Films (18), wobei die Schaltungsanordnung und die steuerbaren Verbindungen gebildet werden müssen; das Bilden eines maskierenden Musters (20) mit Fensters (21) auf dem abgelagerten isolierenden Film, wobei durch die Fenster die steuerbaren Verbindungen gebildet werden; und das Ätzen des abgelagerten isolierenden Films (18) zu einer geringeren Dicke bei den Fenstern (21).

6. Verfahren nach einem der Ansprüche 3 bis 5, weiterhin dadurch gekennzeichnet, dass Kanalgebiete (16, 6) von Transistoren (41, 45) in der Schaltungsanordnung und in den steuerbaren Verbindungen aus einem gemeinsamen Halbleiterdünnfilmmuster (3) gebildet werden, wobei die Kanalgebiete (16) der Transistoren (41) in der Schaltungsanordnung eine Breite (W) erhalten, die größer ist als eine enge Breite (w) der Kanalgebiete (6) der Transistoren (45) in den Steuerbaren Verbindungen.

7. Verfahren nach Anspruch einem der vorstehenden Ansprüche, weiterhin dadurch gekennzeichnet, dass vor der Zuführung einer hohen Gate-Vorspannung (Vg2) zu der gemeinsamen Gate-Leitung (7) eine Schutzschicht (44) über die Dünnfilmschlatungselemente (41) und die Dünnfilmverbindungsspuren (22, 13, 14) gebildet werden zum Maskieren der Dünnfilmschaltungselemente (41) und der Dünnfilmverbindungsspuren (22, 13, 14) gegen Reste von steuerbaren Verbindungen (45), wenn auf diese Weise unterbrochen, wobei die Schutzschicht (44) Fenster (42) aufweist, welche die Dünnfilmstruktur der steuerbaren Transistoren (45) im Bereich deren Kanalgebiete (6) zeigen.

8. Verfahren nach einem der vorstehenden Anspruche, weiterhin dadurch gekennzeichnet, dass die Dünnfilmtransistoren (45) in den steuerbaren Verbindungen mit den Dünnfilmverbindungsspuren (33, 34, 35, 36) verschachtelt sind zum Bilden der Leckstrecke, die sich quer zu der Längsrichtung der Dünnfilmverbindungsspuren (33, 34, 35, 36) erstreckt und dass die gemeinsame Gate-Leitung (7) sich quer zu der Längsrichtung der Dünnfilmverbindungsspuren (33, 34, 35, 36) erstreckt und gegenüber diesen Dünnfilmverbindungsspuren isoliert ist durch ein isolierendes Dünnfilmmuster (18, 28), das eine größere Dicke hat als ein isolierendes DünnfilmMuster, das ein Gate-Dielektrikum (8) der Transistoren (45) der steuerbaren Verbindungen schafft.

9. Elektronische Schaltungsstruktur mit auf einem isolierenden Substrat (1) einer Anzahl Dünnfilmschaltungselemente (41) mit einer Gruppe von Dünnfilmverbindungsspuren (22, 13, 14), einer Gruppe von Dünnfilmtransistoren (45) auf dem Substrat (1) in einer derartigen Gliederung mit den Dünnfilmschaltungselementen (41), dass ein Kanalgebiet (6) eines betreffenden Transistors (45) eine steuerbare Verbindung mit einer betreffenden Dünnfilmspur der Gruppe von Spuren (22, 13, 14) schafft zum Verbinden dieser Dünnfilmspur in einer Ladungsleckstrecke, die dient zum Schützen der Schaltungselemente (41) vor einer zerstörenden elektrostatischen Entladung, wobei die Gruppe von Transistoren (45) eine gemeinsame Gate-Leitung (7) hat zum Zuführen einer Gate-Vorspannung (Vg) zum Steuern des Stromflusses durch die Kanalgebiete (6) der Transistoren (45), wobei diese Schaltungsstruktur dadurch gekennzeichnet ist, dass jedes Dünnfilmtransistor (45) der Gruppe in dem Bereich des Kanalgebietes (6) und der gemeinsamen Gate-Leitung (7) mit einer Dünnfilm Struktur versehen ist, dazu geeignet, um den Transistor (45) durch Verdampfung des Kanalgebietes (6) durch Zuführung einer ausreichend hohen Gate-Vorspannung (Vg2) zu der gemeinsamen Gate-Leitung (7) in den leitenden Zustand zu halten, wobei die genannte Dünnfilmstruktur eines der nachfolgenden Merkmale (i) bis (iii) aufweist:

(i) ein steuerbares Dielektrikum (8) für die Transistoren (45) der steuerbaren Verbindungen, wobei dieses Dielektrikum eine geringere Dicke hat als ein dickeres isolierendes Dünnfilmmuster (18), das ein Gate-Dielektrikum anderer Transistoren (41) in ei ner Schaltungsanordnung der Einrichtung bildet; oder

(ii) ein Halbleiterdünnfilmmuster (3), welches das Kanalgebiet (6) schafft und eine Breite (w) hat, die in der Nähe der gemeinsamen Gate-Leitung (7) verengt worden ist, oder

(iii) Fenster (42) in einer Schutzschicht (44), die über die Dünnfilmschaltungselemente

(41) und die Dünnfilmverbindungsspuren (22, 13, 14) vorgesehen ist, wobei die Fenster (42) die Dünnfilmstruktur der Transistoren (45) in dem Bereich deren Kanalgebiete (6) zeigen und wobei die Schutzschicht (44) zum Maskieren der Dünnfilmschaltungselemente (41) und der Dünnfilmverbindungsspuren (22, 13, 14) gegen Reste der steuerbaren Verbindung (45), wenn die auf diese Weise unterbrochen worden sind.







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