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Dokumentenidentifikation DE69611324T2 23.05.2001
EP-Veröffentlichungsnummer 0749084
Titel Direkt-digital-Synthesierer
Anmelder Nippon Telegraph and Telephone Corp., Tokio/Tokyo, JP
Erfinder Nakagawa, Tadao, Yokosuka-shi, Kanagawa, JP
Vertreter Tiedtke, Bühling, Kinne & Partner, 80336 München
DE-Aktenzeichen 69611324
Vertragsstaaten DE, FR, GB
Sprache des Dokument EN
EP-Anmeldetag 20.05.1996
EP-Aktenzeichen 963035605
EP-Offenlegungsdatum 18.12.1996
EP date of grant 27.12.2000
Veröffentlichungstag im Patentblatt 23.05.2001
IPC-Hauptklasse G06J 1/00

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf einen direkten digitalen Synthetisator, der ein gewünschtes Frequenzsignal erzeugen kann, und insbesondere auf einen Frequenzsynthetisator, der ein Hochfrequenzsignal mit guten Störkenngrößen bei niedrigem Energieverbrauch erzeugen kann.

Ein Beispiel eines herkömmlichen direkten digitalen Synthetisators ist zum Beispiel in Bezug 1 von V. Reinhardt, K. Gould, K. McNab und M. Bustamante, "A SHORT SURVEY OF FREQUENCY SYNTHESI- ZER TECHNIQUES", in Proc. 40th Annual Frequency Control Symposium, Mai 1986, Seiten 355 bis 365, oder in Bezug 2 von E. McCune Jr, "Create signals having optimum resolution, response and noise", EDN, Band 36, Nr. 6, Seiten 95 bis 108, März 1991, offenbart.

Fig. 1 zeigt den Aufbau eines derartigen herkömmlichen Beispiels. Dabei bezeichnet Bezugszeichen 1 einen Akkumulator, Bezugszeichen 32 bezeichnet einen Nur-Lesespeicher (ROM), Bezugszeichen 2 bezeichnet einen Digital-Analog-Umwandler, Bezugszeichen 33 bezeichnet ein Tiefpaßfilter, Bezugszeichen 6 bezeichnet einen Dateneingabeanschluß, Bezugszeichen 7 bezeichnet einen Takteingabeanschluß, und Bezugszeichen 8 bezeichnet einen Ausgabeanschluß.

Der Akkumulator 1 empfängt ein Frequenzsteuerwort und akkumuliert es jedesmal, wenn ein Taktimpuls eingegeben wird. Vorausgesetzt, der Akkumulator 1 ist ein n-Bit-Akkumulator, so setzt er die Akkumulation fort, wenn der Akkumulationswert 2n überschreitet, ausgehend von seinem Anfangswert, was einem Überschreiten des Akkumulationswertes über seine Akkumulationsgrenze gleichkommt. Der Akkumulationswert des Akkumulators 1 wird als Adreßdaten des Nur-Lesespeichers (ROM) 32 verwendet. Der Nur- Lesespeicher (ROM) 32 speichert Digitaldaten einer Sinuswelle, und gibt Sinuswellendaten ansprechend auf die Adreßdaten aus. Die Sinuswellendaten werden durch den Digital-Analog-Umwandler 2 in ein Analogsignal umgewandelt. Das Analogsignal, das einen treppenförmigen Verlauf besitzt, der sich mit einer Taktfrequenz ändert, wird durch das Tiefpaßfilter 33 geglättet. Somit wird eine Synthetisatorausgabe erhalten, deren Frequenz durch die folgende Gleichung gegeben ist.

fout = K/2n · fCLK; (1)

wobei fCLK die Taktfrequenz ist und K das Frequenzsteuerwort ist. Da diese Art eines direkten digitalen Synthetisators keine Rückkopplungsschleife als einen Phasenregelkreis (PLL) verwendet, kann sie eine hohe Frequenzauflösung und einen Hochgeschwindigkeitsübergang der Ausgabefrequenz ausführen.

Ein weiteres herkömmliches Beispiel eines direkten digitalen Synthetisators, der ebenfalls bei den vorangehenden Bezügen 1 und 2 offenbart ist, erhält eine Ausgabe von dem höchstwertigen Bit (MSB) des Akkumulators 1. Es erzeugt ein Rechteckwellensignal mit einer Frequenz, die durch Gleichung (1) gegeben ist. Ein Tiefpaßfilter wird zum Umwandeln des Rechteckwellensignals in eine Sinuswelle verwendet.

Der vorangehende herkömmliche direkte digitale Synthetisator, der einen Nur-Lesespeicher (ROM) verwendet, besitzt ein Problem, das darin besteht, daß die Datenzugriffszeit des Nur-Lesespeichers (ROM) eher lang ist, und dies verhindert eine Erhöhung der Frequenz des Synthetisators. Zusätzlich entsteht ein weiteres Problem darin, daß er groß ist und einen hohen Energieverbrauch besitzt.

Auf der anderen Seite, der direkte digitale Synthetisator, der die Ausgabe bei dem höchstwertigen Bit (MSB) des Akkumulators erzeugt, besitzt ein Problem darin, daß er im Prinzip große Störkomponenten (überflüssige Schwingungen) erzeugt, wenn das Frequenzsteuerwort K nicht 2 m ist, wobei m eine positive ganze Zahl ist, und somit schwankt die Ausgabeimpulsbreite periodisch. Weiter ist in EP-A-0389032 ein direkter digitaler Synthetisator beschrieben, bei dem der Akkumulationswert bei einem Rampe- Dreieck-Signalverlaufsumwandler angewendet wird, der einen dreiecksförmigen Signalverlauf erzeugt. Der Dreieckssignalverlauf wird bei einem digitalen Differenzsignalgenerator angelegt, der ein Signal entsprechend einer Differenz zwischen einer Stromausgabe und einer Eintakt-Vorausgabe des Rampe-Dreieck-Signalverlaufsumwandler erzeugt. Die Ausgabe des Differenzsignalgenerators wird durch einen Digital-Analog(D/A)-Umwandler in ein Analogsignal umgewandelt, durch einen analogen Integrierer integriert und durch einen Vergleicher amplituden-begrenzt, um ein Rechteckschwingungs-Ausgabesignal zu erzeugen. Der Integrierer und der Vergleicher werden in einer einzigen Stufe kombiniert, die einen als einen Integrierer verbundenen Operationsverstärker, einen Nullpegelvergleicher und eine Gleichstrom-Rückkopplungsschleife von dem Ausgang des Nullpegelvergleichers bis zum Eingang des Operationsverstärkers besitzt, um die Gleichstromausgabe von dem Integrierer innerhalb eines korrekten dynamischen Bereichs zu halten.

Es ist daher eine Aufgabe der vorliegenden Erfindung, einen direkten digitalen Synthetisator zu bilden, der auf den Nur- Lesespeicher (ROM) oder den Rampe-Dreieck-Umwandler und die Rückkopplungsschaltung verzichten kann und die periodische Frequenzänderung in Null im Prinzip verringern kann, um dadurch die vorangehenden Probleme zu lösen.

In Übereinstimmung mit der vorliegenden Erfindung ist ein direkter digitaler Synthetisator gebildet, wie in Patentanspruch 1 definiert.

Der Differenzsignalgenerator kann einen ersten Digital-Analog(D/A)-Umwandler zum Umwandeln des Akkumulationswertes des Akkumulators in ein Analogsignal, eine Verzögerungsschaltung zum Verzögern einer Ausgabe des Digital-Analog(D/A)-Umwandlers und einen Differentialverstärker, in den die Ausgabe des Digital- Analog(D/A)-Umwandlers und eine Ausgabe der Verzögerungsschaltung eingegeben werden, umfassen.

Der Differenzsignalgenerator kann einen ersten Digital- Analog(D/A)-Umwandler zum Umwandeln des Akkumulationswertes des Akkumulators in ein Analogsignal, ein Verzögerungs-Flipflop zum Verzögern des Akkumulationswertes des Akkumulators um ein Taktintervall des Taktsignals, einen zweiten Digital-Analog(D/A)- Umwandler zum Umwandeln einer Ausgabe des Verzögerungs-Flipflops in ein Analogsignal, und einen Differentialverstärker, in den eine Ausgabe des ersten Digital-Analog(D/A)-Umwandlers und eine Ausgabe des zweiten Digital-Analog(D/A)-Umwandlers eingegeben werden, umfassen.

Der Differentialverstärker und der Integrierer können in einen Differentialintegrierer eingebaut werden.

Der Differenzsignalgenerator kann ein Verzögerungs-Flipflop zum Verzögern des Akkumulationswertes des Akkumulators um ein Taktintervall des Taktsignals, einen Vollsubtrahierer zum Erhalten einer Differenz zwischen dem Akkumulationswert des Akkumulators und einer Ausgabe des Verzögerungs-Flipflops, und einen Digital- Analog(D/A)-Umwandler zum Umwandeln einer Ausgabe des Vollsubtrahierers in ein Analogsignal umfassen.

Der Akkumulator kann ein n-Bit-Akkumulator sein, der ein Überlaufsignal erzeugt, wenn der Akkumulationswert größer oder gleich 2n wird, und der Signalgenerator kann einen Differenzsignalgenerator zum Schalten einer Spannung proportional zum Frequenzsteuerwort K und einer Spannung proportional zu K - 2n, um ansprechend auf einen Pegel des Überlaufsignals des Akkumulators eine von diesen zu erzeugen, und einen Integrierer zum Zeitintegrieren einer Ausgabe des Differenzsignalgenerators umfassen.

Der Differenzsignalgenerator kann umfassen:

einen Digital-Analog(D/A)-Umwandler zum Umwandeln des Frequenzsteuerworts K in ein Analogsignal;

einen Pegelumwandler zum Umwandeln des Pegels des Überlaufsignals des Akkumulators, derart, daß ein Gleichstrompegel einer Ausgabe des Pegelumwandlers gleich einem Gleichstrompegel einer Ausgabe des Digital-Analog (D/A) -Umwandlers, in den Daten 2º eingeben werden, wird, wenn das Überlaufsignal hoch ist, und gleich dem Gleichstrompegel der Ausgabe des Digital-Analog(D/A)-Umwandlers, in den Daten Null eingegeben werden, wird, wenn das Überlaufsignal niedrig ist; und

einen Differentialverstärker, in den die Ausgabe des Digital- Analog(D/A)-Umwandlers und eine Ausgabe des Pegelumwandlers eingegeben werden.

Der Differenzsignalgenerator kann umfassen:

einen Datenwähler zum Schalten von Daten entsprechend 2n und Daten entsprechend Null, um ansprechend auf den Pegel des Überlaufsignals des Akkumulators eine von diesen zu erzeugen;

einen Vollsubtrahierer zum Erzeugen einer Differenz zwischen Ausgabedaten des Datenwählers und dem Frequenzsteuerwort K; und einen Digital-Analog(D/A)-Umwandler zum Umwandeln einer Ausgabe des Vollsubtrahierers in ein Analogsignal.

Der Differenzsignalgenerator kann umfassen:

einen Analog-Digital(A/D)-Umwandler zum Erzeugen von einem aus Daten entsprechend 2º und Daten entsprechend Null ansprechend auf den Pegel des Überlaufsignals des Akkumulators;

einen Vollsubtrahierer zum Erzeugen einer Differenz zwischen Ausgabedaten des Analog-Digital(A/D)-Umwandlers und dem Frequenzsteuerwort K; und

einen Digital-Analog(D/A)-Umwandler zum Umwandeln einer Ausgabe des Vollsubtrahierers in ein Analogsignal.

Der direkte digitale Synthetisator kann weiter einen zwischen dem Akkumulator und dem Analog-Digital(A/D)-Umwandler verbundenen Amplitudenumwandler zum Umwandeln des Pegels des Überlaufsignals des Akkumulators umfassen.

Der direkte digitale Synthetisator kann weiter einen Inverter umfassen, dessen Eingang mit dem Taktsignal verbunden ist und dessen Ausgang mit einem Takteingabeanschluß des Analog- Digital(A/D)-Umwandlers verbunden ist.

Der Impulsgenerator kann ein 1-Flipflop umfassen.

Der Impulsgenerator kann eine monostabile Kippstufe umfassen.

Das Hauptmerkmal des digitalen Synthetisators besteht darin, Zeitgebungen herauszuziehen, bei denen ein Signal, das die mittlere Anstiegsrate des Akkumulationswertes anzeigt, mit der Bezugsspannung übereinstimmt, während der Akkumulationswert den n- Bit-Akkumulator zum Akkumulieren des Frequenzsteuerworts K immer dann, wenn der Taktimpuls eingegeben wird, vergrößert, und besteht darin, eine Impulsfolge auf der Grundlage der Zeitgebungen zu erzeugen. Er unterscheidet sich vom Stand der Technik darin, daß er ein gewünschtes Frequenzsignal ohne Verwenden eines Nur- Legespeichers (ROM) erzeugen und die periodische Frequenzänderung zu Null im Prinzip verringern kann.

Bei diesem Ausführungsbeispiel wird ein Prinzip angewendet, das darin besteht, daß das Signal, das die mittlere Anstiegsrate des Akkumulationswertes des Akkumulators anzeigt, mit einer Sägezahnschwingung, die keine Frequenzänderungen enthält, übereinstimmt, wenn der Akkumulationswert ansteigt. Da die Synthetisatorausgabe erhalten wird, indem somit eine derartige Zeitachseninformation, die mit dem ansteigenden Akkumulationswert des Akkumulators verbunden ist, verwendet wird, kann verhindert werden, daß die Störkomponenten aufgrund der periodischen Frequenzänderungen erzeugt werden.

Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild mit einem herkömmlichen Beispiel eines direkten digitalen Synthetisators;

Fig. 2 ein Blockschaltbild mit einem ersten Ausführungsbeispiel des direkten digitalen Synthetisators gemäß der vorliegenden Erfindung;

Fig. 3A ein Signalverlaufsdiagramm zum Veranschaulichen der Ausgabe 5a des Digital-Analog(D/A)-Umwandlers in Fig. 2;

Fig. 3B ein Signalverlaufsdiagramm zum Veranschaulichen einer imaginären Sägezahnschwingung St, die aus dem Signal 5a in Fig. 3A erhalten wird;

Fig. 4A ein Signalverlaufsdiagramm zum Veranschaulichen der Ausgabe 5b des Integrierers 3 in Fig. 2;

Fig. 4B ein Signalverlaufsdiagramm zum Veranschaulichen der Ausgabe 5c des Vergleichers 4 in Fig. 2;

Fig. 4C ein Signalverlaufsdiagramm zum Veranschaulichen der Ausgabe So des T-Flipflops 5 in Fig. 2;

Fig. 5A ein Signalverlaufsdiagramm zum Veranschaulichen der Ausgabe 5a des Digital-Analog(D/A)-Umwandlers 2 und der Ausgabe 5b des Integrierers 3 in Fig. 2;

Fig. 5B ein Signalverlaufsdiagramm zum Veranschaulichen der Ausgabe 5b des Integrierers 3 und der Ausgabe 5c des Vergleichers 4 in Fig. 2;

Fig. 5C ein Signalverlaufsdiagramm zum Veranschaulichen der Ausgabe So des T-Flipflops 5 in Fig. 2;

Fig. 6A ein Diagramm zum Veranschaulichen eines Spektrums der Ausgabe 5a des Digital-Analog(D/A)-Umwandlers 2 in Fig. 2;

Fig. 6B und 7 Diagramme zum Veranschaulichen von Spektren der Ausgabe So des T-Flipflops 5 in Fig. 2;

Fig. 8 ein Blockschaltbild mit einem zweiten Ausführungsbeispiel des direkten digitalen Synthetisators gemäß der vorliegenden Erfindung;

Fig. 9A ein Signalverlaufsdiagramm zum Veranschaulichen der Ausgabe 5d der Verzögerungsschaltung 10 in Figür 8;

Fig. 9B ein Signalverlaufsdiagramm der Ausgabe 5e des Differentialverstärkers 11 in Fig. 8;

Fig. 10 ein Schaltbild mit einem Differentialintegrierer, der den Differentialverstärker 11 und den Integrierer 12 in Fig. 8 umfaßt;

Fig. 11 ein Blockschaltbild mit einem dritten Ausführungsbeispiel des direkten digitalen Synthetisators gemäß der vorliegenden Erfindung;

Fig. 12A ein Signalverlaufsdiagramm zum Veranschaulichen eines Signalverlaufs der Ausgabe 5c des Vergleichers 4 in Fig. 11;

Fig. 12B ein Signalverlaufsdiagramm zum Veranschaulichen eines Signalverlaufs der Ausgabe So der monostabilen Kippstufe in Fig. 11;

Fig. 13 ein Blockschaltbild mit einem vierten Ausführungsbeispiel des direkten digitalen Synthetisators gemäß der vorliegenden Erfindung;

Fig. 14 ein Blockschaltbild mit einem fünften Ausführungsbeispiel des direkten digitalen Synthetisators gemäß der vorliegenden Erfindung;

Fig. 15 ein Blockschaltbild mit einem sechsten Ausführungsbeispiel des direkten digitalen Synthetisators gemäß der vorliegenden Erfindung;

Fig. 16 ein Blockschaltbild mit einem siebten Ausführungsbeispiel des direkten digitalen Synthetisators gemäß der vorliegenden Erfindung;

Fig. 17A ein Signalverlaufsdiagramm zum Veranschaulichen des Signalverlaufs 5a, wenn angenommen wird, daß der Inhalt des Akkwmulators 1 von Fig. 16 in Spannung umgewandelt ist;

Fig. 17B ein Signalverlaufsdiagramm zum Veranschaulichen der imaginären Sägezahnschwingung St, die aus dem Signal 5a in Fig. 17A erhalten wird;

Fig. 17C ein Signalverlaufsdiagramm zum Veranschaulichen des Signalverlaufs des Überlaufsignals 5f des Akkumulators 1;

Fig. 18A ein Signalverlaufsdiagramm zum Veranschaulichen der Signalverläufe der Ausgabe 5h des Digital-Analog(D/A)-Umwandlers 2 und der Ausgabe 5g des Pegelumwandlers 25 in Fig. 16;

Fig. 18B ein Signalverlaufsdiagramm zum Veranschaulichen des Signalsverlaufs der Ausgabe 5e des Differentialverstärkers 11 von Fig. 16;

Fig. 19 ein Blockschaltbild mit einem achten Ausführungsbeispiel des direkten digitalen Synthetisators gemäß der vorliegenden Erfindung;

Fig. 20 ein Blockschaltbild mit einem neunten Ausführungsbeispiel des direkten digitalen Synthetisators gemäß der vorliegenden Erfindung; und

Fig. 21 ein Blockschaltbild mit einem zehnten Ausführungsbeispiel des direkten digitalen Synthetisators gemäß der vorliegenden Erfindung.

AUSFÜHRUNGSBEISPIEL 1

Fig. 2 ist ein Blockschaltbild mit einem ersten Ausführungsbeispiel des direkten digitalen Synthetisators gemäß der vorliegenden Erfindung.

In Fig. 2 bezeichnet Bezugszeichen 1 einen Akkumulator, Bezugszeichen 2 bezeichnet einen Digital-Analog(D/A)-Umwandler, Bezugszeichen 3 bezeichnet einen Integrierer zum Glätten eines Eingabesignals, Bezugszeichen 4 bezeichnet einen Vergleicher, Bezugszeichen 5 bezeichnet ein T-Flipflop (T-FF), Bezugszeichen 6 bezeichnet einen Eingabeanschluß eines Frequenzsteuerworts K, Bezugszeichen 7 bezeichnet einen Eingabeanschluß eines Taktsignals, Bezugszeichen 8 bezeichnet einen Ausgabeanschluß und Bezugszeichen 9 bezeichnet einen Eingabeanschluß einer Bezugsspannung Vr in den Vergleicher.

Fig. 3A, 3B, 4A und 4B sind Zeitgebungsdiagramme zum Veranschaulichen des Betriebs des Ausführungsbeispiels. Der Betrieb des ersten Ausführungsbeispiels wird nachfolgend mit Bezug auf diese Figuren beschrieben.

Vorausgesetzt, der Akkumulator 1 ist ein 3-Bit-Akkumulator, so geschieht der Überlauf bei 2n = 8. Angenommen, das Frequenzsteuerwort K beträgt Drei, so wird zusätzlich der Inhalt des Akkumulators 1 erhöht, wie etwa Drei und Sechs, jedesmal, wenn der Taktimpuls eingegeben wird. Der nächste Takt würde den Inhalt auf Neun verändern. Dies wird jedoch nicht ausgeführt, weil der Überlauf eintritt, und der Akkumulator 1 setzt die Akkumulation ab dem Anfangswert Eins, der durch Subtrahieren von Acht von Neun erhalten wird, fort.

Die digitale Ausgabe Da des Akkumulators 1 wird durch den Digital-Analog(D/A)-Umwandler 2 in eine analoge Spannung umgewandelt, um dadurch einen treppenförmigen Signalverlauf 5a zu ergeben, wie in Fig. 3A gezeigt. In Fig. 3A stellt die Abszissenachse Taktperioden dar und die Ordinatenachse stellt die Auflösung des Akkumulators 1 in Abhängigkeit von Spannungen dar.

Der treppenförmige Signalverlauf 5a ist auf der Ordinatenachse nach Spannungen quantisiert, und seine Impulsbreite ändert sich auf der Abszissenachse in Abhängigkeit von der Zeit periodisch, um dadurch große Störkomponenten zu ergeben.

Es sollte beachtet werden, daß sich der treppenförmige Signalverlauf 5a entlang eines imaginären Sägezahnsignalverlaufs St, der in Fig. 3B durch durchgezogene Linien angezeigt ist, ändert. Der Sägezahnsignalverlauf St wird erhalten, indem die Werte des treppenförmigen Signalverlaufs 5a bei Taktimpulseingabezeitgebungen durch eine Gerade verbunden werden, die Gerade extrapoliert wird und die Gerade bei Zeitgebungen, bei denen die Gerade die Spannungsgerade entsprechend 23 = 8 schneidet, auf Null zurückgeführt wird.

Der Sägezahnsignalverlauf St enthält drei Schwingungen bei acht Taktperioden, wobei jede auf der Zeitachse die gleiche Breite besitzt. Dies bedeutet, daß der Sägezahnsignalverlauf St nur die Grundfrequenz, die durch die vorangehende Gleichung (1) ausgedriäckt wird, und seine harmonischen Oberschwingungen enthält, um dadurch irgendwelche weiteren Störkomponenten auszuschließen.

Bei diesem Ausführungsbeispiel wird die Ausgabe 5a des Digital- Analog(D/A)-Umwandlers 2 durch den Integrierer 3 geglättet. Die Ausgabe 5b des Integrierers 3 ist durch die durchgezogenen Linien in Fig. 4A gezeigt, bei der die gebrochenen Linien die Ausgalbe 5a des Digital-Analog(D/A)-Umwandlers 2 zeigen. Vergleicht man die durchgezogenen Linien von Fig. 4A mit dem imaginären Sägezahnsignalverlauf St von Fig. 3B, so erkennt man, daß sie miteinander übereinstimmen, während der Akkumulationswert des Akkumulators 1 ansteigt.

Demgemäß kann ein Signal ohne die Störkomponente erhalten werden, indem die Zeitachseninformation verwendet wird, während die Ausgabe 5b des Integrierers 3 ansteigt. Da die Zeitkonstante des Integrierers 3 unabhängig von der Ausgabefrequenz des Synthetisators ist, genügt es, daß die Zeitkonstante lediglich durch die Taktperiode festgelegt ist.

Zur Anwendung der Zeitachseninformation während des Anstiegs der Ausgabe 5b des Integrierers 3 verwendet das vorliegende Ausführungsbeispiel den Vergleicher 4 und das T-Flipflop 5, wie in Fig. 2 gezeigt. Die Ausgabe 5e des Vergleichers 4 ist in Fig. 4B gezeigt, wenn zum Beispiel die Bezugsspannung in Fig. 4A auf Spannung 4 gesetzt ist.

Obwohl das Signal 5c seine Impulsbreite periodisch ändert und somit Störkomponenten beinhaltet, treten die ansteigenden Flanken des Impulses bei einem festen Zeitintervall auf. Dies gilt, weil die Anstiegszeitgebungen des Signalverlaufs, wie in Fig. 4B gezeigt, gleich denen sind, die durch Vergleichen des imaginären Sägezahnsignalverlaufs St mit der Spannung 4 in Fig. 3B erhalten werden.

Das T-Flipflop 5 ist eine logische Schaltung (bistabile Kippstufe), die jedesmal bei Anliegen der ansteigenden Flanke (oder fallenden Flanke) eines Impulses ihren Pegel umkehrt. Falls somit das T-Flipflop 5 bei der ansteigenden Flanke eines Impulses betrieben wird, wird das von dem Ausgabeanschluß 8 von Fig. 2 ausgegebene Signal So einen Signalverlauf annehmen, wie in Fig. 4C gezeigt. Die Ausgabe ist eine Rechteckschwingung mit einem Einschaltverhältnis von 50%, und enthält lediglich Frequenzkomponenten, die mit der Grundschwingung und ihren harmonischen Oberschwingungen in Zusammenhang stehen, ohne irgendwelche weiteren Störkomponenten. Die Frequenz der Grundschwingung ist halb so groß wie die durch Gleichung (1) gegebene Frequenz.

Wenn eine mit dem Ausgabeanschluß 8 verbundene Schaltung eine digitale Schaltung ist, kann die Rechteckwelle ohne Änderung verwendet werden. Alternativ kann die Grundschwingung nach Bedarf mit einem Tiefpaßfilter herausgezogen werden, oder die harmonischen Oberschwingungen können mit einem Bandpaßfilter herausgezogen werden. Zusätzlich kann die Frequenz durch Ändern des Frequenzsteuerworts K geändert werden.

Wenn die Ausgabe 5c des Vergleichers 4 sich von der in Fig. 4B gezeigten unterscheidet (umgekehrt ist), sollte ein bei einer fallenden Flanke betriebenes T-Flipflop als das T-Flipflop 5 verwendet werden. In jedem Fall muß das T-Flipflop 5 bei den Zeitgebungen, bei denen der ansteigende Akkumulationswert des Akkumulators 1 die Bezugsspannung Vr erreicht, ihren Zustand umkehren.

Wie vorstehend beschrieben, kann das vorliegende Ausführungsbeispiel ohne Verwenden eines Nur-Lesespeichers (ROM) ein gewünschtes Frequenzsignal erzeugen und die periodischen Frequenzänderungen im Prinzip beseitigen.

Fig. 5A bis 7 zeigen Ergebnisse eines Experiments, das unter Verwendung eines direkten digitalen Synthetisators des ersten Ausführungsbeispiels gemäß der vorliegenden Erfindung ausgeführt wurde, wobei Fig. 5A bis 5C Signalverläufe zeigen, die auf einem Oszilloskop beobachtet wurden, und Fig. 6A, 6B und 7 Spektren zeigen, die auf einem Spektralanalysator beobachtet wurden. Zwei vertikale Linien in Fig. 5A zeigen an, daß das Intervall dazwischen 800 ns beträgt, und zwei vertikale Linien in Fig. 5C zeigen an, daß das Intervall dazwischen eine Periode von 1,875 Mhz besitzt.

Bei diesen Figuren beträgt die Taktfrequenz fCLK 10 Mhz, der Akkumulator 1 besitzt 15 Bit, und das Frequenzsteuerwort K ist 212 3. Demgemäß enthält die Ausgabe 5a des Digital-Analog(D/A)- Umwandlers 2 eine Frequenzkomponente, die durch die folgende Gleichung (2) ausgedrückt ist, und weitere Störkomponenten.

fout = K/2n - fCLK = 2¹² 3/2¹&sup5; · 10 = 3/8 · 10 = 3,75 (Mhz) (2)

Die Ausgabe 5a des Digital-Analog(D/A)-Umwandlers 2 nimmt einen treppenförmigen Signalverlauf, wie in Fig. 5A gezeigt, und ihr Spektrum, das eine gewünschte Schwingung von 3, 75 Mhz und Störkomponenten umfaßt, ist in Fig. 6A gezeigt. Die Pegeldifferenz zwischen der gewünschten Schwingung und den Störkomponenten beträgt etwa 5 dB. Die Ausgabe des Digital-Analog(D/A)-Umwandlers 2 wird durch den Integrierer 3, der den in Fig. 5A gezeigten Signalverlauf 5b ausgibt, geglättet. Der Integrierer 3 ist ein unvollständiger Integrierer, der lediglich aus einem Kondensator und einem Widerstand besteht.

Die Ausgabe des Integrierers 3 wird durch den Vergleicher 4, der die in Fig. 5B gezeigte Ausgabe 5c erzeugt, mit der Bezugsspannung Vr verglichen. Dies zeigt, daß sich die Impulsbreite periodisch ändert. Die Ausgabe 5c wird in das T-Flipflop 5, das bei der ansteigenden Flanke von Impulsen betrieben wird, eingegeben. Die Ausgabe So des T-Flipflops 5 ist eine Rechteckschwingung mit einem Einschaltverhältnis von 50%, wie in Fig. 5C gezeigt, und sein Spektrum ist in Fig. 6B und 7 gezeigt.

Wie in Fig. 6B und 7 gezeigt, werden die Störkomponenten um einen Betrag von 30 dB oder mehr in Bezug auf die Grundschwingung deutlich verringert, außer für die harmonischen Oberschwingungen ungerader Ordnung und die Grundschwingung selbst bei einer Frequenz von 1,875 Mhz, das heißt, der Hälfte der durch Gleichung (2) gegebenen Frequenz.

Diese gemessenen Ergebnisse zeigen, daß der direkte digitale Synthetisator gemäß diesem Ausführungsbeispiel der vorliegenden Erfindung ohne einen Nur-Lesespeicher (ROM) eine gewünschte Frequenz erzeugen kann und die durch die periodische Frequenzänderung verursachten Störkomponenten verringern kann.

AUSFÜHRUNGSBEISPIEL 2

Fig. 8 ist ein Blockschaltbild mit einem zweiten Ausführungsbeispiel des direkten digitalen Synthetisators gemäß der vorliegenden Erfindung. Das zweite Ausführungsbeispiel unterscheidet sich von dem ersten Ausführungsbeispiel darin, daß es anstatt des unvollständigen Integrierers 3 einen vollständigen Integrierer 12 verwendet, und daß zwischen dem Digital-Analog(D/A)- Umwandler 2 und dem Integrierer 12 eine Verzögerungsschaltung 10 und ein Differentialverstärker 11 verbunden sind. Die Ausgabe 5a des Digital-Analog(D/A)-Umwandlers 2 wird zu einem ersten Eingabeanschluß des Differentialverstärkers 11 und zu der Verzögerungsschaltung 10 geführt. Die Verzögerungsschaltung 10 verzögert das Signal 5a um eine Taktperiode und führt das verzögerte Signal 5d zu einem zweiten Eingabeanschluß des Differentialverstärkers 11. Die Ausgabe 5e des Differentialverstärkers 11 wird zu dem Integrierer 12 geführt. Der Digital-Analog(D/A)-Umwandler 2, die Verzögerungsschaltung 10 und der Differentialverstärker 11 bilden einen Differenzsignalgenerator 100.

Fig. 9A zeigt mit den durchgezogenen Linien das von der Verzögerungsschaltung 10 ausgegebene Signal 5d und mit den gebrochenen Linien das Signal 5a. Der Differentialverstärker 11 gibt die Differenz der zwei Signale aus. Fig. 9B zeigt die Ausgabe 5e des Differentialverstärkers 11 mit einem Verstärkungsfaktor einfach. Wie bei dieser Figur gezeigt, ändert das Signal 5e seine Spannungen periodisch zwischen dem Frequenzsteuerwort K = 3 und K-2n.

Der Integrierer 12 führt eine Integration des Signals 5e über eine Taktperiode aus und gibt ein Signal 5b aus, wie in Fig. 4A gezeigt. Die Zeitkonstante des Integrierers 12 wird derart gesetzt, daß ein Integral von Spannung 1 erhalten wird, wenn eine feste Spannung 1 für eine Zeit 1 integriert wird. Die Integration der festen Spannung 3 von Zeit 1 bis 3 in Fig. 9B ergibt zu Zeit 3 von Fig. 4B 6, und ergibt 1 bei der nächsten Zeit 4, weil -5 zu diesem Wert 6 addiert wird.

Somit gibt der Integrierer 12 einen Signalverlauf aus, der ähnlich dem des ersten Ausführungsbeispiels ist. Demgemäß kann eine gewünschte Frequenz durch die gleiche Konfiguration und den gleichen Betrieb wie dem des ersten Ausführungsbeispiels nach dem Integrierer 12 erhalten werden.

Der Integrierer 3 des ersten Ausführungsbeispiels ist ein unvollständiger Integrierer, der aus einem Widerstand und einem Kondensator besteht. Auf der anderen Seite, der Integrierer 12 des zweiten Ausführungsbeispiels ist ein vollständiger Integrierer mit einem Widerstand, einem Kondensator und einem Operationsverstärker. Folglich ist das zweite Ausführungsbeispiel genauer als das erste Ausführungsbeispiel. Es sollte jedoch beachtet werden, daß der Genauigkeitsunterschied in Fig. 4A nicht gezeigt ist, weil es die Ausgabesignalverläufe der Integrierer 3 und 12 lediglich schematisch veranschaulicht.

Obwohl der Differentialverstärker 11 und der Integrierer 12 getrennt sind, wie bei dem zweiten Ausführungsbeispiel in Fig. 8 gezeigt, können sie in eine Schaltung integriert werden.

Fig. 10 zeigt ein Beispiel einer derartigen Schaltung. In Fig. 10 bezeichnet Bezugszeichen 13 einen Operationsverstärker, Bezugszeichen 14 und 15 bezeichnen Widerstände, und Bezugszeichen 16 und 17 bezeichnen Kondensatoren. Der Differentialintegrierer integriert die Differenz zwischen den zwei Eingabeanschlüssen, um das Integral der Differenz zu erzeugen. Demgemäß sind seine Eingabeanschlüsse mit dem Ausgabeanschluß des Digital-Analog(D/A)-Umwandlers 2 bzw. dem der Verzögerungsschaltung 10 verbunden, und sein Ausgabeanschluß ist mit dem Eingabeanschluß des Vergleichers 4 verbunden.

AUSFÜHRUNGSBEISPIEL 3

Fig. 11 ist ein Blockschaltbild mit einem dritten Ausführungsbeispiel des direkten digitalen Synthetisators gemäß der vorliegenden Erfindung. In Fig. 11 bezeichnet Bezugszeichen 18 eine monostabile Kippstufe und die weiteren Bezugszeichen bezeichnen die gleichen Teile wie diejenigen in Fig. 8.

Fig. 12A und 12B sind Zeitgebungsdiagramme zum Veranschaulichen der Funktion des Ausführungsbeispiels. Fig. 12A zeigt die Ausgabe 5c des Vergleichers 4, bei dem die ansteigenden Flanken in einem regelmäßigen Intervall wie in Fig. 4B auftreten. Die monostabile Kippstufe 18 ist eine logische Schaltung, die für jede ansteigende Flanke (oder fallende Flanke) des Eingabeimpulses einen Impuls fester Breite ausgibt. Wenn eine monostabile Kippstufe, die bei der ansteigenden Flanke ihren Zustand ändert, als die monostabile Kippstufe 18 verwendet wird, wird das von dem Ausgabeanschluß 8 von Fig. 11 erzeugte Signal So einen Signalverlauf annehmen, wie in Fig. 12B gezeigt.

Die Ausgabe So ist eine Rechteckschwingung mit einer Impulsbreite, die durch die eingestellte Bedingung der monostabilen Kippstufe 18 bestimmt ist, und die Frequenzkomponenten der Ausgabe So enthalten lediglich die Grundfrequenz, die durch Gleichung (1) gegeben ist, und ihre harmonischen Oberschwingungen ungerader Ordnung ohne irgendwelche weiteren Störkomponenten. Wenn eine digitale Schaltung mit dem Ausgabeanschluß 8 verbunden ist, kann die Rechteckschwingung ohne Änderung verwendet werden.

Ein Tiefpaßfilter kann verwendet werden, um die Grundkomponente herauszuziehen, oder ein Bandpaßfilter kann angewendet werden, um nach Bedarf eine gewünschte harmonische Oberschwingung herauszuziehen. Bei dem dritten Ausführungsbeispiel ist die Ausgabefrequenz zweimal so groß wie bei dem in Fig. 8 gezeigten zweiten Ausführungsbeispiel.

Wenn die Ausgabe 5c des Vergleichers 4 eine umgekehrte Vision von Fig. 12A ist, wird eine monostabile Kippstufe 18 verwendet, die ihren Zustand bei einer fallenden Flanke ändert. Mit anderen Worten, die monostabile Kippstufe 18 gibt bei jeder Zeitgebung, bei der der ansteigende Akkumulationswert des Akkumulators 1 die Bezugsspannung Vr erreicht, einen Impuls aus.

AUSFÜHRUNGSBEISPIEL 4

Fig. 13 ist ein Blockschaltbild mit einem vierten Ausführungsbeispiel des direkten digitalen Synthetisators gemäß der vorliegenden Erfindung. In Fig. 13 bezeichnet das Bezugszeichen 20 ein Verzögerungs-Flipflop (D-FF), Bezugszeichen 21 bezeichnet einen zweiten Digital-Analog(D/A)-Umwandler, und die weiteren Bezugszeichen bezeichnen die gleichen Teile wie in Fig. 8. Das D-Flipflop 20, die Digital-Analog(D/A)-Umwandler 2 und 21', und der Differentialverstärker 11 bilden den Differenzsignalgenerator 100. Das D-Flipflop ist eine logische Schaltung, die den logischen Zustand der D-Eingabe im Falle einer ansteigenden Flanke bis zur nächsten ansteigenden Flanke des Taktsignals hält. Somit wird die Eingabe in das D-Flipflop (D-FF) um ein Taktintervall verzögert und als die Ausgabe erzeugt.

Demgemäß ist die Ausgabe des D-Flipflops 20 eine um ein Taktintervall verzögerte Version der Ausgabe des Akkumulators 1. Somit nimmt die Ausgabe 5a des ersten Digital-Analog(D/A)-Umwandlers 2 einen Signalverlauf an, der durch die gebrochenen Linien in Fig. 9A dargestellt ist, wohingegen die Ausgabe 5d des zweiten Digital-Analog(D/A)-Umwandlers 21 einen Signalverlauf annimmt, der durch die in Fig. 9A gezeigten durchgezogenen Linien dargestellt ist. Folglich kann eine gewünschte Frequenz aus dem Ausgabeanschluß 8 erhalten werden.

Der Differentialverstärker 11 und der Integrierer 12 können in den Differentialintegrierer integriert werden, wie in Fig. 10 gezeigt, und das T-Flipflop 5 kann durch eine monostabile Kippstufe ersetzt werden.

AUSFÜHRUNGSBEISPIEL 5

Fig. 14 ist ein fünftes Ausführungsbeispiel des direkten digitalen Synthetisators gemäß der vorliegenden Erfindung. Das fünfte Ausführungsbeispiel unterscheidet sich von dem vierten Ausführungsbeispiel wie folgt. Erstens wird die Ausgabe Da des Akkumulators 1 zu einem ersten Eingabeanschluß eines Vollsubtrahierers 22 geführt, und die Ausgabe des D-Flipflops 20 wird zu einem zweiten Eingabeanschluß des Vollsubtrahierers 22 geführt. Zweitens wird die Ausgabe des Vollsubtrahierers 22 zu einem bipolaren Digital-Analog(D/A)-Umwandler 23 geführt. Demgemäß werden die Digital-Analog(D/A)-Umwandler 2 und 21 bei dem vierten Ausführungsbeispiel vermieden. Das D-Flipflop 20, der Vollsubtrahierer 22 und der Digital-Analog(D/A)-Umwandler 23 bilden den Differenzsignalgenerator 100.

Der Vollsubtrahierer ist eine logische Schaltung, die für die Eingabedaten A und B eine Funktion A - B ausführt, und der bipolare Digital-Analog(D/A)-Umwandler ist ein Umwandler, der sowohl positive als auch negative Ausgaben durchführt. Demgemäß ergibt die Ausgabe des Digital-Analog(D/A)-Umwandlers 23 das gleiche Signal wie in Fig. 9B gezeigt. Folglich kann ein gewünschtes Frequenzsignal aus dem Ausgabeanschluß 8 erhalten werden.

Allgemein gesagt, der Vollsubtrahierer gibt eine wahre Differenz aus, wenn A > B gilt, und ein Zweierkomplement, wenn A < B gilt. Das letztere ist ein digitaler Gode, der Zweierkomplementcode (CTC) genannt wird. Auf der anderen Seite verwendet der bipolare Digital-Analog(D/A)-Umwandler im allgemeinen einen Offsetbinärcode (COB). Der Zweierkomplementcode (CTC) kann leicht in den Offsetbinärcode (COB) umgewandelt werden, indem lediglich das höchstwertige Bit (MSB) des Zweierkomplementcodes (CTC) umgekehrt wird.

Das T-Flipflop 5 kann durch eine monostabile Kippstufe ersetzt werden.

AUSFÜHRUNGSBEISPIEL 6

Fig. 15 ist ein Blockschaltbild mit einem sechsten Ausführungsbeispiel des direkten digitalen Synthetisators gemäß der vorliegenden Erfindung. Das sechste Ausführungsbeispiel unterscheidet sich von dem in Fig. 2 gezeigten ersten Ausführungsbeispiel darin, daß es anstatt des T-Flipflops 5 die monostabile Kippstufe 18 verwendet. Die monostabile Kippstufe 18 wird in der gleichen Weise wie bei dem in Fig. 11 gezeigten dritten Ausführungsbeispiel betrieben.

AUSFÜHRUNGSBEISPIEL 7

Fig. 16 ist ein Blockschaltbild mit einem siebten Ausführungsbeispiel des direkten digitalen Synthetisators gemäß der vorliegenden Erfindung. In Fig. 16 wird das in den Eingabeanschluß 6 eingegebene Frequenzsteuerwort K zu dem Akkumulator 1 und dem Digital-Analog (D/A) -Umwandler 2 geführt. Das von dem Akkumulator 1 erzeugte Überlaufsignal 5f wird durch einen Pegelumwandler 25 pegel-umgewandelt und als ein Signal 5g zu dem zweiten Eingabeanschluß des Differentialverstärkers 11 geführt. Auf der anderen Seite, die Ausgabe 5h des Digital-Analog(D/A)-Umwandlers 2 wird zu dem ersten Eingabeanschluß des Differentialverstärkers 11 geführt. Die Ausgabe 5e des Differentialverstärkers 11 wird zu dem Integrierer 12 geführt. Der Digital-Analog(D/A)-Umwandler 2, der Pegelumwandler 25 und der Differentialverstärker 11 bilden den Differenzsignalgenerator 100.

Fig. 17A bis 18B und Fig. 4A bis 4C sind Zeitdiagramme zum Veranschaulichen der Funktion dieses Ausführungsbeispiels.

Der Akkumulator 1 wird bei 23 = 8 überlaufen, falls es ein 3-Bit- Akkumulator ist. Zusätzlich gilt, daß der Akkumulationswert jedesmal, wenn ein Taktimpuls eingegeben wird, ansteigen wird, wie etwa 3 und 6, wenn das Frequenzsteuerwort K = 3 ist. Obwohl bei dem Akkumulationswert zu erwarten wäre, daß er bei dem nächsten Taktimpuls auf 9 ansteigt, wird er tatsächlich 1 ( = 9 - 8), da der Akkumulator bei 8 überläuft. Somit beginnt der Akkumulator 1 die Akkumulation erneut bei dem Anfangswert 1. Falls der Akkumulationswert des Akkumulators 1 in eine Spannung umgewandelt wird, würde sein Signalverlauf 5a sich stufenweise ändern, wie in Fig. 17A gezeigt. In Fig. 17A stellt die Abszissenachse die Periode des Taktsignals dar und die Ordinatenachse stellt die Auflösung des Akkumulators 1, ausgedrückt in Spannung, dar. Der treppenförmige Signalverlauf 5a wird auf der Ordinatenachse quantisiert und seine Impulsbreite schwankt auf der Abszissenachse periodisch, um dadurch große Störkomponenten einzuschließen.

Wie vorstehend beschrieben, ändert sich der treppenförmige Signalverlauf 5a entlang eines imaginären Sägezahnsignalverlaufs St, der in Fig. 17B durch durchgezogene Linien dargestellt ist. Der Sägezahnsignalverlauf St wird erhalten, indem die Werte des treppenförmigen Signalverlaufs 5a bei Taktimpulseingabezeitgebungen durch eine Gerade verbunden werden, die Gerade extrapoliert wird und die Gerade bei Zeitgebungen, bei denen die Gerade die Spannungsgerade entsprechend 23 = 8 schneidet, auf Null zurückgeführt wird. Der Sägezahnsignalverlauf St enthält drei Schwingungen pro acht Taktperioden, die auf der Zeitachse jeweils die gleiche Breite besitzen. Dies bedeutet, daß er lediglich die Grundfrequenz, ausgedrückt durch die Gleichung (1), und seine harmonischen Oberschwingungen ohne irgendwelche weiteren Störkomponenten enthält.

In Fig. 17C zeigen die durchgezogenen Linien das Überlaufsignal Sf des Akkumulators 1. Das Überlaufsignal 5f steigt von niedrigem Pegel auf hohen Pegel, wenn der Akkumulator 1 überläuft, und kehrt bei dem nächsten Taktimpuls auf niedrigen Pegel zurück.

Die Amplitude und der Gleichstrompegel des Oberlaufsignals 5f werden durch den Pegelumwandler 25 umgewandelt. Fig. 18A zeigt die Ausgabe 5g des Pegelumwandlers 25, und die Ausgabe 5h des Digital-Analog(D/A)-Umwandlers 2, der das Frequenzsteuerwort K in die Analogspannung umwandelt. Ein Bezugszeichen (in diesem Fall 3) entlang der Ordinatenachse in Fig. 18A bezeichnet die Ausgabespannung des Digital-Analog(D/A)-Umwandlers 2, wenn das Frequenzsteuerwort K in den Digital-Analog(D/A)-Umwandler 2 eingegeben wird. Die Gleichstromausgabepegel des Pegelumwandlers 25 sind wie folgt bestimmt: Wenn das Überlaufsignal 5f auf hohem Pegel ist, wird der Gleichstromausgabepegel des Pegelumwandlers 25 auf den Gleichstromausgabepegel des Digital-Analog(D/A)- Umwandlers 2, in den 23 = 8 (digitaler Code - 1000) eingegeben wird, eingestellt; und wenn das Überlaufsignal 5f auf niedrigem Pegel ist, wird es auf den Gleichstromausgabepegel des Digital- Analog (D/A)-Umwandlers 2, in den 0 (digitaler Code = 0000) eingegeben wird, eingestellt. Diese Einstellung kann wie folgt ausgeführt werden: Erstens wird die Differenz zwischen den Ausgaben des Digital-Analog(D/A)-Umwandlers 2 erhalten, wenn die Spannungen 8 und 0 darin eingegeben werden. Zweitens wird die Differenz zwischen den Ausgaben durch Widerstände geteilt oder durch einen Verstärker verstärkt, derart, daß die Differenz mit der Differenz zwischen den hohen und niedrigen Pegeln des Überlaufsignals 5f übereinstimmt. Schließlich wird der Gleichstrompegel des Pegelumwandlers 25 derart eingestellt, daß die Pegel der zwei Differenzen miteinander übereinstimmen.

Um die Daten 2n in den Digital-Analog(D/A)-Umwandler 2 praktisch einzugeben, sind zumindest (n+1)-Bit-Digitaleingabeanschlüsse erforderlich. Tatsächlich jedoch ist es nicht erforderlich, die Daten 2n in ein Analogsignal umzuwandeln, und somit kann ein n- Bit-Digital-Analog(D/A)-Umwandler verwendet werden, der zum Umwandeln des Frequenzsteuerworts K in ein Analogsignal erforderlich ist. Dies gilt, weil eine Einstellung aller Bits von n-Bit- Daten auf Eins einer Eingabe von Daten 2n - 1 gleichwertig ist, und somit wird ein Addieren einer Spannung entsprechend Eins (niedrigstwertiges Bit, LSB) auf diese Daten die Daten erzeugen, die man erhalten würde, wenn in den Digital-Analog(D/A)-Umwandler 2 2n eingegeben wird.

Fig. 18B zeigt die Ausgabe 5e des Differentialverstärkers 11, das heißt, die Ausgabe des Differenzsignalgenerators 100, wenn der Verstärkungsfaktor des Differentialverstärkers 11 Eins ist.

Wie bei dieser Figur gezeigt, nimmt die Ausgabe 5e abwechselnd die Spannungen entsprechend den Analogspannungen 3 und -5 an.

Die Ausgabe 5e des Differentialverstärkers 11 wird hinsichtlich der Zeit integriert, was die Integralausgabe 5b ergibt, die der in Fig. 4A gezeigten ähnlich ist. Die Zeitkonstante des Integrierers 12 wird derart gesetzt, daß ein Integral von Spannung 1 erhalten wird, wenn für eine Zeit 1 eine feste Spannung 1 integriert wird. Daher wird die Ausgabespannung 3 des Differentialverstärkers 11 von Zeit 1 bis 3 integriert, um bei Zeit 3 Sechs zu ergeben, und dann wird bei der nächsten Zeit 4 die Ausgabespannung -5 zu der Spannung 6 addiert, was eine Spannung 1 ergibt.

Vergleicht man die in Fig. 4A gezeigte Ausgabe mit der imaginären Sägezahnschwingung in Fig. 17B, ist zu beachten, daß die zwei Signalverläufe miteinander übereinstimmen, während der Akkumulationswert des Akkumulators 1 ansteigt. Demgemäß kann unter Verwendung der Zeitachse ein Signal ohne Störkomponenten erhalten werden, während die Ausgabe 5b des Integrierers 12 ansteigt.

Obwohl der Pegelumwandler 25 dem Akkumulator 1 in Fig. 16 folgt, kann er dem Digital-Analog(D/A)-Umwandler 2 folgen, oder sowohl dem Akkumulator 1 als auch dem Digital-Analog(D/A)-Umwandler 2.

Der Verstärkungsfaktor des Differentialverstärkers 11 oder die Zeitkonstante des Integrierers 12 sind nicht auf Eins beschränkt. Da die Ausgabespannung 5b des Integrierers proportional zu dem Verstärkungsfaktor oder der Zeitkonstante ist, wird die Bezugsspannung Vr so gesetzt, um diesen Werten angepaßt zu sein.

Die zwei Eingaben in den Differentialverstärker 11, das Subtrahendsignal und das Minuendsignal, können ausgetauscht werden. In diesem Fall wird die Ausgabe des Differentialverstärkers 11 zu dem in Fig. 18B gezeigten Signalverlauf 5e hinsichtlich der Nullspannungsachse symmetrisch, und somit werden die Ausgaben von sowohl dem Integrierer 12 als auch dem Vergleicher 4 invertiert. Da somit die Ausgabe 5c des Vergleichers 4 eine invertierte Version des Signalsverlaufs 5c ist, wie in Fig. 4B gezeigt, muß ein T-Flipflop, das bei einer fallenden Flanke betrieben wird, als das T-Flipflop 5 verwendet werden. Mit anderen Worten, der Zustand des T-Flipflops wird bei jeder Zeitgebung, bei der die Ausgabe 5b des Integrierers 12 die Bezugsspannung Vr erreicht, umgekehrt, während der Akkumulationswert des Akkumulators 1 ansteigt.

Obwohl der Differentialverstärker 11 und der Integrierer 12 bei dem siebten Ausführungsbeispiel getrennt sind, können sie in einem Differentialintegrierer integriert werden, wie in Fig. 10 gezeigt.

AUSFÜHRUNGSBEISPIEL 8

Fig. 19 ist ein Blockschaltbild mit einem achten Ausführungsbeispiel des direkten digitalen Synthetisators in Übereinstimmung mit der vorliegenden Erfindung. Das achte Ausführungsbeispiel unterscheidet sich von dem siebten Ausführungsbeispiel darin, daß es anstatt des T-Flipflops 5 die monostabile Kippstufe 18 anwendet. Da dies bei dem dritten Ausführungsbeispiel mit Bezug auf Fig. 11 erläutert wurde, wird die Beschreibung weggelassen.

AUSFÜHRUNGSBEISPIEL 9

Fig. 20 ist ein Blockschaltbild mit einem neunten Ausführungsbeispiel des direkten digitalen Synthetisators gemäß der vorliegenden Erfindung. Das neunte Ausführungsbeispiel unterscheidet sich von dem in Fig. 14 gezeigten fünften Ausführungsbeispiel wie folgt. Zuerst wird das Überlaufsignal 5f des Akkumulators 1 zu einem Datenwähler 26 geführt, und die Ausgabe des Datenwählers 26 wird zu dem ersten Eingabeanschluß des Vollsubtrahierers 22 geführt. Zweitens wird das Frequenzsteuerwort K in den zweiten Eingabeanschluß des Vollsubtrahierers 22 eingegeben. Somit wird das D-Flipflop 20 in Fig. 14 weggelassen. Der Datenwähler 26, der Vollsubtrahierer 22 und der Digital-Analog(D/A)-Umwandler 23 bilden den Differenzsignalgenerator 100.

Der Datenwähler 26 ist zumindest ein (n+1)-Bit-Wähler, wobei n die Bitanzahl des Akkumulators 1 ist, und die Daten 2n und 0 werden zu den Eingabeanschlüssen 27 bzw. 28 des Datenwählers 26 geführt. Wenn n = 3 gilt, sind die zugeführten Daten 23 = 8 (digitaler Code 1000) und 0 (digitaler Code 0000). Der Datenwähler 26 schaltet die zwei Daten ansprechend auf den Pegel des Überlaufsignals 5f des Akkumulators 1 und gibt eines der Daten aus.

Die Ausgabedaten Db des Datenwählers 26 und das Frequenzsteuerwort K werden beide in den Vollsubtrahierer 22 eingegeben. Der Subtrahierer 22 ist eine logische Schaltung, die für die Eingabedaten A und B die Rechnung A - B durchführt und die wahre Differenz ausgibt, wenn A B gilt, und das Zweierkomplement ausgibt, wenn A < B gilt. Weiterhin besitzt der Vollsubtrahierer 23 einen Borganschluß, der Null ausgibt, wenn A B gilt, und Eins ausgibt, wenn A < B gilt. Indem die Ausgabe des Borganschlusses auf das höchstwertige Bit (MSB) gelegt wird, bildet die Ausgabe des Vollsubtrahierers 22 einen digitalen Code, der Zweierkomplementcode (CTC) genannt wird.

Der bipolare Digital-Analog(D/A)-Umwandler 23 kann positive und negative Analogspannungen ausgeben. Der bipolare Digital-Analog(D/A)-Umwandler verwendet im allgemeinen einen Offsetbinärcode (COB). Der Zweierkomplementcode (CTC) kann leicht in den Offsetbinärcode (COB) umgewandelt werden, indem lediglich das höchstwertige Bit (MSB) des Zweierkomplementcodes (CTC) umgekehrt wird.

Vorausgesetzt, das Frequenzsteuerwort K ist Drei (digitaler Code 011) und der Datenwähler 26 gibt Daten Null (digitaler Code 0000) aus, wenn das Überlaufsignal 5f des Akkumulators 1 auf niedrigem Pegel ist, und gibt Daten Acht (digitaler Code 1000) aus, wenn das Überlaufsignal 5f auf hohem Pegel ist, so ist die Ausgabe Sk des Vollsubtrahierers 22 Drei (digitaler Code 00011), wenn das Überlaufsignal 5f auf niedrigem Pegel ist, und -5 (digitaler Code 11011), wenn das Überlaufsignal 5f auf hohem Pegel ist. Dabei ist das höchstwertige Bit (MSB) der Ausgabe des Vollsubtrahierers 22 die Ausgabe des Borganschlusses, der das Vorzeichen angibt. Durch Eingeben der Ausgabe Sk des Vollsubtrahierers 22 in den bipolaren Digital-Analog(D/A)-Umwandler 23 mit dem invertierten höchstwertigen Bit (MSB) gibt der Digital- Analog(D/A)-Umwandler 23 eine Analogspannung proportional zu Drei aus, wenn das Überlaufsignal Sf auf niedrigem Pegel ist, und eine Analogspannung proportional zu -5 aus, wenn das Überlaufsignal Sf auf hohem Pegel ist.

Somit stimmt die Ausgabe des bipolaren Digital-Analog(D/A)- Umwandlers 23, das heißt, die Ausgabe 5e des Differenzsignalgenerators 100, mit dem in Fig. 18B gezeigten Signal überein. Demgemäß ist es möglich, eine gewünschte Frequenz bei dem Ausgabeanschluß 8 zu erhalten und die periodischen Frequenzänderungen auf Null im Prinzip zu umgehen.

AUSFÜHRUNGSBEISPIEL 10

Fig. 21 ist ein Blockschaltbild mit einem zehnten Ausführungsbeispiel des direkten digitalen Synthetisators gemäß der vorliegenden Erfindung. Das zehnte Ausführungsbeispiel unterscheidet sich von dem neunten Ausführungsbeispiel darin, daß es anstatt des Datenwählers 26 mit einem Amplitudenumwandler 29, einem Analog-Digital(A/D)-Umwandler 30 und einem Inverter 31 ausgestattet ist. Der Amplitudenumwandler 29, der Analog-Digital(A/D)-Umwandler 30, der Inverter 31, der Vollsubtrahierer 22 und der Digital-Analog(D/A)-Umwandler 23 bilden den Differenzsignalgenerator 100.

Der Analog-Digital(A/D)-Umwandler 30 ist zumindest ein (n+1)- Bit-Analog-Digital(A/D)-Umwandler, wobei n die Bitanzahl des Akkumulators 1 ist. Der Analog-Digital(A/D)-Umwandler 30 schaltet die zwei Daten 2n und 0 ansprechend auf den Pegel des Überlaufsignals 5f des Akkumulators 1 und gibt eines der Daten aus diesen aus. Der Amplitudenumwandler 29 wandelt die Amplitude des Überlaufsignals 5f derart um, daß Daten 2n von dem Analog- Digital(A/D)-Umwandler 30 ausgegeben werden, wenn das Überlaufsignal 5f auf hohem Pegel ist, und Daten 0 ausgegeben werden, wenn das Überlaufsignal 5f auf niedrigem Pegel ist. Der Inverter 31 ist zum Verhindern eines Störbetriebs, einer Übereinstimmung der Änderungen bei dem logischen Pegel des Überlaufsignals 5f und der Analog-Digital-Umwandlung durch den Analog-Digital(A/D)- Umwandler 30 vorgesehen. Wenn sowohl der Akkumulator 1 und der Analog-Digital(A/D)-Umwandler 30 bei den ansteigenden Flanken des Taktsignals betrieben werden, veranlaßt der Inverter 31 den Analog-Digital(A/D)-Umwandler 30, bei den fallenden Flanken des Taktsignals, das zu dem Anschluß 7 geführt wird, zu wirken. Dies wird die Zeitgebung der Analog-Digital(A/D)-Umwandlung durch den Analog-Digital(A/D)-Umwandler 30 um eine Impulsbreite des Taktsignals ab der Zeitgebung des logischen Pegelübergangs des Überlaufsignals 5f verzögern.

Die Eingabesignale in den Vollsubtrahierer 22 des vorliegenden Ausführungsbeispiels stimmen mit denjenigen des vorangehenden Ausführungsbeispiels von Fig. 20 überein. Demgemäß ist es möglich, eine gewünschte Frequenz bei dem Ausgabeanschluß 8 zu erhalten, und die periodischen Frequenzänderungen auf Null im Prinzip zu vermeiden.

Der Inverter 31 kann durch eine Verzögerungsschaltung mit einer Verzögerungszeit, die kürzer als die Periode des Taktsignals ist, ersetzt werden.

Bei dem neunten und zehnten Ausführungsbeispiel können die zwei Eingaben in den Vollsubtrahierer 22, das Subtrahendsignal und das Minuendsignal, ausgetauscht werden. In diesem Fall wird die Ausgabe des bipolaren Digital-Analog(D/A)-Umwandlers 23 in Bezug auf die Nullspannungsachse symmetrisch zu dem in Fig. 18B gezeigten Signalverlauf 5e, und somit werden die Ausgaben 5b und 5c des Integrierers 12 und des Vergleichers 4 invertiert. Da somit die Ausgabe 5c des Vergleichers 4 eine invertierte Version des Signalverlaufs 5c ist, wie in Fig. 4B gezeigt, muß ein T- Flipflop, das bei einer fallenden Flanke betrieben wird, als das T-Flipflop 5 verwendet werden. Mit anderen Worten, der Zustand des T-Flipflops 5 wird bei jeder Zeitgebung umgekehrt, wenn die Ausgabe 5b des Integrierers 12 die Bezugsspannung Vr erreicht, während der Akkumulationswert des Akkumulators 1 ansteigt.

Die vorliegende Erfindung ist in Bezug auf verschiedene Ausführungsbeispiele in Einzelheiten beschrieben worden, und aus dem Vorangehenden wird den Fachleuten des Standes der Technik offensichtlich sein, daß Änderungen und Abwandlungen durchgeführt werden können, ohne von der Erfindung in ihren breiteren Gesichtspunkten abzuweichen, und mit den angehängten Patentansprüchen wird daher beabsichtigt, alle derartigen Änderungen und Abwandlungen, soweit sie in den Schutzbereich der Erfindung fallen, abzudecken.


Anspruch[de]

1. Direkter digitaler Synthetisator, mit:

einem Akkumulator (1) zum Akkumulieren eines Frequenzsteuerworts K jedesmal, wenn ein Taktimpuls eingegeben wird, wobei der Akkumulator (1) eine Akkumulation des Frequenzsteuerworts K fortsetzt, wenn sein Akkumulationswert überläuft, indem ein Überschreiten des Akkumulationswertes über ein Akkumulationslimit des Akkumulators (1) als ein Anfangswert des Akkumulators (1) gesetzt wird;

einem Differenzsignalgenerator (100) zum Erzeugen eines Signals entsprechend einer Differenz zwischen einer Stromausgabe des Akkumulators (I) und einem Takt, der einer Ausgabe des Akkumulators (1) vorangeht;

einem Integrierer (12) zum Integrieren einer Ausgabe des Differenzsignalgenerators (100);

einem Vergleicher (4) zum Vergleichen einer Ausgabe des Integrierers mit einer im voraus bestimmten Bezugsspannung; und mit einem Impulsgenerator zum Erzeugen eines Impulses in Synchronisation mit einer aus einer steigenden Flanke und einer fallenden Flanke eines Ausgangsimpulses des Vergleichers, während der Akkumulationswert des Akkumulators ansteigt.

2. Direkter digitaler Synthetisator nach Anspruch 1, dadurch gekennzeichnet, daß der Differenzsignalgenerator (100) einen Digital-Analog(D/A)- Umwandler (2) zum Umwandeln des Akkumulationswertes des Akkumulators (1) in ein Analogsignal, eine Verzögerungsschaltung (10) zum Verzögern einer Ausgabe des Digital-Analog(D/A)-Umwandlers (2) und einen Differentialverstärker (11), in den die Ausgabe des Digital-Analog(D/A)-Umwandlers (2) und eine Ausgabe der Verzögerungsschaltung (10) eingegeben werden, umfaßt.

3. Direkter digitaler Synthetisator nach Anspruch 1, dadurch gekennzeichnet, daß der Differenzsignalgenerator (100) einen ersten Digital- Analog(D/A)-Umwandler (2) zum Umwandeln des Akkumulationswertes des Akkumulators (1) in ein Analogsignal, ein Verzögerungs- Flipflop (20) zum Verzögern des Akkumulationswertes des Akkumulators (1) um ein Taktintervall des Taktsignals, einen zweiten Digital-Analog(D/A)-Umwandler (21) zum Umwandeln einer Ausgabe des Verzögerungs-Flipflops (20) in ein Analogsignal, und einen Differentialverstärker (11), in den eine Ausgabe des ersten Digital-Analog(D/A)-Umwandlers (2) und eine Ausgabe des zweiten Digital-Analog(D/A)-Umwandlers (21) eingegeben werden, umfaßt.

4. Direkter digitaler Synthetisator nach Anspruch 2, dadurch gekennzeichnet, daß der Differentialverstärker (11) und der Integrierer (12) in einem Differentialintegrierer eingebaut sind.

5. Direkter digitaler Synthetisator nach Anspruch 3, dadurch gekennzeichnet, daß der Differentialverstärker (11) und der Integrierer (12) in einem Differentialintegrierer eingebaut sind.

6. Direkter digitaler Synthetisator nach Anspruch 1, dadurch gekennzeichnet, daß der Differenzsignalgenerator (100) ein Verzögerungs-Flipflop (20) zum Verzögern des Akkumulationswertes des Akkumulators (1) um ein Taktintervall des Taktsignals, einen Vollsubtrahierer (22) zum Erhalten einer Differenz zwischen dem Akkumulationswert des Akkumulators (1) und einer Ausgabe des Verzögerungs- Flipflops (20), und einen Digital-Analog(D/A)-Umwandler (23) zum Umwandeln einer Ausgabe des Vollsubtrahierers (22) in ein Analogsignal umfaßt.

7. Direkter digitaler Synthetisator nach Anspruch 1, dadurch gekennzeichnet, daß der Akkumulator (1) ein n-Bit-Akkumulator ist, der ein Überlaufsignal erzeugt, wenn der Akkumulationswert größer oder gleich 2º wird, und daß der Differenzsignalgenerator (100) eingerichtet ist, um eine Spannung proportional zu dem Frequenzsteuerwort K und eine Spannung proportional zu K - 2º zu schalten, um ansprechend auf einen Pegel des Überlaufsignals des Akkumulators eine aus diesen zu erzeugen.

8. Direkter digitaler Synthetisator nach Anspruch 7, dadurch gekennzeichnet, daß der Differenzsignalgenerator (100) umfaßt:

einen Digital-Analog(D/A)-Umwandler (2) zum Umwandeln des Frequenzsteuerworts K in ein Analogsignal;

einen Pegelumwandler (25) zum Umwandeln des Pegels des Überlaufsignals des Akkumulators (1) derart, daß ein Gleichstrompegel einer Ausgabe des Pegelumwandlers (25) gleich einem Gleichstrompegel einer Ausgabe des Digital-Analog(D/A)-Umwandlers (2), in den Daten 2n eingegeben werden, wird, wenn das Überlaufsignal auf hohem Pegel ist, und gleich dem Gleichstrompegel der Ausgabe des Digital-Analog(D/A)-Umwandlers (2), in den Daten Null eingegeben werden, wird, wenn das Überlaufsignal auf niedrigem Pegel ist; und

einen Differentialverstärker (11), in den die Ausgabe des Digital-Analog(D/A)-Umwandlers (2) und eine Ausgabe des Pegelumwandlers (25) eingegeben werden.

9. Direkter digitaler Synthetisator nach Anspruch 8, dadurch gekennzeichnet, daß der Differentialverstärker (11) und der Integrierer (12) in einem Differentialintegrierer eingebaut sind.

10. Direkter digitaler Synthetisator nach Anspruch 7, dadurch gekennzeichnet, daß der Differenzsignalgenerator (100) umfaßt:

einen Datenwähler (26) zum Schalten von Daten entsprechend 2n und Daten entsprechend Null, um ansprechend auf den Pegel des Überlaufsignals des Akkumulators (1) eines der Daten aus diesen zu erzeugen;

einen Vollsubtrahierer (22) zum Erzeugen einer Differenz zwischen Ausgabedaten des Datenwählers (26) und dem Frequenzsteuerwort K; und

einen Digital-Analog(D/A)-Umwandler (23) zum Umwandeln einer Ausgabe des Vollsubtrahierers (22) in ein Analogsignal.

11. Direkter digitaler Synthetisator nach Anspruch 7, dadurch gekennzeichnet, daß

der Differenzsignalgenerator (100) umfaßt:

einen Analog-Digital(D/A)-Umwandler (30) zum Erzeugen von eines der Daten aus Daten entsprechend 2n und Daten entsprechend Null ansprechend auf den Pegel des Überlaufsignals des Akkumulators (1);

einen Vollsubtrahierer (22) zum Erzeugen einer Differenz zwischen Ausgabedaten des Analog-Digital(A/D)-Umwandlers (30) und dem Frequenzsteuerwort K; und

einen Digital-Analog(D/A)-Umwandler (23) zum Umwandeln einer Ausgabe des Vollsubtrahierers (22) in ein Analogsignal.

12. Direkter digitaler Synthetisator nach Anspruch 11, gekennzeichnet durch

einen Amplitudenumwandler (29), der zwischen dem Akkumulator (1) und dem Analog-Digital (A/D)-Umwandler (30) zum Umwandeln des Pegels des Überlaufsignals des Akkumulators (1) verbunden ist.

13. Direkter digitaler Synthetisator nach Anspruch 12, gekennzeichnet durch einen Inverter (31), dessen Eingang mit dem Taktsignal verbunden ist und dessen Ausgang mit einem Takteingabeanschluß des Analog- Digital(A/D)-Umwandlers 30 verbunden ist.

14. Direkter digitaler Synthetisator nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß der Impulsgenerator ein T-Flipflop (5) umfaßt.

15. Direkter digitaler Synthetisator nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß der Impulsgenerator eine monostabile Kippstufe (18) umfaßt.







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