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Dokumentenidentifikation DE10053831C1 08.05.2002
Titel Spannungsversorgungsanordnung für Halbleiterspeicheranordnung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Schäfer, Andre, 80637 München, DE;
Gall, Martin, 81827 München, DE
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Anmeldedatum 30.10.2000
DE-Aktenzeichen 10053831
Veröffentlichungstag der Patenterteilung 08.05.2002
Veröffentlichungstag im Patentblatt 08.05.2002
IPC-Hauptklasse G11C 5/14
IPC-Nebenklasse H01L 25/10   
Zusammenfassung Die Erfindung betrifft eine Spannungsversorgungsanordnung für eine Halbleiterspeicheranordnung mit einem einseitig terminierten Bussystem (2), bei der eine Terminierungs-Spannungsversorgung (Vttn) und ein Terminierungswiderstand (Rtermn) in einen DRAM (Dn) integriert sind.

Beschreibung[de]

Die vorliegende Erfindung betrifft eine Spannungsversorgungsanordnung für eine Halbleitervorrichtung, insbesondere eine Halbleiterspeicheranordnung, mit einem Controller und einem Bussystem, das einerseits an den Controller und andererseits über einen Terminierungswiderstand an eine Terminierungs- Spannungsversorgung angeschlossen und mit dem die Halbleiterspeicheranordnung verbunden ist.

Aus der DE 44 45 846 A1 ist eine Schaltungsanordnung für den Abschluss einer zu einer integrierten CMOS-Schaltung führenden Leitung bekannt. Als Abschlusswiderstand wird dabei ein Feldeffekttransistor innerhalb der integrierten Schaltung angeordnet. Dabei wird, da die Versorgungsspannung insgesamt 0 V beträgt, ein p-Kanal-FET eingesetzt.

Wieterhin beschreibt die DE 43 22 658 A1 einen Abschlusswiderstandsschaltkreis für eine Busleitung, in welcher eine Stromquellenleitung, eine Signalleitung und eine Erdungsleitung zwischen Computergeräten über jeweilige Abschlüsse verbunden sind. Ein Eingangsanschluss eines Reglers ist mit der Stromquellenleitung verbunden, und der Abschluss ist zwischen dem Ausgangsabschluss des Reglers und der Signalleitung vorgesehen. Eine Zenerdiode liegt so zwischen dem Ausgangsanschluss und der Erdungsleitung, dass der Kathodenanschluss und der Anodenanschluss jeweils mit dem Ausgangsanschluss des Reglers bzw. der Erdungsleitung verbunden sind.

Fig. 2 zeigt eine bestehende Spannungsversorgungsanordnung für eine Halbleiterspeicheranordnung 1 aus DRAMs D1, D2, . . ., Dn. Diese Halbleiterspeicheranordnung 1 ist an ein Bussystem 2 angeschlossen, das sich auf einer gedruckten Schaltungsplatte PCB (PCB = Printed Circuit Board) befindet. Dieses Bussystem 2 ist an seinem einen Ende mit einem Speicher- Controller MEMC verbunden und dabei insbesondere an einen Treiber (Driver) DRV und an einen Empfänger (Receiver) REC angeschlossen. Anstelle einer Halbleiterspeicheranordnung kann auch eine andere Halbleitervorrichtung mit der Spannungsversorgungsanordnung verbunden sein.

An seinem ausgangsseitigen anderen Ende weist das Bussystem 2 einen in SMD-Technik (SMD = Surface Mounted Device) auf der gedruckten Schaltungsplatte PCB vorgesehenen externen Terminierungswiderstand Rterm auf, der außerdem an eine externe Spannungsversorgung Vtt angeschlossen ist, die zwischen dem Potenzial VSS und diesem externen Terminierungswiderstand Rterm liegt. Bei dieser externen Spannungsversorgung Vtt kann es sich um einen Transformator mit einem Spannungsregelelement handeln. Die von der externen Spannungsversorgung Vtt gelieferte Terminierungsspannung ist so eingestellt, dass eine Eingangs-/Ausgangs- bzw. I/O-Schaltung I/O für den Speichercontroller MEMC und die DRAMs D1, D2, . . ., Dn, die über das Bussystem 2 die Halbleiterspeicheranordnung 1 antreibt, sich betriebsmäßig in einem geeigneten Arbeitspunkt befindet. Der Terminierungswiderstand Rterm absorbiert hierzu eine vom Speicher-Controller MEMC oder die DRAMs D1, D2, . . ., Dn über das Bussystem 2 geschickte Welle und ist dabei so bemessen, dass sein Widerstandswert der charakteristischen Impedanz der Leitung des Bussystems 2 entspricht.

Die externe Ausführung des Terminierungswiderstandes Rterm und der Terminierungssgannungsversorgung Vtt führt dazu, dass hinsichtlich einer ständig erwünschten Erhöhung der Packungsdichte der Spannungsversorgungsanordnung für die Halbleiterspeichervorrichtung 1 nicht der Speicher-Controller MEMC oder das Bussystem 2, sondern vielmehr gerade die externe Verdrahtung aus diesem Terminierungswiderstand Rterm und der Spannungsversorgung Vtt limitierend wirkt. Mit anderen Worten, höhere Packungsdichten lassen sich wegen dieser viel Raum beanspruchenden externen Verdrahtung nicht erzielen.

Ein weiterer Nachteil der bestehenden Spannungsversorgungsanordnung liegt in der in SMD-Technik auf der gedruckten Schaltungsplatte PCB angebrachten Platzierung des Terminierungswiderstandes Rterm. Durch die Montage in SMD-Technik bewirken die parasitären Effekte des Terminierungswiderstandes Rterm nämlich eine Reduzierung der Terminierungsbandbreite.

Es ist daher Aufgabe der vorliegenden Erfindung, eine Spannungsversorgungsanordnung für eine Halbleiterspeicheranordnung zu schaffen, bei der der Terminierungswiderstand und die Terminierungs-Versorgungsspannung äußerst stabil sind, sodass parasitäre Erscheinungen im Terminierungswiderstand praktisch nicht auftreten.

Diese Aufgabe wird bei einer Spannungsversorgungsanordnung der eingangs genannten Art erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruches 1 enthaltenen Merkmale gelöst.

Die Halbleiterspeicheranordnung besteht aus mehreren DRAMs, und in jeden DRAM sind ein Terminierungswiderstand und eine Terminierungs-Spannungsversorgung integriert. Bei einer solchen, aus mehreren DRAMs bestehenden Halbleiterspeicheranordnung sind dann aber nur die Terminierungs-Spannungsversorgung und der Terminierungswiderstand des busmäßig geeignetsten DRAMs, nämlich des vom Speicher-Controller auf dem Bussystem am weitesten entfernten DRAMs, aktiviert. Damit ist es möglich, alle DRAMs mit einem Terminierungswiderstand und einer Terminierungsspannungsversorgung auszustatten, sodass die DRAMs in gleicher Weise hergestellt werden können. Werden die DRAMs dann mit dem Bussystem verbunden, so wird ein bustechnisch sinnvoller DRAM, nämlich ausgehend von dem Speicher- Controller der auf dem Bussystem letzte DRAM, hinsichtlich seines Terminierungswiderstandes und seiner Terminierungsspannungsversorgung aktiviert, während in allen übrigen DRAMs der Terminierungswiderstand und die Terminierungsspannungsversorgung deaktiviert bleiben.

Auf diese Weise wird eine Integration des Terminierungswiderstandes und der Terminierungsspannungsversorgung in die Halbleiterspeicheranordnung vorgenommen, sodass auf eine externe Verdrahtung für den Terminierungswiderstand und die Terminierungsspannungsversorgung verzichtet werden kann.

Infolge der Integration des Terminierungswiderstandes und der Terminierungsspannungsversorgung in die einzelnen DRAMs bzw. allgemein in die Halbleiterspeicheranordnung werden parasitäre Erscheinungen reduziert und beispielsweise auch Ground- Bounce-Effekte drastisch vermindert. Außerdem kann eine erhebliche Erhöhung der Packungsdichte erreicht werden, da keine Limitierung infolge einer externen Verdrahtung für den Terminierungswiderstand und die Terminierungsspannungsversorgung mehr vorliegt.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein schematisches Schaltbild der erfindungsgemäßen Spannungsversorgungsanordnung und

Fig. 2 ein schematisches Schaltbild der bestehenden Spannungsversorgungsanordnung.

Fig. 2 ist bereits eingangs erläutert worden.

In Fig. 1 werden einander entsprechende Teile mit den gleichen Bezugszeichen wie in Fig. 2 versehen.

Bei der erfindungsgemäßen Spannungsversorgungsanordnung sind in jedem DRAM D1, D2, . . ., Dn ein interner Terminierungswiderstand Rterm1, Rterm2, . . ., Rtermn und eine interne Terminierungs-Spannungsversorgung Vtt1, Vtt2, . . ., Vttn vorgesehen, welche durch einen Kondensator C als Hochfrequenz-Kurzschluss überbrückt ist. Die Terminierungswiderstände Rterm1, Rterm2, . . ., Rtermn können in üblicher Weise aus integrierten Widerständen, wie beispielsweise Schichtwiderständen und dergleichen, bestehen, während für die Terminierungs-Spannungsversorgungen Vtt1, Vtt2, . . ., Vttn Spannungspumpen oder Spannungsteiler eingesetzt werden können. Eine Spannungspumpe wird dann herangezogen, wenn die Terminierungs-Spannungsversorgung Vtt einen höheren Wert haben soll als die höchste externe Spannung.

In vorteilhafter Weise sind bei aktiver Ausführung die Terminierungswiderstände Rterm1, Rterm2, . . ., Rtermn und/oder die Terminierungs-Spannungsversorgungen Vtt1, Vtt2, . . ., Vttn einstellbar, sodass deren Werte an die charakteristische Impedanz der durch das Bussystem 2 gebildeten Leitung anpassbar ist.

Die DRAMs D1, D2, . . ., Dn werden alle mit ihren Terminierungswiderständen Rterm1, Rterm2, . . ., Rtermn und ihren Terminierungs-Spannungsversorgungen Vtt1, Vtt2, . . ., Vttn hergestellt, obwohl an sich lediglich der von dem Speicher- Controller MEMC aus längs des Bussystems 2 letzte (oder busmäßig am besten geeignete) DRAM Dn einen Terminierungswiderstand und eine Terminierungs-Versorgungsspannnung, also den Terminierungswiderstand Rtermn und die Terminierungsspannungsversorgung Vttn, benötigt, um das Bussystem 2 in geeigneter Weise abzuschließen. Damit ist eine einheitliche Herstellung aller DRAMs D1, D2, . . ., Dn gewährleistet.

Die nicht benötigten Terminierungswiderstände Rterm1, Rterm2, . . ., Rterm(n - 1) und Terminierungs-Spannungsversorgungen Vtt1, Vtt2, . . ., Vtt(n - 1), die in den DRAMs "vor" dem letzten DRAM Dn längs des Bussystem 2 liegen, werden ausgeschaltet bzw. deaktiviert (vgl. "off" in DRAM D1 und DRAM D2), sodass nur der Terminierungswiderstand Rtermn und die Terminierungs- Spannungsversorgung Vttn im "letzten" DRAM Dn aktiviert sind.

Der "letzte" DRAM im obigen Beispiel braucht nicht unbedingt der DRAM Dn zu sein. Vielmehr ist unter ihm jeder bustechnisch sinnvoll ausgewählte DRAM zu verstehen, der Signalintegrität der auf dem Bussystem 2 übertragenen Signale gewährleistet.

Infolge der Einstellbarkeit bzw. Regelbarkeit des Terminierungswiderstandes Rtermn und der Terminierungs-Spannungsversorgung Vttn kann eine hervorragende Anpassung des Abschlusses des Bussystems 2 an dessen Impedanz erreicht werden, wodurch parasitäre Erscheinungen weitgehend unterdrückt und beispielsweise Ground-Bounce-Effekte stark vermindert werden. Hierzu trägt auch die integrierte Ausführung der Terminierungswiderstände und der Terminierungs-Spannungsversorgung anstelle von deren SMD-Montage auf der gedruckten Schaltung PCB bei.

Außerdem kann die Packungsdichte erheblich gesteigert werden, da auf eine externe Verdrahtung für den Terminierungswiderstand sowie die Terminierungs-Spannungsversorgung verzichtet wird.

Der Terminierungswiderstand und die Terminierungs-Spannungsversorgung liegen parallel am Eingang der jeweiligen DRAMs D1, D2, . . ., Dn, deren übrige Beschaltung schematisch durch einen Treiber DRV' und einen Empfänger REC' angedeutet ist. Bezugszeichenliste 1 Spannungsversorgungsanordnung für Halbleiterspeicheranordnung

2 Bussystem

D1, D2, . . ., Dn DRAMs

MEMC Controller

pCB gedruckte Schaltungsplatte

Vtt, Vtt1, Vtt2, . . ., Vttn Terminierungs- Spannungsversorgung

Rterm, Rterm1, Rterm2, . . ., Rtermn Terminierungswiderstand

DRV, DRV' Treiber

REC, REC' Empfänger

C Kondensator

I/O I/O-Schaltung


Anspruch[de]
  1. 1. Spannungsversorgungsanordnung für Halbleiterspeicheranordnung (1), mit einem Controller (MEMC) und einem Bus- System (2), das einerseits an den Controller (MEMC) und andererseits über einen Terminierungswiderstand (Rtermn) an eine Terminierungs-Spannungsversorgung (Vttn) angeschlossen und mit dem die Halbleiterspeicheranordnung (1) verbunden ist, dadurch gekennzeichnet, dass

    der Terminierungswiderstand (Rtermn) und die Terminierungs- Spannungsversorgung (Vttn) in die Halbleiterspeicheranordnung (1) integriert sind,

    die Halbleiterspeicheranordnung (1) aus mehreren DRAMs (D1, D2, . . ., Dn) besteht und in jedem DRAM(D1, D2, . . ., Dn) ein Terminierungswiderstand (Rterm1, Rterm2, . . ., Rtermn) und eine Terminierungs-Spannungsversorgung (Vtt1, Vtt2, . . ., Vttn) integriert sind, und

    nur die Terminierungs-Spannungsversorgung (Vttn) und der Terminierungswiderstand (Rtermn) des vom Controller (MEMC) auf dem Bussystem (2) am weitesten entfernten DRAMs (Dn) aktiviert ist.
  2. 2. Spannungsversorgungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Terminierungsspannungsversorgung eine Vtt- Spannungsversorgung ist.
  3. 3. Spannungsversorgungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Bussystem (2) auf einer gedruckten Schaltungsplatte (PCB) angeordnet ist.
  4. 4. Spannungsversorgungsanordnung nach Anspruch 2, dadurch gekennzeichnet, dass die Spannung der Vtt-Spannungsversorgung der höchsten externen Spannung der Halbleitervorrichtung (1) entspricht.






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