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Dokumentenidentifikation DE10102432A1 08.08.2002
Titel Testschaltung zur analogen Messung von Bitleitungssignalen ferroelektrischer Speicherzellen
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Jacob, Michael, 81371 München, DE;
Röhr, Thomas, 85609 Aschheim, DE
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Anmeldedatum 19.01.2001
DE-Aktenzeichen 10102432
Offenlegungstag 08.08.2002
Veröffentlichungstag im Patentblatt 08.08.2002
IPC-Hauptklasse G11C 11/22
Zusammenfassung Die Erfindung betrifft eine Testschaltung in Kombination mit einem ferroelektrischen Speicherbaustein zur analogen Messung von Bitleitungssignalen ferroelektrischer Speicherzellen, mit der in einem Testmodus analoge Werte für den jeweiligen Speicherinhalt der Zellen auslesbar und einer anschließenden Bewertungseinrichtung zuführbar sind, wobei die Testschaltung als eine analoge Schaltung (1) im ferroelektrischen Speicherbaustein integriert und im Testmodus bei nicht aktivierten oder abgetrennten Lesevertärkern (LV0, LV1, ..., LVn) zur analogen Ausgabe von Bitleitungssignalen aus dem Speicherbaustein nach außen eingerichtet ist.

Beschreibung[de]

Integrierte ferroelektrische Halbleiterspeicherschaltungen (FeRAMs) können ähnlich aufgebaut sein wie herkömmliche dynamische Speicher (DRAMs), unterscheiden sich aber von diesen durch die Nichtflüchtigkeit des Speicherinhaltes und durch anders geartete Alterungserscheinungen. Tests der Nichtflüchtigkeit (Retention) und der Alterung (z. B. Fatigue, Imprint, Disturb, . . .) erfordern deshalb im Vergleich zu DRAM-Tests neue Methoden. Typische DRAM-Tests beinhalten eine digitale Bewertung des Speicherinhaltes. Vorteilhaft für die statistische Auswertung und Extrapolation der Abnahme des Speicherinhaltes durch Stress (zum Beispiel bei elektrischer oder mechanischer Belastung, Lagerung, Temperaturbehandlung, Bestrahlung, chemischen Reaktionen, . . .) ist jedoch eine analoge Bewertung des Speicherinhaltes durch die Messung analoger Werte des gespeicherten Potenzials. D. h., durch die analoge Messung von Bitleitungssignalen können schon geringfügige stressbedingte Änderungen des in der Zelle gespeicherten Potenzials sichtbar gemacht werden. Daraus ergibt sich eine wesentlich genauere Kenntnis des Stresseinflusses auf die Zuverlässigkeit.

Bei in Entwicklung befindlichen ferroelektrischen Speicherbausteinen ging man bisher den Weg mittels eines speziellen Testmodus indirekt eine analoge Bewertung des in der Speicherzelle gespeicherten Potenzials durchzuführen. Wie bei einem DRAM wurden hier mit einem üblichen Leseverstärker das zu bewertende Bitleitungssignal mit einem Referenzsignal auf einer Referenzbitleitung verglichen. Das Potenzial des Referenzsignals konnte extern eingestellt werden. Durch sukzessive Veränderung der extern einstellbaren Referenzspannung und einen Vergleich der beiden Bitleitungssignale mit Hilfe des Leseverstärkers konnte eine quasi analoge Information gewonnen werden. Allerdings konnten mit dieser Testmethode die meisten Stressarten nicht quantitativ bewertet werden, da bereits nach der ersten der vielen notwendigen Bewertungszyklen infolge des zerstörenden Lesevorgangs eines FeRAMs die Information über den Stresseinfluss verlorengeht.

Bei einem Test üblicher DRAMs gewonnene analoge Information hat einen wesentlich geringeren Informationsgehalt im Vergleich mit einem bei einem FeRAM durchzuführenden Stresstest.

Es ist somit Aufgabe der Erfindung, eine kostengünstige Testschaltung zur analogen Messung von Bitleitungssignalen ferroelektrischer Speicherzellen anzugeben, mit deren Hilfe der Inhalt ferroelektrischer Speicherzellen über die Potenziale auf den Bitleitungen quantitativ ausgelesen werden kann und die eine sichere und zeitsparende Bewertung aller Stresseinflüsse gestattet.

Die Erfindung besteht darin, eine analoge Schaltung in den ferroelektrischen Speicherbaustein zu integrieren, die in einem Testmodus bei nicht aktivierten oder abgetrennten Leseverstärkern zur analogen Ausgabe von Bitleitungssignalen aus dem Speicherbaustein nach außen eingerichtet ist. So können zum Beispiel von einem oder mehreren Testpads der Testschaltung Analogsignale abgegriffen und einem nachgeschalteten mit dem Testpad verbundenen Messgerät zur Bewertung zugeführt werden. Das am Testpad abzugreifende Ausgabesignal sollte eine eindeutige Funktion des Bitleitungssignals darstellen. Zum Beispiel können ein oder mehrere Analogverstärker verwendet werden, um Messsignale mit hoher Auflösung auszugeben. Bei einer Ausführungsform kann für jede Bitleitung ein separater Analogverstärker, oder alternativ zum Beispiel mit Hilfe einer Schalteinrichtung ein Analogverstärker für mehrere Bitleitungen benutzt werden. Im Testmodus sind die Leseverstärker, die im normalen Betrieb verwendet werden, entweder nicht aktiviert oder durch Schaltelemente von den Bitleitungen elektrisch getrennt.

Die vorgeschlagene Testschaltung kann bei einem CMOS-Grundprozess ohne zusätzliche Prozessschritte gleichzeitig mit der Schaltung des Speicherbausteins hergestellt werden.

Die erfindungsgemäß vorgeschlagene Testschaltung hat insbesondere folgende Vorteile:

  • - geringerer Testaufwand, kürzere Testzeit, geringerer Datenverarbeitungsaufwand;
  • - Einzelzellenbewertung mit geringem Aufwand möglich;
  • - vollständige analoge Information zum Beispiel auch über Retention möglich (im Gegensatz zur bisherigen Lösung);
  • - höhere Auflösung und
  • - direkte Informationsausgabe ohne Informationsverlust zum Beispiel durch Schwankungen der Leseverstärker.

Die obigen und weitere Merkmale und Vorteile einer erfindungsgemäßen Testschaltung werden in der nachstehenden Beschreibung noch deutlicher, wenn diese bezogen auf die beiliegende Zeichnung gelesen wird.

Die einzige Fig. 1 zeigt schematisch ein Ausführungsbeispiel einer erfindungsgemäßen Testschaltung und Modifikationen derselben in Kombination mit einem schematisch und abschnittsweise dargestellten ferroelektrischen Speicherbaustein.

Die mit einer gestrichelten Linie umrahmte Testschaltung 1 ist eingangsseitig mit Bitleitungen BL0, BL0, . . ., BL1, BL1, . . ., BLn und BLn verbunden. Diese Bitleitungen stehen im Normalbetrieb mit Leseverstärkern LV0, LV1, . . ., LVn der ferroelektrischen Speicheranordnung in Verbindung. Mehrere Speicherzellen Z sind durch große ausgefüllte Punkte an den Kreuzungspunkten der Bitleitungen mit Wortleitungen WL0, WL1, WL2, WL3 angedeutet.

Zur quantitativen Bewertung des Inhalts der Speicherzellen Z der ferroelektrischen Speicheranordnung führt die erfindungsgemäße Testschaltung 1 einen analogen Wert des Speicherinhaltes über einen Testpad P nach außen. Auf diese Weise lässt sich vorteilhaft eine statistische Auswertung und eine Extrapolation der Änderung des Speicherinhalts durch Stress durchführen, wie er durch eine elektrische oder mechanische Belastung, Lagerung, Temperaturbehandlung, Bestrahlung oder durch chemische Reaktionen in dem ferroelektrischen Speicherbaustein entsteht. Mit Hilfe der von der erfindungsgemäßen Testschaltung 1 gemessenen analogen Werte des Speicherinhalts, d. h. Potenziale der Bitleitungssignale, können schon geringfügige stressbedingte Veränderungen erfasst werden, wodurch sich die Einflüsse des Stresses auf die Zuverlässigkeit genau auswerten lassen. Zu diesem Zweck sieht die erfindungsgemäße Testschaltung 1 eine in dem ferroelektrischen Speicherbaustein integrierte analoge Schaltung vor, die im dargestellten Ausführungsbeispiel je einen Analogverstärker A01, A02, A11, A12, . . ., An1 und An2 pro angeschlossener Bitleitung BL, eine erste Schalteinrichtung S1 und eine zweite Schalteinrichtung S2 aufweist. Die an der Testschaltung 1 angeschlossenen Bitleitungen BL sind über die erste Schalteinrichtung S1 an die Eingänge der jeweiligen Analogverstärker schaltbar, und die Ausgänge der Analogverstärker sind über die zweite Schalteinrichtung S2 einem Testpad P zuführbar. Die erste Schalteinrichtung S1 kann zum Beispiel einzelne Transistorschalter aufweisen, während die zweite Schalteinrichtung S2 zum Beispiel ein Decoder sein kann. Mit dem Testpad P ist ein Eingang eines Messgeräts M verbindbar.

Das Messgerät M gibt ein Testmodesignal TM über eine strichpunktiert dargestellte Leitung aus, mit dem während des Testmodus die im normalen Betrieb mit den Speicherzellen Z bzw. den Bitleitungen BL in Verbindung stehenden Leseverstärker LV0, LV1, . . ., LVn deaktiviert oder durch (nicht dargestellte) weitere Schaltelemente von den Bitleitungen elektrisch getrennt werden. Das von dem Testgerät M übertragene Testmodussignal TM aktiviert auch eine (nicht dargestellte) Schaltersteuerung, die die Schalter der ersten Schalteinrichtung S1 und der zweiten Schalteinrichtung S2 gezielt oder in einem wählbaren Zyklus steuert.

In Fig. 1 sind zwei Alternativen der erfindungsgemäßen Testschaltung 1 angedeutet. Es kann entweder für jede Bitleitung BL ein Analogverstärker eingesetzt sein, oder es können mit Hilfe entsprechender Schaltelemente mehrere Bitleitungssignale Eingängen eines gemeinsamen Analogverstärkers A01, A02 zugeführt werden, wie durch strichpunktierte Leitungen l1, l2 angedeutet ist.

Die in der erfindungsgemäßen Testschaltung 1 verwendeten Analogverstärker und natürlich auch die für die erste und zweite Schalteinrichtung S1 und S2 verwendeten Schaltelemente sind so eingerichtet, dass das Messgerät M am Testpad P eine eindeutige Funktion der Bitleitungssignale abgreifen kann. Die auf den Bitleitungen BL0, BL0, . . ., BL1, BL1, . . ., BLn und BLn vorhandenen analogen Werte des Speicherinhalts stellen somit jeweils eine vom Messgerät M messbare eindeutige Information für die Inhalte der jeweils angesprochenen Zellen dar, so dass das Messgerät M schon geringfügige, zum Beispiel durch Stress verursachte Veränderungen des Speicherinhalts aufgrund des am Testpad P abgreifbaren Analogsignals messen kann.

Den einschlägigen Fachleuten ist ohne weiteres ersichtlich, dass das in Fig. 1 ersichtliche Ausführungsbeispiel der erfindungsgemäßen Testschaltung lediglich ein Prinzipschaltbild darstellt, und dass bekannte Bewertungseinrichtungen und Algorithmen zur Bewertung der stressbedingten Veränderung der Bitleitungssignale, die im Messgerät M residieren, nicht dargestellt sind. Statt eines Testpads P können auch mehrere Testpads vorgesehen sein, auf die die Analogsignale von durch die erste und zweite Schalteinrichtung und entsprechende Analogverstärker gruppenweise zusammengefassten Bitleitungen geführt sind.

Die erfindungsgemäß vorgeschlagene und durch die beschriebene Testschaltung 1 ermöglichte analoge Erfassung des Speicherinhalts aufgrund der dem Testpad P zugeführten Analogsignale bewirkt insbesondere:

  • - einen geringeren Testaufwand, eine kürzere Testzeit und einen geringeren Datenverarbeitungsaufwand,
  • - eine Bewertung einzelner Speicherzellen mit geringem Aufwand,
  • - eine vollständige analoge Informationsauswertung des Speicherinhalts, zum Beispiel auch durch Retention bewirkter Veränderungen desselben,
  • - eine höhere Auflösung und
  • - eine direkte Informationserfassung ohne Informationsverlust zum Beispiel durch Schwankungen der Leseverstärker.
Bezugszeichenliste A01, A02, A11, A12, . . ., An1, An2 Analogverstärker

BL0, BL0, . . ., BL1, BL1, . . ., BLn, BLn Bitleitungen.

LV0, LV1, . . ., LVn Leseverstärker

L1, L2 Vielfachleitung

M Messgerät

p Testpad

S1 erste Schalteinrichtung

S2 zweite Schalteinrichtung

TM Testmodussignal

WL0, WL1, WL2, WL3 Wortleitung

Z Speicherzelle


Anspruch[de]
  1. 1. Testschaltung in Kombination mit einem ferroelektrischen Speicherbaustein, dadurch gekennzeichnet, dass zur analogen Messung von Bitleitungssignalen ferroelektrischer Speicherzellen in einem Testmodus analoge Werte des jeweiligen Speicherinhalts der Zellen auslesbar und einer anschließbaren Bewertungseinrichtung zuführbar sind, und die Testschaltung als eine analoge Schaltung (1) im ferroelektrischen Speicherbaustein integriert und im Testmodus bei nicht aktivierten oder abgetrennten Leseverstärkern (LV0, LV1, . . ., LVn) zur analogen Ausgabe von Bitleitungssignalen aus dem Speicherbaustein nach außen eingerichtet ist.
  2. 2. Testschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die analoge Schaltung (1) je einen Analogverstärker (A01, A02, . . ., An1, An2 pro Bitleitung (BL0, BL0, . . ., BLn, BLn) aufweist, der eingangsseitig mit einer zugehörigen Bitleitung verbunden ist.
  3. 3. Testschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die analoge Schaltung (1) einen Analogverstärker (A01) für mehrere Bitleitungen und eine erste Schalteinrichtung (S1) aufweist, mit der Analogsignale von mehreren Bitleitungen (BL0, . . ., BLn) sukzessive auf einen Eingang des einen Analogverstärkers (A01) schaltbar sind.
  4. 4. Testschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass ein Ausgang der analogen Schaltung (1) bzw. der Ausgang bzw. die Ausgänge des oder der Analogverstärker (A01, . . ., An1, An2) zu einem Testpad (P) des Speicherbausteins geführt ist bzw. sind.
  5. 5. Testschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass eine zweite Schalteinrichtung (S2) am Ausgang der analogen Schaltung (1) bzw. des oder der Analogverstärker (A01, A02, . . ., An1, An2) vorgesehen ist, mit der das analoge Ausgangssignal von diesem Ausgang bzw. diesen Ausgängen auf einen Ausgangsanschluss oder Testpad (P) der Testschaltung schaltbar ist.
  6. 6. Testschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die analoge Schaltung (1) bzw. der oder die Analogverstärker (A01, A02, . . ., An1, An2) so eingerichtet ist bzw. sind, dass die auszugebenden Bitleitungssignale mit hoher Auflösung und ohne Beeinflussung der Bitleitungspotenziale am Ausgangsanschluss oder Testpad (P) ausgebbar sind.
  7. 7. Testschaltung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass sie im ferroelektrischen Speicherbaustein in einem CMOS- Grundprozess gleichzeitig mit der Schaltung des Speicherbausteins hergestellt ist.
  8. 8. Ferroelektrischer Speicherbaustein gekennzeichnet durch eine Testschaltung nach einem der Ansprüche 1 bis 7.






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