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Dokumentenidentifikation DE69132951T2 12.09.2002
EP-Veröffentlichungsnummer 0554453
Titel HALBLEITER-SPEICHER-VORRICHTUNG
Anmelder Oki Electric Industry Co., Ltd., Tokio/Tokyo, JP
Erfinder MIYAMOTO, Sampei, Minato-ku, Tokyo 105, JP
Vertreter Betten & Resch, 80333 München
DE-Aktenzeichen 69132951
Vertragsstaaten DE, FR, GB, NL
Sprache des Dokument EN
EP-Anmeldetag 28.08.1991
EP-Aktenzeichen 919152769
WO-Anmeldetag 28.08.1991
PCT-Aktenzeichen PCT/JP91/01142
WO-Veröffentlichungsnummer 0009305512
WO-Veröffentlichungsdatum 18.03.1993
EP-Offenlegungsdatum 11.08.1993
EP date of grant 13.03.2002
Veröffentlichungstag im Patentblatt 12.09.2002
IPC-Hauptklasse G11C 11/407
IPC-Nebenklasse G11C 29/00   G06F 11/20   

Beschreibung[de]
HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung, und insbesondere eine Halbleiterspeichervorrichtung mit einer Entlastungseinrichtung für ein defektes Bit.

2. Hintergrundinformationen

Eine Entlastungsschaltung für ein defektes Bit (eine Redundanzschaltung) ersetzt eine defekte Speicherzelle mit einer Ersatz-Speicherzelle und ist sehr angenehm zum Verbessern der Produktionsausbeute eines Halbleiterspeichers.

Demgemäß wird die Redundanzschaltung gegenwärtig weit verbreitet in vielen Halbleiterspeichern verwendet und ist in verschiedenen Veröffentlichungen offenbart, wie beispielsweise in der offengelegten japanischen Patentveröffentlichung Nr. 1-229498, erteilt am 13. September 1989, und im US- Patent Nr. 4,346,459, erteilt am 24. August 1982.

Aus EP-A-0 401 957 ist eine Schaltung zum Reparieren eines defekten Bits in einer Halbleiterspeichervorrichtung bekannt, welche Schaltung zwischen einem Zeilen- oder Spaltendecodierer und einem Speicherzellenfeld bzw. einer Speicherzellenmatrix vorgesehen ist. Die Reparaturschaltung enthält eine Verbindungsschaltung zum Verbinden der Ausgangsleitungen des Decodierers mit den Zeilen- oder Spaltenleitungen und eine Schaltung zum Definieren der Verbindung der Verbindungsschaltung. Die Verbindungsschaltung enthält Schaltelemente, von welchen jedes betreibbar ist, um eine Ausgangsleitung des Decodierers mit wenigstens zwei Zeilen- oder Spaltenleitungen zu verbinden. Die Definitionsschaltung definiert den Verbindungspfad jedes Schaltelements, so dass die Ausgangsleitungen des Decodierers in einer 1-zu-1-Entsprechung mit aufeinanderfolgend angeordneten Zeilen- oder Spaltenleitungen verbunden werden, ausschließlich einer Zeilen- oder Spaltenleitung, die mit einer defekten Speicherzelle verbunden ist.

Die vorliegende Erfindung, die nachfolgend beschrieben wird, sollte zusammen mit den bekannten Redundanzschaltungen verstanden werden, wie sie in diesen Veröffentlichungen offenbart sind. Es ist die Aufgabe der vorliegenden Erfindung, eine Redundanzschaltung zu schaffen, die flexibler als diejenigen ist, die in diesen Veröffentlichungen offenbart sind.

ZUSAMMENFASSUNG DER ERFINDUNG

Die Aufgabe wird durch eine Halbleiterspeichervorrichtung gelöst, wie sie im Anspruch 1 definiert ist. Die Halbleitervorrichtung verwendet eine Haupt- Auswahlleitungsgruppe mit einer ersten und einer zweiten Auswahlleitung, eine Redundanz-Auswahlleitungsgruppe mit einer dritten und einer vierten Auswahlleitung, eine erste Auswahlleitungs-Aktivierungsschaltung zum Aktivieren einer der Auswahlleitungen in der Haupt-Auswahlleitungsgruppe in Reaktion auf ein erstes und ein zweites Signal, wobei die erste Auswahlleitungs- Aktivierungsschaltung die erste Auswahlleitung aktivieren kann, wenn das erste Steuersignal auf einem ersten Potentialpegel ist, und die zweite Auswahlleitung aktivieren kann, wenn das erste Steuersignal auf einem zweiten Potential ist, eine zweite Auswahlleitungs-Aktivierungsschaltung zum Aktivieren einer der Auswahlleitungen in der Redundanz-Auswahlleitungsgruppe in Reaktion auf das erste und das zweite Steuersignal, wobei die erste Auswahlleitungs- Aktivierungsschaltung die dritte Auswahlleitung aktivieren kann, wenn das erste Steuersignal auf dem ersten Potentialpegel ist, und die vierte Auswahlleitung aktivieren kann, wenn das erste Steuersignal auf dem zweiten Potentialpegel ist, eine erste leitende Leitung mit einem ersten Anschluss, der entweder das erste Steuersignal empfängt, oder ein Signal mit im wesentlichen demselben Potentialpegel wie demjenigen des ersten Steuersignals, einen ersten Knoten, der mit dem ersten Anschluss und einem ersten leitenden Teil gekoppelt ist, der eine Verbindung zwischen dem ersten Anschluss und dem ersten Knoten bildet, eine erste Potentialversorgungsschaltung zum Veranlassen, dass der erste Knoten auf im wesentlichen entweder demselben Potentialpegel wie demjenigen des ersten oder des zweiten Potentialpegels ist, wenn der erste leitende Teil ausgelöst ist, eine zweite leitende Leitung mit einem zweiten Anschluss, der ein drittes Steuersignal empfängt, das eine komplementäre Beziehung zum ersten Steuersignal hat, einen zweiten Knoten, der mit dem zweiten Anschluss und einem zweiten leitenden Teil gekoppelt ist, der eine Verbindung zwischen dem zweiten Anschluss und dem zweiten Knoten herstellt, eine zweite Potentialversorgungsschaltung zum Veranlassen, dass der zweite Knoten auf im wesentlichen demselben Potentialpegel wie demjenigen des ersten oder des zweiten Potentialpegels ist, wenn der zweite leitende Teil ausgelöst ist, und eine Steuersignal- Erzeugungsschaltung zum Ausgeben des zweiten Steuersignals zur zweiten Auswahlleitungs-Aktivierungsschaltung, wenn der erste Knoten und der zweite Knoten eine vorbestimmte Beziehung zueinander haben, und sonst zum Ausgeben des zweiten Steuersignals zur ersten Auswahlleitungs-Aktivierungsschaltung.

Weitere vorteilhafte Merkmale, Aspekte und Details der Erfindung sind aus den abhängigen Ansprüchen und verschiedenen Ausführungsbeispielen offensichtlich, die hierin nachfolgend und in den Zeichnungen beschrieben sind.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Schaltungsdiagramm eines ersten Ausführungsbeispiels der vorliegenden Erfindung;

Fig. 2 ist ein Schaltungsdiagramm eines Zeilentreibers RDr in Fig. 1;

Fig. 3 ist ein Schaltungsdiagramm einer Schaltung zum Erzeugen von Zeilenleitungstreibersignalen in Fig. 1;

Fig. 4 ist ein Zeitdiagramm eines jeweiligen Signals in Fig. 1;

Fig. 5 ist ein Schaltungsdiagramm eines Zeilendecodierers in Fig. 1;

Fig. 6 ist ein Schaltungsdiagramm eines zweiten Ausführungsbeispiels der vorliegenden Erfindung;

Fig. 7 und 8 sind Ansichten einer ersten und einer zweiten Modifikation einer Defekt-Entscheidungsschaltung 110 in Fig. 1;

Fig. 9 ist ein Schaltungsdiagramm eines angewendeten Beispiels einer Defekt-Entscheidungsschaltung 820 in Fig. 8; und

Fig. 10 ist ein Schaltungsdiagramm eines dritten Ausführungsbeispiels der vorliegenden Erfindung.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Eine Halbleitervorrichtung 100 gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung enthält ein Speicherzellenfeld bzw. eine Speicherzellenmatrix 101 mit Speicherzellen Mc, wie es in Fig. 1 dargestellt ist. Fig. 1 zeigt Mc1,1 bis Mc2n+2,4, die Speicherzellen in der Speicherzellenmatrix 101 beispielhaft zeigen. Jede Speicherzelle Mc hat dieselbe Struktur wie diejenige der Speicherzelle Mc1,1, was bedeutet, dass jede Speicherzelle Mc einen Transistor aufweist, bei welchem ein Gateanschluss mit einer Wortleitung WL gekoppelt ist, einer eines Sourceanschlusses und eines Drainanschlusses mit einer Bitleitung BL gekoppelt ist und der andere des Sourceanschlusses und des Drainanschlusses mit einer Elektrode eines Kondensators gekoppelt ist, und ein Plattenpotential Vp (z. B. 1/2 Vcc) an die andere Elektrode des Kondensators angelegt ist.

Daten können aus der Speicherzelle Mc der Speicherzellenmatrix 101 gemäß den folgenden Schritten gelesen werden.

Eine Wortleitung WL unter Wortleitungen WLA1 bis WLB(2n+2) wird durch einen Zeilentreiber RDr, der nachfolgend beschrieben wird, aktiviert (z. B. auf einen Leistungsversorgungsspannungspegel Vcc). Jeder Transistor der Speicherzellen in derselben Zeilengruppe, die mit der aktivierten Wortleitung gekoppelt ist (beispielsweise die Speicherzellen Mc1,1, Mc1,3, wenn die Wortleitung WLA1 ausgewählt ist), schaltet auf EIN, und ein Potential entsprechend der Menge an elektrischer Ladung, die im Kondensator gespeichert ist, der mit diesem Transistor gekoppelt ist, erscheint auf der mit diesem Transistor gekoppelten Bitleitung BL.

Wenn die Wortleitung WLA1 ausgewählt wird, erscheint das Potential entsprechend den in der Speicherzelle Mc1,1 gespeicherten Daten auf einer eines Paars von Bitleitungen BL1, und das Potential entsprechend den in der Speicherzelle Mc1,3 gespeicherten Daten erscheint auf einer eines Paars von Bitleitungen BL2. Diese Paare von Bitleitungen BL1 und BL2 haben dasselbe Potential (z. B. 1/2 Vcc), bevor der Transistor der Speicherzelle auf EIN ist, und sind jeweils mit Leseverstärkern SA1 und SA2 gekoppelt. Diese Leseverstärker SAs sind entsprechend einer Spaltengruppe der Speicherzellen vorgesehen (z. B. entspricht der Leseverstärker SA1 den Speicherzellen Mc1,1 und Mc2n+2, 2 zum Verstärken und zum Ausgeben eines Potentials zwischen dem Paar von Bitleitungen). Demgemäß wird dann, wenn die Wortleitung WLA1 ausgewählt wird, die Potentialdifferenz zwischen einer mit der Speicherzelle Mc1,1 gekoppelten Bitleitung und der anderen Bitleitung eines Paars von Bitleitungen BL1 vom Leseverstärker SA1 als die Daten der Speicherzelle Mc1,1 verstärkt und ausgegeben, und die Potentialdifferenz zwischen einer mit der Speicherzelle Mc1,3 gekoppelten Bitleitung und der anderen Bitleitung eines Paars von Bitleitungen BL2 wird vom Leseverstärker SA2 als die Daten der Speicherzelle Mc1,3 verstärkt und ausgegeben.

Der Zeilentreiber RDr, der die Wortleitungen auswählt, wird hierin nachfolgend beschrieben.

Gemäß dem ersten Ausführungsbeispiel ist ein Zeilentreiber RDr für jede Vier- Wortleitung vorgesehen. Demgemäß sind relativ zu den Wortleitungen WLA1 bis WLB(2n+2) (n+1) Zeilentreiber RDr1 bis RDr(n+1) vorgesehen. Der Zeilentreiber RDr(n+1) ist ein Redundanz-Zeilentreiber, der nachfolgend beschrieben wird. Die Wortleitungen WLA(2n+1) bis WLB(2n+2) und die Speicherzellen Mc2n+1,1 bis MC2n+2,4 sind mit dem Redundanz-Zeilentreiber RDr(n+1) gekoppelt, wobei die ersteren Redundanz-Wortleitungen genannt werden können und die letzteren Redundanz-Speicherzellen genannt werden können.

Fig. 2 zeigt einen Aufbau eines l-ten Zeilentreibers RDrl, der typischerweise die Zeilentreiber Rdr1 bis RDr(n+1) darstellt.

Der Zeilentreiber RDrt enthält N-Kanal-Transistoren Tr1, Tr2, TR3 und TR4, die jeweils einen des Sourceanschlusses oder des Drainanschlusses mit der entsprechenden Wortleitung WLA(2l-1), WLA(2l), WLB(2l-1) und WLB(2l) gekoppelt haben, und den anderen des Sourceanschlusses oder des Drainanschlusses mit einem entsprechenden Zeilenleitungs-Treibersignal φWA1, φWA2, φWB1 und φWB2 gekoppelt haben. Ein Ausgang eines Inverters 201 ist mit Gateanschlüssen der Transistoren Tr1 bis Tr4 jeweils über N-Kanal-Transistoren Tr5, Tr6, Tr7 und Tr8 gekoppelt, deren Gateanschlüsse mit einer Leistungsversorgungsspannung Vcc verbunden sind. Die Zeilenleitungs- Treibersignale φWA1, φWA2, φWB1 und φWB2 werden durch einen Zeilenleitungs- Treibersignalgenerator 300 erzeugt, wie es in Fig. 3 dargestellt ist.

Der Zeilenleitungs-Treibersignalgenerator 300 reagiert auf interne Zeilenadressen- (komplementäre)-Signale X&sub0;, (invertiertes X&sub0;), X&sub1; und (invertiertes X&sub1;) von einem bekannten internen Zeilenadressengenerator 350 und erzeugt die Zeilenleitungs-Treibersignale φWA1 bis φWB2. Die internen Zeilenadressen- (komplementären)-Signale Xk und k werden in Reaktion darauf durch externe Adressensignale erzeugt, die durch Multiplexen von Zeilenadressensignalen und Spaltenadressensignalen erzeugt werden, die von einer externen Vorrichtung der Halbleitervorrichtung zugeführt werden. Eine typische Halbleitervorrichtung (z. B. 4 Mbit-DRAM MSM514100, hergestellt von Oki Electric Industry Co., Ltd.) ist mit einer Schaltung zum Erzeugen von internen Zeilenadressensignalen X&sub0;, , Xk, k in Reaktion auf externe Adressensignale A&sub0; bis Ak und interne Spaltenadressensignale Y&sub0;, &sub0;, ..., Yk, k versehen, die nachfolgend beschrieben werden. Wie es in Fig. 4 dargestellt ist, werden die internen Zeilenadressensignale X&sub0;, &sub0;, ..., Xk, k während der Zeit alle auf NIEDRIG (z. B. Vss-Pegel) gehalten, zu welcher ein externes inverses Zeilenadressenhinweissignal RAS eines TTL-Pegels (das hierin nachfolgend das RAS-Signal genannt wird) HOCH (wenigstens 2,4 V) ist, und sie reagieren auf ein externes Adressensignal Ai, nachdem das RAS-Signal auf NIEDRIG (kleiner als 0,8 V) geht, wodurch eines der komplementären internen Zeilenadressensignale Xi und i auf HOCH (z. B. den Vcc-Pegef) geht und das andere Signal auf NIEDRIG geht.

In dem Zeilenleitungs-Treibersignalgenerator 300, wie er in Fig. 3 dargestellt ist, werden die internen Zeilenadressensignale X&sub0;, , X&sub1; und , die niederwertigere Bits der internen Zeilenadressensignale X&sub0;, , ..., Xk, k sind, an NAND-Gatter mit zwei Eingängen 301, 303, 305 und 307 angelegt.

Das NAND-Gatter 301 empfängt die internen Zeilenadressensignale X&sub0; und X&sub1; und legt eine Ausgabe mit niedrigem Pegel an einen Eingangsanschluss eines Inverters 309 nur dann an, wenn beide Signale X&sub0; und X&sub1; HOCH sind, und legt in allen anderen Fällen eine Ausgabe hohen Pegels an den Eingangsanschluss des Inverters 309 an. Demgemäß geht das vom Inverter 309 ausgegebene Zeilenleitungs-Treibersignal φWA1 nur dann auf HOCH (z. B. den Vcc-Pegel), wenn beide internen Zeilenadressensignale X&sub0; und X&sub1; HOCH sind.

Gleichermaßen gibt das NAND-Gatter 303 ein Zeilenleitungs-Treibersignal φWA2 von HOCH über einen Inverter 311 nur dann aus, wenn beide internen Zeilenadressensignale X&sub0; und X&sub1; HOCH sind. Das NAND-Gatter 305 gibt ein Zeilenleitungs-Treibersignal φWB1 von HOCH über einen Inverter 313 nur dann aus, wenn beide internen Zeilenadressensignale X&sub0; und HOCH sind. Das NAND- Gatter 307 gibt ein Zeilenleitungs-Treibersignal φWB2 von HOCH über einen Inverter 315 nur dann aus, wenn beide internen Zeilenadressensignale und HOCH sind.

Demgemäß geht eines der Zeilenleitungs-Treibersignale φWA1, φWA2, φWB1 und φWB2, die durch den Zeilenleitungs-Treibersignalgenerator 300 gemäß den Kombinationen der Pegel von X&sub0;, , X&sub1; und erzeugt werden, die oben beschrieben sind, auf HOCH, und gehen die anderen drei Zeilenleitungs- Treibersignale davon auf NIEDRIG, wenn das RAS-Signal NIEDRIG ist und der Zeilenleitungs-Treibersignalgenerator 300 die externen Adressensignale A&sub0; und A&sub1; empfängt.

Wenn ein internes Zeilenadressensignal X, HOCH ist, geht eines der Zeilenleitungs-Treibersignal φWA1 und φWA2 auf HOCH, und eine Wortleitung entsprechend einer der Wortleitungen WLA(2l-1) oder WLA(2l), die mit den Zeilenleitungs-Treibersignalen φWA1 oder φWA2 gekoppelt sind, kann aktiviert werden. Wenn das interne Zeilenadressensignal X&sub1; NIEDRIG ist, d. h. das Signal X HOCH ist, geht eines der Zeilenleitungs-Treibersignale φWB1 und φWB2 auf HOCH, und somit kann eine Wortleitung WLB(2l-1) oder WLB(2l), die mit den Zeilenleitungs-Treibersignalen φWB1 oder φWB2 gekoppelt ist, aktiviert werden. Demgemäß sind die Wortleitungen WLA(2l-1) und WLA(2l), von welchen eine aktiviert werden kann, wenn das interne Zeilenadressensignal X&sub1; HOCH ist, als eine erste Wortleitungsgruppe definiert, und die mit der ersten Wortleitungsgruppe gekoppelten Zellen sind als erste Speicherzellengruppe definiert. Die Wortleitungen WLB(2l-1) und WLB(2l), von welchen eine aktiviert werden kann, wenn das interne Zeilenadressensignal X&sub1; NIEDRIG ( ist HOCH) ist, sind als eine zweite Wortleitungsgruppe definiert, und die mit der zweiten Wortleitungsgruppe gekoppelten Speicherzellen sind als zweite Speicherzellengruppe definiert.

Nimmt man wieder Bezug auf Fig. 2, wird der Zeilentreiber RDrl detaillierter beschrieben. Der Zeilentreiber RDrl enthält N-Kanal-Transistoren Tr9, Tr10, Tr11 und Tr12, deren Drainanschlüsse mit Elektroden der Transistoren Tr1, Tr2, Tr3 und Tr4 gekoppelt sind, die mit den Wortleitungen gekoppelt sind. Sourceanschlüsse der Transistoren Tr9, Tr10, Tr11 und Tr12 sind geerdet (Vss), und ihre Gateanschlüsse sind gemeinsam mit dem Eingangsanschluss des Inverters 201 gekoppelt. Der Inverter 201 empfängt ein Steuersignal von einem Zeilendecodierer, der nachfolgend beschrieben ist, an einem Eingangsknoten 203 und ist mit Drainanschlüssen eines Paars von P-Kanal-Transistoren Tr13 und Tr14 gekoppelt, die Sourceanschlüsse haben, die gemeinsam mit der Leistungsversorgungsspannung Vcc gekoppelt sind. Ein Gateanschluss des Transistors Tr13 ist mit einem Ausgangsanschluss des Inverters 201 gekoppelt und ein Gateanschluss des Transistors Tr14 empfängt ein Vorladesignal φPR. Das Vorladesignal φPR geht auf HOCH (einen Vcc-Pegel), nachdem das RAS-Signal abfällt (auf den Pegel NIEDRIG geht), und das Vorladesignal φPR geht auf NIEDRIG (den Vss-Pegel), nachdem die internen Zeilenadressensignale X&sub0;, , Xk, k alle auf NIEDRIG gehen, wie es in Fig. 4 dargestellt ist. Das Vorladesignal φPR reagiert grundsätzlich auf die Veränderung des RAS-Signals, obwohl es eine Verzögerung gibt, und wird durch einen bekannten Vorladesignalgenerator erzeugt, der nicht gezeigt ist.

Nachfolgend wird der Betrieb des Zeilentreibers RDrl beschrieben, wie er in Fig. 2 dargestellt ist.

Wenn das Vorladesignal φPR auf NIEDRIG gehalten wird, ist der P-Kanal- Transistor Tr14 auf EIN, und somit wird ein Signal hohen Pegels (im wesentlichen des Vcc-Pegels) an den Eingangsanschluss des Inverters 201 angelegt, und zwar ungeachtet des Potentials am Eingangsknoten 203. Demgemäß gibt der Inverter 201 ein Signal niedrigen Pegels (eines Vss-Pegels) aus, so dass die N-Kanal- Transistoren Tr1, Tr2, Tr3 und Tr4 alle auf AUS sind, während der P-Kanal- Transistor Tr13 auf EIN ist. Die Wortleitungen WLA(2l-1), WLA(2l), WLB(2l-1) und WLB(2l) werden auf dem Erdpotential gehalten, da die N-Kanal-Transistoren Tr9, Tr10, Tr11 und Tr12, die Gateanschlüsse haben, die gemeinsam mit dem Eingangsanschluss des Inverters 201 gekoppelt sind, auf EIN sind.

Wenn das Vorladesignal φPR auf HOCH geht, geht der P-Kanal-Transistor Tr14 auf AUS, so dass der Zeilentreiber RDrl betreibbar ist, wenn das Steuersignal niedrigen Pegels (z. B. eines Vss-Pegels) an den Eingangsknoten 203 vom Zeilendecodierer angelegt wird. Wenn das Steuersignal mit niedrigem Pegel nicht an den Eingangsknoten 203 angelegt wird, ist der Zeilentreiber RDrl nicht auf dieselbe Weise betreibbar, wie dann, wenn der Transistor Tr14 auf EIN ist, da der Eingangsanschluss des Inverters 201 auf HOCH gehalten wird, während der Ausgangsanschluss davon aufgrund der Kopplungsbeziehung zwischen dem Inverter 201 und dem P-Kanal-Transistor Tr13 auf NIEDRIG gehalten wird, wie es in Fig. 2 dargestellt ist, selbst wenn der Transistor Tr14 auf AUS ist.

Wenn ein Steuersignal mit niedrigem Pegel an den Eingangsknoten 203 angelegt wird, ist das Aussignal des Inverters 201 auf HOCH, so dass der Transistor Tr13 auf dieselbe Weise wie der Transistor Tr14 auf AUS ist, während die Transistoren Tr1, Tr2, Tr3 und Tr4 auf EIN sind. Die Transistoren Tr9 bis Tr12 sind auf AUS, da der Eingangsanschluss des Inverters 201 das Steuersignal mit niedrigem Pegel empfängt. Als Ergebnis können die Wortleitungen WA(2l-1), WLA(2l), WLB(2l-1) und WLB(2l) jeweils auf die entsprechenden Potentialpegel der Zeilenleitungs- Treibersignale φWA1, φWA2, φWB1 und φWB2 reagieren.

Wenn das Vorladesignal φPR von HOCH auf NIEDRIG geht, ist der Zeilentreiber RDr wieder nicht betreibbar. Das Vorladesignal φPR wird veranlasst, auf NIEDRIG zu gehen, nachdem alle internen Zeilenadressensignale X&sub0;, , .., Xk, k auf NIEDRIG gehen, um einen Leistungsversorgungsverbrauch aufgrund der Erzeugung des Gleichstroms vom Zeilentreiber zum Zeilendecodierer zu verhindern. Eine solche Zeitgaberegelung wird allgemein in der DRAM-Schaltung ausgeführt.

Die Zeilendecodierer RDeci bis RDecn in Fig. 1 werden unter Bezugnahme auf Fig. 5 detaillierter beschrieben.

Der Zeilendecodierer RDec1 in Fig. 5 stellt die Zeilendecodierer RDec1 bis RDecn in Fig. 1 dar und wird durch interne Zeilenadressensignale X&sub2;, , ... X&sub7;, gesteuert. Ein erstes NAND-Gatter 501 empfängt z. B. die internen Zeilenadressensignale X&sub2;, X&sub3; und X&sub4;, die eine von acht Kombinationen der internen Zeilenadressensignale X&sub2;, , X&sub3;, , X&sub4; und sind, und gibt ein Steuersignal mit niedrigem Pegel nur dann aus, wenn alle eingegebenen internen Zeilenadressensignale auf HOCH sind. Ein Inverter 505 gibt auf einen Empfang des Steuersignals mit niedrigem Pegel hin ein Signal mit hohem Pegel aus, das einen N-Kanal-Transistor 509 einschaltet.

Ein zweites NAND-Gatter 503 empfängt z. B. die internen Zeilenadressignale , X&sub6; und X&sub7;, die eine von acht Kombinationen der internen Zeilenadressensignale X&sub5;, , X&sub6;, , X&sub7; und sind, und gibt ein Steuersignal mit hohem Pegel über einen Inverter 507 nur dann aus, wenn alle eingegebenen internen Adressensignale auf HOCH sind, was einen N-Kanal-Transistor 511 einschaltet. Demgemäß veranlasst der Zeilendecodierer RDeci, dass der Potentialpegel eines Ausgangsknotens 513 im wesentlichen auf dem Erdungspegel (dem Vss-Pegel) ist, um dadurch das Steuersignal mit niedrigem Pegel auszugeben.

Die Anzahl der Zeilendecodierer RDeci, die durch die internen Zeilenadressensignale X&sub2;, &sub2;, ..., X&sub7;, &sub7; zu steuern sind, ist 64, und die Anzahl der internen Zeilenadressensignale kann weiter erhöht werden, wenn mehr Zeilendecodierer benötigt werden.

Der Aufbau des oben aufgezeigten Zeilendecodierers ist allgemeiner einer, bei welchem veranlasst wird, dass ein ausgegebenes Steuersignal unter den Zeilendecodierern auf NIEDRIG ist, um einen mit dem Ausgangsknoten gekoppelten Zeilentreiber zu aktivieren.

Unter Bezugnahme auf Fig. 1 wird eine Defekt-Entscheidungsschaltung 110 detaillierter beschrieben.

Die Defekt-Entscheidungsschaltung 110 zeigt eine erste und eine zweite Spalte von jeweiligen Sicherungen 111 und 113, wobei jede Spalte aus n Sicherungen aufgebaut ist, die zueinander in Reihe gekoppelt sind, entsprechend (n+1) Zeilentreibern (von welchen einer ein Redundanz-Zeilentreiber ist). Die erste Spalte von Sicherungen 111, die als erster leitender Teil dient, enthält einen ersten Anschluss 111-a, der das interne Zeilenadressensignal X&sub1; über einen Inverter 115 empfängt, und einen ersten bis zu einem n-ten Knoten 111-1 bis 111-n. N Sicherungselemente FA1 bis FAn, die den Verdrahtungsteil bilden, sind zwischen dem ersten Anschluss 111-a und dem ersten Knoten 111-1 und zwischen darauffolgenden Knoten vorgesehen. Die zweite Spalte von Sicherungen 113, die als zweiter leitender Teil dient, enthält einen zweiten Anschluss 113-a, der das interne Zeilenadressensignal &sub1; über einen Inverter 117 empfängt, und einen ersten bis zu einem n-ten Knoten 113-1 bis 113-n. Der zweite Anschluss 113-a und der erste Knoten 113-n und darauffolgende Knoten sind durch die n Sicherungselemente FB1 bis FBn gekoppelt, die einen leitenden Teil bilden.

Die Defekt-Entscheidungsschaltung 110 enthält weiterhin erste bis n-te NAND- Gatter 119-1 bis 119-n, die als n erste Entscheidungsschaltungen dienen. Zwei Eingangsanschlüsse des ersten NAND-Gatters 119-1 haben einen Anschluss, der mit dem ersten Knoten 111-1 der ersten Spalte von Sicherungen 111 gekoppelt ist, und den anderen Anschluss, der mit dem ersten Knoten 113-1 der zweiten Spalte von Sicherungen 113 gekoppelt ist. Das erste NAND-Gatter 119-1 gibt ein Steuersignal mit niedrigem Pegel f&sub1; nur dann aus, wenn das Paar von ersten Knoten 111-1 und 113-1 HOCH (auf dem Vcc-Pegel) ist, und gibt in allen anderen Fällen ein Steuersignal mit hohem Pegel f&sub1; aus.

Gleichermaßen erfassen ein zweites NAND-Gatter 119-2 bis zu einem n-ten NAND-Gatter 119-n die Beziehung zwischen den Potentialpegeln bei jeweils den zweiten Knoten 111-2 und 113-2 bis zu den n-ten Knoten 111-n und 113-n, und gibt Steuersignale mit niedrigem Pegel f&sub2; bis fn aus, wenn der Potentialpegel der Paare von Knoten beide auf HOCH sind, und gibt Steuersignale mit hohem Pegel f&sub2; bis fn dann aus, wenn einer der Potentialpegel der Paare von Knoten nicht HOCH ist.

Die Defekt-Entscheidungsschaltung 110 enthält weiterhin eine zweite Erfassungsschaltung 130 zum Erfassen der Potentialbeziehung zwischen dem ersten Anschluss 111-a und dem zweiten Anschluss 113-a. Die zweite Erfassungsschaltung 130 weist ein NAND-Gatter 131 auf, das Eingangsanschlüsse hat, die mit dem ersten Anschluss 111-a und dem zweiten Anschluss 113-a gekoppelt sind, und einen Inverter 133, dessen Eingang mit dem Ausgang des NAND-Gatters 131 gekoppelt ist. Die zweite Erfassungsschaltung 130 erfasst, dass die internen Zeilenadressensignale X&sub1; und &sub1; von niedrigen Pegeln zu den Pegeln einer komplemtären Potentialbeziehung (eines ist HOCH und das andere ist NIEDRIG) gehen, wobei das NAND-Gatter 131 ein Signal mit niedrigem Pegel zum Inverter 133 ausgibt, wenn die internen Zeilenadressensignale X&sub1; und &sub1; NIEDRIG sind, und der Inverter 133 ein Erfassungssignal mit hohem Pegel zu einer Verzögerungsschaltung 140 ausgibt. Wenn die internen Zeilenadressensignale X&sub1; und &sub1; in einer komplementären Potentialbeziehung zueinander sind, gibt die zweite Erfassungsschaltung 130 ein Erfassungssignal mit niedrigem Pegel zur Verzögerungsschaltung 140 aus. Die Verzögerungsschaltung 140 hat mehrere Stufen von Inverterschaltungen von bekanntem Typ. Die Verzögerungsschaltung 140 gibt ein Steuersignal φs mit niedrigem Pegel mit demselben Potentialpegel wie das Erfassungssignal von der zweiten Erfassungsschaltung 130 aus, wenn eine gegebene Zeit ab einem Empfang des Erfassungssignals mit niedrigem Pegel verstreicht. Die gegebene Verzögerungszeit der Verzögerungsschaltung 140 ist gleich der oder länger als die Zeitperiode, die von der Zeit, zu welcher die zweite Erfassungsschaltung 130 die Veränderung der Potentialbeziehung zwischen dem ersten und zweiten Anschluss 111-a und 113-a bei dem Zustand erfasst, bei welchem alle Sicherungselemente FA1 bis FBn der ersten und der zweiten Spalte von Sicherungen 111 und 113 nicht ausgelöst sind, bis zu der Zeit, zu welcher das NAND-Gatter 119-n dieselbe Potentialbeziehung zwischen den n-ten Knoten 111-n und 113-n wie zwischen dem ersten und dem zweiten Anschluss 111-a und 113-a erfasst, reicht.

Die Verzögerungszeit sollte eingestellt sein, um die Verzögerung der Übertragung der internen Zeilenadressensignale X&sub1; und &sub1; aufgrund dessen zu verhindern, dass die Sicherungselemente parasitäre Widerstände haben, und auch um die Auswahl eines Zeilentreibers sicherzustellen, wie es nachfolgend beschrieben ist. Nichtmetallische Elemente mit großen parasitären Widerständen, wie beispielsweise Polysilizium oder Polysid, etc. werden allgemein für Sicherungselemente verwendet, da sie auf einfache Weise durch einen Laser, etc. ausgelöst werden können.

Das Steuersignal φs von der Verzögerungsschaltung 140 wird an eine Zeilentreiber-Auswahlschaltung 150 angelegt. Die Zeilentreiber-Auswahlschaltung 150 enthält Spalten von N-Kanal-Transistoren 151-1a, 151-1b bis 151-na und 151- nb, die aus n Paaren von N-Kanal-Transistoren 151-1a und 151-1b (i ist eine natürliche Zahl und i ≤ n) zusammengesetzt sind, die in Reihe gekoppelt sind. Ein Drainanschluss des N-Kanal-Transistors 151-1a ist mit dem Eingangsanschluss des Inverters 201 im Zeilentreiber RDr1 (siehe Fig. 2) gekoppelt, und ein Drainanschluss des N-Kanal-Transistors 151-1b ist mit dem Eingangsanschluss des Inverters im Zeilentreiber RDr2 gekoppelt. Sourceanschlüsse des ersten Paars von N-Kanal-Transistoren 151-1a und 151-b sind gemeinsam mit dem Ausgangsanschluss des Zeilendecodierers RDec1 gekoppelt. Weiterhin ist der Gateanschluss des N-Kanal-Transistors 115-1a mit dem Ausgangsanschluss des NAND-Gatters 119-1 gekoppelt, während der Gateanschluss des N-Kanal- Transistors 151-1b mit dem Ausgangsanschluss eines NOR-Gatters mit zwei Eingängen 153-1 gekoppelt ist. Ein Eingangsanschluss des NOR-Gatters 153-1 ist mit dem Ausgangsanschluss des NAND-Gatters 119-1 gekoppelt, und sein anderer Eingangsanschluss ist mit dem Ausgangsanschluss der Verzögerungsschaltung 140 gekoppelt.

Jedes Paar von N-Kanal-Transistoren 151-2a und 151-2b bis 151-na und 151-nb ist mit anderen Elementen auf dieselbe Weise wie das erste Paar von N-Kanal- Transistoren 151-1a und 151-1b gekoppelt, wie es oben aufgezeigt ist. Beispielsweise ist bezüglich des n-ten Paars von N-Kanal-Transistoren 151-na und 151-nb der Drainanschluss des N-Kanal-Transistors 151 na mit dem Eingangsknoten 203 des Zeilentreibers RDrn, der nicht gezeigt ist, gekoppelt, während der Drainanschluss des N-Kanal-Transistors 151-nb mit dem Eingangsknoten 203 des Zeilentreibers RDr(n+1) gekoppelt ist. Sourceanschlüsse der N-Kanal-Transistoren 151-na und 151-nb sind gemeinsam mit dem Ausgangsanschluss des Zeilendecodierers RDecn gekoppelt, und der Gateanschluss des Transistors 151-na ist mit dem Ausgangsanschluss des NAND- Gatters 119-n gekoppelt, und der Gateanschluss des Transistors 151-nb ist mit dem Ausgangsanschluss des NOR-Gatters 153-n gekoppelt, dessen Eingangsanschlüsse mit den Ausgangsanschlüssen der Verzögerungsschaltung 140 und des NAND-Gatters 119-n gekoppelt sind.

Nachfolgend wird der Betrieb der Defekt-Entscheidungsschaltung 110 und der Betrieb der Zeilentreiber-Auswahlschaltung 150, die durch die Defekt- Entscheidungsschaltung 110 gesteuert wird, beschrieben.

Die erste Spalte von Sicherungen 111 und die zweite Spalte von Sicherungen 113 haben eine Sicherungs-Klemmschaltung 120 gemeinsam, die als Potentialhalteschaltung dient, welche mit dem n-ten Knoten 111-n der ersten Spalte von Sicherungen 111 und dem n-ten Knoten 113-n der zweiten Spalte von Sicherungen 113 gekoppelt ist.

Die Sicherungs-Klemmschaltung 120 weist eine erste Klemmschaltung 121 und eine zweite Klemmschaltung 123 auf. Die erste Klemmschaltung 121 hat einen Inverter 121-1 mit einem Eingangsanschluss, der mit dem n-ten Knoten 111-n der ersten Spalte von Sicherungen 111 gekoppelt ist, und P-Kanal-Transistoren 121-2 und 121-3, die zwischen dem Eingangsanschluss des Inverters 121-1 und der Leistungsversorgung Vcc parallel zueinander gekoppelt sind. Drainanschlüsse der P-Kanal-Transistoren 121-2 und 121-3 sind gemeinsam mit dem Eingangsanschluss des Inverters 121-1 gekoppelt, und ihre Sourceanschlüsse sind gemeinsam mit der Leistungsversorgung Vcc gekoppelt. Der Gateanschluss des P- Kanal-Transistors 121-2 ist mit dem Ausgangsschluss des Inverters 121-1 gekoppelt, und der Gateanschluss des P-Kanal-Transistors 121-3 wird durch das Vorladesignal φPR gesteuert. Gleichermaßen hat die zweite Klemmschaltung 123 einen Inverter 123-1 mit einem Eingangsanschluss, der mit dem n-ten Knoten 113- n der zweiten Spalte von Sicherungen 113 gekoppelt ist, und P-Kanal-Transistoren 123-2 und 123-3, die zwischen dem Eingangsanschluss des Inverters 123-1 und der Leistungsversorgung Vcc parallel zueinander gekoppelt sind. Drainanschlüsse der P-Kanal-Transistoren 123-2 und 123-3 sind gemeinsam mit dem Eingangsanschluss des Inverters 123-1 gekoppelt, und ihre Sourceanschlüsse sind gemeinsam mit der Leistungsversorgung Vcc gekoppelt. Der Gateanschluss des P- Kanal-Transistors 123-2 ist mit dem Ausgangsanschluss des Inverters 123-1 gekoppelt, und der Gateanschluss des P-Kanal-Transistors 123-3 wird durch das Vorladesignal φPR gesteuert.

Die Defekt-Entscheidungsschaltung 110, die mit der Sicherungs-Klemmschaltung 120 versehen ist, die den oben aufgezeigten Aufbau hat, arbeitet wie folgt.

Da das Vorladesignal φPR zur Zeit T&sub1; NIEDRIG ist, werden die P-Kanal- Transistoren 121-3 und 123-3 der Sicherungs-Klemmschaltung 120 beide EIN- geschaltet, um dadurch zu veranlassen, dass die Eingangsanschlüsse der Inverter 121-1 und 123-1 HOCH (auf im wesentlichen dem Vcc-Pegel) sind.

Als Ergebnis legen beide Inverter 121-1 und 123-1 Ausgaben niedrigen Pegels an die P-Kanal-Transistoren 121-2 und 123-2 an, wodurch beide Transistoren 121-2 und 123-2 EIN-geschaltet werden. Jeder der n-ten Knoten 111-n und 113-n der jeweils ersten und zweiten Spalte von Sicherungen 111 und 113, die mit der Sicherungs-Klemmschaltung 120 gekoppelt sind, gehen auf HOCH. Jeder der Knoten 111-1 und 113-i, die jeweils mit einem jeweiligen der n-ten Knoten 111-n und 113-n über die Sicherungselemente FA und FB elektrisch gekoppelt sind, geht auf HOCH.

Zwischenzeitlich gehen deshalb, weil die interne Zeilenadressensignale X&sub1; und &sub1; zur Zeit T&sub1; beide NIEDRIG sind, beide Ausgaben der Inverter 115 und 117 auf HOCH, so dass die Eingangsanschlüsse 111-a und 113-a, die jeweils mit den Invertern 115 und 117 gekoppelt sind, auch auf HOCH gehen. Weiterhin geht jeder der Knoten 111 j und 113-j, die jeweils über Sicherungselemente FA und FB mit den Eingangsanschlüssen 111-a und 113-a gekoppelt sind, auf HOCH.

Demgemäß gehen zur Zeit T&sub1; alle Knoten 111-1 bis 113-n und der erste und der zweite Anschluss 111-a und 113-a beider Spalten von Sicherungen 111 und 113 auf HOCH, weil die Anzahl von Sicherungselementen FAi und FBi, die unter jeder der ersten und der zweiten Spalte von Sicherungen 111 und 113 ausgelöst oder nichtleitend sind, ein Maximum von Eins ist.

Wenn das Vorladesignal φPR zur Zeit T&sub2; auf HOCH geht, obwohl beide Transistoren 121-3 und 123-3 der Sicherungs-Klemmschaltung 120 AUS-schalten, beide Ausgänge der Inverter 121-1 und 123-1 NIEDRIG sind und beide Transistoren 121-2 und 123-2 auf EIN gehalten werden, bleiben beide der n-ten Knoten 111-n und 113-n HOCH.

Nachdem das Vorladesignal φPR zur Zeit T&sub3; auf HOCH ist, wird die Potentialbeziehung zwischen internen Zeilenadressensignalen X&sub1; und &sub1; komplementär, d. h. eines wird NIEDRIG und das andere wird HOCH. Hierin nachfolgend wird der Fall für die Voraussetzung beschrieben, dass das interne Zeilenadressensignal X&sub1; auf HOCH geht.

Wenn das interne Zeilenadressensignal X&sub1; auf HOCH geht, geht der erste Anschluss 111-a durch die Ausgabe mit niedrigem Pegel vom Inverter 115 auf NIEDRIG. Darauffolgend geht jeder der Knoten 111-1 bis 111-n der ersten Spalte von Sicherungen 111 unter der Voraussetzung auf NIEDRIG, dass die Sicherungselemente FA1 bis FAn alle leitend sind. Da der Inverter 121-1 über den n-ten Knoten ein Signal mit niedrigem Pegel empfängt, gibt er ein Signal mit hohem Pegel aus. Der Transistor 121-2 schaltet auf einen Empfang der Ausgabe mit hohem Pegel vom Inverter 121-1 hin auf AUS, so dass der n-te Knoten 111-n von der Leistungsversorgung Vcc getrennt wird.

Wenn eines der Sicherungselemente unter den Sicherungselementen FA1 bis FAn, z. B. FA2, ausgelöst oder nichtleitend wird, gehen der erste Anschluss und der erste Knoten 111-1 auf NIEDRIG, und der zweite Knoten 111-2 bis zum n-ten Knoten 111-n werden alle durch die erste Klemmschaltung 121 auf HOCH gehalten.

Obwohl der Fall, bei welchem die interne Zeilenadresse X&sub1; auf HOCH geht, oben beschrieben worden ist, verändert sich dann, wenn die interne Zeilenadresse &sub1; auf HOCH geht, der Potentialpegel von jedem der Knoten 113-1 bis 113-n in der zweiten Spalte von Sicherungen 113 und des zweiten Anschlusses 133-a auf dieselbe Weise wie in dem Fall, in welchem die interne Zeilenadresse X&sub1; auf HOCH geht.

Weiterhin gehen dann, wenn das Vorladesignal φPR und die internen Zeilenadressen X&sub1; und &sub1; zur Zeit T&sub4; alle auf NIEDRIG gehen, alle Knoten 111-1 bi 113-n wieder auf HOCH. Als Ergebnis kann das Vorladesignal φPR auch als Signal zum Rücksetzen der Sicherungs-Klemmschaltung 120 definiert werden.

Nachfolgend ist der Betrieb der Zeilentreiber-Auswahlschaltung 150 in dem Fall beschrieben, in welchem die Sicherungselemente FA3 und FB2 ausgelöst sind.

Wenn das interne Zeilenadressensignal X&sub1; auf HOCH geht und &sub1; auf NIEDRIG geht, gibt die zweite Erfassungsschaltung 130 ein Steuersignal mit niedrigem Pegel φs über die Verzögerungsschaltung 140 aus. Die NAND-Gatter 119-1 und 119-2 geben Erfassungssignale mit hohem Pegel F1 und F2 aus und die NAND- Schaltungen 119-3 bis 119-n geben die Erfassungssignale mit niedrigem Pegel f&sub3; bis fn aus. Die Transistoren 151-1a und 151-2a, deren Gateanschlüsse die Erfassungssignale mit hohem Pegel f&sub1; und f&sub2; angelegt haben, schalten auf EIN, und die Transistoren 151-3a bis 151-na, deren Gateanschlüsse die Erfassungssignale mit niedrigem Pegel f&sub3; bis fn angelegt haben, schalten auf AUS. Da die Transistoren 151-1b und 151-2b die Steuersignale mit niedrigem Pegel &sub1; und &sub2; an jedem Gateanschluss davon empfangen, die jeweils von NOR-Gattern 153-1 und 153-2 ausgegeben werden, schalten die Transistoren 151-1b und 151-2b auf AUS. Da die Transistoren 151-3b bis 151-nb die Steuersignale mit hohem Pegel &sub3; bis n an jedem Gateanschluss davon von jeweils den NOR-Gattern 153-3 bis 153-n empfangen, zu welchen entweder das Steuersignal mit niedrigem Pegel φs oder die Steuersignale mit niedrigem Pegel f&sub3; bis fn angelegt sind, schalten sie auf EIN. Die Ausgabe von einem der Zeilendecodierer RDec1 bis RDecn, der durch die internen Zeilenadressensignale X&sub2;, &sub2;, ... X&sub7;, &sub7; ausgewählt ist, ist geerdet, um auf NIEDRIG (im wesentlichen den Erdungspegel) zu gehen.

Wenn die Ausgabe des Zeilendecodierers RDec1 oder RDec2 auf NIEDRIG geht, wird das Steuersignal mit niedrigem Pegel jeweils über den Transistor 151-1a oder 151-2a an den Zeilendecodierer RDr1 oder RDr2 angelegt. Wenn eines der Ausgangssignale der Zeilendecodierer RDec3 bis RDecn auf NIEDRIG geht, wird das Steuersignal mit niedrigem Pegel über einen der Transistoren 151-3b bis 151- nb an einen der entsprechenden Zeilentreiber RDr4 bis RDr(n+1) angelegt. Demgemäß empfängt der Zeilentreiber RDr3 das Steuersignal mit niedrigem Pegel nicht, wenn das Sicherungselement FA3 ausgelöst ist, während das interne Zeilenadressensignal X&sub1; HOCH ist.

Da die Zeilentreiber RDr1 bis RDr(n+1) auf einen Empfang des Steuersignals mit niedrigem Pegel von den Zeilendecodierern hin freigegeben werden, wie es in Fig. 2 dargestellt ist, und das Zeilenleitungs-Treibersignal φWA1 oder φWA2 ist, das auf HOCH gehen kann, wenn das interne Zeilenadressensignal X&sub1; HOCH ist, kann irgendeine Wortleitungsgruppe, d. h. die Wortleitungen WLA1 bis WLA(2n+2) mit Ausnahme der Wortleitungen WLA5 und WLA6, durch den Zeilentreiber RDr aktiviert werden, wenn er das Steuersignal mit niedrigem Pegel empfängt. Anders ausgedrückt werden dann, wenn das Sicherungselement FA1 gemäß dem ersten Ausführungsbeispiel ausgelöst wird, sowohl die Wortleitung WLA(2i-1) als auch die Wortleitung WLA2i, die durch den Zeilentreiber RDr1 bei einer logischen Adresse aktiviert werden, jeweils durch die Wortleitung WLA(2i+1) und WLA(2i+2) ersetzt, die durch den Zeilentreiber RDr(i+1) bei einer pyhsikalischen Adresse aktiviert werden.

Darauffolgend gibt im selben Zustand, d. h. in dem Zustand, in welchem die Sicherungselemente FA3 und FB2 ausgelöst sind, wenn das interne Zeilenadressensignal X&sub1; auf NIEDRIG geht und das interne Zeilenadressensignal über &sub1; auf HOCH geht, die zweite Erfassungsschaltung 130 das Steuersignal niedrigen Pegels φs über die Verzögerungsschaltung 140 aus. Das NAND-Gatter 119-1 gibt ein Erfassungssignal hohen Pegels f&sub1; aus und die NAND-Gatter 119-2 bis 119-n geben die Erfassungssignale niedrigen Pegels f&sub2; bis fn aus. Der Transistor 151-1a, an welchen das Erfassungssignal hohen Pegels f&sub1; an seinen Gateanschluss angelegt wird, und die Transistoren 151-2b bis 151-nb, an welche an ihre Gateanschlüsse die inversen Erfassungssignale hohen Pegels &sub2; bis fn angelegt werden, werden EIN-geschaltet, während die anderen Transistoren 151- 1b und 151-2a bis 151-na AUS-geschaltet werden.

Demgemäß ist dann, wenn der Ausgang des Zeilendecodierers RDec1 auf NIEDRIG geht, der Zeilentreiber RDr1 betreibbar, und ist dann, wenn einer der Ausgänge der Zeilendecodierer RDec2 bis RDecn auf NIEDRIG geht, einer der entsprechenden Zeilentreiber RDr3 bis RD(n+1) betreibbar. Als Ergebnis arbeitet dann, wenn das Sicherungselement FB2 zu der Zeit ausgelöst wird, zu welcher das interne Zeilenadressensignal &sub1; auf HOCH ist, der Zeilentreiber RDr2 nicht, und eines der Zeilenleitungs-Treibersignale φWB1 und φWB2 allein geht auf HOCH, so dass eine der zweiten Wortleitungsgruppe, d. h. der Wortleitungen WLB1 bis WLB(2n+2) außer den Wortleitungen WLB3 und WLB4, aktiviert werden können. Anders ausgedrückt werden dann, wenn ein Sicherungselement FBj gemäß dem ersten Ausführungsbeispiel ausgelöst wird, sowohl die Wortleitung WLB(2j-1) als auch die Wortleitung WLB2j, die durch den Zeilentreiber RDrj bei einer logischen Adresse aktiviert werden, durch jeweils die Wortleitung WLB(2j+1) und WLB(2j+2) ersetzt, die durch einen Zeilentreiber RDr(j+1) bei einer physikalischen Adresse aktiviert werden.

Wie es oben detailiert angegeben ist, ist es gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung möglich, eine sehr flexible Redundanzschaltung zu erhalten. Insbesondere ist es möglich, den Defekt zu heilen bzw. zu korrigieren, der zwei Zeilentreiber überbrückt, d. h. es ist möglich, den Kurzschluss zwischen den Wortleitungen WLB2j und WLA(2i+1) durch Auslösen des Sicherungselements FA(i+1) der ersten Spalte von Sicherungen 111 und des Sicherungselements FBj der zweiten Spalte von Sicherungen 113 zu korrigieren.

Eine Redundanzschaltung des Halbleiterspeichers gemäß einem zweiten Ausführungsbeispiel wird unter Bezugnahme auf Fig. 6 beschrieben.

Das zweite Ausführungsbeispiel ist im wesentlichen dasselbe wie das erste Ausführungsbeispiel, außer des Nichtvorhandenseins der Verzögerungsschaltung 140 des ersten Ausführungsbeispiels. Eine Halbleitervorrichtung 600 enthält eine Verzögerungsleitung 630 zum Ausüben einer Verzögerung, die äquivalent zu der Verzögerung in den Spalten von Sicherungen 610 und 620 zu einem Umschaltaktivierungssignal φs ist, indem das Material verwendet wird, das gleich den Sicherungselementen ist.

Verglichen mit dem ersten Ausführungsbeispiel ist es nicht nötig, die Verzögerungsschaltung 140 vorzusehen, die aus den Invertern, etc. aufgebaut ist.

Eine erste Modifikation der Defekt-Entscheidungsschaltung 110 in Fig. 1 wird unter Bezugnahme auf Fig. 7 beschrieben.

Eine Defekt-Entscheidungsschaltung 710 ist eine Modifikation der Defekt- Entscheidungsschaltung 110 in Fig. 1 und weist eine erste Spalte von Sicherungen 711 mit einer Vielzahl von Sicherungselementen FA1 bis FAn und eine zweite Spalte von Sicherungen 713 mit einer Vielzahl von Sicherungselementen FB1 bis FBn auf.

Ein Ende von sowohl der ersten als auch der zweiten Spalte von Sicherungen 711 und 713 ist gemeinsam mit dem Ausgang eines Inverters 717 über einen ersten Knoten 715 gekoppelt. Der Inverter 717 empfängt das interne Zeilenadressensignal &sub1; an seinem Eingangsanschluss. Die anderen Enden der ersten und der zweiten Spalte von Sicherungen 711 und 713 enthalten jeweils ihnen entsprechend einen zweiten Knoten 719 und einen dritten Knoten 721.

Der zweite Knoten 719 ist mit dem Eingangsanschluss eines Inverters 723 und mit dem Drainanschluss eines N-Kanal-Transistors 725 gekoppelt, dessen Sourceanschluss mit der Erdung (Vss) gekoppelt ist. Der Ausgangsanschluss des Inverters 723 ist mit dem Gateanschluss eines Transistors 725 gekoppelt. Der dritte Knoten 721 ist mit dem Eingangsanschluss eines Inverters 727 und mit dem Drainanschluss eines P-Kanal-Transistors 729 gekoppelt, dessen Sourceanschluss mit der Leistungsversorgung Vcc gekoppelt ist. Der Ausgangsanschluss des Inverters 727 ist mit dem Gateanschluss des P-Kanal-Transistors 729 gekoppelt.

Der zweite Knoten 719 und der dritte Knoten 721 empfangen das Ausgangssignal einer bekannten Einschatt-Rücksetzschaltung 750. Die Einschalt- Rücksetzschaltung 750 gibt einen Einzelimpuls niedrigen Pegels direkt vor einem Empfangen des internen Zeilenadressensignals &sub1; aus, nachdem die Leistungsversorgung Vcc an die Halbleitervorrichtung 700 angelegt ist. Der dritte Knoten 721 empfängt einen Einzelimpuls hohen Pegels von der Einschalt- Rücksetzschaltung 750 über einen Inverter 731.

Die Defekt-Entscheidungsschaltung 710 mit dem oben aufgezeigten Aufbau empfängt den Einzelimpuls niedrigen Pegels von der Einschalt-Rücksetzschaltung 750, nachdem die Leistungsversorgung Vcc der Halbleitervorrichtung 700 ansteigt. In Reaktion auf den Einzelimpuls niedrigen Pegels geht der zweite Knoten 719 auf NIEDRIG und geht der dritte Knoten 721 auf HOCH.

Der durch die Einschalt-Rücksetzschaltung 750 eingestellte Potentialpegel wird beim zweiten und beim dritten Knoten 719 und 721 durch die Inverter 723 und 727 und die Transistoren 725 und 729 gehalten, die jeweils mit diesen Knoten 719 und 721 gekoppelt sind, bis das interne Zeilenadressensignal &sub1; an den zweiten und den dritten Knoten 719 und 721 angelegt wird.

Da sowohl die erste als auch die zweite Spalte von Sicherungen 711 und 713 beim Empfang des internen Zeilenadressensignals hohen Pegels &sub1; auf NIEDRIG gehen, gehen unter der Annahme, dass die Sicherungselemente nicht ausgelöst sind, alle Ausgaben der Erfassungsschaltungen 733-1 bis 733-n, die jeweilige Inverter haben, deren Eingangsanschlüsse alle mit der ersten Spalte von Sicherungen 111 gekoppelt sind, auf HOCH. Unter der Annahme, dass die Sicherung FB2 ausgelöst ist, geben die Erfassungsschaltungen 733-2 bis 733-n Signale niedrigen Pegels aus.

Da sowohl die erste als auch die zweite Spalte von Sicherungen 711 und 713 beim Empfang des internen Zeilenadressensignals niedrigen Pegels &sub1; auf HOCH gehen, gehen unter der Voraussetzung, dass die Sicherungselemente nicht ausgelöst sind, alle Ausgänge der Erfassungsschaltungen auf HOCH. Unter der Annahme, dass die Sicherung FB3 ausgelöst ist, geben die Erfassungsschaltungen 733-3 bis 733-n Signale niedrigen Pegels aus.

Wie es oben angegeben ist, kann die Defekt-Entscheidungsschaltung 710 gemäß der ersten Modifikation denselben Betrieb wie die Defekt-Entscheidungsschaltung 710 in Fig. 1 durchführen. Jedoch hat die Defekt-Entscheidungsschaltung 710 verglichen mit der Defekt-Entscheidungsschaltung 110 der Fig. 1 die Nachteile, dass die Anzahl von Invertern erhöht ist und die Einschalt-Rücksetzschaltung zusätzlich erforderlich ist.

Eine zweite Modifikation der Defekt-Entscheidungsschaltung 710 der Fig. 1 wird unter Bezugnahme auf Fig. 8 beschrieben.

Eine Defekt-Entscheidungsschaltung 810 weist eine erste Gruppe von Sicherungen 811 mit einer ersten und einer zweiten Spalte von Sicherungen 811-A und 811-B und eine zweite Gruppe von Sicherungen 813 mit einer ersten und einer zweiten Spalte von Sicherungen 813-A und 813-B auf. Die erste Spalte von Sicherungen 811-A in der ersten Gruppe von Sicherungen 811 enthält Sicherungen FA1, FA3, ..., FA(n-1) und die zweite Spalte von Sicherungen 811-B in derselben Gruppe von Sicherungen 811 enthält Sicherungen FA2, FA4, ..., FAn. Die erste Spalte von Sicherungen 813-A in der zweiten Gruppe von Sicherungen 813 enthält Sicherungen FB1, FB3, ..., FB(n-1) und die zweite Spalte von Sicherungen 813-b in derselben Gruppe von Sicherungen 813 enthält Sicherungen FB2, FB4, ..., FBn. Die Defekt-Entscheidungsschaltung 810 weist weiterhin n erste Erfassungsschaltungen 833-1, 833-2, ..., 833-n auf. Die Eingangsanschlüsse der ersten Erfassungsschaltung 833-1 sind mit einem Knoten 811-1 zwischen der Sicherung FA1 und der Sicherung FA3 und mit einem Knoten 813-1 zwischen der Sicherung FB1 und der Sicherung FB3 gekoppelt, um dadurch zu erfassen, ob die Sicherung FA1 oder die Sicherung FB1 ausgelöst ist. Die Eingangsanschlüsse der zweiten Erfassungsschaltung 833-2 sind mit einem Knoten 811-2 zwischen der Sicherung FA2 und der Sicherung FA4 und mit einem Knoten 813-2 zwischen der Sicherung FB2 und der Sicherung FB4 gekoppelt, um dadurch zu erfassen, ob die Sicherung FA2 oder die Sicherung FB2 ausgelöst ist. Gleichermaßen sind die Eingangsanschlüsse der dritten bis n-ten Erfassungsschaltungen 833-3 bis 833-n jeweils mit den entsprechenden Knoten gekoppelt.

Die erste und die zweite Spalte von Sicherungen 811-A und 811-B der ersten Gruppe von Sicherungen 811 sind gemeinsam an einem Ende mit einem Knoten 811-a gekoppelt, an welchen über einen Inverter 813 das interne Zeilenadressensignal X&sub1; angelegt wird. Die erste und die zweite Spalte von Sicherungen 813-A und 813-B der zweiten Gruppe von Sicherungen 813 sind gemeinsam an einem Ende mit einem Knoten 813-b gekoppelt, an welchen über einen Inverter 815 das interne Zeilenadressensignal &sub1; angelegt wird.

Die Knoten 811-a und 813-b sind mit der zweiten Erfassungsschaltung 130 gekoppelt, wie es beim ersten Ausführungsbeispiel erklärt ist.

Die anderen Enden der ersten und der zweiten Gruppe von Sicherungen 811 und 813 sind mit einer Sicherungs-Klemmschaltung 820 gekoppelt, die durch ein Vorladesignal φPR gesteuert wird.

Der Betrieb der Defekt-Entscheidungsschaltung 810 gemäß der zweiten Modifikation ist im wesentlichen derselbe wie derjenige des ersten Ausführungsbeispiels, weshalb seine Erklärung weggelassen ist.

Gemäß der zweiten Modifikation mit dem oben aufgezeigten Aufbau ist verglichen mit dem ersten Ausführungsbeispiel die Anzahl von Sicherungselementen, die in jeder Spalte von Sicherungen 811-A, 811-B, 813-A und 813-B enthalten sind, um die Hälfte reduziert und ist die Lastkapazität erhöht, um dadurch die Verzögerungszeit zu verkürzen, die zum Treiben dieser Spalten von Sicherungen nötig ist. Weiterhin kann deshalb, weil ein Sicherungselement in dem Teil vorgesehen sein kann, bei welchem zwei erste Erfassungsschaltungen vorgesehen sind (d. h. dem Teil, bei welchem zwei Decodierer, die nicht gezeigt sind, vorgesehen sind), die Sicherungsaufteilung erhöht werden, so dass die Sicherungen auf einfache Weise ausgelöst werden können (andere Sicherungen werden davon abgehalten, ausgelöst zu werden, wenn eine Sicherung ausgelöst wird).

Ein Anwendungsbeispiel der zweiten Modifikation wird unter Bezugnahme auf Fig. 9 erklärt.

Gemäß dem Anwendungsbeispiel ist ein Redundanz-Zeilentreiber 910 beim zentralen Teil des Speicherfelds bzw. der Speichermatrix angeordnet, wodurch die Redundanzfunktion durch eine erste und eine zweite Defekt-Entscheidungsschaltung 920 und 930 durchgeführt werden kann.

Gemäß diesem Anwendungsbeispiel kann der parasitäre Widerstand jeder Spalte von Sicherungen auf eine Hälfte reduziert werden und kann die Anzahl von Sicherungselementen auf ein Viertel reduziert werden, wenn sie mit denjenigen des ersten Ausführungsbeispiels verglichen werden.

Eine Redundanzschaltung des Halbleiterspeichers gemäß dem dritten Ausführungsbeispiel wird unter Bezugnahme auf Fig. 10 beschrieben.

Eine Halbleiterspeichervorrichtung 1000 gemäß dem dritten Ausführungsbeispiel kann eine Gruppe von Spalten von defekten Speicherzellen durch eine Gruppe von Spalten von Redundanz-Speicherzellen ersetzen.

Das Speicherzellenfeld bzw. die Speicherzellenmatrix weist allgemein vier Unterfelder bzw. Untermatrizen bzw. Sub-Matrizen A, B, C und D auf, von welchen jedes bzw. jede durch Empfangen von Unterfeld- bzw. Untermatrix- bzw. Sub- Matrix-Aktivierungssignalen BS1, BS2, BS3 und BS4 aktiviert werden kann, die jeweils einen Leistungsversorgungspotentialpegel (Vcc) von einer Unterfeld- bzw. Untermatrix- bzw. Sub-Matrix-Auswahlschaltung 1001 gemäß Ausführungsbeispielen haben, die eine Vielzahl von Unterfeldern bzw. Untermatrizen bzw. Sub-Matrizen verwenden. Die Unterfeld-Auswahlschaltung 1001 kann durch das oben aufgezeigte interne Zeilenadressensignal gesteuert werden. Die Unterfeld-Auswahlschaltung 1001, die durch die oben aufgezeigten internen Zeilenadressensignale gesteuert wird, gibt die Unterfeld- Aktivierungssignale BS1 bis BS4 aus, die alle auf einem niedrigen Pegel (auf Vss) sind, wenn die internen Zeilenadressensignale Xj, j, Xj+1 und j+1, die dadurch empfangen werden, alle auf einem Erdungspegel (auf Vss) sind, und gibt nur eines der durch das interne Zeilenadressensignal ausgewählten Unterfeld- Aktivierungssignale frei, um auf einem hohen Pegel (Vcc) zu sein, wenn irgendwelche zwei Signale unter den internen Zeilenadressensignalen Xj, j, Xj+1 und j+1 auf dem Leistungsversorgungs-Potentialpegel sind. Die Unterfeld- Auswahlschaltung 1001 kann aus einer Schaltung aufgebaut sein, die äquivalent zum Zeilenleitungs-Treibersignalgenerator 300 ist, wie er in Fig. 3 dargestellt ist.

Die Unterfelder A bis D sind gemeinsam mit (n+1) Spaltenleitungen CL1 bis CL(n+1) gekoppelt. Die Spalte CL(n+1) ist eine Redundanz-Spaltenleitung.

Da die Unterfelder A bis D denselben Aufbau haben, ist das Unterfeld D repräsentativ für die Unterfelder beim dritten Ausführungsbeispiel in Fig. 10 und wird nachfolgend detailliert beschrieben.

Die Spaltenleitung CL1 ist mit Transfer- bzw. Übertragungsgattern 1011a, 1011b, 1011c und 1011d in einem Bereich des Unterfelds D gekoppelt. Jedes der Übertragungsgatter 1011a bis 1011d enthält ein Paar von N-Kanal-Tansistoren mit Gateanschlüssen, die gemeinsam mit der Spaltenleitung CL1 gekoppelt sind, und kann jedes Paar von Bitleitungen BL1A, BL1B, BL1C und BL1D mit den entsprechenden Datenbusleitungen 1003 koppeln. Das bedeutet, dass dann, wenn die Spalte CL1 auf HOCH (den Vcc-Pegel) geht, alle Übertragungsgatter 1011a bis 1011d auf EIN sind, so dass die Potentialpegel der Differenz bei jedem Paar von Bitleitungen BL1A bis BL1D durch einen bekannten Leseverstärker SA verstärkt wird und auf den entsprechenden Datenbusleitungen 1003 erscheint. Jedes Paar von Bitleitungen BL1A bis BL1D ist mit einer Vielzahl von Speicherzellen gekoppelt, wie es in Fig. 1 dargestellt ist, und jeder der Leseverstärker SAs hat denselben Aufbau, obwohl es bezüglich einiger Teile davon in den Fig. 1 und 10 anders dargestellt ist.

Gleichermaßen ist jede der Spaltenleitungen CL2 bis CL(n+1) mit vier Übertragungsgattern gekoppelt, um dadurch die Kopplung zwischen den vier Paaren von Bitleitungen und den Datenbusleitungen 1003 zu steuern.

Eine Defekt-Entscheidungsschaltung 1020 der Halbleiterspeichervorrichtung 1000 enthält vier Spalten von Sicherungen 1021, 1023, 1025 und 1027. Jede der vier Spalten von Sicherungen 1021, 1023, 1025 und 1027 ist an einem Ende jeweils mit dem Ausgang der Inverter 1029, 1031, 1033 und 1035 der Spalten von Sicherungstreiberschaltungen gekoppelt und am anderen Ende mit einer Sicherungs-Klemmschaltung 1040 gekoppelt. Die erste Spalte von Sicherungen 1021 empfängt das Unterfeld-Aktivierungssignal BS1 über den Inverter 1029 an einem Ende davon und enthält eine Vielzahl von Knoten 1021-1 bis 1021-n und eine Vielzahl von Sicherungen FA1 bis FAn zum aufeinanderfolgenden seriellen Koppeln des Ausgangs des Inverters 1029 mit den Knoten 1021-1 bis 1021-n.

Gleichermaßen empfangen die zweite, die dritte und die vierte Spalte von Sicherungen 1023, 1025 und 1027 jeweils die Unterfeld-Aktivierungssignale BS2, BS3 und BS4 über die Inverter 1031, 1033 und 1035 an einem jeweiligen Ende davon und enthalten eine Vielzahl von Knoten 1023-1 bis 1023-n, 1025-1 bis 1025- n und 1027-1 bis 1027-n und eine Vielzahl von Sicherungen FB1 bis FBn, FC1 bis FCn und FD1 bis FDn, die diese Knoten aufeinanderfolgend in Reihe koppeln. Die Spalten von Sicherungen 1021, 1023, 1025 und 1027 sind jeweils an ihrem Ende mit Klemmschaltungen 1041, 1043, 1045 und 1047 gekoppelt.

Die Klemmschaltungen 1041, 1043, 1045 und 1047 haben im wesentlichen denselben Aufbau wie die Klemmschaltungen 121 und 123 des ersten Ausführungsbeispiels. Jedoch werden die Klemmschaltungen 1041, 1043, 1045 und 1047 beim dritten Ausführungsbeispiel jeweils durch die Unterfeld- Aktivierungssignale BS1, BS2, BS3 und BS4 rückgesetzt, obwohl diejenigen beim ersten Ausführungsbeispiel durch das Vorladesignal φPR rückgesetzt werden.

Die Defekt-Entscheidungsschaltung 1020 enthält NAND-Gatter 1037-1 bis 1037-n, die als n erste Erfassungsschaltungen dienen. Die NAND-Gatter 1037-1 bis 1037-n haben jeweils vier Eingangsanschlüsse, die jeweils mit entsprechenden Knoten gekoppelt sind. Beispielsweise sind die Eingangsanschlüsse des NAND-Gatters 1037-1 mit den Knoten 1021-1, 1023-1, 1025-1 und 1027-1 gekoppelt. Wenn alle Knoten 1021-1, 1023-1, 1025-1 und 1027-1, die mit dem NAND-Gatter 1027-1 gekoppelt sind, HOCH (Vcc) sind, gibt das NAND-Gatter 1037-1 ein Signal niedrigen Pegels (Vss) aus. Wenn irgendeiner dieser Knoten NIEDRIG ist, gibt das NAND-Gatter 1037-1 ein Signal hohen Pegels (Vcc) aus. Gleichermaßen sind Eingangsanschlüsse der anderen NAND-Gatter 1037-2 bis 1037-n mit entsprechenden Knoten der Spalten von Sicherungen 1021, 1023, 1025 und 1027 gekoppelt.

Ein Aufbau der Spaltenleitungs-Auswahlschaltung 1100 zum Empfangen von Ausgangssignalen der NAND-Gatter 1037-1 bis 1037-n wird nachfolgend beschrieben.

Die Spaltenleitungs-Auswahlschaltung 1100 ist mit (n+1) Spaltenleitungen CL1 bis CL(n+1) gekoppelt und enthält n Umschaltschaltungen 1101-1 bis 1101-n, die zwischen Eingangsanschlüssen von Spalten von Treibern 1201-k, 1201-(k+1) gekoppelt sind, die als Inverter dienen, die mit benachbarten Spaltenleitungen CLk, CL(k+1) (k ist eine ganze Zahl von 1 ≤ k ≤ n) gekoppelt sind. Jede der Umschaltschaltungen 1101-1 bis 1101-n hat denselben Aufbau. Beispielsweise enthält die Umschaltschaltung 1101-1 einen ersten und einen zweiten Schalter 1103 bzw. 1105, die jeweils aus einem n-Kanal-Transistor und einem P-Kanal- Transistor aufgebaut sind, die parallel zueinander gekoppelt sind. Erste Elektroden von beiden Transistoren des ersten Schalters 1103 sind über den Spaltentreiber 1201-1 gemeinsam mit der Spaltenleitung CL1 gekoppelt, und zweite Elektroden dieser Transistoren sind gemeinsam mit dem Knoten 1107 gekoppelt. Ein Gateanschluss des N-Kanal-Transistors des ersten Schalters 1103 ist mit einem Gateanschluss des P-Kanal-Transistors des zweiten Schalters 1105 über den Knoten 1109 gekoppelt. Ein Gateanschluss des P-Kanal-Transistors des ersten Schalters 1103 ist mit einem Gateanschluss des N-Kanal-Transistors des zweiten Schalters 1105 über den Knoten 1111 gekoppelt. Erste Elektroden von beiden Transistoren des zweiten Schalters 1105 sind gemeinsam mit dem Knoten 1107 gekoppelt, und zweite Elektroden dieser Transistoren sind über den Spaltentreiber 1201-2 gemeinsam mit der Spaltenleitung CL2 gekoppelt. Ein Eingangsanschluss des Spaltentreibers 1201-1 ist mit einer Leistungsversorgung (Vcc) über einen P- Kanal-Transistor gekoppelt, der den Gateanschluss mit dem Ausgangsanschluss des NAND-Gatters 1037-1 gekoppelt hat. Der Ausgangsanschluss des NAND- Gatters 1037-1 ist auch mit dem Knoten 1109 und dem Eingangsanschluss des Inverters 1113 gekoppelt. Ein Ausgangsanschluss des Inverters 1113 ist mit dem Knoten 1111 gekoppelt. Ein Eingangsanschluss des Spaltentreibers 1201-2 ist mit der Leistungsversorgung (Vcc) über einen P-Kanal-Transistor gekoppelt, der den Gateanschluss mit dem Ausgangsanschluss des Inverters 1113 gekoppelt hat, und eine P-Kanal-Transistor, der den Gateanschluss mit dem Ausgangsanschluss des NAND-Gatters 1037-2 gekoppelt hat.

Gemäß dem dritten Ausführungsbeispiel ist der Knoten 1107 der Umschaltschaltung 1101-1 mit dem Ausgangsanschluss des bekannten Spaltendecodierers 1301-1 gekoppelt. Die Spaltendecodierer 1301-1 bis 1301-n weisen NAND-Gatter auf, die einen Teil von internen Spaltenadresssignalen Y&sub0;, &sub0;, ... Yk, k empfangen, die in Reaktion auf externe Adressensignale A&sub0; bis Ak arbeiten. Die Spaltendecodierer 1301-1 bis 1301-n geben Signale niedrigen Pegels nur dann aus, wenn die eingegebenen internen Spaltenadressensignale alle HOCH sind.

Der Aufbau der Umschaltschaltungen 1101-2 bis 1101-n der Spaltenleitungs- Umschaltschaltung 1100 ist im wesentlichen derselbe wie derjenige der Umschaltschaltung 1101-1, außer einem teilweisen Unterschied zwischen ihnen (die Position in Bezug auf den mit dem Eingangsanschluss des Spaltentreibers 1201-1 in der Umschaltschaltung 1101-1 gekoppelten P-Kanal-Transistor).

Ein Betrieb der Halbleiterspeichervorrichtung, wie sie in Fig. 10 dargestellt ist, wird nachfolgend in dem Fall beschrieben, in welchem die Sicherungen FA1, FB2 und FC3 ausgelöst sind.

Wenn die Unterfeld-Aktivierungssignale BS1, BS2, BS3 und BS4 alle NIEDRIG sind, empfangen die Spalten von Sicherungen 1021, 1023, 1025 und 1027 Signale hohen Pegels von den Invertern 1029, 1031, 1033 und 1035, die jeweils eine Sicherungsspalten-Treiberschaltung aufweisen, und empfangen auch ein Signal hohen Pegels von der Sicherungs-Klemmschaltung 1040, so dass alle Knoten 1021-1 bis 1021-n der Spalten von Sicherungen auf HOCH gehen.

Wenn das Unterfeld-Aktivierungssignal BS auf HOCH geht, geht die Ausgabe des Inverters 1029 auf NIEDRIG. Jedoch deshalb, weil die Sicherung FA1 ausgelöst ist und die Klemmschaltung 1041 die Spalten von Sicherungen 1021 auf einem hohen Pegel klemmt, bleiben alle Knoten 1021-1 bis 1027-n HOCH. Folglich schaltet deshalb, weil die NAND-Gatter 1037-1 bis 1037-n Erfassungssignale niedrigen Pegels f&sub1; bis fn ausgeben, jeweils der erste Schalter der Umschaltschaltungen 1101-1 bis 1101-n auf AUS, und schaltet jeweils der zweite Schalter davon auf EIN. Danach geht dann, wenn einer der Spaltendecodierer 1301-1 bis 1301-n ein Signal niedrigen Pegels ausgibt, nur eine Spaltenleitung CL(j+1), die über den zweiten Schalter und den Spaltentreiber 1201-(j+1) mit dem Spaltendecodierer 1301-j gekoppelt ist, auf HOCH. Die Spaltenleitung CL1 bleibt ungeachtet der Ausgabe des Spaltendecodierers auf NIEDRIG, da der mit dem Eingangsanschluss des Treibers 1201-1 gekoppelte P-Kanal-Transistor auf EIN ist.

Daraufhin ist deshalb, weil das Unterfeld A unter den Unterfeldern A bis D das Unterfeld-Aktivierungssignal BS1 empfängt, dieses aktiv.

Demgemäß kann die Defekt-Entscheidungsschaltung 1020 die Spaltenleitung CL1 physikalisch durch eine andere Spaltenleitung CL2 ersetzen, wenn die Sicherung FA1 ausgelöst ist und das Unterfeld-Aktivierungssignal BS1 auf HOCH ist, und zwar unter der Voraussetzung, dass die Spaltenleitung CL1 mit der defekten Speicherzelle oder der defekten Bitleitung im Unterfeld A gekoppelt ist.

Darauffolgend geht dann, wenn das Unterfeld-Aktivierungssignal BS2 allein auf HOCH geht, die Ausgabe des Inverters 1031 auf NIEDRIG und geht auch der Knoten 1023-1 auf NIEDRIG.

Da die Sicherung FB2 ausgelöst ist, werden andere Knoten 1023-2 bis 1023-n durch die Klemmschaltung 1043 auf HOCH gehalten.

Als Ergebnis schaltet deshalb, weil das NAND-Gatter 1037-1 das Erfassungssignal hohen Pegels 1% ausgibt und die NAND-Gatter 1037-2 bis 1037-n jeweils die Erfassungssignale niedrigen Pegels f&sub2; bis fn ausgeben, der erste Schalter der Umschaltschaltung 1101-1 auf EIN, und schaltet der zweite Schalter davon auf AUS, während die ersten Schalter der Umschaltschaltungen 1101-2 bis 1101-n auf AUS schalten und die zweiten Schalter davon auf EIN schalten.

Demgemäß kann die Defekt-Entscheidungsschaltung 1020 die Spaltenleitung CL2 physikalisch durch eine andere Spaltenleitung CL3 ersetzen, wenn die Sicherung FB2 ausgelöst ist und das Unterfeld-Aktivierungssignal BS2 auf HOCH ist, und zwar unter der Voraussetzung, dass die Spaltenleitung CL2 mit der defekten Speicherzelle oder der defekten Bitleitung im Unterfeld B gekoppelt ist.

Darauffolgend geht dann, wenn das Unterfeld-Aktivierungssignal BS3 allein auf HOCH geht, die Ausgabe des Inverters 1033 auf NIEDRIG, so dass beide Knoten 1025-1 und 1025-2 auf NIEDRIG gehen. Andere Knoten 1025-3 bis 125-n bleiben auf HOCH, da die Sicherung FC3 ausgelöst ist. Als Ergebnis kann die Defekt- Entscheidungsschaltung 1020 die Spaltenleitung CL3 pyhsikalisch durch eine andere Spaltenleitung CL4 ersetzen, wenn die Sicherung FC3 ausgelöst ist und das Unterfeld-Aktivierungssignal BS3 auf HOCH ist, und zwar unter der Voraussetzung, dass die Spaltenleitung CL3 mit der defekten Speicherzelle oder der defekten Bitleitung im Unterfeld C gekoppelt ist.

Weiterhin geht dann, wenn das Unterfeld-Aktivierungssignal BS4 allein auf HOCH geht, die Ausgabe des Inverters 1035 auf NIEDRIG, und alle Sicherungen FD1 bis FDn werden leitend, so dass alle Knoten 1027-1 bis 1027-n auf NIEDRIG gehen und die Klemmschaltung 1047 nicht betreibbar ist.

Als Ergebnis geben alle NAND-Schaltungen bzw. -Gatter 1037-1 bis 1037-n jeweils die Erfassungssignale hohen Pegels f&sub1; bis fn aus, so dass die ersten Schalter aller Umschaltschaltungen 1101-1 bis 1101-n auf EIN schalten, während die zweiten Schalter davon aus AUS schalten.

Demgemäß kann die Defekt-Entscheidungsschaltung 1020 auf die Speicherzelle im Unterfeld D unter Verwendung der Spaltenleitungen CL1 bis CLn zugreifen, ohne die Redundanz-Spaltenleitung CL(n+1) zu verwenden, und zwar unter der Voraussetzung, dass die Sicherungen FD1 bis FDn alle leitend sind und das Unterfeld-Aktivierungssignal BS4 auf HOCH ist.

Wie es aus der detaillierten Erklärung des dritten Ausführungsbeispiels offensichtlich ist, kann jedes Unterfeld das Redundanzschema unabhängig voneinander durchführen.

Obwohl das Redundanzschema unter Verwendung von Spaltenleitungen durchgeführt wird, kann es unter Verwendung einer Defekt-Entscheidungsschaltung 1020 mittels Wortleitungen durchgeführt werden. Beim ersten Ausführungsbeispiel können dann, wenn die Defekt-Entscheidungsschaltung 110 durch die Defekt- Entscheidungsschaltung 1020 des dritten Ausführungsbeispiels ersetzt wird, die Spalten von Sicherungen 1021, 1023, 1025 und 1027 zum Empfangen der Zeilentreibersignale φWA1, φWA2, φWB1, und φWB2 mittls der Inverter 1029, 1031, 1033 und 1035 vorgesehen sein. In diesem Fall kann das Redundanzschema durch eine jeweilige Wortleitung durchgeführt werden.


Anspruch[de]

1. Halbleiterspeichervorrichtung, die folgendes aufweist:

eine erste leitende Leitung (111) mit einem ersten Anschluß (111-a), einem ersten Knoten (111-1, ..., 111-n) und einem ersten leitenden Teil (FA&sub1;, FAn), der eine Verbindung zwischen dem ersten Anschluß und dem ersten Knoten herstellt;

eine erste Potentialversorgungsschaltung (121), zum Veranlassen, daß der erste Knoten auf einem ersten Potentialpegel ist, wenn der erste leitende Teil ausgelöst ist;

eine zweite leitende Leitung (113) mit einem zweiten Anschluß (113-a), einem zweiten Knoten (113-1, ..., 113-n) und einem zweiten leitenden Teil (FB&sub1;, ..., FBn), der eine Verbindung zwischen dem zweiten Anschluß und dem zweiten Knoten herstellt;

eine zweite Potentialversorgungsschaltung (123) zum Veranlassen, daß der zweite Knoten auf einem zweiten Potentialpegel ist, der eine erste gegebene Potentialbeziehung zum ersten Potentialpegel hat, wenn der zweite leitende Teil ausgelöst ist;

eine Treiberschaltung zum Treiben des ersten und des zweiten Anschlusses auf Potentialpegel mit einer zweiten gegebenen Potentialbeziehung; und

eine Erfassungsschaltung (119-1, ..., 119-n) zum Erfassen, ob eine gegebene Potentialbeziehung zwischen dem ersten und dem zweiten Knoten entweder die erste gegebene Potentialbeziehung oder die zweite gegebene Potentialbeziehung ist;

gekennzeichnet durch

eine zweite Erfassungsschaltung (130) zum Erfassen, ob die zweite gegebene Potentialbeziehung entweder diejenige ist, daß sowohl der erste als auch der zweite Anschluß auf im wesentlichen demselben Potentialpegel sind, oder diejenige, daß der zweite Anschluß im wesentlichen auf dem zweiten Potentialpegel ist, wenn der erste Anschluß im wesentlichen auf dem ersten Potentialpegel ist, und der erste Anschluß im wesentlichen auf dem zweiten Potentialpegel ist, wenn der zweite Anschluß im wesentlichen auf dem ersten Potentialpegel ist;

eine Verzögerungsschaltung (140) zum Verzögern der Ausgabe der zweiten Erfassungsschaltung;

eine Zeilentreiber-Auswahlschaltung (150) mit einem ersten Transistor (151-1a) und einem zweiten Transistor (151-1b), wobei der erste Transistor durch die Ausgabe der ersten Erfassungsschaltung gesteuert wird, um leitend zu sein oder nicht, und wobei der zweite Transistor durch eine logische NOR- Verknüpfung der Ausgabe der ersten Erfassungsschaltung und der Ausgabe der Verzögerungsschaltung gesteuert wird, um leitend zu sein oder nicht.

2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die erste gegebene Potentialbeziehung diejenige ist, daß sowohl der erste als auch der zweite Knoten im wesentlichen auf dem ersten Potentialpegel sind, und die zweite gegebene Potentialbeziehung diejenige ist, daß der zweite Anschluß im wesentlichen auf dem zweiten Potentialpegel ist, wenn der erste Anschluß im wesentlichen auf dem ersten Potentialpegel ist, und der erste Anschluß im wesentlichen auf dem zweiten Potentialpegel ist, wenn der zweite Anschluß im wesentlichen auf dem ersten Potentialpegel ist.

3. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die erste gegebene Potentialbeziehung diejenige ist, daß der zweite Knoten im wesentlichen auf einem zweiten Potentialpegel ist, wenn der erste Knoten im wesentlichen auf dem ersten Potentialpegel ist, und wobei die zweite gegebene Potentialbeziehung diejenige ist, daß sowohl der erste als auch der zweite Anschluß im wesentlichen auf demselben Potentialpegel sind.

4. Halbleiterspeichervorrichtung nach Anspruch 1, die weiterhin eine Hauptspeicherzellengruppe (101) aufweist, die eine Vielzahl von Speicherzellen hat, und eine Redundanzspeicherzellengruppe, die eine Vielzahl von Speicherzellen hat, wobei auf die Redundanzspeicherzellengruppe zugreifbar ist, wenn die Erfassungsschaltung die erste gegebene Potentialbeziehung erfaßt, und auf die Hauptspeicherzellengruppe zugreifbar ist, wenn die Erfassungsschaltung die zweite gegebene Potentialbeziehung erfaßt.

5. Halbleiterspeichervorrichtung nach Anspruch 4,

wobei die Hauptspeicherzellengruppe (101) eine erste Hauptspeicherzellengruppe mit einer Vielzahl von Speicherzellen und eine zweite Hauptspeicherzellengruppe mit einer Vielzahl von Speicherzellen hat;

wobei die zweite gegebene Potentialbeziehung erste und zweite Zustände hat; wobei auf die erste Hauptspeicherzellengruppe zugreifbar ist, wenn die Erfassungsschaltung (119-1, ..., 119-n) die zweite gegebene Potentialbeziehung beim ersten Zustand erfaßt; und

wobei auf die zweite Hauptspeicherzellengruppe zugreifbar ist, wenn die Erfassungsschaltung (119-1, ..., 119-n) die zweite gegebene Potentialbeziehung beim zweiten Zustand erfaßt.

6. Halbleiterspeichervorrichtung nach Anspruch 5,

wobei die Redundanzspeicherzellengruppe eine erste Redundanzspeicherzellengruppe mit einer Vielzahl von Speicherzellen und eine zweite Redundanzspeicherzellengruppe mit einer Vielzahl von Speicherzellen aufweist;

wobei auf die erste Redundanzspeicherzellengruppe zugreifbar ist, wenn die Erfassungsschaltung (733-1, ..., 733-n) die erste gegebene Potentialbeziehung erfaßt, wenn die zweite gegebene Potentialbeziehung beim ersten Zustand ist;

wobei auf die zweite Redundanzspeicherzellengruppe zugreifbar ist, wenn die Erfassungsschaltung (733-1, ..., 733-n) die erste gegebene Potentialbeziehung erfaßt, wenn die zweite gegebene Potentialbeziehung beim zweiten Zustand ist.

7. Halbleiterspeichervorrichtung nach Anspruch 6,

wobei die erste Hauptspeicherzellengruppe mit einer ersten Auswahlleitung gekoppelt ist,

wobei die zweite Hauptspeicherzellengruppe mit einer zweiten Auswahlleitung gekoppelt ist;

wobei die erste Redundanzspeicherzellengruppe mit einer dritten Auswahlleitung gekoppelt ist; wobei die zweite Redundanzspeicherzellengruppe mit einer vierten Auswahlleitung gekoppelt ist;

wobei die erste Auswahlleitung und die zweite Auswahlleitung mit einer ersten Auswahlleitungs-Aktivierungsschaltung gekoppelt sind;

wobei die dritte Auswahlleitung und die vierte Auswahlleitung mit einer zweiten Auswahlleitungs-Aktivierungsschaltung gekoppelt sind;

wobei die erste Auswahlleitungs-Aktivierungsschaltung auf ein erstes Steuersignal reagiert, um dadurch die erste Auswahlleitung zu aktivieren, wenn das erste Steuersignal auf dem ersten Potentialpegel ist, und um die zweite Auswahlleitung zu aktivieren, wenn das erste Steuersignal auf einem zweiten Potentialpegel ist;

wobei die zweite Auswahlleitungs-Aktivierungsschaltung auf das erste Steuersignal reagiert, um dadurch die dritte Auswahlleitung zu aktivieren, wenn das erste Steuersignal auf dem ersten Potentialpegel ist, und um die vierte Auswahlleitung zu aktivieren, wenn das erste Steuersignal auf dem zweiten Potentialpegel ist;

wobei die Treiberschaltung das erste Steuersignal ausgibt; und

wobei der erste Anschluß entweder das erste Steuersignal empfängt oder ein Signal, das einen Potentialpegel darstellt, der im wesentlichen derselbe wie derjenige des ersten Steuersignals von der Treiberschaltung ist.

8. Halbleiterspeichervorrichtung nach Anspruch 7,

wobei die erste Auswahlleitungs-Aktivierungsschaltung auf ein zweites Steuersignal und das erste Steuersignal reagiert, um dadurch eine der ersten und der zweiten Auswahlleitung zu aktivieren;

wobei die zweite Auswahlleitungs-Aktivierungsschaltung auf das zweite Steuersignal und das erste Steuersignal reagiert, um dadurch eine der dritten und der vierten Auswahlleitung zu aktivieren;

wobei die Erfassungsschaltung das zweite Steuersignal an die zweite Auswahlleitungs-Aktivierungsschaltung anlegt, wenn sie die erste gegebene Potentialbeziehung erfaßt; und

wobei die Erfassungsschaltung das zweite Steuersignal an die erste Auswahlleitungs-Aktivierungsschaltung anlegt, wenn sie die zweite gegebene Potentialbeziehung erfaßt.

9. Halbleiterspeichervorrichtung nach Anspruch 8, wobei die erste gegebene Potentialbeziehung diejenige ist, daß sowohl der erste als auch der zweite Knoten im wesentlichen auf dem ersten Potentialpegel sind, und die zweite gegebene Potentialbeziehung diejenige ist, daß der zweite Anschluß im wesentlichen auf dem zweiten Potentialpegel ist, wenn der erste Anschluß im wesentlichen auf dem ersten Potentialpegel ist, und der erste Anschluß im wesentlichen auf dem zweiten Potentialpegel ist, wenn der zweite Anschluß im wesentlichen auf dem ersten Potentialpegel ist.

10. Halbleiterspeichervorrichtung nach Anspruch 8,

wobei die erste gegebene Potentialbeziehung diejenige ist, daß der zweite Knoten im wesentlichen auf dem zweiten Potentialpegel ist, wenn der erste Knoten im wesentlichen auf dem ersten Potentialpegel ist; und

wobei die zweite gegebene Potentialbeziehung diejenige ist, daß sowohl der erste als auch der zweite Anschluß im wesentlichen auf demselben Potentialpegel sind.

11. Halbleiterspeichervorrichtung nach Anspruch 8, wobei der erste und der zweite leitende Teil Sicherungselemente sind.

12. Halbleiterspeichervorrichtung nach Anspruch 8, wobei das erste und das zweite Steuersignal Adressensignale sind.

13. Halbleiterspeichervorrichtung nach Anspruch 8,

wobei jede der ersten bis vierten Auswahlleitungen eine Vielzahl von Wortleitungen enthält; wobei die erste Auswahlleitungs-Aktivierungsschaltung auf das dritte Steuersignal reagiert, um dadurch eine Wortleitung unter den ersten und zweiten Auswahlleitungen zu aktivieren; und

wobei die zweite Auswahlleitungs-Aktivierungsschaltung auf das dritte Steuersignal reagiert, um dadurch eine Wortleitung unter der dritten und der vierten Auswahlleitung zu aktivieren.

14. Halbleiterspeichervorrichtung nach Anspruch 13, wobei jede der ersten bis vierten Auswahlleitungen aktiviert wird, wenn eine der Wortleitungen unter den ersten bis vierten Auswahlleitungen, die zu ihnen gehören, aktiv ist.

15. Halbleiterspeichervorrichtung nach Anspruch 6, wobei eine Vielzahl von Speicherzellen zu einem Speicherzellenfeld gehört, das ein erstes und ein zweites Unterfeld hat.

16. Halbleiterspeichervorrichtung nach Anspruch 15,

wobei die erste Hauptspeicherzellengruppe und die erste Redundanzspeicherzellengruppe zum ersten Unterfeld gehören; und

wobei die zweite Hauptspeicherzellengruppe und die zweite Redundanzspeicherzellengruppe zum zweiten Unterfeld gehören.

17. Halbleiterspeichervorrichtung nach Anspruch 15, wobei die Treiberschaltung eine Unterfeld-Auswahlschaltung zum Ausgeben des ersten und des zweiten Steuersignals ist.

18. Halbleiterspeichervorrichtung nach Anspruch 17,

wobei das erste Unterfeld das erste Steuersignal empfängt, und wobei auf es zugreifbar ist, wenn das erste Steuersignal im wesentlichen auf einem ersten Potentialpegel ist, und auf es nicht zugreifbar ist, wenn das erste Steuersignal im wesentlichen auf dem zweiten Potentialpegel ist;

wobei das zweite Unterfeld das zweite Steuersignal empfängt, und wobei auf es zugreifbar ist, wenn das zweite Steuersignal im wesentlichen auf einem ersten Potentialpegel ist, und es nicht zugreifbar ist, wenn das zweite Steuersignal im wesentlichen auf dem zweiten Potentialpegel ist; und

wobei die Unterfeld-Auswahlschaltung das zweite Steuersignal ausgibt, das im wesentlichen auf dem zweiten Potentialpegel ist, wenn das erste Steuersignal im wesentlichen auf dem ersten Potentialpegel ist, und das erste Steuersignal ausgibt, das im wesentlichen auf dem zweiten Potentialpegel ist, wenn das zweite Steuersignal im wesentlichen auf dem ersten Potentialpegel ist.

19. Halbleiterspeichervorrichtung nach Anspruch 18, wobei die Treiberschaltung das erste Steuersignal an den ersten Anschluß anlegt und das zweite Steuersignal an den zweiten Anschluß anlegt.

20. Halbleiterspeichervorrichtung nach Anspruch 19, wobei die erste gegebene Potentialbeziehung diejenige ist, daß der erste und der zweite Knoten im wesentlichen auf demselben Potentialpegel sind, und wobei die zweite gegebene Potentialbeziehung diejenige ist, daß der zweite Anschluß im wesentlichen auf dem zweiten Potentialpegel ist, wenn der erste Anschluß im wesentlichen auf dem ersten Potentialpegel ist, und der erste Anschluß im wesentlichen auf dem zweiten Potentialpegel ist, wenn der zweite Anschluß im wesentlichen auf dem ersten Potentialpegel ist.

21. Halbleiterspeichervorrichtung nach Anspruch 18, die weiterhin eine erste und zweite Spaltenleitung aufweist, die beide mit dem ersten und dem zweiten Unterfeld gekoppelt sind,

wobei die erste Spaltenleitung mit der ersten und der zweiten Hauptspeicherzellengruppe gekoppelt ist und auf einen Empfang eines dritten Steuersignals hin aktiv ist; und

wobei die zweite Spaltenleitung mit der ersten und der zweiten Redundanzspeicherzellengruppe gekoppelt ist und auf einen Empfang des dritten Steuersignals hin aktiv ist.

22. Halbleiterspeichervorrichtung nach Anspruch 21, wobei die Erfassungsschaltung das dritte Steuersignal an die erste Spaltenleitung anlegt, wenn die Erfassungsschaltung die zweite gegebene Potentialbeziehung erfaßt, und das dritte Steuersignal an die zweite Spaltenleitung anlegt, wenn die Erfassungsschaltung die zweite gegebene Potentialbeziehung erfaßt.

23. Halbleiterspeichervorrichtung nach Anspruch 22, wobei der erste Zustand einem Zustand entspricht, in welchem das erste Steuersignal auf dem ersten Potentialpegel ist, und der zweite Zustand einem Zustand entspricht, in welchem das zweite Steuersignal auf dem ersten Potentialpegel ist.

24. Halbleiterspeichervorrichtung nach Anspruch 23, wobei die Treiberschaltung das erste Steuersignal an den ersten Anschluß anlegt und das zweite Steuersignal an den zweiten Anschluß anlegt.

25. Halbleiterspeichervorrichtung nach Anspruch 24,

wobei die erste gegebene Potentialbeziehung diejenige ist, daß der zweite Knoten im wesentlichen auf demselben Potentialpegel ist, und wobei die zweite gegebene Potentialbeziehung diejenige ist, daß der zweite Anschluß im wesentlichen auf dem zweiten Potentialpegel ist, wenn der erste Anschluß im wesentlichen auf dem ersten Potentialpegel ist, und

der erste Anschluß im wesentlichen auf dem zweiten Potentialpegel ist, wenn der zweite Anschluß im wesentlichen auf dem ersten Potentialpegel ist.







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