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Dokumentenidentifikation DE69330479T2 12.09.2002
EP-Veröffentlichungsnummer 0568239
Titel Netzwerk mit eingebautem Selbsttest
Anmelder AT & T Corp., New York, N.Y., US
Erfinder Yau, Chi Wang, Holland, Pennsylvania 18966, US;
Zorian, Yervant, Princeton, New Jersey 08540, US
Vertreter Klunker, Schmitt-Nilson, Hirsch, 80797 München
DE-Aktenzeichen 69330479
Vertragsstaaten DE, FR, GB, IT, NL
Sprache des Dokument EN
EP-Anmeldetag 20.04.1993
EP-Aktenzeichen 933030249
EP-Offenlegungsdatum 03.11.1993
EP date of grant 25.07.2001
Veröffentlichungstag im Patentblatt 12.09.2002
IPC-Hauptklasse G01R 31/318
IPC-Nebenklasse G06F 11/26   

Beschreibung[de]

Die vorliegende Erfindung betrifft Netzwerke und Verfahren zur Steuerung der Selbstprüfung mehrerer Schaltungselemente.

Moderne digitale Schaltungen enthalten nunmehr immer größere Arrays von Schaltungselementen (zum Beispiel RAMs, ROMs, CAMs, FIFOs und Zufallslogikblöcke), da Entwickler bestrebt sind, eine vergrößerte Schaltungsfunktionalität bereitzustellen. Durch die zunehmende Dichte moderner digitaler Schaltungen ist es sehr viel schwieriger geworden, solche Schaltungen mit herkömmlichen, für diesen Zweck ausgelegten externen Prüfmaschinen zu prüfen.

Dementsprechend hat man sich stark bemüht, einzelne Schaltungselemente mit der Fähigkeit, sich selbst zu prüfen, auszulegen, das heißt, die Elemente mit einer eingebauten Selbstprüffähigkeit (BIST- Fähigkeit) auszustatten. Schaltungselemente mit BIST- Fähigkeit findet man zum Beispiel in dem US-Patent Nr. 4,872,168 erteilt am 3. 10. 1989 und in dem US-Patent Nr. 5,091,908, erteilt am 25.2.1992, beide für den vorliegenden Halter AT&T Bell Laboratories.

Die Anwesenheit einzelner Schaltungselemente mit BIST-Fähigkeit in einer höchstintegrierten Schaltung (VLSI) hat die Schwierigkeit des Prüfens jedoch nicht beseitigt. Das Prüfen einer VLSI- Schaltung, in die vielfältige mit BIST versehene Elemente integriert sind, das heißt Elemente mit BIST- Fähigkeit, erfordert, daß in der Schaltung eine Schnittstelle bereitgestellt wird, um ein Steuersignal aus einer Prüfsteuerung an jedes mit BIST ausgestattete Element anzukoppeln, um die Selbstprüfung einzuleiten. Zusätzlich muß die Schnittstelle außerdem dazu dienen, eine durch jedes mit BIST ausgestattete Element erzeugte Prüfsignatur beim Abschluß des Prüfens zwischenzuspeichern, um einen nachfolgenden Transfer der Signatur zu der Prüfsteuerung zu ermöglichen.

Ein Ansatz zur Bereitstellung einer solchen Schnittstelle für mit BIST ausgestatteten RAM-Elementen wird in der Arbeit "ASIC Implementation of Bouridary- Scan and BIST" von H. N. Scholz et al., Proceedings of the 8th International Custom Microelectronics Conference (London, Großbritannien) 1989, S. 43.1-43.9, beschrieben. In dieser Arbeit beschreiben Scholz et al., eine Resourcenschnittstellensteuerung (BRIC) für eingebaute Selbstprüfung (BIST), in der Regel einen Automaten, zur Einleitung der Selbstprüfung eines einzelnen, mit BIST ausgestatteten RAMs als Reaktion auf ein Startsignal von einer Prüfsteuerung. Beim Abschluß des Prüfens erzeugt der RAM eine Prüfsignatur, die das Testergebnis anzeigt und in der BRIC gespeichert (d. h. zwischengespeichert) wird.

Der Nachteil dieses Ansatzes besteht darin, daß für jeden mit BIST ausgestatteten RAM eine separate BRIC erforderlich ist. Die Ablaufsteuerung der Selbstprüfung jedes mit BIST ausgestatteten RAMs durch seine entsprechende BRIC und das Aufnehmen der Prüfsignatur aus der entsprechenden BRIC muß somit durch eine Prüfsteuerung koordiniert werden. Als Folge muß die Prüfsteuerung sehr ausgefeilt sein, um solche Aufgaben auszuführen, wodurch ihre Komplexität und Kosten vergrößert werden.

Somit wird ein Steuernetzwerk für eingebaute Selbstprüfung zur Ablaufsteuerung der Selbstprüfung mehrerer verschiedener Arten von mit BIST ausgestatteten Elementen und zum Zwischenspeichern der kollektiven Prüfsignaturen der Elemente, um die Komplexität der Prüfsteuerung zu vermindern, benötigt.

Aus US-A-4498172 ist ein Mittel zur Selbstprüfung eines Systems durch Verwendung einer POLYDIV-Selbstprüftechnik bekannt. Das POLYDIV- Selbstprüfsystem sammelt Quotienten eines Polynomdivisionsprozesses von einzelnen Funktionsnetzwerken. Die Quotienten werden dann in einem zentralen Signaturprozessor komprimiert, um eine Gesamt-Ansprechsignatur zu erzeugen. Die Gesamt- Ansprechsignatur wird dann mit einer erwarteten fehlerfreien Signatur verglichen, um den Erfolgsstatus des Systems zu bestimmen.

IEEE DESIGN & TEST OF COMPUTERS, Band 7, Nr. 2, April 1990, LOS ALAMITOS, USA, Seiten 29-40, beschreibt die Verwendung der BIST in dem Macrolan-Chip. Die Verwendung einer quasierschöpfenden Prüfung hat sich als ein leistungsfähiges Verfahren zur Prüfung kleiner Blöcke unregelmäßiger Logik erwiesen. Es gestattet die Verwendung von zwei oder mehr LFSRs in Parallelschaltung als gemusterte Generatoren für einen Logikblock. Für jede prüfbare Einheit erfolgt eine BIST-Prüfung. Dies geschieht durch Erzeugung von Mustern in den Registern an den Eingängen der Einheit, wobei eine Signatur in den Registern an den Ausgängen der Einheit kompaktiert wird. Die Seed- und Steuerwerte werden in die Register hineingeschoben. Diese werden dann für eine Anzahl von Taktzyklen in die Prüfbetriebsart versetzt. Die Signaturwerte werden dann aus dem Scan-Durchlauf herausgeschoben. Die BIST- Prüfungen erfolgen parallel, ungeachtet dessen, ob die Prüfung verschiedene LFSRs oder dieselben LFSRs in derselben Betriebsart verwendet. Dies reduziert die Prüfzeit und die Zeit zur Simulierung der Signaturerzeugung und der LFSRs-Seeds und Signaturen, die in die Diagnoseeinheit hinein und aus dieser heraus geschoben werden.

PROCEEDINGS OF THE CUSTOM INTEGRATED CIRCUITS CONFERENCE, BOSTON, 13-16. S. 1990, Seiten 2831-2834, beschreibt die Verwendung eines BIST-Verfahrens, die auf allen Arten von Modulen in einer Schaltung implementiert werden kann. Eine Schaltung wird in Strukturmodule aufgeteilt und wird identifiziert. Dadurch können mehrere Module parallel geprüft werden, wodurch sich die Geschwindigkeit und Effizienz der Prüfung erhöht. Es werden mehrere BIST-Verfahren offengelegt. Die Verfahren verwenden Macrozellen, die durch den standardmäßigen Zellenbibliotheksgenerator verfügbar sind, wie zum Beispiel das Register-File, um BIST zu automatisieren.

Gemäß einem Aspekt der vorliegenden Erfindung wird ein Netzwerk nach Anspruch 1 bereitgestellt.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren nach Anspruch 5 bereitgestellt.

Gemäß noch einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren nach Anspruch 6 bereitgestellt.

Bei einer Ausführungsform der Erfindung wird ein Steuernetzwerk für die eingebaute Selbstprüfung für eine digitale Schaltung bereitgestellt, die sehr viele mit BIST ausgestattete Elemente enthält. Das Steuernetzwerk enthält mehrere SBRICs, die seriell zu einer Kette geschaltet sind. Die erste SBRIC in der Kette dient dazu, die Selbstprüfung einer ersten Gruppe oder Stufe von mit BIST ausgestatteten Elementen einzuleiten, die parallel an die SBRIC angekoppelt sind. Jede nachfolgende SBRIC in der Kette reagiert auf ein Steuersignal, das durch eine vorherige SBRIC in der Kette erzeugt wird, und dient dazu, die Selbstprüfung der mit BIST ausgestatteten Elemente in der entsprechenden nachfolgenden Stufe einzuleiten, die dieser SBRIC zugeordnet sind, so daß die Stufen von Elementen der Reihe nach geprüft werden. Jede SBRIC enthält mindestens ein Prüfregister zum Speichern der kollektiven Prüfsignatur der mit BIST ausgestatteten Elemente in der zugeordneten Stufe, die dieser SBRIC zugeordnet ist. Durch die Kettenschaltung der SBRICs wird die Prüfsignatur jeder Stufe, die in einer entsprechenden SBRIC zwischengespeichert wird, vorteilhafterweise mit den Prüfsignaturen verkettet, die in den anderen SBRICs gehalten werden. Somit kann die resultierende Kette von Prüfsignaturen, die durch die Kette von SBRICs gehalten wird, vorteilhafterweise zum Beispiel durch das Boundary-Scan-Verfahren herausgeschoben werden.

Kurze Beschreibung der Zeichnung

Fig. 1 ist ein Blockschaltbild eines Teils einer digitalen Schaltung, in die ein Netzwerk für eingebaute Selbstprüfung, das die vorliegende Erfindung realisiert, integriert ist;

Fig. 2 ist ein Zustandsdiagramm einer standardmäßigen Betriebsmittelschnittstellensteuerung für eingebaute Selbstprüfung (SBRIC), die einen Teil des Netzwerks von Fig. 1 umfaßt; und

Fig. 3 ist ein Blockschaltbild der SBRIC von Fig. 2

Ausführliche Beschreibung

Fig. 1 ist ein Blockschaltbild einer digitalen Schaltung 10 mit mehreren einzelnen Schaltungselementen 12&sub1;, 12&sub2;, 12&sub3; ... 12m, wobei m eine ganze Zahl ≥ zwei ist. Die Elemente 12&sub1;-12m werden in Gruppen oder Stufen 14&sub1;, 14&sub2;, 14&sub3; ... 14n von jeweils zwei oder mehr Elementen angeordnet, wobei n eine ganze Zahl ≤ m ist. Jedes der Elemente 12&sub1;-12m hat die Form eines digitalen Logikelements, wie zum Beispiel eines RAM-, ROM-, CAM-, FIFO- oder Zufallslogikelements, das eine eingebaute Selbstprüffähigkeit aufweist. Anders ausgedrückt ist jedes der Elemente 12&sub1;-12m mit BIST ausgestattet. Die Anzahl und Art der Elemente 12&sub1;-12m in der Schaltung 10 richtet sich nach ihrer Funktion, und es versteht sich, daß die Schaltung mehr oder weniger Elemente enthalten könnte, die auf dieselbe Art oder anders als die in Fig. 1 gezeigten angeordnet sein können. Außerdem kann die Schaltung 10 (nicht gezeigte) andere Arten von Elementen enthalten, die nicht mit BIST ausgestattet sind.

Im allgemeinen wird die Selbstprüfung jedes der mit BIST ausgestatteten Elemente 12&sub1;-12m ausgeführt, indem ein Start-BIST-Signal, das im Folgenden als ein SBIST-Signal bezeichnet wird, an jedes Element angelegt wird. Als Reaktion auf das SBIST-Signal führt jedes der mit BIST ausgestatteten Elemente 12&sub1;-12m eine Selbstprüfungsroutine gemäß seiner bestimmten Struktur aus. Die Ergebnisse der von jedem der Elemente 12&sub1;-12m unternommenen Selbstprüfung werden in dem Status eines Flags (nicht gezeigt) wiedergegeben, das sich in jedem Element befindet und als ein BIST-Flag bezeichnet wird. Das BIST-Flag in jedem der Elemente 12&sub1;-12m, das gewöhnlich ein Bit breit ist, wird in der Regel bei einem "pass"-Zustand (d. h. einer erfolgreichen Selbstprüfung) auf Null gesetzt, während das Flag bei einem "fail"-Zustand (d. h. einer erfolglosen Prüfung) auf eine binäre Eins gesetzt wird. Der Status des BIST- Flag dient als eine "Prüfsignatur" für dieses Element. Wenn das BIST-Flag gesetzt wurde, erzeugt jedes Element ein BIST-abgeschlossen-Signal, das im folgenden als das BC-Signal bezeichnet wird und anzeigt, daß das Element seine BIST-Routine abgeschlossen hat.

Obwohl die mit BIST ausgestatteten Elemente 12&sub1;- 12m, scheinbar alle einer erfolgreichen Selbstprüfung unterzogen wurden, können ein oder mehrere Elemente defekt sein, weil das BIST-Flag auf einer binären Null festhängt (d. h. das BIST-Flag zeigt fälschlicherweise eine erfolgreiche Prüfung an). Um ein "falsches positives" Prüfergebnis zu vermeiden, wird jedem der Elemente 12&sub1;-12m ein BIST-Flag-Prüfsignal, das als ein BFC-Signal bezeichnet wird, zugeführt, wenn die Prüfung abgeschlossen wird. Das BFC-Signal dient dazu, das BIST-Flag in jedem Element umzuschalten. Wenn sich das BIST-Flag als Reaktion auf das BFC-Signal umschaltet (d. h. den Zustand wechselt), dann ist das Prüfergebnis, das durch den Zustand des BIST-Flags in dem Element wiedergegeben wird, tatsächlich korrekt.

Die Steuerung der BIST-Funktion der mit BIST ausgestatteten Elemente 12&sub1;-12m in der Schaltung 10 wird durch ein BIST-Steuernetzwerk 16 erzielt. Das Netzwerk 16 besteht aus mindestens einer und vorzugsweise mehreren standardmäßigen BIST Betriebsmittelschnittstellensteuerungen (SBRICs) 18&sub1;, 18&sub2;, 18&sub3; ... 18n, wobei jede SBRIC die mit BIST ausgestatteten Elemente in einer entsprechenden der jeweiligen Stufen 14&sub1;-14n steuert. Wie unten ausführlicher in bezug auf Fig. 2 und 3 besprochen werden wird, umfaßt jede der SBRICs 18&sub1;-18n in der Regel einen Automaten mit fünf Zuständen, der die Prüfung dieser der Elemente 18&sub1;-18n in einer entsprechenden Stufe einleitet, indem er ein SBIST-Signal zu den Elementen in dieser Stufe rundsendet. Beim Abschluß der Prüfung sendet weiterhin jede der SBRICs 18&sub1;-18n ein BFC-Signal zu den Elementen in ihrer entsprechenden Stufe rund, um das BIST-Flag in jedem Element umzuschalten, um zu prüfen, ob das Flag auf einer Null festhängt.

Jede der SBRICs 18&sub1;-18n führt nicht nur die beiden Signale SBIST und BFC zu, sondern dient zusätzlich dazu, die Prüfsignatur der Elemente in ihrer entsprechenden Stufe zu speichern. Die Prüfsignatur wird in jeder SBRIC in einem Benutzerdatenprüfregister (UTDR) 20, das, wie beschrieben werden wird, in der Regel die Form eines oder mehrerer Flipflops annimmt, gespeichert. Das UTDR 20 in jeder der SBRICs 18&sub1;-18n ist mit denen der anderen SBRICs in dem Netzwerk 16 in Reihe geschaltet. Auf diese Weise werden die von den SBRICs 18&sub1;-18n gehaltenen Prüfsignaturen verkettet und können zum Beispiel durch das Boundary-Scan-Verfahren aus dem Netzwerk 16 herausgeschoben werden. Zum Beispiel sind die SBRICs 18&sub1;-18n in dem Netzwerk 16 so geschaltet, daß der Eingang des UTDR 20 des ersten SBRIC 18&sub1; an einen Prüfdatenausgang (TDO) einer Boundary-Scan-Prüfsteuerung 21 angekoppelt ist, und der Ausgang des UTDR des letzten SBRIC 18n an einen Prüfdateneingang (TDI) der Steuerung angekoppelt ist. Auf diese Weise kann die von den SBRICs 18&sub1;-18n gehaltene verkettete Prüfsignatur aus der Boundary- Scan-Prüfsteuerung herausgeschoben werden, indem eine Kette von kn Bit durch das Netzwerk 16 von SBRICs geschoben wird, wobei k ≥ 1 ist und der Anzahl von Flipflops pro SBRIC (nicht gezeigt) entspricht.

Wie bereits beschrieben, umfaßt jede der SBRICs 18&sub1;-18n, wie generisch durch die SBRIC 18i mit i = 1, 2, 3 ... n dargestellt wird, einen Automaten mit fünf Zuständen, dessen Zustandsdiagramm in Fig. 2 gezeigt ist. Wie in Fig. 2 ersichtlich ist, umfassen die fünf Zustände des SBRIC 18i einen IDLE-Zustand 22, einen BIST-Ausführungszustand 24, einen FAlL-Zustand 26, einen WAIT-Zustand 28 und einen PASS-Zustand 30. Am Anfang des Betriebs tritt die SBRIC 18i in den IDLE- Zustand 22 von Fig. 2 ein, während dem die SBRIC leerläuft. Die SBRIC 18i bleibt solange in dem IDLE- Zustand 22, wie eines der beiden Signale Run-BIST, das im folgenden als RB bezeichnet wird, und SBRIC 18i-1 abgeschlossen, das im folgenden als SBCi-1 bezeichnet wird, einen binären Wert von 0 aufweist. Das Signal RB wird durch die Prüfsteuerung 21 von Fig. 1 erzeugt und wird zu der SBRIC 18i rundgesendet. Durch Erhöhen des Logikzustands des Signals RB von einer binären Null auf eine binäre Eins signalisiert die Prüfsteuerung 21 der SBRIC 18i, die Selbstprüfung der Elemente 12&sub1;-12m in ihrer entsprechenden Stufe 141 einzuleiten.

Wie aus Fig. 3 deutlicher hervorgehen wird, wechselt das Signal SBCi-1, das durch die SBRIC 18i-1 erzeugt wird, zu einem Pegel von binär Eins, wenn die eingebaute Selbstprüfung der Elemente in der Stufe 14i-1 abgeschlossen ist. Gleichermaßen erzeugt die SBRIC 18i ein Signal SBCi mit binärem Pegel 1, wenn sie die eingebaute Selbstprüfung der Elemente in ihrer entsprechenden Stufe 14i abgeschlossen hat. Auf diese Weise wird jede nachfolgende der SBRICs 18&sub1;-18n in dem Netzwerk 16 von Fig. 1 der Reihe nach durch die vorherige SBRIC betätigt, um die Selbstprüfung ihrer entsprechenden Stufe einzuleiten, so daß die Elemente in den Stufen 14&sub1;-14n der Reihe nach selbst geprüft werden.

Wenn beide Signale RB und SBCi-1 einen binären Pegel von Eins erreichen, dann tritt die SBRIC 18i in den BIST-Ausführungszustand 24 ein und erzeugt ein SBIST-Signal mit binärem Wert von Eins, das zu den Elementen 12&sub1;-12m rundgesendet wird, die sich in der Stufe 14i befinden. Normalerweise bleibt die SBRIC 18i solange in dem BIST-Ausführungszustand 24, bis jedes der Elemente in der Stufe 14i ein BC-Signal mit einem binären Wert von Eins erzeugt hat, was anzeigt, daß das Element die Selbstprüfung abgeschlossen hat. Falls jedoch etwaige der Elemente in der Stufe 14i ein BF'- Signal mit einem binären Wert von Eins erzeugen (d. h. ein Signal, das durch logische OR-Verknüpfung der einzelnen BF-Signale gewonnen wird), während sich die SBRIC in dem BIST-Ausführungszustand 24 befindet, dann erfolgt ein Eintritt in den Fail-Zustand 26.

Es besteht ein wichtiger Grund dafür, sofort nach dem Empfang eines BF-Signals mit einem binären Pegel von Eins von einem beliebigen Element in der Stufe 14i in den Fail-Zustand 26 einzutreten, statt zu warten, bis die Prüfung aller Elemente in der Stufe abgeschlossen ist. In der Praxis werden die Elemente 12&sub1;-12m, mit einer wesentlich höheren Frequenz als die SBRICs 18&sub1;-18m getaktet. Somit kann ein Element in der Stufe 14i seine BIST-Routine abschließen, dann ein BF mit einem Pegel von binär Eins erzeugen, um einen Fehler anzuzeigen, und danach sein BIST-Flag zurücksetzen, um nun ein BF-Signal von binär Null zu erzeugen, lange bevor die SBRIC 18i benachrichtigt wurde, daß die anderen Elemente in der Stufe ihre Selbstprüfungsroutinen abgeschlossen haben. Wenn die SBRIC 18i das BIST-Flag des Elements 12j lesen würde, nachdem es zurückgesetzt wurde, würde der Zustand des BIST-Flags einen Pass-Zustand wiedergeben, obwohl das Element tatsächlich durchgefallen ist.

Die SBRIC 18i tritt aus dem BIST- Ausführungszustand 24 in den Wait-Zustand 28 ein, wenn jedes der BC-Signale aus den Elementen in der Stufe 14i auf einem Pegel von binär Eins liegt und jedes BF- Signal auf einem Pegel von binär Null liegt (d. h. BF' = 0). Während des Wait-Zustands 28 erzeugt die SBRIC 18i ein BFC-Signal mit einem Pegel von binär Eins, um die BIST-Flag-Elemente in der entsprechenden Stufe 14i umzuschalten, um zu prüfen, ob ein Zustand des Festhängens auf Null vorliegt. Während des Wait- Zustands 28 erzeugt die SBRIC 18i außerdem ein SBCi- Signal mit einem Pegel von binär Eins, um die nächste nachfolgende SBRIC 18i+1 in dem Netzwerk 16 von Fig. 1 zu benachrichtigen, die Selbstprüfung der Elemente in ihrer entsprechenden Stufe 14i+1 einzuleiten.

Die SBRIC 18i bleibt solange in ihrem Wait- Zustand 28, bis das durch die Prüfsteuerung 21 von Fig. 1 zugeführte RB-Signal auf einem Pegel von binär Eins bleibt. Anders ausgedrückt wartet die SBRIC 18i, sobald die SBRIC 18i die eingebaute Selbstprüfung der Elemente in ihrer entsprechenden Stufe 14i eingeleitet, und die nächste SBRIC 18i+1 in dem Netzwerk 16 betätigt hat, darauf, daß das RB-Signal binär Null wird, was eintritt, sobald alle SBRICs der Reihe nach behandelt wurden. Die SBRIC 18i verläßt den Wait-Zustand 28 und tritt entweder in den Fail-Zustand 26, wie bereits erwähnt, oder den Pass-Zustand 30 ein, abhängig von dem Status jedes der BF-Signale aus den Elementen in der Stufe 14i.

Wenn das RB-Signal null ist und eines oder mehrere der BF-Signale auf einem Pegel von binär Null liegt/liegen, d. h. BF' = 0 ist (wodurch ein Zustand des Festhängens auf Null eines oder mehrerer der Elemente in der Stufe angezeigt wird), dann erfolgt ein Eintritt in den Fail-Zustand 26. Wenn umgekehrt das RB-Signal eine binäre Null ist, aber alle BF-Signale aus den Elementen in der Stufe 14i auf binär Eins liegen (wodurch eine erfolgreiche Prüfung und BIST-Flag- Prüfung angezeigt wird), dann erfolgt ein Eintritt in den Pass-Zustand 30. Sobald die SBRIC 18i entweder in den Fail-Zustand 26 oder in den Pass-Zustand 30 eintritt, bleibt die SBRIC in diesem Zustand, bis ein Rücksetzsignal (aus der Prüfsteuerung 21 von Fig. 1) gesetzt wird, oder bis der Inhalt des UTDR 20 herausgescant wird und die Werte, die dem Idle-Zustand 22 entsprechen, eingescant werden. Danach kehrt die SBRIC 18i in den Idle-Zustand 22 zurück. Der Eintritt in den Idle-Zustand 22 erfolgt außerdem aus dem BIST- Ausführungs-Zustand 24, wenn RB auf Null geht. Außerdem erfolgt der Eintritt in den Idle-Zustand 22 von einem beliebigen anderen Zustand, wenn ein RESET-Signal mit einem Pegel von logisch Eins angelegt wird.

Nunmehr unter Bezugnahme auf Fig. 3 ist ein Blockschaltbild der SBRIC 18i gezeigt (wobei die SBRICs identisch konfiguriert sind). Die SBRIC 18i umfaßt drei separate Flipflops 32, 34 bzw. 36, die zusammen das UTDR 20 von Fig. 1 bilden. Dem Eingang jedes Flipflops 32, 34 und 36 wird das Ausgangssignal eines separaten einer Menge von Multiplexern 38, 40 bzw. 42 zugeführt, wobei jeder Multiplexer durch ein Signal SHIFTN gesteuert wird, das durch die Prüfsteuerung 21 von Fig. 1 erzeugt wird. Dem ersten Eingang des Multiplexers 38 wird ein Prüfsignal aus der TDO- Prüfsteuerung 21 von Fig. 1 zugeführt, während dem ersten Eingang jedes der Multiplexer 40 und 42 das Ausgangssignal eines separaten der Flipflops 32 bzw. 34 zugeführt wird. Das Ausgangssignal des Flipflops 36 wird an den TDI der Prüfsteuerung 21 angekoppelt.

Die Flipflops 32, 34 und 36 erzeugen jeweils ein separates einer Menge von Ausgangssignalen S0, S1 bzw. S2, die als Zustandssignale bezeichnet werden, die einem kombinatorischen Logikblock 44 zugeführt werden. Außerdem wird dem Logikblock 44 das RB-Signal aus der Prüfsteuerung 21 von Fig. 1 und das Signal SBCi-1 aus der SBRIC 18i-1 zugeführt (nicht gezeigt). Außerdem wird dem Logikblock 44 das Ausgangssignal eines OR-Gatters 46 und das Ausgangssignal jedes eines Paars von AND- Gattern 48 und 50 zugeführt. Die OR- und AND-Gatter 46 und 48 dienen dazu, die BF- bzw. BC-Signale, die durch die (nicht gezeigten) Elemente in der entsprechenden (nicht gezeigten) Stufe 14i, die durch die SBRIC 18i gesteuert wird, erzeugt werden, logisch mit OR bzw. AND zu verknüpfen. Das AND-Gatter 50 dient dazu, alle BF- Signale logisch mit AND zu verknüpfen, um zu bestimmen, ob sich alle BIST-Flags während der BIST-Flag-Prüfung ändern. Zur leichteren Bezugnahme werden die Ausgangssignale des OR-Gatters 46 und der AND-Gatter 48 und 50 durch die Terme BF', BC' bzw. BF" gekennzeichnet.

Der kombinatorische Logikblock 44 besteht in der Regel aus einem Netzwerk (nicht gezeigter) einzelner Gatter, dessen Eingängen die Signale S0, S1, S2, RB, SBCi-1 und die Ausgangssignale der Gatter 46, 48 und 50 zugeführt werden. Als Reaktion auf die Signale an seinen Eingängen erzeugt der kombinatorische Logikblock 44 die Signale SBIST und BFC. Außerdem erzeugt der Block eine Menge von Signalen NS0, NS1 und NS2, die jeweils dem zweiten Eingang eines entsprechenden der Multiplexer 32, 34 und 36 zugeführt werden. Während der Selbstprüfung wird das SHFTN-Signal auf binär Null gehalten, so daß die Multiplexer 32, 34 und 36 ein separates der Signale NS0, NS1 und NS2 an ein jeweiliges der Flipflops 32, 34 bzw. 36 weiterleiten.

Um die Beziehung zwischen den Eingangssignalen, die dem kombinatorischen Logikblock 44 zugeführt werden, und den von diesen erzeugten Ausgangssignalen besser zu verstehen, sollte auf die nachfolgende Tabelle I Bezug genommen werden, die zwei separate Mengen von Einträgen enthält, die durch eine vertikale Doppellinie getrennt werden.

TABELLE I

Die linke Menge von Einträgen in Tabelle I zeigt die Beziehung zwischen jedem der fünf zur Zeit aktiven Zustände der SBRIC 181 (Idle, BIST-Ausführung, Wait, Fail und Pass) und den Status jedes der Eingangssignale RB, SBCi-1, BF', BC' und BF", für den Logikblock 44 während jedes Zustands.

Für jeden aktuellen Zustand der SBRIC 18i, der durch einen Eintrag in der linken Seite von Tabelle I dargestellt wird, gibt es einen entsprechenden Eintrag auf der rechten Seite der Tabelle. Jeder Eintrag auf der rechten Seite der Tabelle stellt den nächsten Zustand der SBRIC dar, der dem aktuellen Zustand (dem linken Eintrag) unmittelbar folgt, sowie den Zustand der Ausgangssignale BIST, BFC und SBCi für diesen nächsten Zustand.

Als ein Beispiel ist am Anfang der Selbstprüfung das RB-Signal aus der Prüfsteuerung eine binäre Null, so daß sich die SBRIC 181 in dem Idle- Zustand 22(1) befindet, wie durch den ersten Eintrag im linken Teil der Tabelle I angezeigt wird. Der Status des Signals SBCi-1 und der Signale BF', BC' und BF" aus dem UR-Gatter 46 und den AND-Gattern 48 bzw. 50 sind nicht von Bedeutung und werden deshalb in dem linken Teil von Tabelle I als don't-care-Werte (x) abgebildet. Nach dem Idle-Zustand 22(1) ist der nächste Zustand der SBRIC 18i unmittelbar nach ihm der Idle-Zustand 22(1), und zu diesem Zeitpunkt sind die Signale SBIST, BFC und SBCi, die durch den kombinatorischen Logikblock 44 erzeugt werden, alle eine binäre Null. Dieser Sachverhalt ist mit dem in Fig. 2 beschriebenen zu vereinbaren, da die SBRIC 18i solange in dem Idle- Zustand (22) bleibt, wie eines der Signale RB und SBCi-1 eine binäre Zahl ist.

Man betrachte nun den Fall, wenn die SBRIC 18i sich zur Zeit in dem BIST-Ausführungszustand 24(4) befindet, während die Eingangssignale RB und BF' beide eine binäre Eins sind und die Signale BC, SBCi und BF" auf don't-care-Werten liegen. Nach dem BIST- Ausführungszustand 24(4) ist der nächste Zustand, in den die SBRIC 18i eintritt, der Fail-Zustand 26(1), und zu diesem Zeitpunkt liegt das SBIST-Signal auf einer binären Eins, während die Signale BFC und SBCi beide auf einer binären Null gehalten werden. Dieser Sachverhalt ist mit dem in Fig. 2 abgebildeten vereinbar, da die Anwesenheit eines BF'-Signals mit einem Pegel von binär Eins einen Ausfall bei der Prüfung eines oder mehrerer der Elemente in der Stufe 14i, anzeigt.

Beim Abschluß der Selbstprüfung (d. h. während die SBRIC 18i von Fig. 3 im Idle-Zustand 22 von Fig. 2 bleibt) wechselt das SHFTN-Signal zu einem Pegel von binär Eins. Sobald das Signal SHFTN seinen Zustand ändert, kann ein Strom von Bit, die am TDI der SBRIC 18i, aus der Prüfsteuerung 21 von Fig. 1 zugeführt werden, durch die Flipflops 32, 34 und 36 von Fig. 3 geschoben werden, um die zusammengesetzte Prüfsignatur der Elemente in der Stufe 14i, die von diesen Flipflops gehalten wird, herauszuschieben.

Wenn das RESET-Signal gesetzt wird (RESET = 1), wird ein unbedingter Eintritt der SBRIC 18i in den Idle- Zustand 22 erzwungen.

Es wurde oben ein Netzwerk 16 beschrieben, das aus einer oder mehreren standardmäßigen BIST- Betriebsmittelschnittstellensteuerungen 18&sub1;-18n zur Steuerung der Selbstprüfung mehrerer mit BIST ausgestatteter Elemente 12&sub1;-12m besteht.

Es versteht sich, daß die oben beschriebenen Ausführungsformen lediglich ein Beispiel für die Erfindung sind. Fachleute können verschiedene Modifikationen und Abwandlungen dieser vornehmen, die die Erfindung realisieren und in deren Schutzbereich fallen.

Zum Beispiel wurde jede SBRIC 18i in der dargestellten Ausführungsform so konfiguriert, daß sie eine einzige zusammengesetzte Prüfsignatur speichert, die durch logische OR-Verknüpfung der Prüfsignaturen der einzelnen Elemente in der entsprechenden Stufe 14i gewonnen wird. Statt eine zusammengesetzte Prüfsignatur zu speichern, könnte jede SBRIC 18i leicht so modifiziert werden, daß sie eine Mehrbit-Prüfsignatur speichert, wobei jedes Bit die einzelne Prüfsignatur eines separaten Elements in der Stufe darstellt.


Anspruch[de]

1. Netzwerk zum Steuern der Selbstprüfung von mehreren Schaltungselementen wie zum Beispiel ROMs, RAMs, FIFOs, CAMs und/oder Zufallslogikelemente jeweils mit eingebauter Selbstprüffähigkeit (BIST), wobei

mindestens eine standardmäßige BIST- Betriebsmittelsteuerung (SBRIC) (18&sub1;) an mehrere der Schaltungselemente (12&sub1;-2m) mit BIST-Fähigkeit angekoppelt ist, um einen Prüfbefehl zu erzeugen, der parallel zu den Schaltungselementen rundgesendet wird, um zu bewirken, daß jedes Schaltungselement eine Selbstprüfung einleitet, und um zu bewirken, daß das Element eine Prüfsignatur erzeugt, wobei jede SBRIC zum Speichern der kollektiven von den Schaltungselementen erzeugten Prüfsignaturen nach der Selbstprüfung dient, wobei das Netzwerk durch folgendes gekennzeichnet ist:

mehrere SBRICs (18&sub2;-18n), die seriell hintereinander in einer Kette geschaltet sind, wobei jede SBRIC auf jede vorausgehende SBRIC in der Kette reagiert, um die Selbstprüfung einer Gruppe der Schaltungselemente einzuleiten, so daß die Gruppen von Schaltungselementen der Reihe nach geprüft werden.

2. Netzwerk nach Anspruch 1, wobei jede SBRIC folgendes umfaßt:

einen Automaten zum Rundsenden eines Prüfbefehls zu jedem der Schaltungselemente, die an die SBRIC angekoppelt sind, um die Selbstprüfung der Schaltungselemente einzuleiten, und zum Speichern einer zusammengesetzten Prüfsignatur, die die von den Elementen erzeugten Prüfsignaturen anzeigt; und

ein an jedes der Schaltungselemente angekoppeltes Logikgattermittel zum logischen Verknüpfen der einzelnen Prüfsignaturen der Schaltungselemente, um eine zusammengesetzte Signatur zu gewinnen, die zur Speicherung dem Automaten zugeführt wird.

3. Netzwerk nach Anspruch 1, wobei jede SBRIC folgendes umfaßt:

einen Automaten, der auf ein Sequenzsignal aus einer vorausgehenden SBRIC in der Kette von SBRICs reagiert, um (a) einen Prüfbefehl zu jedem der an die SBRIC angekoppelten Schaltungselemente rundzusenden, um eine Selbstprüfung dieser einzuleiten, (b) eine zusammengesetzte Prüfsignatur zu speichern, die die Prüfsignaturen der Schaltungselemente anzeigt, und (c) ein Sequenzsignal zu erzeugen, um eine nachfolgende SBRIC in der Kette zu aktivieren, um eine Selbstprüfung ihrer entsprechenden Elemente einzuleiten; und

an die Schaltungselemente angekoppelte Logikgattermittel (46, 48, 50) zum logischen Verknüpfen der einzelnen Prüfsignaturen der Schaltungselemente, um eine zusammengesetzte Signatur zu gewinnen, die zur Speicherung dem Automaten zugeführt wird.

4. Netzwerk nach Anspruch 2, wobei der Automat folgendes umfaßt:

ein erstes, ein zweites und ein drittes Flipflop (32, 34, 36), die hintereinander so gekoppelt sind, daß der Ausgang des ersten und des zweiten Flipflops an den Eingang eines separaten des zweiten bzw. dritten Flipflops angekoppelt ist, wobei das erste, das zweite und das dritte Flipflop jeweils dazu dienen, gemäß dem Signal am Eingang jedes Flipflops separat ein erstes, ein zweites und ein drittes Zustandssignal zu erzeugen; und

einen Logikblock (44), der auf das erste, das zweite und das dritte Zustandssignal aus dem ersten, dem zweiten bzw. dem dritten Flipflop reagiert und auf ein Sequenzsignal reagiert, das von einer vorausgehenden SBRIC in der Kette von SBRICs erzeugt wird, um das Prüfbefehlssignal zu erzeugen, das einer zugeordneten Gruppe von Schaltungselementen zugeführt wird, und wobei der Logikblock dazu dient, als Reaktion auf eine zusammengesetzte Prüfsignatur von den Schaltungselementen ein Sequenzsignal zu erzeugen, das einer nachfolgenden SBRIC in der Kette von SBRICs zugeführt wird, und separat ein erstes, ein zweites und ein drittes Nächster-Zustand-Signal zu erzeugen, die dem Eingang eines separaten des ersten, des zweiten bzw. des dritten Flipflops zugeführt werden.

5. Verfahren zum Steuern der Selbstprüfung von mehreren Schaltungselementen (12&sub1;-12m) wie zum Beispiel ROMs, RAMs, FIFOs, CAMs und/oder Zufallslogikelemente jeweils mit eingebauter Selbstprüffähigkeit, mit den folgenden Schritten:

paralleles Rundsenden eines Prüfbefehls zu jedem der Schaltungselemente (12&sub1;-12m), um die Selbstprüfung der Schaltungselemente einzuleiten, so daß jedes Schaltungselement eine Prüfsignatur erzeugt; und

Speichern der Prüfsignaturen der Elemente nach deren Selbstprüfung, und gekennzeichnet durch:

logisches Verknüpfen der Prüfsignaturen der Schaltungselemente, um eine einzige zusammengesetzte Prüfsignatur zu gewinnen.

6. Verfahren zum Steuern der Selbstprüfung von mehreren Gruppen (14&sub1;-14n) von Schaltungselementen (12&sub1;- 12m) wie zum Beispiel ROMs, RAMs, FIFOs, CAMs und/oder Zufallslogikelemente jeweils mit eingebauter Selbstprüffähigkeit, gekennzeichnet durch die folgenden Schritte:

Rundsenden eines Prüfbefehls zu jeder Gruppe von Schaltungselementen der Reihe nach, um eine Selbstprüfung dieser einzuleiten, so daß die Schaltungselemente in der Gruppe eine Prüfsignatur erzeugen;

Speichern der Prüfsignaturen der Schaltungselemente nach dem Prüfen in einem separaten einer seriell hintereinandergeschalteten Kette von Prüfregistern, die den Elementen zugeordnet sind; und

Erzeugen eines Sequenzsignals, um nach dem Empfang der gerade geprüften Gruppe von Elementen die Selbstprüfung einer nachfolgenden Gruppe von Schaltungselementen einzuleiten.

7. Verfahren nach Anspruch 6, wobei die Prüfsignaturen aus der Kette von Prüfregistern herausgelesen werden, indem ein Bitstrom durch diese geschoben wird.

8. Verfahren nach Anspruch 6, wobei die von jeder Gruppe von Schaltungselementen erzeugten Prüfsignaturen logisch verknüpft werden, um eine zusammengesetzte Prüfsignatur zu gewinnen, die in dem Prüfregister gespeichert wird.







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