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Dokumentenidentifikation DE69331562T2 12.09.2002
EP-Veröffentlichungsnummer 0866465
Titel Halbleiterspeicheranordnung
Anmelder Kabushiki Kaisha Toshiba, Kawasaki, Kanagawa, JP
Erfinder Watanabe, Yuji, Gifu-Shi, JP
Vertreter HOFFMANN · EITLE, 81925 München
DE-Aktenzeichen 69331562
Vertragsstaaten DE, FR, GB
Sprache des Dokument EN
EP-Anmeldetag 28.05.1993
EP-Aktenzeichen 981067408
EP-Offenlegungsdatum 23.09.1998
EP date of grant 06.02.2002
Veröffentlichungstag im Patentblatt 12.09.2002
IPC-Hauptklasse G11C 5/14

Beschreibung[de]
GEBIET DER ERFINDUNG

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung und insbesondere auf eine für einen Hochgeschwindigkeitszugriff geeignete Halbleiterspeichereinrichtung.

HINTERGRUND DER ERFINDUNG

Herkömmlicherweise wurden Halbleiterspeichereinrichtungen, wie ein DRAN, weitverbreitet als ein Hauptspeicher für einen Personalcomputer oder einen Kleincomputer eingesetzt. Das DRAM wird im allgemeinen durch verschiedene Steuersignale gesteuert, z. B. das CAS (column address select, Spaltenadressen-auswahl), das durch die Verarbeitung eines zum Betrieb des Prozessors (CPU) eingespeisten Taktgebers erhalten wird. In anderen Worten: das Taktgebersignal für den Prozessor kann nicht ohne weiteres verwendet werden, d. h. bisher wurde der Taktgeber zum Betrieb des Prozessors einer Verarbeitung unterzogen, um die Speichereinrichtung steuern zu können.

Durch die in der Halbleitertechnik erzielten Fortschritte übersteigt jedoch die Betriebsfrequenz des Prozessors seit kurzem die des DRAM. Damit die Betriebsgeschwindigkeit des Prozessors nicht durch die Betriebsgeschwindigkeit des DRAM eingeschränkt wird, war daher eine komplexe Speichersteuerung notwendig, die eine Vielzahl von ineinander verschachtelten DRAM-Bauteilen umfasste.

Bei einem relativ kleinen System, wie z. B. einem Kleincomputer, einer Workstation, usw., bedeutet der Einsatz einer Reihe von Speichereinrichtungen unter Verschachtelungsbedingungen einen Nachteil, da das Steuersystem der Speichereinrichtung auf diese Weise kompliziert wird und somit die Systemkosten steigen. Da die Betriebsfrequenz des Prozessors auf bis zu 50 MHz und weiter auf 100 MHz gesteigert wurde, ist es außerdem erforderlich, die Speichereinrichtung mit hierarchischer Gestaltung aufzubauen, was mit dem Problem verbunden ist, dass die Steuerung des Speichersystems zunehmend komplizierter wird und dabei die Systembelastung erhöht wird.

Weiterhin besteht das Problem, dass beim Hochgeschwindigkeitsbetrieb das an der Versorgungsspannungsleitung und der Masseleitung erzeugte Rauschen die Leistungsfähigkeit des Geräts verschlechtert. Daher wird nach der herkömmlichen Technik zwischen der Versorgungsspannungsleitung und der Masseleitung ein Kondensator zur Rauschabsorption gebildet. Bei der herkömmlichen Methode wird der Kondensator außerdem im Inneren des Chips vorgelegt, so dass der Totraum innerhalb des Chips mit zunehmender elektrischer Kapazität des Chips ebenfalls ansteigt.

In US-A-4 980 799 wird eine in Bänke- oder Blöcke (Speichereinheiten) unterteilte Halbleiterspeichereinrichtung offengelegt. Die Speichereinrichtung besitzt die üblichen Merkmale eines in Bänke-unterteilten Halbleiterspeichers, wie z. B. Speicherbanken, Adressenangabeeinrichtungen, Eingabe- /Ausgabe-Puffer-Einrichtungen, Adress- und Eingabe- /Ausgabe-Steuereinrichtungen und erste und zweite Versorgungsspannungsleitungen. Außerdem sind die erste und die zweite Versorgungsspannungsleitung in zugehörigen Versorgungsspannungs-Hauptabschnitten parallel zueinander angeordnet und die Versorgungsspannungsabschnitte als Verlängerung der Versorgungsspannungs-Hauptabschnitte sind so angeordnet, dass sie ineinander greifen. Aus Fig. 9 der Veröffentlichung US-A-4 980 799 ist bekannt, dass außerdem ein zusätzlicher Kondensatorbereich vorgelegt werden muss.

EP-A-0 481 437 bezieht sich auf in Bänke-unerteilte Speicher mit verschachtelt betriebenen Speicherbanken.

ZUSAMMENFASSUNG DER ERFINDUNG

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Halbleiterspeichereinrichtung vorzulegen, deren Versorgungsspannungsleitungen so angeordnet sind, dass auf einfache Weise eine rauschabsorbierende elektrische Kapazität bereitgestellt werden kann.

Diese Aufgabe wird von der in Anspruch 1 beschriebenen Halbleiterspeichereinrichtung erfüllt. Den Ansprüchen 2 bis 4 sind vorteilhafte Weiterentwicklungen der Halbleiterspeichereinrichtung nach Anspruch 1 zu entnehmen.

Bei der Halbleiterspeichereinrichtung der vorliegenden Erfindung ist es möglich, Kondensatoren zu erhalten, ohne den Kondensator in den Schaltkreisblöcken zu konzentrieren und ohne einen zusätzlichen Kondensatorbereich bereitzustellen.

Die Halbleiterspeichereinrichtung der vorliegenden Erfindung zeichnet sich durch ihre einfache Konfiguration aus und lässt sich gut mit einem Hochgeschwindigkeitsprozessor betreiben, indem dafür gesorgt ist, dass der Prozessor und die Speichereinrichtung (z. B. DRAM) durch denselben Taktgeber steuerbar sind.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 stellt ein Blockschaltbild dar, das ein Ausführungsbeispiel der Halbleiterspeichereinrichtung der vorliegenden Erfindung zeigt;

Fig. 2 zeigt ein Block-Layout zur unterstützenden Erklärung der Anordnung der betreffenden Schaltungssysteme;

Fig. 3 ist eine Darstellung zur unterstützenden Erklärung der herkömmlichen Rausch- Gegenmaßnahmen;

Fig. 4 zeigt in Form eines Diagramms die Anordnung der Schaltungsblöcke für die Rausch-Gegenmaßnahmen der vorliegenden Erfindung; und

Fig. 5 zeigt in Form eines Diagramms die Anordnung der zwischen der Spannungsversorgungsleitung Vcc und der Masseleitung Vss angeschlossenen Kondensatoren.

DETAILLIERTE BESCHREIBUNG DES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS

Nachfolgend wird das Ausführungsbeispiel der vorliegenden Erfindung unter Bezug auf die Zeichnungen in der Anlage erläutert.

Vor der detaillierten Beschreibung der Ausführungsbeispiele der vorliegenden Erfindung wird das allgemeine Prinzip der Erfindung wie folgt zusammengefasst: es ist die Aufgabe des Ausführungsbeispiels, eine Speichereinrichtung mit hoher Betriebsgeschwindigkeit vorzulegen, die in Verbindung mit einem Prozessor mit hoher Betriebsgeschwindigkeit verwendbar ist. Um das bei hoher Betriebsgeschwindigkeit entstehende Rauschen der Versorgungsspannung zu reduzieren, sind die Versorgungsspannungsleitungen so angeordnet, dass auf einfache Weise eine rauschabsorbierende elektrische Kapazität zwischen zwei Versorgungsspannungen vorgelegt werden kann.

Fig. 1 stellt ein Blockschaltbild dar, dem ein Ausführungsbeispiel der Halbleiterspeichereinrichtung der vorliegenden Erfindung zu entnehmen ist. In Fig. 1 ist das Spaltensystem der Speicherzelle in zwei Teile, nämlich einen Speicherzellenarray 17 und einen Speicherzellenarray 18, unterteilt. Andererseits wird ein in einen Prozessor eingespeister Taktgeber CLK auch einem Steuerschaltkreis 1 zugeführt. Neben dem Taktgeber CLK erhält der Steuerschaltkreis 1 als Eingabe vom Prozessor noch ein Chip-Freigabesignal CE, ein Schreib-Lese- Signalspeicher(Latch-)signal RWL, ein Taktgebermaskensignal cm und ein Schreib-Lese-Zustandssignal R/W. Außerdem erhält das Spaltensystem der Speicherzelle vom Prozessor Eingaben in Form einer Adresse A0 bis A9, einschließlich einer Zeilenadresse und einer Spaltenadresse, und eines Inversionssignals eines Ausgabe-Freigabesignals OE. Das Ausgabe-Freigabesignal OE wird in den Steuerschaltkreis 1 als ein Inversionssignal eines Signals BM und/oder als ein Inversionssignal eines Auffrischsignals RFSH eingespeist. Zwei Zeilenadressen-Schaltkreise 5 und 6 werden als Folge des Anlegens des Steuersignals des Steuerschaltkreises 1 aktiv. Der Zeilenadressen-Schaltkreis 5 (bzw. 6) besorgt sich eine der Zeilenadressen A0 bis A9 und steuert im weiteren die Zeilenadresse des Speicherzellenarrays 17 (bzw. 18). Ein Zeilenadressen-Dekodierer 3 (bzw. 4) dekodiert die vom Zeilenadressen-Schaltkreis 5 (bzw. 6) vorgelegte Zeilenadresse des Speicherzellenarrays 17 (bzw. 18). Andererseits wird als Folge des Anlegens des Steuersignals des Steuerschaltkreises 1 ein Spaltenadressen-Seriensteuerschaltkreis 7 (bzw. 8) aktiv, der sich eine der Spaltenadressen A0 bis A9 besorgt und die Spaltenadresse des Speicherzellenarrays 17 (bzw. 18) steuert. Ein Spaltenadressenzähler 9 (bzw. 10) verschiebt die Spaltenadresse in ihrer Sequenz nach vorne, indem er die Spaltenadresse bestimmt, die sich ein Spaltenadressen- Seriensteuerschaltkreis 1 (bzw. 2) als die Kopfadresse besorgt hat. Ein Spaltenadressen-Dekodierer 11 (bzw. 12) dekodiert die von dem Spaltenadressenzähler 9 (bzw. 10) erzeugte Spaltenadresse und gibt die Spaltenadresse des Speicherzellenarrays 17 bzw. 18 vor. Die Dateneingabe und - ausgabe der durch die Zeilenadresse und die Spaltenadresse des Speicherzellenarrays 17 oder 18 designierten Zelle erfolgt über einen Eingabe- und Ausgabeschaltkreis 2. Der Eingabe- und Ausgabeschaltkreis 2 ist mit den Eingabe- und Ausgabepuffer 13, 14, 15 und 16 ausgestattet, die jeweils zur vorübergehenden Speicherung der Eingabe- und Ausgabedaten dienen, und ist über die zugehörigen Eingabe- und Ausgabeabschnitte I/O1 bis 4 mit externen Schaltkreisen verbunden. Außerdem erhält der Eingabe- und Ausgabeschaltkreis 2 als Eingabe das Inversionssignal des Ausgabe-Freigabesignals OE und die Steuersignale vom Steuerschaltkreis 1.

Fig. 2 zeigt ein Block-Layout, auf dem verschiedene der vorstehend beschriebenen Schaltungssysteme angeordnet sind, in dem die gesamte Schaltkreisanordnung dargestellt ist. Der mittlere Teil stellt eine Zeilensystem- Schaltkreisgruppe dar, welche die Zellenarrays selektiv aktiviert und den Betrieb bei der Verstärkung und beim Latching der Zellendaten auf den Bitzeilen steuert. Zu beiden Seiten derselben sind symmetrisch verschachtelte serielle Systeme angeordnet. Die Ausgabeschaltkreise, die Eingabeschaltkreise und die Eingabe- und Ausgabe- Steuerschaltkreise sind auf der Seite angeordnet, auf der sich die Mehrzahl der Eingabe-Ausgabe-Stifte und auf der sich die Mehrzahl der Steuerstifte befindet. Außerdem sind an den beiden Seiten die DQ-Puffer angeordnet. Die Bitzeilen, der Schaltkreis zur Erzeugung der Vorladungsspannung, der Schaltkreis zur Erzeugung der Zellenplattenspannung und der Schaltkreis zur Erzeugung der Substratspannung sind auf einer kurzen Seite des Chips angeordnet. Außerdem sind die Kontaktflecken an der äußeren Umrandung des Chips angeordnet.

Durch die vorstehend beschriebene Anordnung der verschiedenen Schaltkreise wird es möglich, die Steuerung der seriellen Systemsignale durch die Zeilensystemsignale zu vereinfachen. Dies ist dadurch bedingt, dass keine spezielle Verdrahtung zur Übermittlung der Signale vom Zeilensystem zum Seriensystem notwendig ist. Außerdem können die Serienzähler und die Spaltenpartialdekodierer durch die seriellen Systemschaltkreise gesteuert werden, ohne für eine spezielle Bus-Verdrahtung sorgen zu müssen, was den Hochgeschwindigkeitsbetrieb ermöglicht. Außerdem können die Signale direkt und ohne den Einsatz einer Bus- Verdrahtung übermittelt werden. Daher kann auf eine Bus- Verdrahtung verzichtet werden, so dass der Chipbereich reduziert werden kann. Außerdem können die diversifizierten Bestückungsanforderungen erfüllt werden, indem Kontaktbereiche für Kontaktflecken zur Verfügung gestellt werden.

Das beim Hochgeschwindigkeitsbetrieb auftretende Problem hängt mit dem an der Versorgungsspannungsleitung und der Masseleitung erzeugten Rauschen zusammen, das die Leistungsfähigkeit der Einrichtung herabsetzt. Bevorzugt entsteht dieses vorstehend erwähnte Problem, wenn an der Versorgungsspannungsleitung und der Masseleitung unterschiedliche Rauschüberlagerungen stattfinden. In anderen Worten: wenn ein Rauschen die Versorgungsspannungsleitung überlagert während die Masseleitung bei einer niedrigen Versorgungsspannung gegenüber dem Rauschen stabil ist, dann entspricht die an den Schaltkreis angelegte effektive Spannung einer Spannung, die durch Subtraktion des Rauschens von der Versorgungsspannung erhalten wird. Da der Schaltkreis bei einer niedrigen Spannung betrieben werden muss, bedeutet dies für den vorliegenden Fall, dass die Betriebsgeschwindigkeit herabgesetzt ist.

Zur Überwindung des vorstehend erwähnten Problems wird nach der herkömmlichen Technik zwischen der Versorgungsspannungsleitung und der Masseleitung ein Kondensator zur Rauschabsorption gebildet, wie in Fig. 3 dargestellt ist. Da bei der herkömmlichen Technik im Innern des Chips jedoch ein zusätzlicher Bereich für den Kondensatorbereich zur Verfügung gestellt werden muss, vergrößert sich der Totraum des Chips mit zunehmender elektrischer Kapazität des Kondensators, was zu einer Vergrößerung des Chipbereichs führt.

Zur Überwindung der vorstehend beschriebenen, bei den herkömmlichen Gegenmaßnahmen gegen das Rauschen auftretenden Probleme, sind bei der Halbleiterspeichereinrichtung der vorliegenden Erfindung die Schaltkreisblöcke auf die in Fig. 4 dargestellte Weise angeordnet. Hierin sind die zugehörigen Mittelabschnitte des in Fig. 2 dargestellten Block-Layouts in Form der in Fig. 4 dargestellten Schaltblöcke angeordnet und die Versorgungsspannungsleitung Vcc und die Masseleitung Vss der zugehörigen Blöcke sind auf die in Fig. 4 dargestellte Weise angeordnet. Außerdem werden zwischen der Versorgungsspannungsleitung Vcc und der Masseleitung Vss Kondensatoren gebildet, wie in Fig. 5 dargestellt ist. In dieser in Fig. 5 dargestellten Schaltkreisanordnung ist es möglich, zwischen der Versorgungsspannung und der Masse gebildete und einheitlich verteilte Kondensatoren zu erhalten, ohne den Kondensator auf den Schalkreisblöcken zu konzentrieren und ohne einen zusätzlichen Kondensatorbereich bereitzustellen.

Da bei der Halbleiterspeichereinrichtung der vorliegenden Erfindung die Kondensatoren im Versorgungsspannungs- und im Massebereich gebildet werden, wird der Chipbereich durch die Bildung der Kondensatoren nicht vergrößert. Außerdem können die Verteilung und die elektrische Kapazität der Kondensatoren auf eine einfache Weise durch das Durchtrennen einer der Elektroden des Kondensators und weiteres Kurzschließen der anderen Elektrode angepasst werden.

Die Halbleiterspeichereinrichtung ist mindestens mit einer ersten und einer zweiten Versorgungsspannungsleitung ausgestattet. Die erste und zweite Versorgungsspannungsleitung der ersten und zweiten Primärversorgungs-spannungen sind parallel zueinander angeordnet. Außerdem sind die Sekundärversorgungsspannungen als Verlängerungen der zugehörigen Primärversorgungsspannungen alternierend angeordnet. Die elektrische Kapazität wird zwischen den primären und den sekundären Versorgungsspannungen gebildet.

Die in den Ansprüchen angegebenen Verweiszeichen dienen lediglich dem besseren Verständnis und stellen keine Einschränkung derselben dar.


Anspruch[de]

1. Eine Halbleiterspeichereinrichtung, bestehend aus:

einem in mindestens zwei Speichereinheiten (17, 18) für das Spaltensystem unterteilten Speicherzellenarray;

Zeilenadressen-Vorgabeeinrichtungen (4, 5) zur Vorgabe einer Zeilenadresse für jede der Speichereinheiten (17, 18);

Spaltenadressen-Vorgabeeinrichtungen (11, 12) zur Vorgabe einer Spaltenadresse für jede der Speichereinheiten in serieller Reihenfolge;

Eingabe- und Ausgabepuffereinrichtungen (13 bis 16) zum Halten von Eingabe- und Ausgabedaten der Speichereinheiten (17, 18);

Adressensteuerungseinrichtung (1) zur Anwendung einer Reihe von Eingabeadressensignalen (ZEILE, SPALTE) auf die Zeilenadressen-Vorgabeeinrichtungen (4, 5) und die Spaltenadressen-Vorgabeeinrichtungen (11, 12) und zur Verschachtelung der aktiven Speicherzellenarrays;

Eingabe- und Ausgabesteuerungseinrichtung (1) zum Betrieb der Eingabe- und Ausgabepuffereinrichtungen (13 bis 16) zusammen mit dem Betrieb der Adressensteuerungseinrichtung; und

mindestens eine erste Versorgungsspannungsleitung (Vcc) und eine zweite Versorgungsspannungsleitung (Vss), worin

ein Versorgungsspannungs-Hauptabschnitt der ersten Versorgungsspannungsleitung (Vcc) und ein Versorgungsspannungs-Hauptabschnitt der zweiten Versorgungsspannungsleitung (Vss) parallel zueinander angeordnet sind;

Versorgungsspannungs-Unterabschnitte, die als Verlängerungen der ersten und zweiten Versorgungsspannungsabschnitte so angeordnet sind, dass sie ineinander greifen;

dadurch gekennzeichnet, dass entlang der Leitungen der ersten Versorgungsspannungsleitung (Vcc) und der zweiten Versorgungsspannungsleitung (Vss) zwei Arten von Wannen zwischen diesen und alternierend angeordnet sind, wobei in den Wannen die ersten Versorgungsspannungs-Unterabschnitte und die zweiten Versorgungsspannungs-Unterabschnitte gebildet werden; und

die Versorgungsspannungs-Unterabschnitte des ersten Versorgungsspannungs (Vcc)-Abschnitts in einer der beiden Arten von Wannen (n-Wanne) angeordnet sind und die Versorgungsspannungs-Unterabschnitte des zweiten Versorgungsspannungs (Vss)-Abschnitts in der anderen der beiden Arten von Wannen angeordnet sind (p-Wanne).

2. Die Halbleiterspeichereinrichtung nach Anspruch 1, wobei die beiden Arten von Wannen Wannen vom N-Typ und vom p-Typ darstellen.

3. Die Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, wobei die betreffenden Einrichtungen durch eine an die erste Versorgungsspannungsleitung anliegende hohe Versorgungsspannung (Vcc) und eine an die zweite Versorgungsspannungsleitung anliegende niedrige Versorgungsspannung (Vss) betrieben werden und die erste und die zweite Versorgungsspannungsleitung die Form eines Kamms annehmen und so angeordnet sind, dass die kammartigen Abschnitte derselben ineinander angreifen.

4, Die Halbleiterspeichereinrichtung nach einem der vorstehenden Ansprüche, wobei zwischen den beiden Versorgungsspannungs (Vcc, Vss)-Unterabschnitten eine elektrische Kapazität gebildet wird, so dass Kondensatoren eines Typs in einer der beiden Arten von Wannen (n-Wannen) unter den Versorgungsspannungs- Unterabschnitten der ersten Versorgungsspannung (Vcc) gebildet werden und so dass Kondensatoren eines anderen Typs in der anderen der beiden Arten von Wannen (p- Wannen) unter den Versorgungsspannungs-Unterabschnitten der zweiten Versorgungsspannung (Vss) gebildet werden.







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