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Dokumentenidentifikation DE4446405C2 19.09.2002
Titel Halbleiterspeichereinrichtung mit einem Vorladespannungsgenerator
Anmelder Hyundai Electronics Industries Co., Ltd., Ichon, Kyonggi, KR
Erfinder Oh, Young Nam, Ichon, Kyonggi, KR
Vertreter Grünecker, Kinkeldey, Stockmair & Schwanhäusser, 80538 München
DE-Anmeldedatum 23.12.1994
DE-Aktenzeichen 4446405
Offenlegungstag 29.06.1995
Veröffentlichungstag der Patenterteilung 19.09.2002
Veröffentlichungstag im Patentblatt 19.09.2002
IPC-Hauptklasse G11C 5/14
IPC-Nebenklasse G11C 7/00   

Beschreibung[de]

Die Erfindung betrifft eine Halbleiterspeichereinrichtung mit einem Schaltkreis zur Erzeugung einer Spannung zum Vorladen einer Bitleitung oder einer Datenleitung der Halbleiterspeichereinrichtung, insbesondere einen verbesserten Vorladespannungsgenerator zum Ausgleichen von Bitleitung oder Datenleitung einer Halbleiterspeichereinrichtung mit einer hohen Geschwindigkeit, um die Datenzugriffsgeschwindigkeit der Halbleiterspeichereinrichtung zu erhöhen.

Eine solche Halbleiterspeichereinrichtung ist bereits aus der Druckschrift IEEE Journal of Solid-State Circuits, Vol. 26, No. 4, April 1991, Seiten 465-472 bekannt. Eine solche Halbleiterspeichereinrichtung wird auch nachfolgend im Zusammenhang mit der Fig. 1 näher erläutert.

Aus der Druckschrift US 4 799 193 ist eine Halbleiterspeichereinrichtung bekannt, mit einem VCC/2-Generator für die Zellelektrode.

Im allgemeinen lädt ein Vorladespannungsgenerator eine Bitleitung oder eine Datenleitung einer Halbleiterspeichereinrichtung auf, bevor Daten übertragen werden, um die Übertragungsgeschwindigkeit der Daten zu erhöhen. Zu diesem Zweck legt der Vorladespannungsgenerator eine Spannung an die Bitleitung oder Datenleitung der Halbleiterspeichereinrichtung an, wobei diese Vorladespannung einen Wert gleich der Hälfte der Versorgungsspannung aufweist, d. h. (VCC - VSS)/2.

Die Bitleitung oder Datenleitung der Halbleiterspeichereinrichtung wird mit der Vorladespannung von (VCC - VSS)/2 durch den Vorladespannungsgenerator im Standbymodus aufgeladen. Im Gegensatz dazu wird in einem Aktivmodus die Bit- oder Datenleitung der Halbleiterspeichereinrichtung durch einen Abfrageverstärker auf Versorgungsspannung VCC oder Erdspannung VSS gehalten, wobei der Abfrageverstärker die Bitdaten einer Speicherzellenanordnung abfragt und verstärkt. Ändert die Halbleiterspeichereinrichtung ihren Aktivmodus zum Standbymodus, muß die Versorgungsspannung VCC oder die Erdspannung VSS von Bitleitung oder Datenleitung der Halbleiterspeichereinrichtung so schnell wie möglich auf die Vorladespannung von (VCC - VSS)/2 umgestellt werden.

Bei einem solchen bekannten Vorladespannungsgenerator ist es wünschenswert, den Pegel der Vorladespannung entsprechend zu einer Änderung im Pegel der Versorgungsspannung zu regulieren. Allerdings weist ein solcher vorbekannter Vorladespannungsgenerator den Nachteil auf, daß er keine Funktion zum Justieren einer Größe des Stroms aufweist, wenn die Halbleiterspeichereinrichtung ihren Modus ändert. Dies führt zu keiner Verbesserung in der Geschwindigkeit, mit der aus Versorgungsspannung VCC oder Erdspannung Vss auf Bit- oder Datenleitung der Halbleiterspeichereinrichtung wieder die Vorladespannung von (VCC - VSS)/2 wird. Aus diesem Grund kann die Halbleiterspeichereinrichtung nicht auf Daten mit einer hohen Geschwindigkeit zugreifen, da eine lange Standbyzeit zwischen den Datenzugriffsmoden vorhanden ist. Dies wird im folgenden im Detail anhand der Fig. 1 bei einem bekannten Vorladespannungsgenerator beschrieben.

Fig. 1 zeigt ein Schaltkreisdiagramm eines bekannten Vorladespannungsgenerators. Dieser weist einen ersten Spannungsteiler 10 zum Erzeugen eines ersten und eines zweiten spannungsgeteilten Signals und einen zweiten Spannungsteiler 12 zum Erzeugen der Vorladespannung in Abhängigkeit zum ersten und zweiten spannungsgeteilten Signalen von dem ersten Spannungsteiler 10 auf.

Der erste Spannungsteiler 10 hat einen ersten PMOS- Transistor Q1, der zwischen einer Versorgungsspannungsquelle VCC und einem ersten Knoten N1 verschaltet ist. Ein erster NMOS-Transistor Q2 ist zwischen dem ersten Knoten N1 und einem zweiten Knoten N2 verschaltet. Ein zweiter PMOS- Transistor Q3 ist zwischen dem zweiten Knoten N2 und einem dritten Knoten N3 verschaltet. Schließlich ist ein zweiter NMOS-Transistor Q4 zwischen dem dritten Knoten N3 und einer Erdspannungsquelle VSS verschaltet. Das erste spannungsgeteilte Signal VD1 wird am ersten Knoten N1 erzeugt, wobei sich der Spannungswert durch die folgende Gleichung (1) ergibt:



VD1 = (RQ2 + RQ3 + RQ4) × VCC/(RQ1 + RQ2 + RQ3 + RQ4) (1)



wobei RQ1, RQ2, RQ3 und RQ4 entsprechend die Widerstände des ersten PMOS-Transistors Q1, des ersten NMOS-Transistors Q2, des zweiten PMOS-Transistors Q3 und des zweiten NMOS- Transistors Q4 sind.

Das zweite spannungsgeteilte Signal VD2 wird am dritten Knoten N3 erzeugt und weist einen Spannungswert gemäß der folgenden Formel (2) auf:



VD2 = RQ4 × VCC/(RQ1 + RQ2 + RQ3 + RQ4) (2)

Erste und zweite spannungsgeteilte Signale VD1 und VD2 ändern sich im Pegel bei einer Variation des Pegels der Versorgungsspannung VCC.

Der zweite Spannungsteiler 12 weist einen dritten NMOS- Transistors Q5 auf, der zwischen der Versorgungsspannungsquelle VCC und einem Ausgabeknoten N4 verschaltet ist. Ein dritter PMOS-Transistor Q6 ist zwischen dem Ausgabeknoten N4 und der Erdspannungsquelle VSS angeschlossen. Der dritte NMOS-Transistor Q5 weist ein Gate zur Eingabe des ersten spannungsgeteilten Signals VD1 vom ersten Knoten N1 und der dritte PMOS-Transistor Q6 weist ein Gate zur Eingabe des spannungsgeteilten Signals VD2 vom dritten Knoten N3 auf. Der dritte NMOS-Transistor Q5 hat einen Widerstand, der allmählich anwächst, wenn das erste spannungsgeteilte Signal VD1 vom ersten Knoten N1 im Pegel vermindert wird. Im Gegensatz dazu weist der dritte PMOS-Transistor Q6 einen Widerstand auf, der abnimmt, wenn das zweite spannungsgeteilte Signal VD2 vom dritten Knoten N3 im Pegel abnimmt. Als Ergebnis erzeugen dritter NMOS-Transistor Q5 und dritter PMOS- Transistor Q6 die Vorladespannung (VCC - VSS)/2, die im Pegel wächst oder abnimmt, wenn die Versorgungsspannung (VCC - VSS) anwächst oder abnimmt. Die erzeugte Vorladespannung (VCC - VSS)/2 wird vom Ausgabeknoten N4 abgegeben. Ändert sich die Versorgungsspannung (VCC - VSS) im Pegel, nimmt die Vorladespannung (VCC - VSS)/2 ab oder wächst an, um einen Wert von der Hälfte der Versorgungsspannung (VCC - VSS) anzunehmen.

Wie vorstehend beschrieben, weist der bekannte Vorladespannungsgenerator nur eine Funktion zum Erzeugen der Vorladespannung auf, die einen Wert entsprechend zur Hälfte des Wertes der Versorgungsspannung ohne Berücksichtigung von einer Veränderung im Modus der Halbleiterspannungspeichereinrichtung erzeugt. Aus diesem Grund kann der bekannte Vorladespannungsgenerator nicht den Wert des Stroms justieren, wenn die Halbleiterspeichereinrichtung im Modus geändert wird. Daher ist viel Zeit erforderlich, um aus Versorgungsspannung oder Erdspannung an Bit- oder Datenleitung der Halbleiterspeichereinrichtung die Vorladespannung wieder herzustellen, wenn die Halbleiterspeichereinrichtung vom aktiven Modus in den Standbymodus übergeht. Dies führt zu einer Verschlechterung in der nachfolgenden Datenzugriffsoperation der Halbleiterspeichereinrichtung.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, einer Halbleiterspeichereinrichtung mit einem verbesserten Vorladespannungsgenerator bereitzustellen, durch den eine Ausgleichsgeschwindigkeit einer Bit- oder Datenleitung einer Halbleiterspeichereinrichtung erhöht wird, um die folgende Datenzugriffsgeschwindigkeit der Halbleiterspeichereinrichtung zu erhöhen.

Erfindungsgemäß wird diese Aufgabe durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst.

Die Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus der folgenden detaillierten Beschreibung in Zusammenhang mit den beigefügten Zeichnungen.

Es zeigen:

Fig. 1 ein Schaltkreisdiagramm eines bekannten Vorladespannungsgenerators; und

Fig. 2 ein Schaltkreisdiagramm eines Vorladespannungsgenerators gemäß eines Ausführungsbeispiels der Erfindung.

Nach Fig. 2 weist ein Schaltkreisdiagramm eines Vorladespannungsgenerators einen Spannungsteiler 20 und erste und zweite Steuerstromsenken 22 und 24 auf, die parallel zwischen einer Versorgungsspannungsquelle VCC und einer Erdspannungsquelle VSS verschaltet sind.

Der Spannungsteiler 20 weist einen ersten PMOS-Transistor Q1 und einen ersten NMOS-Transistor Q2 auf, die in Reihe zwischen der Versorgungspannungsquelle VCC und einem Ausgabeknoten N1 angeschlossen sind. Weiterhin sindein zweiter PMOS-Transitor Q3 und ein zweiter NMOS-Transistor Q4 in Reihe zwischen dem Ausgabeknoten N1 und der Erdspannungssquelle VSS angeschlossen. Der erste PMOS-Transistor Q1 ist mit seinem Gate mit der Erdspannungsquelle VSS verschaltet. Als Ergebnis dient der erste PMOS-Transistor Q1 als Festwiderstand mit einem festen Widerstandswert. Ebenso ist der zweite NMOS-Transistor Q4 mit seinem Gate mit der Versorgungsspannungsquelle VCC verschaltet. Als Ergebnis ist der zweite NMOS-Transistor Q4 ein Festwiderstand mit einem festen Widerstandswert. Demgegenüber ist der erste NMOS-Transistor Q2 mit seinem Gate mit seinem Drainanschluß verbunden. Der zweite PMOS-Transistor Q3 ist ebenfalls mit seinem Gate und seinem Drainanschluß verbunden. Da die Widerstände des ersten NMOS-Transistors Q2 und des zweiten PMOS-Transistors Q3 sich entsprechend zueinander bei einer Veränderung im Pegel der von der Versorgungsspannungsquelle VCC zugeführten Versorgungsspannung ändern, wird eine Vorladespannung (VCC - VSS)/2 am Ausgabeknoten N1 erzeugt, wobei die Vorladespannung immer einen Wert entsprechend zur Hälfte des Wertes der Versorgungsspannung von der Versorgungsspannungsquelle VCC aufweist. Der erste NMOS-Transistor Q2 und der zweite PMOS- Transistor Q3 haben eine Kanalbreite, die geringer als diejenige des zweiten NMOS-Transistors Q4 und des ersten PMOS- Transistors Q1 ist, um Widerstandswerte höher als die des zweiten NMOS-Transistors Q4 und des ersten PMOS-Transistors Q1 aufrechtzuerhalten. Aufgrund der höheren Widerstandswerte des ersten NMOS-Transistors Q2 und des zweiten PMOS- Transistors Q3, ist bei dem Spannungsteiler 20 der Energieverbrauch in einem Standbymodus einer Halbleiterspeichereinrichtung minimiert.

Die zweite Steuerstromsenke 22 weist einen dritten PMOS- Transistor Q5 auf, der zwischen der Versorgungsspannungsquelle VCC und dem Ausgabeknoten N1 angeschlossen ist. Weiterhin ist ein dritter NMOS-Transistor Q6 zwischen dem Ausgabeknoten N1 und der Erdspannungsquelle VSS angeschlossen. In einen Invertierer G1 wird ein erstes Reihenadressabtastsignal RAS1 von einem ersten Eingabeknoten N2 eingegeben. Der Invertierer G1 invertiert das erste Reihenadressabtastsignal RAS1 vom ersten Eingabeknoten N2 und führt dieses invertierte Signal einem Gate des dritten PMOS-Transistors Q5 zu. Während das Ausgabesignal des Inverters G1 in einem niedrigen logischen Zustand bleibt, wenn die Halbleiterspeichereinrichtung in einem Aktivmodus ist, wird der dritte PMOS-Transistor Q5 eingeschaltet, um als Festwiderstand mit einem festen Widerstandswert zu arbeiten. Weiterhin wird das erste Reihenadressabtastsignal RAS1 vom ersten Eingabeknoten N2 direkt einem Gate des dritten NMOS-Transistors Q6 zugeführt. Während das Reihenadressabtastsignal RAS1 des ersten Eingabeknotens N2 in einem hohen logischen Zustand bleibt, wenn die Halbleiterspeichereinrichtung in einem Aktivmodus ist, wird der dritte NMOS-Transistor Q6 eingeschaltet, um als Festwiderstand mit einem festen Widerstandswert zu arbeiten. Als Ergebnis erhöhen die dritten PMOS- und NMOS- Transistoren Q5 und Q6 einen Stromwert des Vorladespannungssignals, welches am ersten Ausgabeknoten N1 erzeugt wird. Um den Stromwert des Vorladespannungssignals am Ausgabeknoten N1 stark zu erhöhen, weisen die dritten PMOS- und NMOS- Transistoren Q5 und Q6 niedrige Widerstandswerte ähnlich denen des ersten PMOS-Transistors Q1 und des zweiten NMOS- Transistors Q4 auf. Folglich erhöht die zweite Steuerstromsenke 22 den Stromwert des Vorladespannungssignals am Ausgabeknoten N1 im Aktivmodus der Halbleiterspeichereinrichtung erheblich, um zu verhindern, daß ein Ladungswert einer Bit- oder Datenleitung der Halbleiterspeichereinrichtung unter einen Schwellwert vermindert wird, und um die Zeit zu verkürzen, die zum Wiederherstellen der Vorladespannung an Bit- oder Datenleitung erforderlich ist, wenn die Halbleiterspeichereinrichtung vom aktiven Modus auf den Standbymodus umschaltet.

Die erste Steuerstromsenke 24 weist einen vierten PMOS- Transistor Q7 auf, der zwischen der Versorgungsspannungsquelle VCC und dem Ausgabeknoten N1 angeschlossen ist. Weiterhin ist ein vierter NOMS-Transistor Q8 zwischen dem Ausgabeknoten Q1 und der Erdspannungsquelle VSS verschaltet. Drei Invertierer G2-G4 sind in Reihe zu einem zweiten Eingabeknoten N3 geschaltet. Die drei Invertierer G2-G4 verzögern und invertieren ein zweites Reihenadressabtastsignal RAS2 vom zweiten Eingabeknoten N3. In diesem Fall entspricht die Verzögerungszeit des zweiten Reihenadressabtastsignals RAS2 der Summe der Fortpflanzverzögerungszeiten der drei Invertierer G2-G4. Dann führen die Invertierer G2-G4 das verzögerte und invertierte zweite Reihenadressabtastsignal einem NOR-Gatter G5 zu. Das zweite Reihenadressabtastsignal RAS2 ist dadurch erhältlich, daß das erste Reihenadressabtastsignal RAS1 für eine vorbestimmte Zeitperiode verzögert wird oder ist gleich dem ersten Reihenadressabtastsignal RAS1. Weiterhin kann auch das erste Reihenadressabtastsignal RAS1 dadurch erhalten werden, daß ein externes Reihenadressabtastsignal RAS für eine vorbestimmte Zeit verzögert wird. Dabei bestimmt das externe Reihenadressabtastsignal RAS den Aktivmodus der Halbleiterspeichereinrichtung. Das NOR-Gatter G5 verarbeitet das Ausgangssignal der Invertiererreihenschaltung G2-G4 und das Reihenadressabtastsignal RAS2 vom zweiten Eingabeknoten N3 und erzeugt ein resultierendes Impulssignal, das eine Pulsbreite mit hohem logischen Wert entsprechend zu der Verzögerungszeit der Invertierreihenschaltung G2-G4 beginnend mit einem Endzeitpunkt des Aktivmodus der Halbleiterspeichereinrichtung erzeugt. Dann gibt das NOR-Gatter G5 das Impulssignal an einen Invertierer G6 und an ein Gatter des vierten NMOS-Transistors Q8 weiter.

Der Invertierer G6 invertiert das Impulssignal vom NOR- Gatter G5 und führt das invertierte Impulssignal einem Gatter des vierten PMOS-Transistors Q7. Während das Ausgangssignal des Invertieres G6 in einem logisch niedrigen Zustand verbleibt, wird der vierte PMOS-Transistor Q7 eingeschaltet, um als Festwiderstand mit einem festen Widerstandswert zu arbeiten. Auch wenn das Impulssignal vom NOR-Gatter G5 in einem hohen logischen Zustand bleibt, wird der vierte NMOS- Transistor Q8 eingeschaltet, um als Festwiederstand mit einem festen Wiederstandswert zu arbeiten. Als Ergebnis erhöhen vierte PMOS- und NMOS-Transistoren Q7 und Q8 den Stromwert des Vorladespannungssignals am Ausgabeknoten N1 für die Verzögerungszeit der Invertierreihenschaltung G2-G4 von dem Moment an, in dem die Halbleiterspeichereinrichtung vom Aktivmodus auf den Standbymodus umschaltet. Um den Stromwert des Vorladungsspannungssignals am Ausgabeknoten N1 stark anzuheben, weisen vierte PMOS- und NOMS-Transistoren Q7 und Q8 niedrige Wiederstandswerte ähnlich denen der ersten PMOS- Transistors Q1 und des zweiten NMOS-Transistors Q4 auf. Da folglich die vierten PMOS- und NOMS-Transistoren Q7 und Q8 einem Impedanzwert niedriger als den des Spannungsteiler 20 aufweisen, erhöht die erste Steuerstromsenke 24 den Stromwert des Vorladespannungssignals, welches der Bit- oder Datenleitung der Halbleiterspeichereinrichtung für eine vorbestimmte Zeit vom Endzeitpunkt des Aktivmodus der Halbleiterspeichereinrichtung zugeführt wird, erheblich, um die zum Wiederherstellen der Vorladespannung an Bit- oder Datenleitung erforderliche Zeit zu verkürzen, wenn die Halbleiterspeichereinrichtung vom Aktivmodus auf den Standbymodus umschaltet. Die zweite Steuerstromsenke 22 erhöht den Stromwert des Vorladespannungssignals am Ausgabeknoten N1 im Aktivmodus der Halbleiterspeichereinrichtung erheblich, um den Ladungswert an der Bit- oder Datenleitung der Halbleiterspeichereinrichtung an einem übermäßigen Abnehmen zu hindern. Folglich verkürzt die zweite Steuerstromsenke 22 sogar weiterhin die Zeit, die zum Wiederherstellen der Vorladespannung an Bit- oder Datenleitung erforderlich ist, wenn die Halbleiterspeichereinrichtung sich vom Aktivmodus in den Standbymodus ändert. Dadurch wird der Unterschied zwischen der Spannung an Bit- oder Datenleitung und der Vorladespannung so klein wie möglich im Aktivmodus der Halbleiterspeichereinrichtung.

Wie aus der obigen Beschreibung offensichtlich ist, erhöht gemäß der Erfindung der Vorladespannungsgenerator erheblich den Stromwert des Vorladespannungssignals für eine vorbestimmte Zeit, wenn die Halbleiterspeichereinrichtung vom Aktivmodus in den Standbymodus übergeht. Daher kann der erfindungsgemäße Vorladespannungsgenerator die Wiederherstellung der Vorladespannung an Bit- oder Datenleitung der Halbleiterspeichereinrichtung in der erforderlichen Zeit minimieren. Weiterhin erhöht der Vorladespannungsgenerator gemäß der Erfindung den Stromwert des Vorladespannungssignals im Aktivmodus der Halbleiterspeichereinrichtung erheblich, um die zur Wiederherstellung der Vorladespannung an Bit- oder Datenleitung erforderliche Zeit weiterhin zu vermindern, wenn die Halbleiterspeichereinrichtung vom Aktivmodus in den Standbymodus übergeht. Folglich wird durch den erfindungsgemäßen Vorladespannungsgenerator die Datenzugriffsgeschwindigkeit der Halbleiterspeichereinrichtung erhöht.


Anspruch[de]
  1. 1. Halbleiterspeichereinrichtung mit einer Bitleitung, die mit einer Vielzahl von Speicherzellenanordnungen verbunden ist, welche einen Vorladespannungsgenerator mit einer ersten Spannungsteilereinrichtung (20) zum Teilen einer Versorgungsspannung und zum Zuführen der geteilten Spannung als Vorladespannungssignal zu einer Bitleitung aufweist, dadurch gekennzeichnet, dass

    der Vorladespannungsgenerator (20, 22, 24) Folgendes umfasst:

    eine erste Steuerstromsenke (24), die parallel zu der ersten Spannungsteilereinrichtung (20) zwischen einer Versorgungsspannungsquelle VCC und einer Erdspannungsquelle VSS verschaltet ist, zum Erhöhen eines Stromwertes des Vorladespannungssignals, welches der Bitleitung für eine vorbestimmte Zeitperiode von einem Endzeitpunkt eines Aktivmodus der Halbleiterspeichereinrichtung zuführbar ist, wobei die erste Steuerstromsenke (24) folgendes aufweist;

    einen ersten Eingabeknoten (N3) zum Eingeben eines ersten Steuersignals (RAS2) in Form eines Impulses, wobei das erste Steuersignal einen Aktivmodus der Halbleiterspeichereinrichtung anzeigt;

    eine Impulserzeugungseinrichtung (G2, G3, G4, G5) zum Erzeugen eines Impulssignals in Abhängigkeit von dem ersten Steuersignal (RAS2) des ersten Eingabeknotens (N3), wobei das Impulssignal in einem erwünschten logischen Zustand für eine vorbestimmte Zeitperiode vom Endzeitpunkt des Aktivmodus der Halbleiterspeichereinrichtung verbleibt;

    und eine zweite Spannungsteilereinrichtung (Q7, Q8), welche parallel zur ersten Spannungsteilereinrichtung (20) verschaltet ist, wobei die zweite Spannungsteilereinrichtung in Abhängigkeit zum Impulssignal der Impulserzeugungseinrichtung (G2, G3, G4, G5) betreibbar ist;

    eine zweite Steuerstromsenke (22), die parallel zur ersten Spannungsteilereinrichtung (20) zwischen einer Versorgungsspannungsquelle VCC und einer Erdspannungsquelle VSS verschaltet ist zur Erhöhung des Stromes des Vorladespannungssignales, das im Aktivmodus der Halbleiterspeichereinrichtung zu der Bitleitung geliefert wird, wobei die zweite Steuerstromsenke (22) folgendes umfasst:

    einen zweiten Eingabeknoten (N2) zum Eingeben eines zweiten Steuersignales (RAS1) in Form eines Impulses, wobei das zweite Steuersignal (RAS1) den Aktivmodus der Halbleiterspeichereinrichtung anzeigt; und

    eine dritte Spannungsteilereinrichtung (Q5, Q6), die parallel zur ersten Spannungsteilereinrichtung (20) verschaltet ist, wobei die dritte Spannungsteilereinrichtung selektiv in Abhängigkeit des zweiten Steuersignales (RAS1) des zweiten Eingabeknotens (N2) betreibbar ist.
  2. 2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die zweite Spannungsteilereinrichtung einen Impedanzwert viel geringer als der Impedanzwert der ersten Spannungsteilereinrichtung (20) zur erheblichen Vergrößerung des Stromwertes des Vorladespannungssignals am Ausgabeknoten (N1) aufweist.
  3. 3. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die dritte Spannungsteilereinrichtung einen Impedanzwert viel geringer als der der ersten Spannungsteilereinrichtung (20) zum erheblichen Erhöhen des Stromwertes des Vorladespannungssignals am Ausgabeknoten aufweist.






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