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Dokumentenidentifikation DE69525209T2 19.09.2002
EP-Veröffentlichungsnummer 0707261
Titel Dynamischer, binärer Hochgeschwindigkeits-Inkrementierer
Anmelder International Business Machines Corp., Armonk, N.Y., US
Erfinder Bartling, Steven Craig, Austin, Texas 78750, US
Vertreter Teufel, F., Dipl.-Phys., Pat.-Anw., 70569 Stuttgart
DE-Aktenzeichen 69525209
Vertragsstaaten AT, BE, CH, DE, ES, FR, GB, IT, LI, NL, SE
Sprache des Dokument EN
EP-Anmeldetag 22.09.1995
EP-Aktenzeichen 954801320
EP-Offenlegungsdatum 17.04.1996
EP date of grant 30.01.2002
Veröffentlichungstag im Patentblatt 19.09.2002
IPC-Hauptklasse G06F 7/50

Beschreibung[de]
GEBIET DER ERFINDUNG

Die vorliegende Erfindung bezieht sich auf einen binären Inkrementierer und insbesondere auf einen dynamischen, binären Inkrementierer, der für Hochgeschwindigkeitsanwendungen verwendet wird.

HINTERGRUND DER ERFINDUNG

Unter einem Inkrementierer kann man sich ein Addierwerk mit nur einem Eingang (Eingang A) und einem Übertragssignal vorstellen. Dementsprechend addiert der Inkrementierer den Wert am Eingang A über das Übertragssignal um eins hoch. Dynamische, binäre Inkrementierer werden typischerweise unter Verwendung einer Parallelübertragsstruktur (carry lookahead structure) implementiert.

Ein binärer N-Bit-Inkrementierer benötigt normalerweise 2 + Log&sub2;N Stufen, um die Verwendung einer binären Parallelübertragsstruktur zu implementieren.

Dieser Ansatz kann anhand der Konstruktion eines 4-Bit- Inkrementierers veranschaulicht werden, obwohl die Technik am nützlichsten für Inkrementierer mit großen Bitbreiten ist. Ein binärer 4-Bit-Inkrementierer hat vier Dateneingänge A3, A2, A1, A0 und einen Übertragseingang (Cin). Gleichermaßen hat ein binärer 4-Bit-Inkrementierer vier Datenausgänge S3, S2, S1, S0 sowie einen Übertragsausgang (Cout). Im vorliegenden Beispiel stellt S3 das höchstwertige Bit dar, S0 das niedrigstwertige.

Die die Funktion des Inkrementierers beschreibenden Booleschen Gleichungen sind nachstehend aufgeführt:

Cout = GP30 = & Cin

Group propagate (GP)

S3 = A3 XOR C2

S2 = A2 XOR C1

S1 = A1 XOR C0

S0 = A0 XOR Cin

wobei:

C2 = GP20 & Cin

C1 = GP10 & Cin

C0 = GP0 & Cin

GP30 = A3 & A2 & A1 & A0

GP20 = A2 & A1 & A0

GP10 = A1 & A0

GP0 = A0

Würde ein 4 Bit-Inkrementierer also mit einer binären Parallelübertragsstruktur implementiert, so könnte sein Aufbau wie folgt sein.

Stufe 1: GP32 = A3&A2 GP21 = A2&A1 GP10 = A1&A0 C0 = A0&Cin

Stufe 2: GP30 = GP32&GP10 GP20 = GP21&A0 C1 = GP10&Cin

Stufe 3: Cout = GP30&Cin C2 = GP20&Cin

Stufe 4: S3 = A3 XOR C2 S2 = A2 XOR C1 S1 = A1 XOR C0 S0 = A0 XOR Cin

Im Fall des 4-Bit-Inkrementierers sind für seinen Betrieb also 2 + Log&sub2;4 = 4 logische Stufen erforderlich.

Wie aus den obigen Gleichungen zu erkennen ist, erhöht sich die für die Implementierung des Inkrementierers erforderliche Anzahl der Stufen und Logikgatter mit der Anzahl der Bits im Inkrementierer. Was man also dementsprechend braucht, ist ein leicht zu implementierender Inkrementierer, bei dem die Anzahl der erforderlichen Stufen beträchtlich geringer ist als bei den bekannten dynamischen Inkrementierern. Des Weiteren sollte der Inkrementierer leicht unter Verwendung von Standard- Logikvorrichtungen zu implementieren sein. Die vorliegende Erfindung richtet sich auf diesen Bedarf.

EP-A-0 180 005 beschreibt einen binären Inkrementierer zur Erzeugung mehrerer Adressen ausgehend von einer einzigen aktuellen Adresse. Die aktuelle Adresse wird in mehrere Gruppen von jeweils acht Bit aufgeteilt, wobei jede Gruppe an einen separaten Zwei-Stufen-Inkrementierer ausgegeben wird. Jeder Inkrementierer enthält eine erste Stufe zur Lieferung eines Übertragsbegriffs und eine zweite Stufe zur Lieferung eines Summenbegriffs. Außerdem empfängt jeder Inkrementierer ein zusätzliches Bit als Eingang, welches den festen Wert 1 hat und als Inkrementierbit dient. Die inkrementierten acht Bits eines Inkrementierers werden zusammen mit der nicht inkrementierten Version der gleichen acht Bits an Multiplexer gespeist. In jedem Multiplexer wird ein Test durchgeführt, anhand dessen überprüft wird, ob die im Inkrementierer implementierte Übertragsfunktion richtig oder falsch war. War sie richtig, so akzeptiert der Multiplexer die inkrementierte Version; war sie falsch, so behält der Multiplexer die nicht inkrementierte Version. Die beschriebene Art Inkrementierer benötigt einen zusätzlichen Logikschaltkreis zur Aufbewahrung sowohl der inkrementierten als auch der nicht inkrementierten Version sowie zur späteren Entscheidung darüber, ob jede Übertragsfunktion gültig war und dementsprechend hätte ausgeführt werden sollen.

ZUSAMMENFASSUNG DER ERFINDUNG

Ein neuartiger Problemlösungsansatz für die Logikschaltkreise hat einen binären N-Bit-Inkrementierer in zwei logischen Stufen, welcher unabhängig von der Bitbreite des Inkrementierers (N) ist, hervorgebracht. Ein dynamischer, binärer Inkrementierer gemäß der vorliegenden Erfindung wird bereitgestellt, welcher die logische Inversion der Übertragsausdrücke verwendet, um eine erste Stufe zu liefern. Diese Übertragsausdrücke werden einer Summenstufe zugeführt, die diese Übertragsausdrücke und die Eingangssignale nacheinander empfängt, um den inkrementierten Wert zur Verfügung zu stellen.

Der dynamische, binäre Inkrementierer gemäß der vorliegenden Erfindung und wie in Anspruch 1 definiert umfasst eine erste Stufe zum Liefern einer logischen Inversion eines Übertragsausdrucks, wobei die erste Stufe eine Vielzahl von Übertragszellen enthält und jede der Übertragszellen ein Eingangssignal empfängt und ein Übertragssignal liefert. Ein Eingangssignal einer bestimmten Übertragszelle ist das logische ODER des Komplements eines jeden Eingangssignals in den binären Inkrementierer, das mit einem aktuellen Bit beginnt und mit dem niedrigstwertigen Bit (least significant bit, LSB), einschließlich, aufhört; und das logische ODER des Komplements von Cin, wobei Cin der Übertrag an den binären Inkrementierer ist. Die Vielzahl der Übertragszellen ist parallel gekoppelt. Der binäre Inkrementierer beinhaltet auch eine zweite Stufe, wobei die zweite Stufe eine Vielzahl von Summenzellen (S) einschließt und jede der Summenzellen dazu bestimmt ist, das Übertragssignal und ein zugeordnetes Eingangssignal von einer entsprechenden der Vielzahl von Eingangszellen zu empfangen und eine Summenausgabe zu liefern.

Weitere Ausführungsarten der Erfindung sind in den angehängten Unteransprüchen beschrieben.

Durch die Verwendung einer logischen Inversion der Übertragsausdrücke, was die Verwendung dynamischer ODER- Logikelemente ermöglicht, wird ein Inkrementierer bereitgestellt, der weniger Stufen als ein entsprechender binärer Parallelübertrags-Inkrementierer verwendet. Der Nutzen dieses Inkrementierers ist beträchtlich, insbesondere wenn der binäre Inkrementierer an Größe zunimmt.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockdiagramm eines herkömmlichen binären 32- Bit-Inkrementierers.

Fig. 2 zeigt einen binären 32-Bit-Inkrementierer gemäß der vorliegenden Erfindung.

Fig. 3 zeigt ein Schaltbild eines Übertragsschaltkreises in dem Inkrementierer von Fig. 2.

Fig. 4 zeigt ein Schaltbild eines Summenschaltkreises in dem Inkrementierer von Fig. 2.

BESCHREIBUNG DER ERFINDUNG

Die vorliegende Erfindung betrifft eine Verbesserung eines binären Inkrementierers. Anhand nachfolgender Beschreibung soll es dem Fachmann möglich sein, die Erfindung zu bauen und zu benutzen. Die Beschreibung wird im Zusammenhang mit der Patentanmeldung und ihren Anforderungen bereitgestellt. Verschiedene Änderungen der bevorzugten Ausführungsart werden für den Fachmann klar erkennbar sein und die allgemeinen Prinzipien der vorliegenden Erfindung sind auf andere Ausführungsarten anwendbar. Die vorliegende Erfindung soll nicht auf die dargestellten Ausführungsarten beschränkt sein, sondern so weitreichend wie möglich gemäß der hier beschriebenen Prinzipien und Eigenschaften einsetzbar sein.

Um die Funktionsweise eines herkömmlichen Parallelübertrags- Inkrementierers genauer zu beschreiben, wird auf Fig. 1 und die sich anschließende Erörterung Bezug genommen. Fig. 1 stellt ein Blockdiagramm eines 32-Bit-Inkrementierers dar. Der Inkrementierer beinhaltet eine Vielzahl von Zellen 12, die eine erste Gruppe von Zellen 14 liefert, welche eine erste Ebene von Übertragserzeugungssignalen (CG) erzeugt. Die Zellen 16, 18 und 20 liefern eine nächste Ebene an Übertragserzeugungssignalen. Die Zellen 22, 24 und 26 liefern eine zusätzliche Ebene von GP-Signalen. Zelle 30 liefert die Summensignale. Zelle 32 invertiert den Übertrag und liefert einen Ausgabepuffer für die Erfindung. Nachfolgend ein Beispiel der logischen Funktionen in den verschiedenen Zellen 12-32 von Fig. 1.

GROUP PROPAGATE (GP) ZELLE 12

Hat als Eingaben D, C, B und A, wobei das höchstwertige Bit (most significant bit, MSB) A ist und die folgenden Ausgaben bildet:

XGPDLBA = XAD + XAC + XAB + XAA

XGPLBA = XAC + XAB + XAA

XGPBA = XAB + XAA

XGPA = XAA

ÜBERTRAGSERZEUGUNGS (CG) ZELLE 14

Hat als Eingaben XA&sub3;-XA&sub0; und bildet die folgenden Ausgaben:

XC&sub3; = XA&sub3; + XA&sub2; + XA&sub1; + XA&sub0; + XCin

XC&sub2; = XA&sub2; + XA&sub1; + XA&sub0; + XCin

XC&sub1; = XA&sub1; + XA&sub0; + XCin

XC&sub0; = XA&sub0; + XCin

CG-ZELLE 16

Hat als Eingaben XGP&sub7;&sub4;, XGP&sub6;&sub4;, XGP&sub5;&sub4;, XGP&sub4;, XC3

Ausgaben:

XC&sub7; = XGP&sub7;&sub4; + XC3

XC&sub6; = XGP&sub6;&sub4; + XC3

XC&sub5; = XGP&sub5;&sub4; + XC3

XC&sub4; = XGP&sub4; + XC3

CG-ZELLE 18

Hat als Eingaben XGP&sub1;&sub1;&sub8;, XGP&sub1;&sub0;&sub8;, XGP&sub9;&sub8;, XGP&sub8;, XGP&sub7;&sub4;, XC3

Ausgaben:

XC&sub1;&sub1; = XGP&sub1;&sub1;&sub8; + XGP&sub7;&sub4; + XC3

XC&sub1;&sub0; = XGP&sub1;&sub0;&sub8; + XGP&sub7;&sub4; + XC3

XC&sub9; = XGP&sub9;&sub8; + XGP&sub7;&sub4; + XC3

XC&sub8; = XGP&sub8; + XGP&sub7;&sub4; + XC3

CG-ZELLE 20

Hat als Eingaben XGP&sub1;&sub5;&sub1;&sub2;, XGP&sub1;&sub4;&sub1;&sub2;, XGP&sub1;&sub3;&sub1;&sub2;, XGP&sub1;&sub1;&sub1;2, XGP&sub1;&sub2;, XGP&sub1;&sub1;&sub8;, XGP&sub7;&sub4;, XC3

Ausgaben:

XC&sub1;&sub5; = XGP&sub1;&sub5;&sub1;&sub2; + XGP&sub1;&sub1;&sub8; + XGP&sub7;&sub4; + XC3

XC&sub1;&sub4; = XGP&sub1;&sub4;&sub1;&sub2; + XGP&sub1;&sub1;&sub8; + XGP&sub7;&sub4; + XC3

XC&sub1;&sub3; = XGP&sub1;&sub3;&sub1;&sub2; + XGP&sub1;&sub1;&sub8; + XGP&sub7;&sub4; + XC3

XC&sub1;&sub2; = XGP&sub1;&sub2; + XGP&sub1;&sub1;&sub8; + XGP&sub7;&sub4; + XC3

GP-ZELLE 22

Eingaben: XGP&sub2;&sub3;&sub2;&sub0;, XGP&sub2;&sub2;&sub2;&sub0;, XGP&sub2;&sub1;&sub2;&sub0;, XGP&sub2;&sub0;, XGP&sub1;&sub9;&sub1;&sub6;

Ausgaben:

XGP&sub2;&sub3;&sub1;&sub6; = XGP&sub2;&sub3;&sub2;&sub0; + XGP&sub1;&sub9;&sub1;&sub6;

XGP&sub2;&sub2;&sub1;&sub6; = XGP&sub2;&sub2;&sub2;&sub0; + XGP&sub1;&sub9;&sub1;&sub6;

XGP&sub2;&sub1;&sub1;&sub6; = XGP&sub2;&sub1;&sub2;&sub0; + XGP&sub1;&sub9;&sub1;&sub6;

XGP&sub2;&sub0;&sub1;&sub6; = XGP&sub2;&sub0; + XGP&sub1;&sub9;&sub1;&sub6;

GP-ZELLE 24

Eingaben: XGP&sub2;&sub7;&sub2;&sub4;, XGP&sub2;&sub6;&sub2;&sub4;, XGP&sub2;&sub5;&sub2;&sub4;, XGP&sub2;&sub4;, XGP&sub2;&sub3;&sub2;&sub0;, XGP&sub1;&sub9;&sub1;&sub6;

Ausgaben:

XGP&sub2;&sub7;&sub1;&sub6; = XGP&sub2;&sub7;&sub2;&sub4; + XGP&sub2;&sub3;&sub2;&sub0; + XGP&sub1;&sub9;&sub1;&sub6;

XGP&sub2;&sub6;&sub1;&sub6; = XGP&sub2;&sub6;&sub2;&sub4; + XGP&sub2;&sub3;&sub2;&sub0; + XGP&sub1;&sub9;&sub1;&sub6;

XGP&sub2;&sub5;&sub1;&sub6; = XGP&sub2;&sub5;&sub2;&sub4; + XGP&sub2;&sub3;&sub2;&sub0; + XGP&sub1;&sub9;&sub1;&sub6;

XGP&sub2;&sub4;&sub1;&sub6; = XGP&sub2;&sub4; + XGP&sub2;&sub3;&sub2;&sub0; + XGP&sub1;&sub9;&sub1;&sub6;

GP-ZELLE 26

Eingaben: XGP&sub3;&sub1;&sub2;&sub8;, XGP&sub3;&sub0;&sub2;&sub8;, XGP&sub2;&sub9;&sub2;&sub8;, XGP&sub2;&sub8;, XGP&sub2;&sub7;&sub2;&sub4;, XGP&sub2;&sub3;&sub2;&sub0;, XPG&sub1;&sub9;&sub1;&sub6;

Ausgaben:

XGP&sub3;&sub1;&sub1;&sub6; = XGP&sub3;&sub1;&sub2;&sub8; + XGP&sub2;&sub7;&sub2;&sub4; + XGP&sub2;&sub3;&sub2;&sub0; + XGP&sub1;&sub9;&sub1;&sub6;

XGP&sub3;&sub0;&sub1;&sub6; = XGP&sub3;&sub0;&sub2;&sub8; + XGP&sub2;&sub7;&sub2;&sub4; + CGP&sub2;&sub3;&sub2;&sub0; + XGP&sub1;&sub9;&sub1;&sub6;

XGP&sub2;&sub9;&sub1;&sub8; = XGP&sub2;&sub9;&sub2;&sub8; + XGP&sub2;&sub7;&sub2;&sub4; + XGP&sub2;&sub3;&sub2;&sub0; + XPG&sub1;&sub9;&sub1;&sub6;

XGP&sub2;&sub8;&sub1;&sub6; = XGP&sub2;&sub8; + XGP&sub2;&sub7;&sub2;&sub4; + XGP&sub2;&sub3;&sub2;&sub0; + XPG&sub1;&sub9;&sub1;&sub6;

CG-ZELLE 28

Eingaben: XD, XC, XB, XA, XCi, wobei XD das MSB ist

Ausgaben:

XCD = XD + XCi

XCC = XC + XCi

XCB = XB + XCi

XCA = XA + XCi

SUMMENZELLE 30

Summei = XAi XOR XCi-1 (Summei ist das MSB)

Summei-1 = XAi-1 XOR XCi-2

Summei-2 = XAi-2 XOR XCi-3

Summei-3 = XAi-3 XOR XCi-4 (Summei-3 ist das LSB)

ÜBERTRAGSZELLE 32

C31 =

Wie an obigem Beispiel zu sehen ist, ist die Implementierung für einen dynamischen 32-Bit-Inkrementierer relativ komplex, da mehrere, verschiedene Stufen von GP- und CG-Zellen erforderlich sind. Des Weiteren wird deutlich, dass die verschiedenen, darin angeordneten Zellen unterschiedliche Funktionalitäten haben. Dementsprechend tragen die vielen verschiedenen, für diese Funktionalitäten benötigten, logischen Vorrichtungen noch weiter zur Komplexität dieses Inkrementierers bei.

Die vorliegende Erfindung richtet sich auf einen dynamischen, binären Inkrementierer, bei dem die Anzahl der Stufen reduziert ist und die Implementierung der Funktionalität einer jeden Stufe beträchtlich vereinfacht ist. Für eine genauere Beschreibung eines dynamischen, binären Inkrementierers gemäß vorliegender Erfindung wird auf die nachfolgende Erörterung verwiesen.

Für ein leichtes Verständnis der Prinzipien der vorliegenden Erfindung wird das zugrunde liegende Konzept anhand eines dynamischen, binären 4-Bit-Inkrementierers beschrieben (in dieser Beschreibung steht X für die logische Inversion einer Booleschen Variablen).

Dementsprechend können in einem dynamischen 4-Bit-Inkrementierer gemäß vorliegender Erfindung die Übertragsausdrücke für jedes Bit direkt durch die Verwendung einer einzelnen Stufe wie folgt realisiert werden:

Stufe 1: Xcout = XA&sub3; + XA&sub3; + XA&sub1; + XA&sub0; + Xcin

XC&sub2; = XA&sub2; + XA&sub1; + XA&sub0; + Xcin

XC&sub1; = XA&sub1; + XA&sub0; + Xcin

XC&sub0; = XA&sub1; + XA&sub0; + Xcin

Anschließend wird die Summe durch folgende Stufe implementiert

Stufe 2: S&sub3; = XA&sub3; XOR XC&sub2;

S&sub2; = XA&sub2; XOR XC&sub1;

S&sub1; = XA&sub1; XOR XC&sub0;

S&sub0; = XA&sub1; XOR Xcin

Die logische Funktion des neuen Inkrementierers kann anhand des folgenden Beispiels gezeigt werden:

Der Summen- und Übertragsausgang nach der Inkrementierung ist:

Um die Inkrementierfunktion gemäß der vorliegenden Erfindung durchzuführen, wird die logische Inversion von A3, A2, A1, A0 und Cin wie nachfolgend dargestellt erzeugt:

Der neue Inkrementierer liefert somit dasselbe Ergebnis wie die ursprünglichen Gleichungen (Anmerkung: Die Summenausgabe ist positiv logisch, während die Übertragsausgabe die logische Inversion der ursprünglichen Übertragsausgabe ist).

Um die Vorteile eines Inkrementierers gemäß vorliegender Erfindung genauer aufzuzeigen, wird nun auf Fig. 2 Bezug genommen. Fig. 2 zeigt ein Blockdiagramm eines dynamischen 32- Bit-Inkrementierers 100 gemäß vorliegender Erfindung. Wie zu sehen ist, wird jedes der Übertragsbits(XCi) in einer ersten Übertragsstufe 102 direkt implementiert. Die mit den herkömmlichen dynamischen Inkrementierern verbundene Parallelübertragsstruktur ist daher eliminiert. Eine zweite Stufe 104 umfasst die Summenzellen, welche an deren zugeordnete Übertragszellen gekoppelt sind, um den inkrementierten Summenwert zu liefern.

Fig. 3 zeigt eine Ausführungsart eines Übertragsschaltkreises 102 für den 32-Bit-Inkrementierer aus Fig. 2. Der Übertragsschaltkreis 102 umfasst ein dynamisches, verdrahtetes ODER-Gatter 202, das an mehrere Transistoren 204 gekoppelt ist, wobei jeder Transistor ein Bit der Eingabe an das Übertragssignal (XCi) liefert: Das ODER-Gatter 202 in einer bevorzugten Ausführungsart ist ein ODER-Gatter vom Typ Domino. Die Gleichung für das Übertragssignal (XC&sub3;&sub1;) des 32-Bit- Inkrementierers ist nachstehend aufgeführt:

XC&sub3;&sub1; = XA&sub3;&sub1; + XA&sub3;&sub0; + XA&sub2;&sub9; ... XA1 + XA0 + XC1

Fig. 3A zeigt einen Übertragschaltkreis 102', der das dynamische, verdrahtete ODER-Gatter 202 enthält, das an einen Transistor 204 gekoppelt ist, um ein Bit des Eingangssignals an die Übertragzelle zu liefern. Angefangen mit dem niedrigstwertigen Bit (LSB) kann der Übertragsschaltkreis 102' für jedes zusätzliche Bit des Übertragssignals einfach um einen Transistor vergrößert werden. Dementsprechend ist die Implementierung für den Übertragsschaltkreis 102 einfacher und weniger komplex als der Übertragsschaltkreis im herkömmlichen dynamischen 32-Bit-Inkrementierer 10, der eine Parallelübertragsstruktur wie die in Fig. 1 gezeigte einschließt.

Fig. 4 zeigt einen Summenstufenschaltkreis 104, der im dynamischen, binären 32-Bit-Inkrementierer 100 von Fig. 2 verwendet werden kann. Der Summenstufenschaltkreis 104 beinhaltet eine exklusive ODER-Funktion, die die Eingangssignale und das Übertragssignal empfängt. Die Gleichung für die Summe (Summei) lautet dementsprechend:

Summei = XAi·Ci-1 + Ai XCi-1 = XAi XOR XCi-1

Dementsprechend wird durch Bereitstellen eines dynamischen, binären Inkrementierers, der den Übertrag in einer einzigen Stufe und das Summensignal in einer Stufe implementiert, die Komplexität eines dynamischen, binären Inkrementierers deutlich vermindert. Außerdem ist durch den Wegfall der Parallelübertragsstruktur, die mit dem herkömmlichen dynamischen, binären Inkrementierer verbunden ist, ein dynamischer, binärer Inkrementierer gemäß der vorliegenden Erfindung und von derselben Größe deutlich schneller.


Anspruch[de]

1. Dynamischer, binärer Inkrementierer, der eine erste Stufe (102) zur Erzeugung eines Übertragsterms und eine zweite Stufe (104) zur Erzeugung eines Summenterms enthält, dadurch gekennzeichnet, dass

die erste Stufe (102) eine logische Inversion eines Übertragsausdrucks liefert und eine Vielzahl parallel gekoppelter Übertragszellen beinhaltet, wobei jede der Übertragszellen ein Eingangssignal empfängt und ein Übertragssignal liefert und wobei das Eingangssignal einer bestimmten Übertragszelle j aus den Komplementen (XAj-1, ..., XA0) aller Eingabebits an den binären Inkrementierer besteht, angefangen vom niedrigstwertigen Bit (A0) bis hin zum (j-1)ten Bit (Aj-1) und dem Komplement (XCin) des eingehenden Übertrags (Cin) an den binären Inkrementierer, und wobei das von jeder Übertragszelle gelieferte Übertragssignal das logische ODER aller Bits im Eingangssignal an diese Übertragszelle ist; und

die zweite Stufe (104) eine Vielzahl von Summenzellen beinhaltet, wobei jede Summenzelle einer Bitposition im Inkrementierer entspricht und jede Summenzelle außer der, die der Bitposition des niedrigstwertigen Bits entspricht, als erste Eingabe das Komplement (XAi) des Bitwertes an der entsprechenden Bitposition und als zweite Eingabe das Übertragssignal (XCi-1) von der Übertragszelle, die der nächstniedrigen Bitposition entspricht, empfängt, und wobei die Summenzelle, die der niedrigstwertigen Bitposition entspricht, als erste Eingabe das Komplement (XA0) des niedrigstwertigen Bits und als zweite Eingabe das Komplement des eingehenden Übertrags (XCin) an den Inkrementierer empfängt, und wobei jede Summenzelle eine Summenausgabe liefert (SUMi).

2. Dynamischer, binärer Inkrementierer nach Anspruch 1, bei dem die logische Inversion des Übertragsausdrucks

XCn-1 = (XAn-1 + XAn-2 + ... + XA0 + Xcin)

umfasst, wobei An-1 das höchstwertige Bit (MSB) und Cin der Eingangswert des Übertragssignals ist.

3. Dynamischer, binärer Inkrementierer nach Anspruch 1 oder 2, bei dem die zweite Stufe (104) einen Summenstufen- Schaltkreis umfasst, wobei die Summenstufe eine Summenausgabe SUMi liefert, die den Ausdruck SUMi = XAi XOR XCi-1 hat, in dem Ai das Bit von Position i und Ci-1 das Übertragssignal von der Übertragszelle ist, die dem nächstniedrigwertigen Bit entspricht.

4. Dynamischer, binärer Inkrementierer nach Anspruch 1, bei dem die erste Stufe einen Übertragsschaltkreis (102) umfasst, wobei der Übertragsschaltkreis ferner Folgendes umfasst:

- ein dynamisches, verdrahtetes ODER-Gatter zum Empfang der Eingabebits; und

- eine Vielzahl von Transistoren, die an das dynamische, verdrahtete ODER-Gatter gekoppelt sind, wobei jeder der Transistoren ein Eingabebit an die Übertragszelle liefert.

5. Dynamischer, binärer Inkrementierer nach Anspruch 4, bei dem das dynamische, verdrahtete ODER-Gatter ein ODER-Gatter vom Typ Domino ist.

6. Dynamischer, binärer Inkrementierer nach Anspruch 1, bei dem die zweite Stufe einen Summierungsschaltkreis umfasst, wobei der Summierungsschaltkreis ferner einen exklusiven ODER-Schaltkreis umfasst und wobei der exklusive ODER-Schaltkreis ein Eingangssignal und ein Übertragssignal empfängt und davon ausgehend ein Ausgangssignal liefert.







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