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Dokumentenidentifikation DE10120789A1 21.11.2002
Titel Verfahren und Schaltungsanordnung zur Reaktivierung eines Schaltkreises aus dem Standby-Zustand
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Berthold, Jörg, Dr., 81675 München, DE
Vertreter Patent- und Rechtsanwälte Kraus & Weisert, 80539 München
DE-Anmeldedatum 27.04.2001
DE-Aktenzeichen 10120789
Offenlegungstag 21.11.2002
Veröffentlichungstag im Patentblatt 21.11.2002
IPC-Hauptklasse G05F 1/10
Zusammenfassung Bei der Reaktivierung eines mit verringerter Spannung betriebenen oder ganz abgeschalteten Schaltkreises (1) insbesondere aus einem Standby-Zustand wird zur Vermeidung von Störungen der über einen Schalttransistor (2) fließende Einschaltstrom begrenzt. Um dennoch eine geringe Einschaltdauer zu erzielen, wird der Schalttransistor (2) mit einem in einem Schaltwerk (9, 10, 13) entsprechend einem als Bitfolge hinterlegten zeitlichen Verlauf angesteuert. Der zeitliche Verlauf stellt ein sich zeitlich wechselndes Muster dar, mit dem eine Reihe parallel geschalteter Treibertransistoren (51-54) durchgeschaltet werden, die ihrerseits den Schalttransistor (2) ansteuern, wobei die Treibertransistoren (51-54) unterschiedliche Durchlasswiderstände aufweisen. Die Ansteuerung der Treibertransistoren (51-54) geschieht vorteilhafterweise mittels eines Schieberegisters (9), in das seriell eine in einem weiteren Schieberegister (10, 13) hinterlegte Bitfolge geladen wird.

Beschreibung[de]

Die vorliegende Erfindung betrifft ein Verfahren bzw. eine Schaltungsanordnung zum Aktivieren eines mit verringerter Leistung betriebenen oder abgeschalteten elektrischen Schaltkreises insbesondere aus einem Standby-Zustand nach dem Oberbegriff des Anspruchs 1 bzw. des Anspruchs 4.

Zur Verringerung des Stromverbrauchs elektrischer Schaltungen ist es üblich, deren Versorgungsspannung im nicht-benötigten Zustand bzw. in Standby-Zustand zumindest für Teile der Schaltung zu verringern oder ganz abzuschalten. Eine bloße Verringerung der Versorgungsspannung wird insbesondere bei Datenspeichern eingesetzt, damit diese die gespeicherten Daten behalten und dennoch weniger Strom verbrauchen. Zur Verringerung bzw. Abschaltung der Stromversorgung wird ein elektrischer Schalter im Stromversorgungspfad angeordnet, der zur Deaktivierung des betroffenen Schaltkreises abgeschaltet und zur Aktivierung des Schaltkreises wieder angeschaltet wird. Üblicherweise wird dazu ein Halbleiterschalter in Form eines Schalttransistors eingesetzt. Da beim Einschaltvorgang die Versorgungsspannung vollständig oder wenigstens zum Teil über dem Schalttransistor anliegt, können zu Beginn des Einschaltvorgangs sehr große Ströme fließen. Dies kann Schwankungen auf den Stromversorgungsleitungen verursachen, die die Funktion vom benachbarten aktiven Schaltungsteil stören können.

Zur Verringerung dieser unerwünschten Stromspitzen ist es bekannt, zur Ansteuerung des Schalttransistors eine Treiberschaltung einzusetzen, die für ein langsames Durchschalten des Schalttransistors sorgt. Wird beispielsweise als Schalttransistor ein NMOS-Transistor mit hohem Eingangswiderstand verwendet, kann dessen Gate mit einer Treiberschaltung aus einem NMOS-Transistor zum Deaktivieren und einem PMOS-Transistor zum Aktivieren angesteuert werden, wobei der PMOS-Transistor zum Aktivieren des Schalttransistors eine geringe Weite und damit einen höheren Durchlasswiderstand in durchgesteuerten Zustand aufweist. Auf diese Weise wird erreicht, dass beim Aktivieren das Potential am Gate des Schalttransistors und damit dessen Durchlassstrom nur langsam erhöht wird. Das Gate wird dabei entsprechend der üblichen Aufladecharakteristik eines Kondensators zunächst schneller und schließlich immer langsamer aufgeladen, so dass das Endpotential nahe asymptotisch erst nach längerer Zeit erreicht wird. Nachteiligerweise führt bei dieser bekannten Schaltungsanordnung eine Verringerung des Spannungsanstiegs am Gate des Schalttransistors notwendigerweise zu einer längeren Einschaltdauer. Zusätzlich weist diese Schaltung gerade bei Speicherbausteinen mit abgesenkter Standby- Versorgungsspannung den Nachteil auf, dass diese gerade im Zustand verringerter Versorgungsspannung eine geringere Störsicherheit aufweisen, so dass die höchste Anstiegsgeschwindigkeit des Gate-Potentials gerade dann auftritt, wenn die Speicherbausteine eine verringerte Störsicherheit aufweisen.

Eine weitere Möglichkeit besteht darin, das Potential des Schalter-Gates über eine RC-Beschaltung anfangs langsam und dann immer schneller anzuheben. Nachteiligerweise muss dabei der Spannungsverlauf bereits beim Entwurf der Schaltung festgelegt werden. Weiterhin sind dazu Widerstände und Kapazitäten erforderlich, die sich nicht oder nur sehr schwer integrieren lassen. Aufgrund der rein passiven Beschaltung kann der Schaltungsverlauf nur an bestimmten Grenzen verändert werden, wobei der Schaltungsaufwand umso höher wird, je mehr sich der Spannungsverlauf von der üblichen Aufladekurve eines Kondensators unterscheiden soll.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren bzw. eine Schaltungsanordnung der eingangs genannten Art zu schaffen, bei denen die Einschaltdauer und der Verlauf des Einschaltstroms in einem weiten Bereich unabhängig voneinander eingestellt werden können.

Erfindungsgemäß wird diese Aufgabe durch ein Verfahren mit den Merkmalen des Anspruchs 1 bzw. eine Schaltungsanordnung mit den Merkmalen des Anspruchs 4 gelöst. Vorteilhafte Ausführungsformen und Weiterbildungen der vorliegenden Erfindung sind jeweils in den Unteransprüchen beschrieben. Durch das Steuerwerk, in dem der Verlauf für die Ansteuerung des ersten Schaltmittels hinterlegt werden kann, kann der Strom- bzw. Spannungsanstieg des Schaltkreises sowohl in Bezug auf eine geringe Einschaltdauer als auch eine hohe Störsicherheit optimiert werden. Dabei ist es zusätzlich möglich, die Gegebenheiten bei dem zu aktivierenden Schaltungsteil zu berücksichtigen. So kann beispielsweise bei einem Schaltungsteil ohne Speicher, der zusätzlich einen geringen Stromverbrauch aufweist und/oder keine störanfälligen weiteren Schaltkreise in seiner elektrischen Umgebung hat, der Ansteuerverlauf des zweiten Schaltmittels so gewählt werden, dass sich ein steiler Spannungsanstieg einstellt.

Wenn der zu aktivierende Schaltungsteil Speicherbausteine aufweist, kann beispielsweise ein Spannungsverlauf vorgegeben werden, der zunächst konstant oder langsam ansteigt und gegen Ende des Aktivierungsvorgangs, wenn die Spannung an den Speicherbausteinen und damit der Störsicherheit erhöht ist, schnell ansteigt, um eine geringe Einschaltdauer zu erreichen.

Die Ansteuerung des Schalttransistors mit einem hinterlegten Verlauf kann beispielsweise mit einem Digital-Analog-Wandler erreicht werden, dessen Digitaleingang mit einer sich zeitlich verändernden Bitkombination beaufschlagt wird.

Vorteilhafterweise wird zur Ansteuerung des Schalttransistors eine Treiberschaltung eingesetzt, wobei der zum Einschalten des Schalttransistors maßgebliche Strompfad von mehreren parallel geschalteten zweiten Schaltmitteln gebildet wird, die unabhängig voneinander angesteuert werden können. Dabei kann vorgesehen sein, dass die Strompfade der einzelnen zweiten Schaltmittel verschiedene Werte für den Durchlasswiderstand bei angesteuertem zweiten Schaltmittel aufweisen. Dazu können in den Strompfaden der einzelnen zweiten Schaltmittel unterschiedliche Widerstände eingefügt werden oder aber die zweiten Schaltmittel selbst mit verschiedenen Durchlasswiderständen im angesteuerten Zustand versehen werden. Letzteres bietet sich insbesondere bei einer Integration der zweiten Schaltmittel in einem Halbleiter an, wobei für die einzelnen zweiten Schaltmittel unterschiedliche Weiten vorgesehen sein können. Auf diese Weise sind keine Widerstände erforderlich, so dass deren Temperaturprobleme vermieden werden und der Schaltungsaufwand insgesamt verringert wird.

Die zeitlich wechselnden Bitmuster zur Ansteuerung der zweiten Schaltmittel bzw. des Digital-Analog-Wandlers können beispielsweise von einem Binärzähler erzeugt werden, wobei in diesem Fall die Abfolge der Bitmuster festgelegt ist und zur Erreichung eines bestimmten Verlaufs die einzelnen Eingänge der zweiten Schaltmittel bzw. des Digital-Analog-Wandlers in Bezug auf deren Beitrag zur Ansteuerung des ersten Schaltmittels entsprechend gewichtet sein müssen.

Vorteilhafterweise wird zur Erzeugung der zeitlich wechselnden Bitmuster ein Schieberegister eingesetzt, an dessen Parallelausgang das den Stromverlauf beschreibende Bitmuster abgegriffen wird. In dieses Schieberegister wird aus einem Speicherbaustein ein hinterlegtes Bitmuster seriell eingegeben. Sowohl der Speicherbaustein als auch das Schieberegister werden mit einem Takt beaufschlagt, in dem die einzelnen Bits aus dem Speicher in das Schieberegister hineingeschoben werden und nacheinander an den einzelnen Leitungen des Parallelausgangs erscheinen und die einzelnen zweiten Schaltmittel ansteuern. Dabei muss sichergestellt sein, dass das Schieberegister vor dem Eingeben des Bitmusters sich in einem Schaltzustand befindet, in dem die zweiten Schaltmittel nicht angesteuert werden.

Der Speicher für die Bitfolge kann ein Festwertspeicher sein, in dem die Bitfolge unveränderbar abgelegt ist, oder auch ein programmierbarer Speicher sein, in dem auch während des Betriebs die hinterlegte Bitfolge verändert werden kann.

Die Erfindung wird nachfolgend anhand bevorzugter Ausführungsbeispiele unter Bezugnahme auf die beigefügten Zeichnungen näher beschrieben. Darin zeigen:

Fig. 1 eine Schaltungsanordnung zum Aktivieren eines Schaltkreises gemäß dem Stand der Technik,

Fig. 2 den Aufbau einer Schaltungsanordnung gemäß einem ersten Ausführungsbeispiel, und

Fig. 3 den Aufbau einer Schaltungsanordnung gemäß einem zweiten Ausführungsbeispiel.

Die in Fig. 1 dargestellte Schaltungsanordnung zeigt einen zu aktivierenden Schaltkreis 1, der mit einer positiven Spannungsversorgung 3 und mittels eines ersten Schaltmittels 2 mit einer negativen Spannungsversorgung 4 verbunden ist. Das erste Schaltmittel 2 ist ein NMOS-Transistor, dessen Durchlassstrom abhängig von der am Gate angelegten Spannung ist. Das Gate bzw. der Ansteuereingang des ersten Schaltmittels 2 ist mit einer Treiberschaltung verbunden, die zwei Schalttransistoren 5 bzw. 6 aufweisen, mit denen der Eingang des ersten Schaltmittels 2 entweder mit einer positiven Spannungsversorgung 8 bzw. mit Masse verbunden werden kann. Die Eingänge der beiden Treibertransistoren 5, 6 sind mit einer Treiberansteuerleitung 7 verbunden.

Zum Aktivieren des Schaltkreises 1 wird die Treiberansteuerleitung 7 mit einer positiven Spannung beaufschlagt, so dass der Transistor 5 durchschaltet. Durch den Transistor 5 fließt ein Strom von der positiven Spannungsversorgung 8 zum Gate des ersten Schaltmittels 2, das einen Kondensator bildet und zunächst erst aufgeladen werden muss, so dass die Spannung am Gate des ersten Schaltmittels 2 langsam ansteigt. Die Anstiegsgeschwindigkeit der Spannung am Gate des ersten Schaltmittels 2 hängt vom Schaltwiderstand des Treibertransistors 5 im durchgeschalteten Zustand ab. Um den Stromanstieg durch das erste Schaltmittel 2 beim Reaktivieren des Schaltkreises 1 zu begrenzen, ist die Weite des Treibertransistors 5 kleiner als die des Transistors 6, so dass über den Transistor 5 nur ein geringer Strom fließen kann und somit das Gate des ersten Schaltmittels 2 nur langsam aufgeladen werden kann. Die Weite des Transistors 6 ist größer gewählt, wodurch dessen Schaltwiderstand kleiner ist und das Deaktivieren des ersten Schaltmittels 2 und des Schaltkreises 1 schneller geschieht.

Fig. 2 zeigt eine Ausführungsform der erfindungsgemäßen Schaltungsanordnung gemäß einer ersten Ausführungsform. Darin ist der zu aktivierende Schaltkreis 1 ebenfalls mit einer positiven Spannungsversorgung 3 und über das erste Schaltmittel 2 mit einer negativen Spannungsversorgung 4 verbunden. Das erste Schaltmittel 2 ist auch in diesem Fall ein NMOS-Transistor. Das Gate des ersten Schaltmittels 2 kann wie aus dem Stand der Technik bekannt über einen Schalttransistor 6 zum Deaktivieren des Schaltkreises 1 mit Masse verbunden werden. Zum Aktivieren des ersten Schaltmittels 2 kann dessen Gate mittels einer Reihe parallel geschalteter zweiter Schaltmittel 51-54 mit der positiven Spannungsversorgung 8 verbunden werden. Insgesamt sind zwölf zweite Schaltmittel vorgesehen, von denen jedoch nur vier dargestellt sind. Die Eingänge der zweiten Schaltmittel 51-54 sind mit dem Parallelausgang eines Schieberegisters 9 derart verbunden, dass jedes der zweiten Schaltmittel 51-54 mit einer Ausgangsleitung des 12 Bit umfassenden Parallelausgangs verbunden ist.

Der serielle Eingang des Schieberegisters 9 ist mit einem seriellen Ausgang eines Festwert-Schieberegisters 10 verbunden. Das Festwertschieberegister 10 ist so eingerichtet, dass bei Aktivieren eines Restore-Eingangs ein fest in dem Baustein 10 hinterlegter Wert in das Schieberegister geladen wird, der dann entsprechend eines am Festwert-Schieberegister 10 angelegten Taktsignals am seriellen Ausgang ausgegeben wird.

Das Schieberegister 9 hingegen ist so eingerichtet, dass es bei Aktivieren des Restore-Eingangs sämtliche Stellen auf High bzw. Eins setzt, so dass die zweiten Schaltmittel 51-54 sperren und somit das erste Schaltmittel 2 nicht angesteuert wird.

Zur Steuerung der gesamten Schaltungsanordnung ist eine Deaktivierungsleitung 11 und eine Aktivierungsleitung 12 vorgesehen. Die Deaktivierungsleitung 11 ist sowohl mit dem Eingang des Treibertransistors 6 zum Deaktivieren des Gates des ersten Schaltmittels 2 als auch mit den Restore-Eingängen des Schieberegisters 9 und des Festwert-Schieberegisters 10 verbunden. Durch Ansteuern der Deaktivierungsleitung 11 wird somit das Gate des ersten Schaltmittels 2 mit Masse verbunden, so dass dieses sperrt, das Schieberegister 9 mit Einsen geladen, so dass die zweiten Schaltmittel 51-54 sperren, und das Festwert-Schieberegister 10 mit der hinterlegten Bitfolge geladen.

Um das erste Schaltmittel 2 durchzusteuern und damit den Schaltkreis 1 zu aktivieren, wird die Ansteuerung der Deaktivierungsleitung 11 beendet, so dass der Treibertransistor 6 sperrt und die beiden Schieberegister 9, 10 freigegeben werden. Zusätzlich wird die Aktivierungsleitung 12 mit einem Taktsignal beaufschlagt, so dass die zuvor in das Festwert-Schieberegister 10 geladene Bitfolge seriell in das Schieberegister 9 geladen wird. Dabei bewirkt ein nicht gesetztes Bit, das in das Schieberegister 9 geladen wird, dass die entsprechende Leitung des Parallelausgangs des Schieberegisters 9 von Eins auf Null schaltet und damit das an der entsprechenden Leitung angeschlossene zweite Schaltmittel 51-54 durchschaltet. Ein nicht gesetztes Bit wandert dabei bei jedem Taktschritt eine Leitung des Parallelausgangs weiter und schaltet dabei jedesmal das nächste zweite Schaltmittel 51-54 durch.

Aufgrund der unterschiedlichen Weiten und damit Durchlasswiderstände der einzelnen zweiten Schaltmittel 51-54 ergibt sich somit bei einer durch das Schieberegister 9 hindurchgeschobenen Null ein anderer Übergangswiderstand zwischen der positiven Spannungsversorgung 8 und dem Gate des ersten Schaltmittels 2, so dass auf diese Weise durch Einstellung der Weiten bzw. Schaltwiderstände der zweiten Schaltmittel 51-54 ein beliebiger Verlauf für den Strom eingestellt werden kann, mit dem das Gate des ersten Schaltmittels 2 aufgeladen wird. Eine weitere Variierungsmöglichkeit ergibt sich dadurch, dass die vom Festwert-Schieberegister 10 in das Schieberegister 9 seriell geladene Bitfolge mehrere gesetzte Nullen enthalten kann, die nach und nach beim Parallelausgang des Schieberegisters 9 erscheinen.

Nachfolgend ist ein Beispiel für die Dimensionierung der an den zwölf Ausgangsleitungen des Schieberegisters 9 angeschlossenen zweiten Schaltmittel sowie für die im Festwert-Schieberegister 10 hinterlegte Bitfolge angegeben. Transistornummer Weite (in µm) 1 (Bezugsziffer 54) 1 2 (Bezugsziffer 53) 0,5 3 (Bezugsziffer 52) 1 4 1 5 1 6 2 7 2 8 2 9 5 10 5 11 5 12 (Bezugsziffer 51) 5

Bitfolge (beginnend mit dem niederwertigsten Bit): 0, 1, 0, 1, 0, 0, 1, 0, 1, 0, 0, 0.

Die Dimensionierung der zweiten Schaltmittel 51-54 und die in das Schieberegister 9 geladene Bitfolge wird so aufeinander abgestimmt, dass ein gewünschtes Profil des Ladestroms für das Gate des ersten Schaltmittels 2 erreicht wird.

Mit den oben im Beispiel angegebenen Daten wird erreicht, dass im ersten Schritt der erste Transistor 54 eingeschaltet wird, womit innerhalb eines Taktes die Einsatzspannung des ersten Schaltmittels 2 erreicht wird. Dazu wird der Wert des ersten Bits (0) der Bitfolge vom Festwert-Schieberegister in das Schieberegister 9 geladen, so dass die erste Leitung des Parallelausgangs auf Null gesetzt wird und das an diese Ausgangsleitung angeschlossene zweite Schaltmittel 54 durchgeschaltet wird. Im nächsten Schritt wird der Potentialanstieg am Gate des ersten Schaltmittels 2 reduziert, damit der Einschaltstrom einen Wert von 200 µA nicht überschreitet. Dazu wird im zweiten Takt das zweite Bit (1) der Bitfolge in das Schieberegister 9 geladen, so dass Bit 1 (0) an die zweite Ausgangsleitung des Parallelausgangs und Bit 2 (1) an die erste Leitung des Parallelausgangs gesetzt wird und anstelle des zweiten Schaltmittels 54 das zweite Schaltmittel 53 durchgeschaltet wird. Das zweite Schaltmittel 53 hingegen besitzt eine geringere Weite und damit einen höheren Durchgangswiderstand, so dass der von der positiven Stromversorgung 8 zum Gate des ersten Schaltmittels 2 fließende Strom und damit der sich am Gate einstellende Potentialanstieg verringert wird.

Die Abmessungen der Weiten der zweiten Schaltmittel 51-54 sind so gewählt, dass mit einer geeigneten Bitfolge zum einen der durch das erste Schaltmittel 2 fließende Einschaltstrom begrenzt bleibt und zum anderen die Einschaltphase möglichst kurz bleibt. Aus diesem Grund werden mit jedem Takt zunehmend mehr zweite Schaltmittel 51-54 aktiviert, indem aus dem Festwert-Schieberegister 10 zunehmend mehr Bits mit dem Wert Null in das Schieberegister 9 geladen werden. Am Ende des Einschaltvorgangs nach zwölf Zyklen sind alle Leitungen des Parallelausgangs des Schieberegisters 9 auf 0 gesetzt, so dass alle zweiten Schaltmittel 51-54 eingeschaltet sind.

Eine zweite Ausführungsform der erfindungsgemäßen Schaltungsanordnung ist in Fig. 3 dargestellt. In dieser Ausführungsform wurde ein zusätzlicher Freiheitsgrad gewonnen, indem das Festwert-Schieberegister 10 durch ein programmierbares Schieberegister 13 ersetzt wurde. Das programmierbare Schieberegister 13 weist einen Adresseingang 14 zum Ansprechen des Schieberegisters 13 und einen Dateneingang 15 zum Laden der Bitfolge in das Schieberegister 13 auf. Der Unterschied zum ersten Ausführungsbeispiel besteht darin, dass in diesem Fall die im Schieberegister 13 hinterlegte Bitfolge verändert werden kann. Es ist somit möglich, während des laufenden Betriebs die zum Aktivieren verwendete Bitfolge zu verändern. Beispielsweise kann auf diese Weise vor Beginn des Aktivierungsvorgangs des Schaltkreises 1 der Zustand des Schaltkreises 1 und gegebenenfalls mit diesem in elektrischer Verbindung stehender weiterer Schaltungsteile analysiert werden, um ein Anforderungsprofil für den Stromverlauf beim Aktivierungsvorgang zu erstellen. Dieser Verlauf kann dann in eine Bitfolge umgesetzt werden, die in das Schieberegister 13 geladen wird. Wenn beispielsweise im Schaltkreis 1 zum betreffenden Zeitpunkt keine relevanten Daten gespeichert sind und weiterhin sich in der elektrischen Umgebung keine aktiven störanfälligen Schaltungsteile befinden, kann ein steilerer Stromverlauf beim Aktivierungsvorgang gewählt werden.


Anspruch[de]
  1. 1. Verfahren zum Aktivieren eines mit verringerter Leistung betriebenen oder abgeschalteten elektrischen Schaltkreises (1) mittels eines ersten Schaltmittels (2) zum Verbinden des Schaltkreises (1) mit einer elektrischen Stromversorgung (3, 4), dadurch gekennzeichnet, dass das erste Schaltmittel (2) in Bezug auf seinen elektrischen Widerstand entsprechend einem in einem Steuerwerk (9, 10, 13) hinterlegten zeitlichen Verlauf angesteuert wird.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das erste Schaltmittel (2) von wenigstens zwei parallel geschalteten zweiten Schaltmitteln (51-54) angesteuert wird und der im Steuerwerk (9, 10, 13) hinterlegte zeitliche Verlauf zeitlich wechselnde Muster zur Ansteuerung der zweiten Schaltmittel (51-54) beschreibt.
  3. 3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die zeitlich wechselnden Muster zur Ansteuerung der zweiten Schaltmittel (51-54) von dem Parallelausgang eines Schieberegisters (9) erzeugt werden, in das eine hinterlegte Bitfolge seriell eingegeben wird.
  4. 4. Schaltungsanordnung zum Aktivieren eines mit verringerter Leistung betriebenen oder abgeschalteten elektrischen Schaltkreises (1) mittels eines ersten Schaltmittels (2) zum Verbinden des Schaltkreises (1) mit einer elektrischen Stromversorgung (3, 4), dadurch gekennzeichnet, dass die Schaltungsanordnung ein Steuerwerk (9, 10, 13) zum Ansteuern des ersten Schaltmittels (2) in Bezug auf seinen elektrischen Widerstand entsprechend einem in dem Steuerwerk (9, 10, 13) hinterlegbaren zeitlichen Verlauf aufweist.
  5. 5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, dass das Steuerwerk (9, 10, 13) einen Schaltkreis zur Digital-Analog-Wandlung aufweist, dessen Ausgang mit dem Ansteuereingang des ersten Schaltmittels (2) verbunden ist, und das Steuerwerk derart eingerichtet ist, dass der zeitliche Verlauf in Form zeitlich wechselnder Bit-Muster auf den Eingang des Schaltkreises zur Digital-Analog-Wandlung geschaltet wird.
  6. 6. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, dass die Schaltungsanordnung wenigstens zwei parallel geschaltete zweite Schaltmittel (51-54) zum Ansteuern des ersten Schaltmittels (2) aufweist und das Steuerwerk (9, 10, 13) derart eingerichtet ist, dass es aus dem hinterlegbaren zeitlichen Verlauf zeitlich wechselnde Muster zur Ansteuerung der zweiten Schaltmittel (51-54) erzeugen kann.
  7. 7. Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, dass das Steuerwerk (9, 10, 13) ein Schieberegister (9) aufweist, dessen Parallelausgang mit den Ansteuereingängen der zweiten Schaltmittel (51-54) verbunden ist, und das Steuerwerk (9, 10, 13) derart eingerichtet ist, dass der zeitliche Verlauf als hinterlegte Bitfolge seriell in das Schieberegister (9) eingegeben werden kann.
  8. 8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, dass das Steuerwerk (9, 10, 13) einen Festspeicher (10) zur Speicherung der Bitfolge und zur seriellen Ausgabe der gespeicherten Bitfolge in das Schieberegister (9) aufweist.
  9. 9. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, dass die Schaltungsanordnung (9, 10, 13) einen auch im Betrieb programmierbaren Speicher (13) zum Speichern der Bitfolge und zur seriellen Ausgabe der gespeicherten Bitfolge in das Schieberegister (9) aufweist.
  10. 10. Schaltungsanordnung nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, dass die zweiten Schaltmittel (51-54) gemeinsam in einem Halbleiter integriert sind.
  11. 11. Schaltungsanordnung nach einem der Ansprüche 6-10, dadurch gekennzeichnet, dass die zweiten Schaltmittel (51-54) wenigstens zwei unterschiedliche Werte für die Durchlasswiderstände der einzelnen zweiten Schaltmittel (51-54) im angesteuerten Zustand aufweisen.






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