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Dokumentenidentifikation DE69524987T2 21.11.2002
EP-Veröffentlichungsnummer 0678867
Titel Ladungspumpenschaltung
Anmelder NEC Corp., Tokio/Tokyo, JP
Erfinder Okamura, Hitoshi, Tokyo, JP
Vertreter PAe Splanemann Reitzner Baronetzky Westendorp, 80469 München
DE-Aktenzeichen 69524987
Vertragsstaaten DE, GB, NL
Sprache des Dokument EN
EP-Anmeldetag 18.04.1995
EP-Aktenzeichen 951057280
EP-Offenlegungsdatum 25.10.1995
EP date of grant 16.01.2002
Veröffentlichungstag im Patentblatt 21.11.2002
IPC-Hauptklasse G11C 5/14

Beschreibung[de]
HINTERGRUND DER ERFINDUNG (a) Gebiet der Erfindung

Die Erfindung betrifft eine Ladungspumpenschaltung und insbesondere eine sogenannte Ladungspumpenschaltung zum Ausgeben eines Signals mit einer verstärkten Spannung höher als die von außerhalb der Schaltung zugeführte Spannung.

(b) Beschreibung des verwandten Standes der Technik

Aus U. Tietze - Ch. Schenk, "Halbleiter-Schaltungstechnik", Springer Verlag, Berlin, 1974, Seiten 35-36, und IEEE Transactions on Electron Devices, Band Ed. 27, Nr. 7, Juli 1980, Seiten 1211-1216, Gerber et al.: "Low-Voltage Single Supply CMOS Electrically Erasable Read-Only Memory" sind Ladungspumpenschaltungen bekannt, welche die Ausgangsspannung verstärken sollen und eine bipolare Dioden und Kondensatoren umfassende Schaltung umfassen. Diese Schaltungen beruhen jedoch auf der Zufuhr von Wechselsignalen und, soweit die Ersterwähnte betroffen ist, verwenden auch einen Transformator mit den entsprechenden Nachteilen.

Aus Millman et al.: "Integrated Electronics: Analog And Digital Circuits And Systems", 1972, McGraw Hill Kogakusha Ltd., Tokyo, Seiten 214-215, ist es bekannt, einen Emitter-Basis-Übergang eines bipolaren Transistors als Diode zu verwenden.

Eine konventionelle Ladungspumpenschaltung in einer Halbleitereinrichtung hat einen Aufbau wie in Fig. 1 gezeigt. Ein erster N-Kanal-MOS-Transistor (nachstehend einfach als "NMOS-Transistor" bezeichnet) 36 ist zwischen einer VCC-Leitung 11 und einem internen Aufladeknoten 17 verschaltet. Ein zweiter NMOS- Transistor 37 ist zwischen dem internen Aufladeknoten 17 und einem Ausgangsanschluß 12 verschaltet. Der interne Aufladeknoten 17 ist über ein Kondensatorelement 18 mit einem CMOS-Inverter 19 verbunden, welcher ein Taktsignal empfängt. Die Ladungspumpenschaltung hat die Funktion des Verstärkens einer Versorgungsspannung, um eine höhere Spannung an eine externe Last auszugeben, während sie ein sich regelmäßig änderndes Signal wie beispielsweise ein Taktsignal empfängt.

Im Betrieb steigt dann, wenn das Potential des dem CMOS-Inverter 19 zugeführte Potential ansteigt, das Potential an dem internen Aufladeknoten 17 aufgrund der kapazitiven Kopplung durch das Kondensatorelement 18 an. Zu dieser Zeit fließt dann, wenn das Potential an dem Ausgangsanschluß 12 niedriger ist als das Potential an dem internen Aufladeknoten 17, Strom von dem internen Aufladeknoten 17 über den zweiten NMOS-Transistor 37 zu dem Ausgangsanschluß 17, so daß eine mit dem Ausgangsanschluß 12 verbundene (in der Zeichnung nicht gezeigte) Last mit Ladung versorgt wird.

Wenn das Potential des Taktsignal nachfolgend ansteigt und das Potential an dem internen Aufladeknoten 17 aufgrund der kapazitiven Kopplung des Kondensatorelements 18 dementsprechend fällt, wird die von dem Eingangs-Aufladeknoten 17 an die Last verlorene Ladung aus der VCC-Leitung 11 über den ersten NMOS-Transistor 36 wieder aufgefüllt. In Fällen, in welchen die zwischen dem internen Aufladeknoten 17 und der Masse existierende parasitäre Kapazität im Vergleich zu der Kapazität des Kondensatorelements 18 signifikant klein ist und die zum Laden der Last erforderliche Strommenge klein ist, steigt das Potential an dem internen Aufladeknoten 17 auf ein Potential an, welches um die Schwellenspannung VT des ersten NMOS-Transistors 36 niedriger ist als die doppelte Leistungsversorgungsspannung, wenn das Taktsignal fällt. Demgemäß erreicht in einem idealen Zustand der Schaltung das Potential an dem Ausgangsanschluß 12 ein Potential, welches durch Subtrahieren der Summe der Schwellenspannung VT36 des ersten NMOS-Transistors 36 und der Schwellenspannung VT37 des zweiten NMOS-Transistors 37 von der zweifachen Amplitude der Leistungsversorgungsspannung bestimmt wird.

Da der erste und der zweite NMOS-Transistor 36 und 37 jeder eine sogenannte Diodenverschaltung aufweist, fließt im wesentlichen kein Strom über den Ausgangsanschluß 12 in den internen Aufladeknoten 17. In praktischen Fällen sind die Gates des ersten und des zweiten NMOS-Transistors 36 und 37 so ausgebildet, daß sie eine große Breite haben, um ihren Widerstand in einem EIN-Zustand ausreichend zu verringern. Das heißt, die NMOS-Transistoren sind derart ausgestaltet, daß die Diffusionskapazitäten und die Gatekapazitäten der NMOS-Transistoren 36 und 37 groß sind.

Die konventionelle Ladungspumpenschaltung wie vorstehend beschrieben kann jedoch Spannung nur innerhalb eines begrenzten Bereichs verstärken, wie nachstehend genauer beschrieben wird.

KURZBESCHREIBUNG DER ERFINDUNG

Der Erfindung liegt die Aufgabe zugrunde, eine Ladungspumpenschaltung in einer Halbleiter-Einrichtung mit einer starken Verstärkungsfunktion und einer verhältnismäßig kleinen Größe der Schaltungsstruktur zu schaffen.

In Übereinstimmung mit der Erfindung wird eine Ladungspumpenschaltung bereitgestellt, umfassend einen ersten Eingangsanschluß, einen Ausgangsanschluß, ein erstes Kondensatorelement mit einer ersten Elektrode, die mit dem Eingangsanschluß verbunden ist, und einer zweiten Elektrode, einen ersten bipolaren Transistor mit einem Strompfad, der zwischen der zweiten Elektrode des ersten Kondensatorelements und einer Leitung hohen Quellenpotentials verschaltet ist, und einen zweiten bipolaren Transistor mit einem Strompfad, der zwischen der zweiten Elektrode des ersten Kondensatorelements und dem Ausgangsanschluß verschaltet ist.

Erfindungsgemäß ist der zweite bipolare Transistor durch einen Transistor ersetzt.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die vorstehenden sowie andere Ziele, Merkmale und Vorteile der Erfindung werden aus der nachfolgenden Beschreibung in Verbindung mit den beigefügten Zeichnungen deutlicher, in welchen:

Fig. 1 ein Schaltungsdiagramm ist, das eine konventionelle Ladungspumpenschaltung zeigt;

Fig. 2 ein Schaltungsdiagramm ist, das ein erstes Ausführungsbeispiel einer Ladungspumpenschaltung zeigt;

Fig. 3 ein Schaltungsdiagramm ist, das eine Ladungspumpenschaltung gemäß einem Ausführungsbeispiel der Erfindung zeigt;

Fig. 4 ein Schaltungsdiagramm ist, das ein zweites Ausführungsbeispiel einer Ladungspumpe zeigt;

Fig. 5 ein Wellenformdiagramm ist, das den Betrieb in Simulation des zweiten Ausführungsbeispiels der Ladungspumpenschaltung von Fig. 4 zeigt; und

Fig. 6 ein Schaltungsdiagramm ist, das ein drittes Ausführungsbeispiel einer Ladungspumpenschaltung zeigt.

BESCHREIBUNG EINES BEVORZUGTEN AUSFÜHRUNGSBEISPIELS

Vor der Beschreibung des Ausführungsbeispiels der Erfindung werden die in der konventionellen Ladungspumpenschaltung auftretenden Probleme zum besseren Verständnis der Erfindung näher beschrieben.

In der konventionellen Ladungspumpenschaltung von Fig. 1 sollten der NMOS-Transistor 37 zum Zuführen eines Laststroms über den internen Aufladeknoten 17 und der NMOS-Transistor 36 zum Auffüllen von Ladung aus der VCC-Leitung 11 in den internen Aufladeknoten 17 breite Gates aufweisen, um ihre Widerstände in einem EIN-Zustand zu verringern, falls die an dem Ausgangsanschluß 12 angeschlossene Last hoch ist, d. h. falls die Fähigkeit zur Lieferung einer großen Strommenge verlangt wird.

Unterdessen wird der Grad des Anstiegs des Potentials an dem internen Aufladeknoten 17 durch das Verhältnis der Kapazität des Kondensatorelements 18 zu der um den internen Aufladeknoten 17 existierenden parasitären Kapazität bestimmt.

Wenn NMOS-Transistoren mit breiten Gates in der Schaltung verwendet werden, kann das Potential an dem internen Aufladeknoten 17 nicht ausreichend verstärkt werden, weil die parasitäre Kapazität des internen Aufladeknotens 17 aufgrund der Vergrößerung der Diffusionsbereiche der NMOS-Transistoren 36 und 36 zunimmt. Dieses Problem kann durch Erhöhen der Kapazität des Kondensatorelements 18, um dadurch das Verhältnis der parasitären Kapazität des internen Aufladeknotens 17 zu der Kapazität des Kondensatorelements 18 zu verringern, gelöst werden. Dieses schließt jedoch den Nachteil ein, daß die von der Ladungspumpenschaltung belegte Fläche signifikant zunimmt. Daher gibt es eine Grenze der Erhöhung der Kapazität des Kondensatorelements 18, und demzufolge des Erhalts einer starken Verstärkungsfunktion der Ladungspumpenschaltung.

Bezugnehmend auf Fig. 2 ist eine Ladungspumpenschaltung gemäß einem ersten Ausführungsbeispiel gezeigt. Der Kollektor eines ersten NPN-Bipolartransistors (NPN-Transistors) 13 ist mit einer VCC-Leitung 11 verbunden, und der Emitter desselben ist mit einem internen Aufladeknoten 17 verbunden. Die Basis des ersten NPN-Transistors 13 ist über einen ersten Widerstand 15 mit der VCC-Leitung 11 verbunden. Der Kollektor eines zweiten NPN-Transistors 14 ist mit dem internen Aufladeknoten 17 verbunden, während der Emitter desselben mit einem Ausgangsanschluß 12 der Ladungspumpenschaltung verbunden ist. Die Basis des zweiten NPN- Transistors 14 ist über einen zweiten Widerstand 16 mit dem internen Aufladeknoten 17 verbunden.

Ein CMOS-Inverter 19 ist als ein Eingangsabschnitt der Ladungspumpenschaltung zum Empfangen eines Eingangstaktsignals bereitgestellt. Der CMOS-Inverter 19 ist zwischen der VCC-Leitung 11 und einer GND-Leitung 20 zum Empfangen einer Leistungsversorgungsspannung verschaltet. Ein Kondensator 18 ist für den Betrieb einer kapazitiven Kopplungsfunktion bereitgestellt und hat einen ersten Anschluß, der mit dem Ausgangsknoten des CMOS-Inverters 19 verbunden ist, und einen zweiten Anschluß, der mit dem internen Aufladeknoten 17 verbunden ist.

Im Betrieb steigt dann, wenn das Potential des Eingangsanschlusses der das Taktsignal empfangenden Ladungspumpenschaltung fällt und das Potential an dem Ausgangsknoten des CMOS-Inverters 19 ansteigt, aufgrund der kapazitiven Kopplung über das Kondensatorelement 18 auch das Potential an dem internen Aufladeknoten 17 an.

Die Amplitude Vpump der gepumpten Spannung an dem internen Aufladeknoten 17 in der Ladungspumpenschaltung von Fig. 2 kann durch die folgende Gleichung ausgedrückt werden:

Vpump = {Cpump/(Cpara + Cpump)}?VCC

worin VCC eine Leistungsquellenspannung ist, Cpara eine Summe der parasitären Kapazitäten der bipolaren Transistoren 13 und 14, des Widerstands 16, der Verdrahtung, usw., die um den Aufladeknoten 17 existieren, ist, und Cpump, die Kapazität des Kondensatorelements 18 ist. Demgemäß besteht eine grundlegende Anforderung zum Erhalten einer effizienten Auflade- oder Ladungspumpenfunktion darin, Cpara im Vergleich zu Cpump so klein wie möglich zu machen. Demgemäß ist die Schaltung des vorliegenden Ausführungsbeispiels so ausgestaltet, daß Cpump beispielsweise 5 pF groß ist. Falls eine parasitäre Kapazität der Verdrahtung unberücksichtigt bleibt, setzt sich die um den internen Aufladeknoten 17 existierende parasitäre Kapazität aus der parasitären Emitterkapazität des NPN-Transistors 13, der Kollektorkapazität des NPN-Transistors 14 und der parasitären Kapazität des Widerstands 16 zusammen. Die NPN-Transistoren 13 und 14 haben eine Emittergröße von 0,8 · 6,4 um², so daß die Kollektorkapazität des zweiten NPN-Transistors und die Emitterkapazität des ersten bipolaren Transistors 13 durch die derzeitige Technologie zwischen 20 fF bzw. 40 fF klein gemacht werden, anzeigend, daß diese Kapazitäten im Vergleich zu Cpump signifikant klein sind.

Im Betrieb wird dann, wenn das Potential an dem internen Aufladeknoten 17 höher als das Potential an dem Ausgangsanschluß 12 angehoben wird, der zweite NPN-Transistor 14 eingeschaltet, so daß die an dem Ausgangsanschluß 12 angeschlossene (nicht gezeigte) Last mit Ladung versorgt wird. In diesem Zustand wirkt eine Sperrvorspannung zwischen der Basis und dem Emitter des ersten NPN-Transistors 13, so daß kein Strom in der umgekehrten Richtung von dem internen Aufladeknoten 17 zu der VCC-Leitung 11 fließt. Demgemäß fällt das Potential an dem internen Aufladeknoten 17. Der Grad dieses Spannungsabfalls ist im wesentlichen durch eine Beziehung zwischen der über den Ausgangsanschluß 12 gelieferten Ladungsmenge und der Kapazität des Kondensators 18 bestimmt.

Wenn das Taktsignal ansteigt, fällt das Potential an dem internen Aufladeknoten 17 entsprechend und schaltet den ersten NPN- Transistor 13 ein. Infolgedessen wird Ladung aus der VCC-Leitung 11 in den internen Aufladeknoten 17 aufgefüllt, so daß das Potential an dem internen Aufladeknoten 17 auf einem Potential gehalten wird, welches um die Basis-Emitter-Vorwärtsspannung (nachstehend einfach als "VF" bezeichnet) des NPN-Transistors 13 niedriger als das Potential auf der VCC-Leitung 11 ist. In diesem Zustand wirkt eine Sperrvorspannung zwischen der Basis und dem Emitter des zweiten NPN-Transistors 14, so daß kein Strom in einer umgekehrten Richtung von dem Ausgangsanschluß 12 zu dem internen Aufladeknoten 17 fließt. Wenn das Taktsignal erneut fällt, wird das Potential an dem internen Aufladeknoten 17 auf über VCC angehoben. Durch Wiederholen dieser Operation wird das Potential VOUT an dem Ausgangsanschluß 12 auf ein durch die folgende Gleichung ausgedrücktes Potential angehoben:

VOUT = VCC - VF - VPUMP - Vf = VCC - 2VF + {CPUMP/(CPARA + CPUMP)}? VCC.

Wenn CPARA im Verhältnis zu CPUMP vernachlässigbar ist, kann die folgende Gleichung erhalten werden:

VOUT = 2(VCC - VF)

Demgemäß wird die niedrigste Leistungsversorgungsspannung VCCmin bei der die Ladungspumpenschaltung eine Spannungsverstärkungsfunktion bereitstellen kann, ausgedrückt durch die Gleichung:

VCCmin = 2VF.

Falls die Last resistiv ist und der Strom dieser daher von der Ladungspumpenschaltung kontinuierlich zugeführt werden muß, muß Ladung über den ersten und den zweiten NPN-Transistor 13 und 14 aufgefüllt werden. Wenn das Taktsignal fällt, nachdem die akkumulierte Ladung aus dem internen Aufladeknoten 17 über den zweiten NPN-Transistor 14 an die Last ausgegeben wurde, fällt das Potential an dem internen Aufladeknoten 17. Wenn jedoch das Potential an dem internen Aufladeknoten 17 100 mv niedriger als das Potential an demselben Knoten in dem vorangehenden Zustand wird, wird der erste NPN-Transistor 13 eingeschaltet, um dadurch dem internen Aufladeknoten 17 Ladung bereitzustellen, so daß das Potential an dem internen Aufladeknoten 17 durch den Kollektorstrom des ersten NPN-Transistors 13, welcher zwischen mehreren mA und 10 mA groß ist, wiederhergestellt wird. In der vorliegenden Erfindung kann auf diese Art und Weise effizient aus dem ersten bipolaren Transistor 13 Ladung aufgefüllt werden, um eine große Verstärkungsfunktion der Ladungspumpenschaltung zu erreichen.

Bezugnehmend auf Fig. 3 ist dort eine Ladungspumpenschaltung gemäß einem Ausführungsbeispiel der Erfindung gezeigt. Das vorliegende Ausführungsbeispiel unterscheidet sich von dem ersten Ausführungsbeispiel darin, daß der in dem ersten Ausführungsbeispiel verwendete zweite NPN-Transistor 14 weggelassen und nur ein zweiter Widerstand 21 zwischen dem internen Aufladeknoten 17 und dem Ausgangsanschluß 12 der Ladungspumpenschaltung bereitgestellt ist. Die übrige Konfiguration ist zu der des ersten Ausführungsbeispiels ähnlich, und ähnliche Elemente sind sowohl in Fig. 2 als auch in Fig. 3 mit denselben Bezugszeichen bezeichnet.

In dem Ausführungsbeispiel ist aufgrund des Widerstands 21 die Ausgangsimpedanz, über welche Ladung aus dem internen Aufladeknoten 17 an den Ausgangsanschluß 12 geliefert wird, hoch, so daß die Stromabgabeleistung (der Grad der Strommenge, welche die Schaltung liefern kann) der Ladungspumpenschaltung verhältnismäßig niedrig ist. Da jedoch kein PN-Übergang zwischen dem Ausgangsanschluß 12 und dem internen Aufladeknoten 17 eingebracht ist, kann das Potential an dem Ausgangsanschluß 12 auf ein Niveau angehoben werden, welches um VF höher ist als das in dem ersten Ausführungsbeispiel erhaltene, so lange die Ladungspumpenschaltung eine verhältnismäßig kleine Menge Strom liefern muß. Mit anderen Worten ist die kleinste Leistungsversorgungsspannung, bei der die Ladungspumpenschaltung eine Spannungsverstärkungsfunktion bereitstellen kann, gleich VF.

Bezugnehmend auf Fig. 4 ist dort eine Ladungspumpenschaltung gemäß einem zweiten Ausführungsbeispiel gezeigt. In dem vorliegenden Ausführungsbeispiel sind ein Ladungspumpenabschnitt einer ersten Stufe, der das Ausführungsbeispiel implementiert, und ein Ladungspumpenabschnitt einer zweiten Stufe, der das erste Ausführungsbeispiel implementiert, kombiniert, um die kleinste Leistungsversorgungsspannung, bei welcher die Spannungsverstärkungsfunktion erhalten werden kann, zu verringern und die Stromabgabeleistung der Ladungspumpenschaltung zu erhöhen.

In der Figur ist der Kollektor eines ersten NPN-Transistors 24 mit einer VCC-Leitung 11 verbunden, und ist die Basis desselben über einen Widerstand 27 mit der VCC-Leitung verbunden. Der Emitter des ersten NPN-Transistors 24 ist mit einem ersten internen Aufladeknoten 34 verbunden. Der Kollektor eines zweiten NPN-Transistors 25 ist mit der VCC-Leitung 11 verbunden, und die Basis desselben ist über einen Widerstand 28 mit dem ersten internen Aufladeknoten 34 verbunden. Darüber hinaus ist der Emitter des zweiten NPN-Transistors 25 mit einem zweiten internen Aufladeknoten 35 verbunden. Außerdem ist der Kollektor eines dritten NPN-Transistors 26 mit dem zweiten internen Aufladeknoten 35 verbunden, und ist die Basis desselben über einen Widerstand 29 mit dem zweiten internen Aufladeknoten 35 verbunden. Der Emitter des dritten NPN-Transistors 26 ist mit einem Ausgangsanschluß 12 verbunden.

Ein erster und ein zweiter CMOS-Inverter sind in jeweiligen Stufen bereitgestellt zum Empfangen eines Eingangs-Taktsignals bzw. eines Eingangstaktsignals mit einer zu der des Taktsignals entgegengesetzten Phase. Der erste interne Aufladeknoten 34 ist über einen ersten Kondensator 30 mit dem Ausgangsknoten des ersten CMOS-Inverters 32 verbunden, während der zweite interne Aufladeknoten 35 über einen zweiten Kondensator 31 mit dem Ausgangsknoten des zweiten CMOS-Inverters 33 verbunden ist.

Da die Ladung an dem ersten internen Aufladeknoten 34 der ersten Stufe zur Ansteuerung nur der Basis des zweiten NPN-Transistors 25 der zweiten Stufe verwendet wird, ist nur der zwischen dem ersten Aufladeknoten 34 und der Basis des zweiten NPN-Transistors 25 verschaltete Widerstand 28 für die Ladungspumpenfunktion des Abschnitts der ersten Stufe ausreichend, so daß es nicht notwendig ist, einen PN-Übergang zwischen den ersten internen Aufladeknoten 34 und die Basis des zweiten NPN-Transistors 25 der zweiten Stufe einzufügen. In dieser Konfiguration wird das Potential an dem ersten internen Aufladeknoten 34, d. h. das Potential an der Basis des zweiten NPN-Transistors 25 auf ein Potential gehoben, das ausgedrückt wird durch:

2 · VCC - VF

Im Betrieb wird dann, wenn das Potential an dem ersten internen Aufladeknoten 34 VCC übersteigt, eine Vorwärtsvorspannung zwischen der Basis und dem Kollektor des zweiten NPN-Transistors 25 angelegt. Der Widerstand 28 beschränkt den aus dem ersten internen Aufladeknoten 34 zu der VCC-Leitung 11 fließenden Strom. Nachfolgend wird das Potential an dem zweiten internen Aufladeknoten 35 durch die Funktion des zweiten Kondensators 31 und des zweiten CMOS-Inverters 33 angehoben. Wenn dies geschieht, gibt es eine bestimmte Verzögerung, bevor die Basispotentialphase des dem zweiten CMOS-Inverter 33 zugeführten Taktsignals um 180 Grad gegenüber der Phase des dem ersten CMOS-Inverter 32 zugeführten Taktsignals verschoben wird, und kann der zweite NPN-Transistor 25 eingeschaltet werden, wenn das Potential an dem zweiten internen Aufladeknoten 35 fällt, so daß verhindert wird, daß das Potential an dem zweiten internen Aufladeknoten 35 gegenüber VCC fällt, welches das untere Potentialniveau des zweiten Aufladeknotens 35 definiert. Daher erreicht das höhere Potentialniveau an dem zweiten internen Aufladeknoten 35 ein Niveau von bis zu 2 · VCC.

Wenn das Potential an dem zweiten internen Aufladeknoten 35 höher als das an dem Ausgangsanschluß 12 wird, wird der dritte NPN-Transistor 26 eingeschaltet, um der externen Last Strom zuzuführen. Demgemäß wird das Potentialniveau an dem Ausgangsanschluß 12 auf ein Niveau angehoben, das repräsentiert wird durch:

2 · VCC-VF

Unter der Annahme, daß VF 0,8 V beträgt, kann die Verstärkungsfunktion bei einer Leistungsversorgungsspannung VCC von nur 0,9 V erhalten werden. Außerdem kann in dem zweiten Ausführungsbeispiel eine ausreichende Stromabgabeleistung erhalten werden.

Bezugnehmend auf Fig. 5 sind dort Wellenformen eines Eingangstaktsignals, eines Potentials an dem zweiten Aufladeknoten und ein Ausgangssignal in einer Simulation der Ladungspumpenschaltung des dritten Ausführungsbeispiels durch Verwendung von SPICE gezeigt. In der Simulation sind die Periode des Taktsignals und die Versorgungsspannung mit 8 ns bzw. 1,5 V ausgewählt. Wie in der Zeichnung gezeigt, wurde in der Simulation bei der Leistungsversorgungsspannung von 1,5 V eine Ausgangsspannung von bis zu 2,1 V erhalten.

In dem zweiten Ausführungsbeispiel wird eine zweistufige Struktur eingesetzt, in welcher die Ladungspumpenschaltung des Ausführungsbeispiels in dem Abschnitt der ersten Stufe verwendet wird, während die Ladungspumpenschaltung des ersten Ausführungsbeispiels in dem Abschnitt der zweiten Stufe verwendet wird. Die Struktur kann jedoch auf verschiedene Arten modifiziert werden, ohne den Schutzbereich der Erfindung zu verlassen. Zum Beispiel kann eine mehrstufige Struktur eingesetzt werden, in welcher eine Vielzahl von Stufen, von denen jede das Ausführungsbeispiel implementiert, in Kaskaden verschaltet sind, und eine einzelne Stufe, die das erste Ausführungsbeispiel implementiert, in der letzten Stufe der Ladungspumpenschaltung bereitgestellt ist. Mit dieser Struktur können sowohl eine höhere verstärkte Spannung als auch eine große Stromabgabeleistung erhalten werden.

Wie vorstehend beschrieben wurde, werden in den erfindungsgemäßen Ladungspumpenschaltungen bipolare Transistoren verwendet, welche eine mehrstufige Struktur für eine wirksame Ladungsverstärkungsfunktion und eine reduzierte belegte Fläche bilden können. Durch diese Konfiguration können die Ladungspumpenschaltungen bei einer niedrigeren Spannung arbeiten und haben eine verbesserte Stromabgabeleistung.

Obwohl in den Ausführungsbeispielen Ladungspumpenschaltungen mit NPN-Transistoren beschrieben sind, können auch andere Ladungspumpenschaltungen mit PNP-Transistoren verwendet werden. Fig. 6 zeigt eine Ladungspumpenschaltung gemäß einem dritten Ausführungsbeispiel, in dem PNP-Bipolartransistoren als ein erster, zweiter und dritter Transistor 44, 45, 46 verwendet werden. Da der übrige Aufbau in Fig. 6 ähnlich zu der von Fig. 4 ist, wird die Beschreibung der Einzelheiten desselben hier weggelassen, um eine Doppelbeschreibung zu vermeiden. In diesem Ausführungsbeispiel sind CMOS-Invertern 51 und 52 zugeführte Taktsignale phasengleich.

Darüber hinaus ist, obwohl die Erfindung unter Bezugnahme auf ein bevorzugtes Ausführungsbeispiel derselben beschrieben wurde, die Erfindung nicht auf dieses beschränkt, so daß verschiedene Modifikationen oder Änderungen durch Fachleute durchgeführt werden können, ohne den Schutzbereich der Erfindung zu verlassen.


Anspruch[de]

1. Ladungspumpenschaltung, umfassend ein erstes Kondensatorelement (18) mit einer ersten Elektrode, die mit einem Eingangsanschluß verbunden ist, und einer zweiten Elektrode (17) zum Verstärken eines Eingangssignals zur Ausgabe eines verstärkten Ausgangssignals (12),

dadurch gekennzeichnet, daß

ein erster bipolarer Transistor (13) einen ersten Strompfad, der zwischen der zweiten Elektrode (17) des Kondensatorelements (18) und einer Quellenleitung hohen Potentials verschaltet ist; und

einen Widerstand (21) aufweist, der direkt zwischen der zweite Elektrode (17) des Kondensatorelements (18) und dem Ausgangsanschluß (12) verschaltet ist.

2. Ladungspumpenschaltung nach Anspruch 1, bei der der erste Eingangsanschluß mit einem Ausgang eines CMOS-Inverters (19) verbunden ist.







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