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Dokumentenidentifikation DE69526431T2 12.12.2002
EP-Veröffentlichungsnummer 0744073
Titel EINE SYNCHRONE NAND-DRAM-SPEICHERARCHITEKTUR
Anmelder Micron Technology, Inc., Boise, Id., US
Erfinder ZAGAR, Paul, Boise, US
Vertreter Glawe, Delfs, Moll, Patentanwälte, 80538 München
DE-Aktenzeichen 69526431
Vertragsstaaten AT, BE, CH, DE, DK, ES, FR, GB, GR, IE, IT, LI, LU, MC, NL, PT, SE
Sprache des Dokument EN
EP-Anmeldetag 30.11.1995
EP-Aktenzeichen 959415019
WO-Anmeldetag 30.11.1995
PCT-Aktenzeichen PCT/US95/15558
WO-Veröffentlichungsnummer 0009617355
WO-Veröffentlichungsdatum 06.06.1996
EP-Offenlegungsdatum 27.11.1996
EP date of grant 17.04.2002
Veröffentlichungstag im Patentblatt 12.12.2002
IPC-Hauptklasse G11C 11/407
IPC-Nebenklasse G11C 11/408   G11C 8/00   

Beschreibung[de]

Die vorliegende Erfindung betrifft Speichervorrichtungsarchitekturen für integrierte Schaltungen, die so gestaltet sind, daß sie eine hochdichte Datenspeicherung mit Hochgeschwindigkeitslesen und Hochgeschwindigkeits-Schreibdatenzugriff schaffen. Solche Speicher sind aus der EP-487288 A2 bekannt, gegen welche die Patentansprüche abgegrenzt sind.

Die Nachfrage nach schnelleren, dichter integrierten Schaltungen mit Direktzugriffsspeicher ist immer gegeben. Bei der Erfüllung dieser Nachfrage sind zahlreiche Alternativen zu der Standard-DRAM-Architektur, die beispielsweise aus der DE-43 25 677A1 oder DE-42 32 025A1 bekannt ist, vorgeschlagen worden. Unglücklicherweise hat sich oft herausgestellt, daß die Anforderungen bezüglich höherer Dichte und höherer Geschwindigkeit einander ausschließen. Ein Schaltkreis zum Beschleunigen des Datenstroms hat die Tendenz der Speichervorrichtung eine Fläche hinzuzufügen, die wiederum Kosten vermehrt. Die höheren Kosten der Hochleistungsvorrichtungen haben ihre weitverbreitete Verwendung verhindert und daher werden nur begrenzte Mengen hergestellt. Diese begrenzte Herstellung verhindert weiterhin die Verminderung der Kosten, die typischerweise durch die Herstellungsverbesserungen und Effizienzen, die einem Produkt mit hohen Stückzahlen zugeordnet sind, verwirklicht werden. Ultradichte Vorrichtungsarchitekturen erfordern häufig komplexe Sequenzen von Zeitschaltsignalen für den Zugriff auf Daten in dem Array. Diese komplexen Sequenzen addieren der Zugriffszeit eine zusätzliche Zeit, wodurch eine relativ langsame Vorrichtung erzeugt wird. Die Geschwindigkeitsnachteile, welche diesen Architekturen zugeordnet sind, haben wahrscheinlich deren weitverbreitete Akzeptanz verhindert. Eine Nachfrage nach einer Speichervorrichtung mit hoher Geschwindigkeit und hoher Dichte, die mit dem Standard-DRAM bezüglich Herstellungskosten und Einfachheit der Verwendung wettbewerbsfähig ist, bleibt bestehen.

Die Erfindung wie sie durch die anhängenden Patentansprüche definiert ist, schafft eine Lösung dieser Probleme.

Eine dynamische Speicherzelle vom synchronen NAND-Typ wird verwendet, um sowohl die hohe Dichte als auch den Hochleistungszugriff zu schaffen. Um einen kontinuierlichen, sequenziellen Zugriff zu dem Array durch Maskieren des Zeilenzugriffs und der Vorladungszeiten zu schaffen, wird eine duale Bank-Architektur verwendet. Die Verwendung eines Takteingangs-Signals vereinfacht das Design des Wortleitungs-Generationsschaltkreises zum Lesen und Wiederherstellen der Daten in dem Array signifikant. Durch Halten von Daten von dem Array in temporären Hochleistungs-Direktzugriffsregistern können die Daten schnell aus dem Teil, entweder in einem Direktseitenmodus-Zugriff oder sequentiell durch die Verwendung eines integrierten Spaltenadressenzählers, ausgelesen werden. Ein mit dem Taktsignal synchroner Dateneingang/Ausgang vereinfacht die Schnittstelle zwischen dem Speicher und dem externen Schaltkreis und erlaubt eine Hochleistungsdatenpipeline zwischen den Direktzugriffsregistern und den Eingangs-/Ausgangs-Puffern. Ein programmierbarer Burst-Längenzähler kann enthalten sein, um eine vorbestimmte Anzahl von gegenseitig versetzten oder linearen Datenzugriffen zu ermöglichen.

Die Merkmale der Erfindung sowie die Aufgaben und Vorteile werden am besten unter Bezugnahme auf die detaillierte Beschreibung bestimmter Ausführungsformen und die begleitenden Figuren erzielt, in welchen zeigt:

Fig. 1 ein schematisches elektrisches Schaltbild einer Speichervorrichtung gemäß einer Ausführungsform der Erfindung;

Fig. 2 ein schematisches elektrisches Schaltbild einer Speichervorrichtung gemäß einer weiteren Ausführungsform der Erfindung;

Fig. 3 ein Zeitschaltbild einer Leseoperation einer Speichervorrichtung, die gemäß der Ausführungsform der Erfindung, wie in der Fig. 1 gezeigt, gestaltet ist;

Fig. 4 ein Zeitschaltbild einer Einschreiboperation einer Speichervorrichtung, die gemäß der in der Fig. 1 gezeigten Ausführungsform der Erfindung gestaltet ist;

Fig. 5 ein Zeitschaltbild einer Leseoperation einer Speichervorrichtung, die gemäß der in der Fig. 2 gezeigten Ausführungsform der Erfindung gestaltet ist; und

Fig. 6 ein schematisches Schaltbild einer Speichervorrichtung, die gemäß einer weiteren Ausführungsform der Erfindung gestaltet ist.

Bezugnehmend auf Fig. 1 hat eine synchrone dynamische NAND-Speichervorrichtung mit 100 Megahertz und 16 Megabit einen Taktsignal-Eingangsknoten 10 zum Empfangen eines Taktsignals, das dazu verwendet wird, Adressensignale am Knoten 20, Datensignale am Knoten 30 und Steuerungssignale am Knoten 40 in den Eingangshaltekreisen 50, 60, 70 und 80 zu halten. Der Zeilenadresshaltekreis 50 erzeugt am Knoten 90 eine Zeilenadresse. Das Taktsignal wird mit der Zeilenadresse und den gehaltenen Steuersignalen am Knoten 100 als Eingang am WortLeitungsgenerator 110 verwendet. Wenn an dem Steuerungsknoten 40 ein Befehl empfangen wird, auf eine Zeile in dem Speicher zuzugreifen, wird der Wortleitungsgenerator eine Reihe von Wortleitungen 120, 122, 124 und 126 aktivieren, die ihrerseits sequentiell Zugriffsvorrichtungen 130, 132, 134 und 136 betätigen, die sequentiell auf Daten, welche an den Speicherelementen 140, 142, 144 und 146 gespeichert sind, zugreifen. Zwischen benachbarten NAND-Strukturen sind für die Signalisolierung Blindzugriffsvorrichtungen 148 und 149 wahlweise plaziert. Am Ende der Reihen von NAND-Strukturen können die Blindvorrichtungen an eine Referenz- oder Versorgungsspannung angeschlossen sein, wo sie normalerweise an die nächste NAND-Struktur angebunden sein würden. Daten von den Speicherelementen werden an der Bitleitung 150 unter Verwendung der Bitleitung 152 als eine Referenz, detektiert. Leseverstärker 154 verstärken das Differenzsignal an den Bitleitungen 150 und 152. Daten, die aus den Speicherelementen ausgelesen worden sind und in den Leseverstärkern verstärkt worden sind, werden dann in den Registern 156 gehalten. Auf die Register 156 kann über den Spaltenadressdekoder/Zähler 160 zugegriffen werden, der eine anfängliche Spaltenadresse von dem Spaltenadressenschaltekreis 60 empfängt. Im Burstmodusbetrieb bewirkt das Taktsignal ein Vorrücken des Spaltenadresszählers 160 bei jedem Taktimpuls oder einem Vielfachen desselben. Die Spaltenadresse kann in einem linearen oder einem versetzten Muster vorgerückt werden. Jede Spaltenadresse wählt ein Wort der Daten aus den Registern 156. Daten aus den Registern 156 werden in dem Ausgangspuffer 70 für Datenlesezyklen gehalten.

Am Ende eines Speicherzyklus, entweder einem einzelnen oder einem Burst-Zugriff wird ein Befehl geschickt, um die offene Zeile zu schließen. Eine offene Zeile ist eine, bei der die Wortleitungen aktiv sind und die Daten aus der Zeile für den Zugriff zur Verfügung stehen. Eine geschlossene Zeile ist eine, bei der die Wortleitungen deaktiviert sind, und das Datum in der Speicherzelle gespeichert ist. Um die Zeile zu schließen, werden die Daten aus den Registern 156 sequentiell zurück zur Bitleitung 150 geschickt und in den Speicherelementen gespeichert. Die Wortleitungen 120, 122, 124 und 126 werden in umgekehrter Reihenfolge deaktiviert, um die wiederhergestellten Daten in dem geeigneten Speicherelement einzufangen. Diese Figur zeigt nur zwei NAND- Speicherstrukturen 162 und 164 mit vier Bits, die jeweils die Funktion der Erfindung illustrieren. Die tatsächliche 16-Megabit-Vorrichtung besteht aus über vier Millionen NAND-Strukturen, die jeweils vier Datenbits speichern können. Mehrere NAND- Strukturen teilen sich eine gemeinsame Bitleitung in einer Dimension des Arrays und mehrere NAND-Strukturen teilen sich gemeinsame Wortleitungen in der anderen Dimension. Es könnte auch eine Speicherzelle vom NOR-Typ von vier Bits verwendet werden, die ein aktives niedriges Wortleitungs-Signal erfordert, welches eine p-Kanal- Zugriffsvorrichtung aktiviert. Zusätzlich besteht keine Notwendigkeit, daß pro NAND- oder NOR-Speicherzelle vier Bits vorhanden sind. Andere Zellkapazitäten größer als ein Einzelbit könnten dort verwendet werden, wo die Anzahl der sequentiellen Wortleitungen, die in Antwort auf einen Zugriffs-Befehl erzeugt worden sind, gleich der Anzahl der Bits in einer NAND- oder NOR-Speicherzellenstruktur ist.

Fig. 2 zeigt eine alternative Ausführungsform der Erfindung, die zwei Banken von NAND-strukturierten dynamischen Speichervorrichtungen 170 und 172 hat. Zusätzlich zu den zwei Banken gibt es zwei Sätze Register 156 und 158, jeweils einen für jede Bank des Speichers. Elemente gleicher Funktion zwischen den Fig. 1 und 2 haben entsprechende Element-Bezugsziffern. Einzelheiten der Speicherbanken sind nicht gezeigt. Die Speichervorrichtung gemäß Fig. 2 arbeitet auf eine ähnliche Art und Weise mit gewissen Vorteilen wie die Vorrichtung gemäß Fig. 1. Die Zwei-Bankenvorrichtung gemäß Fig. 2 schafft einen kontinuierlichen Datenzugriff, in dem eine Zeile in einer Bank geöffnet oder geschlossen sein kann, während auf Daten in der anderen Bank zugegriffen wird. Beispielsweise kann ein Burst-Lesezyklus in der Bank 1 initiert werden. Während Daten aus der Bank 1 ausgestoßen werden, wird ein Befehl zum Öffnen einer Zeile der Bank 2 nicht mit dem Burst-Lesen aus der Bank 1 kollidieren. Ein Befehl zum Durchführen eines Burst-Lesens aus der Bank 2 wird das Burst-Lesen aus der Bank 1 beenden und Daten aus der Bank 2 beschaffen. Während Daten aus der Bank 2 ausgestoßen werden, kann Bank 1 instruiert werden, die offene Zeile zu schließen und eine andere Zeile zu öffnen, ohne daß der Datenstrom von der Bank 2 unterbrochen wird. Ein Burst-Lesen kann dann aus der Bank 1 durchgeführt werden, das das Lesen der Bank 2 beenden wird. Das Versetzen der Banken auf diese Art und Weise schafft einen ununterbrochenen Hochgeschwindigkeitsdatenzugriff der Speichervorrichtung.

Fig. 3 ist ein Zeitschaltbild, das den synchronen Betrieb der Speichervorrichtung gemäß Fig. 1 in einem Lesezyklus mit der Burstlänge 4 zeigt. Jeder Taktimpuls ist zur Bezugnahme numeriert. Zwischen den Taktimpulsen beträgt für dieses Beispiel einer 100-Megahertz-Vorrichtung 10 Nanosekunden. Zum Zeitpunkt T = 1 wird ein Befehl zum Öffnen einer Zeile des Speichers in den Steuerungshaltekreisen gehalten, und die Zeilenadresse wird in den Zeilenadress-Haltekreisen gehalten. Zum Zeitpunkt t = 2 wird die erste Wortleitung aktiviert. Die zweiten bis vierten Wortleitungen werden bei den darauffolgenden Taktimpulsen aktiviert. Eine Taktperiode nachdem jede Wortleitung aktiviert worden ist, werden die Daten zugehörig zu dieser Wortleitung von einer Bitleitung in einem Register gehalten. Fünf Taktzyklen nach dem Empfangen des Öffnungsbefehls sind alle Wortleitungsdaten in den Registern erhältlich. Vier oder mehr Taktzyklen nach dem Empfangen des Öffnungsbefehls ist die Vorrichtung bereit, einen Lesebefehl und die Spaltenadresse zu empfangen. Das erste Datenwort entsprechend der Spaltenadresse, welche mit dem Lesebefehl empfangen worden ist, fließt nach dem Taktzyklus, der auf den Lesebefehl folgt, durch den Ausgangspuffer, in diesem Fall zum Zeitpunkt t = 6. Beim nächsten Taktimpuls, t = 7, ist das erste Lesedatenwort an den Vorrichtungsausgangspins gültig, und das nächste Lesedatenwort wird in dem Ausgangspuffer gehalten. Darauffolgende Datenworte sind bei den darauffolgenden Taktimpulsen erhältlich. Zum Zeitpunkt t = 9 wird der Befehl empfangen, die offene Zeile zu schließen. Zum Zeitpunkt t = 10 ist die vierte Wortleitung geschlossen, fängt Daten auf einer Bitleitung von ihrem zugehörigen Register in einer Speicherzelle ein. Ebenfalls zum Zeitpunkt t = 10 ist das letzte gültige Lesedatenwort an den Vorrichtungsausgangspins erhältlich, und die Ausgänge werden vor dem Zeitpunkt t = 11 abgeschaltet. Zum Zeitpunkt t = 11 wird die dritte Wortleitung geschlossen, fängt Daten an der Bitleitung von dem dritten Datenregister in die dritte Speicherzelle der Vier-Zellen-NAND-Struktur ein. Zu den Zeitpunkten t = 12 und 13 werden die Wortleitungen 2 und 1 geschlossen, fangen Daten von der Bitleitung ein, die sequentiell die Daten von den Registern 2 und 1 trägt. Zum Zeitpunkt t = 13 sind alle Daten von den Registern in den Speicherzellen wiederhergestellt und die Zeile ist geschlossen.

Fig. 4 ist ein Zeitschaltbild des synchronen Betriebs der Speichervorrichtung gemäß Fig. 1 in einem Einschreibzyklus der Burst-Länge 4. Jeder Taktimpuls ist für die Bezugnahme numeriert. Die Zeit zwischen den Taktimpulsen beträgt bei diesem Beispiel, einer 100-Megahertz-Vorrichtung, 10 Nanosekunden. Zum Zeitpunkt t = 1 wird ein Befehl zum Öffnen einer Zeile des Speichers in den Steuerungshaltekreisen gehalten, und die Zeilenadresse wird in den Zeilenadressen-Haltekreisen gehalten. Zum Zeitpunkt t = 2, wird die erste Wortleitung aktiviert. Die zweiten bis vierten Wortleitungen werden bei den darauffolgenden Taktimpulsen aktiviert. Eine Taktperiode nachdem jede Wortleitung aktiviert worden ist, wird das dieser Wortleitung zugeordnete Datum von einer Bitleitung in einem Register gehalten. Fünf Taktzyklen nach dem Empfangen des Öffnungsbefehls sind alle Wortleitungsdaten in den Registern erhältlich. Vier oder mehr Zyklen nach dem Empfangen des Öffnungsbefehls ist die Vorrichtung bereit, einen Einschreibbefehl und die Spaltenadresse zu empfangen. Das erste Datenwort entsprechend der Spaltenadresse, die mit dem Einschreibbefehl erhalten worden ist, wird in dem Datenpuffer zum Takt des Einschreibbefehls gehalten, in diesem Fall zum Zeitpunkt t = 5. Bei dem nächsten Taktimpuls, t = 6, wird das erste Einschreibdatenwort in dem geeigneten Register entsprechend der Spaltenadresse gehalten. Ebenfalls zum Zeitpunkt t = 6 wird das letzte der Datenwörter von dem Speicher in den Registern gehalten. Für den Fall, daß das erste Einschreibdatum das gleiche Register wie das letzte Datum des Arrays zum Ziel hat, hat das Einschreibdatum Priorität, und das Array-Datum wird daran gehindert, im Register gehalten zu werden. Andernfalls wird das erste Einschreibdatum Daten in einem der anderen Register überschrieben. Aufeinanderfolgende Datenwörter werden in den Registern bei aufeinanderfolgenden Taktimpulsen gehalten. Zum Zeitpunkt t = 9 wird ein Befehl zum Schließen der offenen Zeile empfangen. Ebenfalls zum Zeitpunkt t = 9 wird das letzte Einschreibdatum in den Registern gehalten. Zu den Zeitpunkten t = 10 bis t = 13 werden die Wortleitungen in umgekehrter Reihenfolge geschlossen, um die Daten aus den Registern in der NAND-Struktur einzufangen, wie dies der Fall bei dem Burst-Lesen gemäß Fig. 3 war. Zum Zeitpunkt t = 13 sind alle Daten aus den Registern in den Speicherzellen wiederhergestellt, und die Zeile wird geschlossen.

Fig. 5 ist ein Zeitschaltbild, das ein kontinuierliches Dual-Bank-Burstlesen aus der Speichervorrichtung gemäß Fig. 2 zeigt. Zum Zeitpunkt t = 1 sind die Wortleitungen WL11 bis WL14 hoch, und eine Zeile der Bank 1 ist offen. Ebenfalls zum Zeitpunkt t = 1 schreitet ein Burst-Lesen der Bank 1 fort, wobei Datenwörter bei den darauffolgenden Taktzyklen ausgegeben werden. Zum Zeitpunkt t = 2 wird ein Befehl zum Öffnen einer Zeile der Bank 2 empfangen. Vom Zeitpunkt t = 2 bis zum Zeitpunkt t = 7 wird auf Daten von der Bank 2 zugegriffen und diese in den Registern gehalten. Zum Zeitpunkt t = 6 wird der Befehl empfangen, aus der Bank 2 ein Burst-Lesen durchzuführen. Dieser Lesebefehl für die Bank 2 beendet das Lesen der Bank 1 mit einer Latenz von einem Takt. Zum Zeitpunkt t = 7 ist das letzte gültige Lesedatenwort von der Bank 1 an den Vorrichtungsausgangspins erhältlich. Zum Zeitpunkt t = 8 ist das erste Lesedatum von der Bank 2 erhältlich. Ebenfalls zum Zeitpunkt t = 8, wird ein Befehl empfangen, die Bank 1 zu schließen. Vom Zeitpunkt t = 8 bis zum Zeitpunkt t = 12 sind die Daten für die Bank 1 von den Registern in den Speicherzellen wiederhergestellt, während Daten von der Bank 2 gelesen werden. Zum Zeitpunkt t = 14 wird der Befehl empfangen, eine andere Zeile der Bank 1 zu öffnen. Auf diese Art und Weise kann ein kontinuierlicher Strom von Daten vom Speicher mit einer hohen Datengeschwindigkeit entsprechend der Taktfrequenz realisiert werden.

Kontinuierliche Dual-Bank-Einschreibzyklen werden, wie in den Zeitschaltbild gemäß Fig. 4 detailliert angegeben, ausgeführt, wobei das Bankschalten wie in der Fig. 5 im einzelnen angegeben, erfolgt.

Fig. 6 zeigt eine weitere Ausführungsform der Erfindung. In der Fig. 6 teilen sich ein zweidimensionales Array 200 der NAND-Speicherzellen 202 eine gemeinsame Bitleitung 204 entlang der einen Dimension des Arrays und Bitspeicherorte 206 der vielen NAND-Zellen teilen sich eine gemeinsame Wortleitung 208 entlang der anderen Dimension des Arrays. Jede Bitleitung trägt Daten in zwei Richtungen zwischen dem Speicherarray und einem Zwei-Port-Datenregister 210. Der Datentransfer zwischen dem Speicherarray und dem Zwei-Port-Datenregister wird auf eine serielle Art und Weise durchgeführt. Ein wahlweises Pipeline-Register 212 ist zwischen dem Zwei-Port-Datenregister und einem Datenhaltekreis 214 für eine optimale Datentransfergeschwindigkeit zwischen dem Zwei-Port-Datenregister und dem Datenhaltekreis plaziert. Der Datentransfer zwischen dem Datenhaltekreis und dem Zwei-Port-Datenregister wird in einer Direktzugriffsweise durchgeführt, wobei die Adressen des Zwei-Wort-Datenregisters durch einen Spaltenadressenzähler 216 zugeführt werden.

Im Betrieb empfängt ein Wortleitungsgenerator 218 am Knoten 220 ein Taktsignal, am Knoten 222 eine Zeilenadresse und am Knoten 224 Steuersignale, und aktiviert eine Reihe von Wortleitungen 226 entsprechend der Anzahl der Wortleitungen in einer Speicherzellenstruktur an einem Ort, der durch die Zeilenadresse bestimmt ist. Da jede Wortleitung aktiviert ist, wird ein Datenbit von jeder der entsprechenden Speicherzellen in dem Zwei-Port-Datenregister gespeichert. Das Datum von jeder Speicherzelle wird seriell in das Zwei-Port-Datenregister, jeweils ein Bit von jeder Zeile bei jedem aufeinanderfolgenden Taktimpuls, bei dem eine Wortleitung aktiviert ist, transferiert.

Für Lesezyklen wird auf die Daten von dem Zwei-Port-Datenregister gemäß einer Adresse vom Spaltenadressenzähler direkt zugegriffen. Daten von dem Zwei-Port-Datenregister werden in einem Pipeline-Register und dann in den Datenhaltekreis getaktet. In einer Burst-Leseoperation werden Daten von sequentiellen Spaltenadressen durch den Datenhaltekreis während aufeinanderfolgender Taktintervalle nach einer Latenz entsprechend der Anzahl der Stufen in der Pipeline, das Zwei-Port-Datenregister und den Ausgangshaltekreis ausgegeben. Das Pipeline-Register kann mehrere Stufen enthalten, einige oder alle können alternierend zwischen dem Speicherarray und dem Zwei-Port- Datenregister plaziert sein.

Für Einschreibzyklen werden Daten in dem Datenhaltekreis gehalten und dann durch die Pipeline in das Zwei-Port-Datenregister oder direkt von dem Datenhaltekreis in das Zwei-Port-Datenregister transferiert, wenn zwischen dem Datenhaltekreis und dem Zwei-Port-Datenregister keine Pipeline-Stufen sind. Mehrere Datenwörter können bei aufeinanderfolgenden Taktintervallen in das Zwei-Port-Datenregister eingeschrieben werden.

Bei Empfangen eines Befehls zum Schließen der Zeile in dem Speicherarray wird der Wortleitungsgenerator jede der Wortleitungen in umgekehrter Reihenfolge schließen, nachdem die geeigneten Daten aus dem Zwei-Port-Datenregister in die Speicherzellen übertragen worden sind. Eine Verzögerung zwischen dem Empfangen des Schließbefehls und der Deaktivierung der ersten Zeilenleitung kann für den Fall erforderlich sein, wo zwischen dem Zwei-Port-Datenregister und dem Speicherarray ein Pipeline-Register vorhanden ist.

In der Beschreibung dieser Ausführungsform der Erfindung ist auf einen einzelnen Datenhaltekreis Bezug genommen worden. Der Datenhaltekreis kann jedoch separate Eingangs- und Ausgangshaltekreise oder einen Zwei-Richtungs-Haltekreis aufweisen. Diese besondere Ausführungsform der Erfindung ist ebenfalls mit der Dual-Bank-Speichervorrichtung, die anhand der Fig. 2 beschrieben worden ist, kompatibel. Für eine Mehrfachbank-Speichervorrichtung sind mehrere Zwei-Port-Datenregister erforderlich, aber sie können sich gemeinsame Pipeline-Register zwischen den Zwei-Port-Datenregistern und dem Datenhaltekreis teilen.

Obwohl die vorliegende Erfindung unter Bezugnahme auf die besonderen Ausführungsformen beschrieben worden ist, sind andere Versionen möglich und für den Fachmann vorstellbar. Beispielsweise sind die Speicherzellen gemäß der vorliegenden Erfindung nicht auf Vier-Bit-NAND-Strukturen begrenzt. Irgendeine NAND-Speicherzellenstruktur mit einer Kapazität größer als einem einzigen Bit, die Mehrfachwortleitungen für den Datenzugriff erfordert, ist verwendbar. Zusätzlich können anstatt des Aktivierens sequentieller Wortleitungen bei aufeinanderfolgenden Taktzyklen Mehrfachtaktzyklen für die Aktivierung einer Wortleitung erforderlich sein. Andere signifikante Abweichungen von den Zeitschaltbildern und den schematischen Vorrichtungsdarstellungen sind möglich. Die Erfindung ist daher nicht auf die spezifischen Merkmale und Elemente, die in dieser Beschreibung gezeigt worden sind, begrenzt. Es besteht die Intention, daß der Schutzumfang der Erfindung durch die anhängenden Patentansprüche definiert ist.


Anspruch[de]

1. Speichervorrichtung mit integrierter Schaltung, welche aufweist:

a) einen Taktknoten (10) zum Empfangen eines Taktsignals;

b) eine Vielzahl von Zwischenspeichern (50-80), die mit dem Taktknoten verbunden sind, um Adressensignale, Datensignale und Steuerungssignale synchron mit dem Taktsignal in der Speichervorrichtung zwischenzuspeichern;

c) einen Daten-Zwischenspeicher (70), der mit dem Taktknoten und mit einem Ausgangsknoten der Speichervorrichtung verbunden ist, um ein Ausgangssignal als Reaktion auf die Steuerungssignale und synchron mit dem Taktsignal an den Ausgangsknoten anzubinden;

d) eine Vielzahl von Wortleitungen (120-126);

e) eine Wortleitung-Aktivierungsschaltung (110), die mit der Vielzahl der Wortleitungen verbunden ist, wobei die Wortleitung-Aktivierungsschaltung einen Mechanismus aufweist zum Aktivieren und Deaktivieren einer Abfolge der Vielzahl von Wortleitungen als Reaktion auf die Adressensignale und die Steuerungssignale (40), wobei die Abfolge der Vielzahl der Wortleitungen synchron mit dem Taktsignal aktiviert und deaktiviert wird;

f) ein erstes Feld aus Zellen mit NAND-Struktur (140-160), die mit der Vielzahl der Wortleitungen und mit einer Bitleitung verbunden sind;

g) einen Leseverstärker (154), der mit der Bitleitung verbunden ist; und dadurch gekennzeichnet, daß sie außerdem aufweist:

h) eine erste Vielzahl von Speicherregistern mit wahlfreiem Zugriff (156), die mit dem Leseverstärker und mit dem Daten-Zwischenspeicher (70) verbunden sind.

2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Vielzahl der Speicherregister mit wahlfreiem Zugriff statische Speicherzellen mit wahlfreiem Zugriff aufweist.

3. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das erste Feld aus Speicherzellen mit NAND-Struktur eine Vielzahl von Zeilen und Spalten aus Speicherzellen mit NAND-Struktur aufweist, wobei die erste Vielzahl von Speicherregistern mit wahlfreiem Zugriff ein Register für jedes Datenbit in einer Zeile der Vielzahl von Zeilen aufweist.

4. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sie eine Spaltenadressen-Decodierschaltung aufweist, die auf ein Taktsignal, die Steuerungssignale und die Adressensignale reagiert, um einen Ort innerhalb der Speicherregister mit wahlfreiem Zugriff auszuwählen, der einer durch die Adressensignale bestimmten Adresse entspricht, um Daten an diesem Ort zu lesen und zu schreiben.

5. Speichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Spaltenadressen-Decodierschaltung außerdem aufweist:

a) eine Schaltung zum Aufnehmen des Ortes aus den Adressensignalen; und

b) eine Schaltung zum Vorwärtsbewegen des Ortes als Reaktion auf das Taktsignal, wodurch ein weiterer Ort innerhalb der Speicherregister mit wahlfreiem Zugriff ausgewählt wird, um Daten zu lesen und zu schreiben.

6. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerungssignale und das Taktsignal einen Zugriffszyklus mit einem Anfang und einem Ende bestimmen, wobei die Wortleitung-Aktivierungsschaltung weiterhin aufweist:

ein Mittel zum Aktivieren der Sequenz aus Wortleitungen in der Reihenfolge von der am wenigsten signifikanten zu der signifikantesten als Reaktion auf den Anfang des Zugriffszyklus, und zum Deaktivieren der Sequenz aus Wortleitungen in der Reihenfolge von der signifikantesten zu der am wenigsten signifikanten als Reaktion auf das Ende des Zugriffszyklus.

7. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sie außerdem aufweist:

i) eine zweite Vielzahl von Wortleitungen;

j) ein zweites Feld aus Zellen mit NAND-Struktur, die mit der zweiten Vielzahl von Wortleitungen und mit einer zweiten Bitleitung verbunden sind;

k) eine zweite Wortleitung-Aktivierungsschaltung, die mit der zweiten Vielzahl der Wortleitungen verbunden ist, wobei die zweite Wortleitung-Aktivierungsschaltung einen Mechanismus aufweist zum Aktivieren und Deaktivieren einer Abfolge der zweiten Vielzahl von Wortleitungen als Reaktion auf die Adressensignale und die Steuerungssignale, wobei die Abfolge der Vielzahl der Wortleitungen synchron mit dem Taktsignal aktiviert und deaktiviert wird; und

l) eine zweite Vielzahl von Speicherregistern mit wahlfreiem Zugriff, die mit dem Leseverstärker und mit dem Daten-Zwischenspeicher verbunden sind.

8. Speichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß auf erste Daten des ersten Feldes aus Speicherzellen von der ersten Vielzahl der Speicherregister mit wahlfreiem Zugriff zugegriffen wird, während zweite Daten in dem zweiten Feld aus Speicherzellen von der zweiten Vielzahl der Speicherregister mit wahlfreiem Zugriff gespeichert werden.

9. Speichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß sie außerdem ein Pipeline-Datenregister aufweist, das zwischen dem Zweitor-Datenregister und dem Daten- Zwischenspeicher elektrisch zwischengeschaltet ist.

10. Speichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß sie außerdem eine Wortleitung-Aktivierungsschaltung aufweist zum synchronen Aktivieren einer Abfolge von Wortleitungen als Reaktion auf das Taktsignal.

11. Speichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß sie außerdem aufweist:

einen Adressenzähler zum Inkrementieren einer Adresse innerhalb der Speichervorrichtung synchron mit dem Taktsignal, um einen sequentiellen Zugriff auf die Daten synchron mit dem Taktsignal als Reaktion auf die Adresse und einen Befehl für den Datenzugriff zu erzeugen.







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