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Dokumentenidentifikation DE69903835T2 27.02.2003
EP-Veröffentlichungsnummer 1105875
Titel ON CHIP WORTLEITUNGSSPANNUNGSGENERATOR FÜR IN EINEN LOGISCHEN PROZESS EINGEBAUTEN DRAMSPEICHER
Anmelder Monolithic System Technology, Inc., Sunnyvale, Calif., US
Erfinder LEUNG, Wingyu, Cupertino, US;
HSU, Fu-Chieh, Saratoga, US
Vertreter Fechner, J., Dipl.-Ing. Dr.-Ing., Pat.-Anw., 53773 Hennef
DE-Aktenzeichen 69903835
Vertragsstaaten DE, FR, GB
Sprache des Dokument EN
EP-Anmeldetag 13.08.1999
EP-Aktenzeichen 999421977
WO-Anmeldetag 13.08.1999
PCT-Aktenzeichen PCT/US99/18536
WO-Veröffentlichungsnummer 0000010171
WO-Veröffentlichungsdatum 24.02.2000
EP-Offenlegungsdatum 13.06.2001
EP date of grant 06.11.2002
Veröffentlichungstag im Patentblatt 27.02.2003
IPC-Hauptklasse G11C 5/14
IPC-Nebenklasse G11C 8/00   G11C 11/408   

Beschreibung[de]

Die vorliegende Anmeldung ist eine teilweise Fortsetzung der mitangemeldeten U.S.- Patentanmeldung derselben Inhaber, Seriennr. 09/134,488 "Memory Cell For DRAM Embedded in Logic" von Wingyu Leung und Fu-Chieh Hsu, eingereicht am 14. August 1998.

HINTERGRUND DER ERFINDUNG Gebiet der Erfindung

Die vorliegende Erfindung betrifft dynamische Direktzugriffsspeicher (DRAM). Insbesondere betrifft diese Erfindung DRAM, die unter Verwendung eines herkömmlichen logischen Verfahrens hergestellt sind. Diese Erfindung betrifft des Weiteren die chipintegrierte Erzeugung von Präzisionsspannungen für den Betrieb von DRAM, die unter Verwendung eines herkömmlichen logischen Verfahrens eingebettet oder hergestellt sind.

Verwandte Technik

Fig. 1A ist ein schematischer Schaltplan einer herkömmlichen DRAM-Zelle 100, die unter Verwendung eines herkömmlichen logischen Verfahrens hergestellt ist. Fig. 1B ist eine Querschnittsansicht der DRAM-Zelle 100. Wie hierin verwendet, ist ein herkömmliches logisches Verfahren als ein Halbleiterherstellungsverfahren definiert, bei dem nur eine Schicht Polysilicium verwendet wird und entweder eine Einfach-Well- oder eine Doppel-Well-Konstruktion bereitgestellt wird. Die DRAM-Zelle 100 besteht aus einem p-Kanal-MOS-Zugriffstransistor 1 mit einem Gateanschlussstift 9, der an die Wortzeile 3 angeschlossen ist, einem Drainanschlussstift 17, der an die Bitzeile 5 angeschlossen ist, und einem Quellenanschlussstift 18, der an das Gate 11 eines p- Kanal-MOS-Transistors 2 angeschlossen ist. Der p-Kanal-Transistor 2 ist für den Betrieb als Ladungsspeicherkondensator konfiguriert. Die Quelle und der Drain 19 des Transistors 2 sind miteinander verbunden. Die Quelle, der Drain und der Kanal des Transistors 2 sind so angeschlossen, dass sie eine feste Elektrodenvorspannung Vpp empfangen. Die Spannung Vpp ist eine positive Zusatzspannung, die um mehr als eine Transistorschwellenspannung Vt größer ist als die positive Versorgungsspannung Vdd.

Wie hierin verwendet, ist die Elektrode des Ladungsspeicherkondensators als der Knoten definiert, der mit dem Zugriffstransistor gekoppelt ist, und die Gegenelektrode des Ladungsspeicherkondensators ist als der Knoten definiert, der so gekoppelt ist, dass er eine feste Elektrodenvorspannung empfangt. Daher bildet bei der DRAM-Zelle 100 das Gate 11 des Transistors 2 die Elektrode des Ladungsspeicherkondensators, und der Kanalbereich des Transistors 2 bildet die Gegenelektrode des Ladungsspeicherkondensators.

Um die Weichfehlerratenempfindlichkeit der DRAM-Zelle 100 zu verbessern, ist die Zelle in einem n-Well-Bereich 14 hergestellt, der in einem p-Substrat 8 angeordnet ist. Um den Vorschwellstromverlust des Zugriffstransistors 1 zu minimieren, ist der n-Well 14 (im n-Kontaktbereich 21) auf die Spannung Vpp vorgespannt. Jedoch vergrößert eine solche Well-Vorspannung den Verbindungsverluststrom. Folglich wird die Vorspannung des n-Well 14 so gewählt, dass der Vorschwellstromverlust verringert wird, ohne den Verbindungsverluststrom bedeutend zu vergrößern. Wenn Ladung im Speicherkondensator gespeichert wird, wird die Bitzeile 5 auf das geeignete Niveau gebracht (d. h. Vdd oder VSS), und die Wortzeile 3 wird aktiviert, so dass sie den Zugriffstransistor 1 einschaltet. Als Folge davon wird die Elektrode des Speicherkondensators geladen. Um die gespeicherte Ladung zu maximieren, muss die Wortzeile 3 auf eine negative Zusatzspannung Vbb getrieben werden, die kleiner ist als die Versorgungsspannung VSS minus dem Absolutwert der Schwellenspannung (Vip) des Zugriffstransistors 1.

Im Datenspeicherzustand wird der Zugriffstransistor 1 ausgeschaltet, indem die Wortzeile mit der Versorgungsspannung Vdd angesteuert wird. Um die Ladungsspeicherung des Kondensators zu maximieren, wird die Gegenelektrode auf die positive Zusatzspannung Vpp vorgespannt. Die Elektrodenspannung Vpp wird durch die Oxiddurchbruchspannung des Transistors 2 begrenzt, der den Ladungsspeicherkondensator bildet.

Die DRAM-Zelle 100 und ihre Variationen sind in U.S.-Patent Nr. 5,600,598 mit dem Title "Memory Cell and Wordline Driver For Embedded DRAM in ASIC Process" von K. Skjaveland, R. Township, P. Gillingham (im Folgenden als "Skjaveland et al. " bezeichnet) und "A 768k Embedded DRAM for 1.244 Gb·s ATM Switch in a 0.8 um Logic Process", P. Gillingham, B. Hold, I. Mes. C. O'Connell, P. Schofield, K. Skjaveland, R. Torrance, T. Wojcicki, H. Chow, Digest von ISSCC, 1996, S. 262-263 (im Folgenden als "Gillingham et al. " bezeichnet) dokumentiert. Sowohl Skjaveland et al. als auch Gillingham et al. beschreiben Speicherzellen, die in einem n-Well enthalten sind, der in einem p-Substrat gebildet ist.

Fig. 2 ist ein schematischer Schaltplan eines Wortzeilensteuerkreises 200, der einen Wortzeilentreiberkreis 201 und einen Wortzeilenzusatzgenerator 202 umfasst, der von Gillingham et al. beschrieben wird. Der Wortzeilensteuerkreis 200 umfasst die p-Kanal- Transistoren 211-217, die Inverter 221-229, die NAND-Gatter 231-232 und das NOR- Gatter 241, die wie veranschaulicht angeschlossen sind. Der Wortzeilentreiber 201 umfasst einen p-Kanal-Spannungsvergrößerungstransistor 211, der ermöglicht, dass eine zugeordnete Wortzeile auf die Versorgungsspannung Vdd hochgetrieben wird. Es sind p-Kanal-Spannungsverringerungstransistoren 212-217 vorgesehen, so dass die Wortzeile auf eine negative Spannung (z. B. -1,5 V) wesentlich unterhalb der negativen Versorgungsspannung VSS hinunter gebracht werden kann. Jedoch weisen die p-Kanal- Spannungsverringerungstransistoren 212-217 eine Antriebsfähigkeit auf, die viel kleiner (etwa halb so groß) wie die eines NMOS-Transistors gleicher Größe ist. Als Folge davon ist die Wortzeileneinschaltung von Gillingham et al. relativ langsam (> 10 ns). Des Weiteren treibt der Wortzeilentreiber 201 im Datenspeicherzustand nur die Wortzeile auf die Versorgungsspannung Vdd. Als Folge wird der Vorschwellverluststrom des Zugriffstransistors in den Speicherzellen möglicherweise nicht angemessen unterdrückt.

DRAM-Zellen, die der DRAM-Zelle 100 entsprechen, sind ebenfalls unter Verwendung von n-Kanal-Transistoren, die in einem p-Well-Bereich hergestellt wurden, gebildet worden. Um die gespeicherte Ladung in solchen n-Kanal-DRAM-Zellen während des Speicherzellenzugriffs zu maximieren, wird die zugehörige Wortzeile mit einer Spannung angesteuert, die größer ist als die Versorgungsspannung Vdd plus dem Absolutwert der Schwellenspannung (Vm) des Zugriffstransistors. Im Datenspeicherzustand wird der n-Kanal-Zugriffstransistor ausgeschaltet, indem die Wortzeile mit der Versorgungsspannung VSS (0 Volt) angesteuert wird. Um die Ladungsspeicherung des Kondensators in einer n-Kanal-DRAM-Zelle zu maximieren, wird die Gegenelektrode auf eine Elektrodenspannung Vbb vorgespannt, die kleiner ist als die Versorgungsspannung VSS.

Ein Prinzip des Stands der Technik, das n-Kanal-DRAM-Zellen verwendet, umfasst das von Hashimoto et al. in "An Embedded DRAM Module using a Dual Sense Amplifier Architecture in a Logic Process", 1997 IEEE International Solid-State Circuits Conference, S. 64-65 und 431 beschriebene. Einp-Substrat wird derart verwendet, dass die Speicherzellen direkt in Kontakt mit dem Substrat sind und nicht durch eine Well- Kontruktion isoliert sind. Bei der beschriebenen Konstruktion ist eine Substratvorspannung nicht erlaubt. Zudem ist das Anlegen einer negativen Spannung an die Wortzeile nicht auf ASICs anwendbar, die die Substratvorspannung auf Null beschränken.

Folglich erreicht die Architektur eine negative Gate-Quelle-Spannung (Vgs) durch Beschränkung der Bitzeilenschwingung. Die negative Spannung Vgs verringert den Vorschwellverluststrom in den Speicherzellen. Hashimoto et al. versäumen eine Beschreibung der Konstruktion des Wortzeilentreibers.

Es wäre daher wünschenswert, über einen Wortzeilentreiberkreis zu verfügen, der die Verlustströme in DRAM-Zellen verbessert, die unter Verwendung eines herkömmlichen logischen Verfahrens hergestellt sind. Zudem wäre es wünschenswert, über verbesserte Verfahren zur Vorspannung von DRAM-Zellen zu verfügen, die unter Verwendung eines herkömmlichen logischen Verfahrens hergestellt sind.

ZUSAMMENFASSUNG

Dementsprechend schafft die vorliegende Erfindung ein Speichersystem, das eine Zelle eines dynamischen Direkzugriffspeichers (DRAM), eine Wortzeile und einen CMOS Wortzeilentreiber umfasst, der unter Verwendung eines herkömmlichen logischen Verfahrens hergestellt ist. Der Wortzeilentreiber wird so gesteuert, dass er selektiv eine positive Zusatzspannung und eine negative Zusatzspannung an die Wortzeile anlegt, Wodurch der Zugriff auf die DRAM-Zelle gesteuert wird.

Es wird ein Generator zur Erzeugung der positiven Zusatzspannung bereitgestellt, der die positive Zusatzspannung derart erzeugt, dass die positive Zusatzspannung größer ist als die Versorgungsspannung Vdd, jedoch kleiner als die Versorgungsspannung Vdd plus dem Absolutwert der Transistorschwellenspannung Vt.

Daher ist gemäß einem Gesichtspunkt der vorliegenden Erfindung ein Speichersystem bereitgestellt, das auf eine positive Versorgungsspannung und eine Masseversorgungsspannung anspricht, wobei das Speichersystem umfasst:

eine Zelle eines dynamischen Direktzugriffsspeichers (DRAM);

eine Wortzeile, die mit der DRAM-Zelle gekoppelt ist, wobei die Wortzeile aktiviert wird, um auf die DRAM-Zelle zuzugreifen;

einen Wortzeilentreiber, der mit der Wortzeile gekoppelt ist; und

einen Generator zur Erzeugung einer positiven Zusatzspannung, der mit dem Wortzeilentreiber gekoppelt ist, um eine positive Zusatzspannung bereitzustellen, dadurch gekennzeichnet, dass die positive Zusatzspannung größer ist als die positive Versorgungsspannung und kleiner als eine Transistorschwellenspannung, die größer als die positive Versorgungsspannung ist.

Ebenso wird gemäß einem zweiten Gesichtspunkt eine negative Zusatzspannung derart bereitgestellt, dass die negative Zusatzspannung kleiner ist als die Versorgungs- Spannung VSS, jedoch größer als die Versorgungsspannung VSS minus dem Absolutwert einer Transistorschwellenspannung Vt.

Es wird eine Kopplungsschaltung zwischen dem Wortzeilentreiber und entweder dem Generator zur Erzeugung der positiven Zusatzspannung oder dem Generator zur Erzeugung der negativen Zusatzspannung geschaffen. Wenn zum Beispiel die DRAM- Zelle aus PMOS-Transistoren konstruiert ist, koppelt die Kopplungsschaltung den Wortzeilentreiber mit dem Generator zur Erzeugung einer negativen Wortzeilenzusatzspannung. Wenn auf die DRAM-Zelle zugegriffen wird, koppelt die Kopplungsschaltung den Wortzeilentreiber mit der negativen Zusatzspannung, wodurch der p- Kanal-Zugriffstransistor der DRAM-Zelle eingeschaltet wird. Wenn jedoch nicht auf die DRAM-Zelle zugegriffen wird, koppelt die Kopplungsschaltung den Wortzeilentreiber mit der Versorgungsspannung VSS, wodurch Verlustströme, die mit der negativen Zusatzspannung verbunden sind, minimiert werden.

Bei dieser Ausführungsform kann die Kopplungsschaltung so konfiguriert werden, dass sie die Versorgungsspannung VSS an den Wortzeilentreiber anlegt, wenn die Wortzeile erstmalig aktiviert wird. Wenn die Spannung an der Wortzeile unter die Versorgungsspannung Vdd abfällt, legt die Kopplungsschaltung die negative Zusatzspannung an den Wortzeilentreiber an.

Wenn die DRAM-Zelle hingegen aus NMOS-Transistoren konstruiert ist, koppelt die Kopplungsschaltung den Wortzeilentreiber mit dem Generator zur Erzeugung einer positiven Wortzeilenzusatzspannung. Wenn auf die DRAM-Zelle zugegriffen wird, koppelt die Kopplungsschaltung den Wortzeilentreiber mit der positiven Zusatzspannung, wodurch der n-Kanal-Zugriffstransistor der DRAM-Zelle eingeschaltet wird. Wenn jedoch nicht auf die DRAM-Zelle zugegriffen wird, koppelt die Kopplungsschaltung den Wortzeilentreiber mit der Versorgungsspannung Vdd, wodurch Verlustströme minimiert werden, die mit der positiven Zusatzspannung verbunden sind.

Bei dieser Ausführungsform kann die Kopplungsschaltung so konfiguriert werden, dass die Versorgungsspannung Vdd an den Wortzeilentreiber angelegt wird, wenn die Wortzeile erstmalig aktiviert wird. Wenn die Spannung an der Wortzeile über die Versorgungsspannung VSS ansteigt, legt die Kopplungsschaltung die positive Zusatzspannung an den Wortzeilentreiber an.

Der Generator zur Erzeugung einer positiven Zusatzspannung umfasst einen Ladungspumpensteuerkreis, der die positive Zusatzspannung auf eine Spannung begrenzt, die kleiner ist als Vdd plus Vt. Ebenso umfasst der Generator zur Erzeugung einer negativen Zusatzspannung einen Ladungspumpensteuerkreis, der die negative Zusatzspannung auf eine Spannung begrenzt, die größer ist als VSS minus Vt. Die positive und die negative Zusatzspannung sind in dieser Weise begrenzt, da für normale logische Anwendungen, bei denen Verfahren im Bereich von weniger als 0,25 Mikrometer verwendet werden, die Gateoxiddurchbruchspannung gewöhnlich kleiner als eine Schwellenspannung Vt oberhalb der positiven Versorgungsspannung Vdd ist.

Der Generator zur Erzeugung einer positiven Zusatzspannung umfasst einen Ladungspumpensteuerkreis, der die positive Zusatzspannung auf eine Spannung begrenzt, die um weniger als eine Transistorschwellenspannung größer ist als die Versorgungsspannung Vdd. Bei einer Ausführungsform umfasst dieser Ladungspumpensteuerkreis einen ersten p-Kanal-Transistor mit einer Quelle, die mit der Versorgungsspannung Vdd gekoppelt ist, und einen Drain, der mit einer ersten Bezugsstromquelle gekoppelt ist. Das Gate des ersten p-Kanal-Transistors ist mit dem Gate eines zweiten p-Kanal- Transistors gekoppelt. Der erste und der zweite p-Kanal-Transistor weisen jeweils eine erste und eine zweite Kanalbreite auf, wobei die zweite Kanalbreite größer ist als die erste Kanalbreite. Eine zweite Bezugsstromquelle ist mit dem Drain des zweiten p- Kanal-Transistors gekoppelt. Der Drain des zweiten p-Kanal-Transistors stellt ein Sperrsteuersignal für den Ladungspumpensteuerkreis bereit. Ein dritter p-Kanal- Transistor weist ein Gate und einen Drain, der mit einer Quelle des zweiten p-Kanal- Transistors gekoppelt ist, sowie eine Quelle auf, die zum Empfang der positiven Zusatzspannung gekoppelt ist. Das Verhältnis der ersten und zweiten Kanalbreite ist so gewählt, dass das Sperrsteuersignal erzeugt wird, wenn die positive Zusatzspannung kleiner als eine Transistorschwellenspannung ist, die größer als die Versorgungsspannung Vdd ist. Bei einer Ausführungsform weist die erste Bezugsstromquelle einen negativen Temperaturkoeffizienten auf, um die Wärmeauswirkungen des zweiten p- Kanal-Transistors auszugleichen. Die zweite Bezugsstromquelle kann mit einem positiven Temperaturkoeffizienten versehen werden, um Wärmeauswirkungen des dritten p-Kanal-Transistors auszugleichen.

Ebenso umfasst der Generator zur Erzeugung einer negativen Zusatzspannung einen Ladungspumpensteuerkreis, der die negative Zusatzspannung auf eine Spannung begrenzt, die um weniger als eine Transistorschwellenspannung Vt kleiner ist als die Versorgungsspannung VSS. Bei einer Ausführungsform umfasst dieser Ladungspumpensteuerkreis einen ersten n-Kanal-Transistor mit einer Quelle, die mit der Versorgungsspannung VSS gekoppelt ist, und einen Drain, der mit einer ersten Bezugsstromquelle gekoppelt ist. Das Gate des ersten n-Kanal-Transistors ist mit dem Gate eines zweiten n-Kanal-Transistors gekoppelt. Der erste und der zweite n-Kanal-Transistor weisen jeweils eine erste und eine zweite Kanalbreite auf, wobei die zweite Kanalbreite größer als die erste Kanalbreite ist. Eine zweite Bezugsstromquelle ist mit dem Drain des zweiten n-Kanal-Transistors gekoppelt. Der Drain des zweiten n-Kanal-Transistors stellt ein Sperrsteuersignal für den Ladungspumpensteuerkreis bereit. Ein p-Kanal- Transistor weist eine Quelle, die mit der Quelle des zweiten n-Kanal-Transistors gekoppelt ist, sowie einen Drain und ein Gate, das zum Empfang der negativen Zusatzspannung gekoppelt ist, auf. Das Verhältnis der ersten und zweiten Kanalbreite ist so gewählt, dass das Sperrsteuersignal erzeugt wird, wenn die negative Zusatzspannung größer ist als die Versorgungsspannung VSS minus dem Absolutwert einer Transistorschwellenspannung Vt. Bei einer Ausführungsform weist die erste Bezugsstromquelle einen negativen Temperaturkoeffizienten auf, um die Wärmeauswirkungen des zweiten n-Kanal-Transistors auszugleichen. Die zweite Bezugsstromquelle kann mit einem positiven Temperaturkoeffizienten versehen werden, um Wärmeauswirkungen des p-Kanal-Transistors auszugleichen.

Die vorliegende Erfindung wird unter Bezugnahme auf die folgende Beschreibung und die Zeichnungen besser verständlich.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1A ist ein schematischer Schaltplan einer herkömmlichen DRAM-Speicherzelle, die von p-Kanal-MOS-Transistoren gebildet wird, die unter Verwendung eines herkömmlichen logischen Verfahrens hergestellt sind.

Fig. 1B ist eine Querschnittszeichnung der DRAM-Speicherzelle aus Fig. 1A.

Fig. 2 ist ein schematischer Schaltplan eines herkömmlichen Wortzeilensteuerkreises, der einen Wortzeilentreiber und einen Wortzeilenspannungsgenerator umfasst.

Fig. 3A ist ein schematischer Schaltplan einer DRAM-Speicherzelle, die von Spannungsquellen versorgt wird, gemäß einer Ausführungsform der vorliegenden Erfindung.

Fig. 3B ist eine Querschnittsansicht der DRAM-Speicherzelle aus Fig. 3A.

Fig. 3C ist eine Auslegungsansicht der DRAM-Speicherzelle aus Fig. 3A gemäß einer Ausführungsform der vorliegenden Erfindung.

Fig. 3D ist eine Querschnittsansicht der DRAM-Speicherzelle aus Fig. 3A gemäß einer anderen Ausführungsform der vorliegenden Erfindung.

Fig. 4 ist ein schematischer Schaltplan eines Wortzeilentreibers gemäß einer Ausführungsform der vorliegenden Erfindung.

Fig. 5 ist ein Blockdiagramm, das ein Wortzeilentreibersystem veranschaulicht, das eine erste Vielzahl von Wortzeilentreibern, eine zweite Vielzahl von Kopplungsschaltungen VSSB, einen Spannungsgenerator VCCB und einen Spannungsgenerator VBBS gemäß einer Ausführungsform der vorliegenden Erfindung enthält.

Fig. 6 ist ein schematischer Schaltplan einer Kopplungsschaltung VSSB gemäß einer Ausführungsform der vorliegenden Erfindung.

Fig. 7 ist ein Wellenformdiagramm, das verschiedene Signale veranschaulicht, die während des Betriebs der Kopplungsschaltung VSSB aus Fig. 6 erzeugt werden.

Fig. 8 ist ein Blockdiagramm von Zusatzspannungsgeneratoren VCCB und VSSB gemäß einer Ausführungsform der vorliegenden Erfindung.

Fig. 9A ist ein vereinfachter schematischer Schaltplan eines Ladungspumpensteuerkreises, der in einem herkömmlichen Generator zur Erzeugung einer positiven Zusatzspannung verwendet wird.

Fig. 9B ist ein vereinfachter schematischer Schaltplan eines Ladungspumpensteuerkreises, der in einem herkömmlichen Generator zur Erzeugung einer negativen Zusatzspannung verwendet wird.

Fig. 10 ist ein schematischer Schaltplan eines Ladungspumpensteuerkreises VCCB gemäß der einen Ausführungsform der vorliegenden Erfindung.

Fig. 11 ist ein schematischer Schaltplan eines Ladungspumpensteuerkreises VBBS gemäß der einen Ausführungsform der vorliegenden Erfindung.

Fig. 12-17 sind schematische Schaltpläne von Bezugsstromquellen gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung.

Fig. 18 ist ein schematischer Schaltplan eines Wortzeilentreibers und einer Spannungskopplungsschaltung VBBC gemäß einer Ausführungsform der vorliegenden Erfindung, die NMOS-Transistoren verwendet, um die DRAM-Zellen zu bilden.

AUSFÜHRLICHE BESCHREIBUNG

Im Folgenden werden die Spannungen und das Vorspannen eines DRAM-Speichers beschrieben, der unter Verwendung eines herkömmlichen logischen Verfahrens hergestellt ist, welches ein Einfach- oder Doppel-Well-Verfahren mit einer einzigen polykristallinen Siliciumschicht und einer oder mehreren Metall schichten ist. In den beschriebenen Beispielen wird die positive Versorgungsspannung als Versorgungsspannung Vdd bezeichnet. Im Allgemeinen kann die positive Versorgungsspannung Vdd einen Nennwert von beispielsweise 3,3 Volt, 2,5 Volt, 1,8 Volt usw. aufweisen, abhängig vom Herstellungsverfahren. Die Masseversorgungsspannung mit einem Nennwert von 0 Volt wird als Versorgungsspannung VSS bezeichnet.

Wie in Fig. 3A gezeigt, besteht eine DRAM-Speicherzelle, die in den beschriebenen Ausführungsformen verwendet wird, aus einem p-Kanal-Zugriffstransistor 301 und einem p-Kanal-Speichertransistor 302, der als Speicherkondensator konfiguriert ist. Das Gate des Zugriffstransistors 301 ist mit der Wortzeile 303 verbunden und der Drain des Zugriffstransistors 301 ist mit der Bitzeile 305 verbunden. Die Quelle des Zugriffstransistors 301 ist mit dem Quellenbereich des Transistors 302 gekoppelt. In der beschriebenen Ausführungsform ist nur der Quellenbereich des Transistors 302 tatsächlich gebildet (d. h. es gibt keinen Drainbereich des Transistors 302). Bei einer anderen Ausführungsform ist sowohl der Quellen- als auch der Drainbereich gebildet, und diese Bereiche sind gemeinsam mit der Quelle des Zugriffstransistors 301 verbunden. Der Kanal des Transistors 302 bildet die Elektrode des Speicherkondensators, und das Gate des Transistors 302 bildet die Gegenelektrode des Speicherkondensators. Der Kanal des Speichertransistors 302 (d. h. die Elektrode des Speicherkondensators) ist mit der Quelle des Zugriffstransistors 301 gekoppelt. Das Gate des Transistors 302 (d. h. die Gegenelektrode des Speicherkondensators) ist zum Empfang einer negativen Zusatzvorspannung Vbb1 verbunden. Die Vorspannung Vbb1 ist durch die Durchbruchspannung (Vbd) des Gateoxids des Kondensators 302 und die größte Spannung (V&sub1;), die in der Elektrode gespeichert ist, begrenzt. Im Allgemeinen wird die Vorspannung Vbb1 auf eine Spannung eingestellt, die größer ist als V&sub1; minus Vbd. Bei der bevorzugten Ausfüh rungsform ist V&sub1; gleich der positiven Versorgungsspannung Vdd, und die Vorspannung Vbb1 ist auf -0,3 Volt eingestellt.

Im Allgemeinen wird die Vorspannung Vbb1 so gewählt, dass sie eine Größe aufweist, die kleiner ist als ein Diodenspannungsabfall. Das heißt, die Vorspannung Vbb1 wird so gewählt, dass sie eine Größe aufweist, die kleiner ist als etwa 0,7 Volt. Die negative Vorspannung Vbb1 linearisiert den Betrieb des Speicherkondensators 302, indem sie die Kapazität des Kondensators 302 erhöht, wenn die Elektrode auf die Versorgungsspannung Vdd geladen wird. Ohne die negative Elektrodenvorspannung Vbb1 neigt die Kapazität des Kondensators 302 dazu, schnell abzunehmen, wenn die Spannung am Kondensator kleiner als die Schwellenspannung der MOS-Konstruktion wird.

Wie in Fig. 3B veranschaulicht, ist die DRAM-Speicherzelle 300 in einem n-dotierten Well 304 eines monokristallinen p-Siliciumsubstrats 306 enthalten. Mehrere Speicherzellen können denselben n-Well 304 gemeinsam benutzen. Der n-Well 304 ist auf eine positive Zusatzspannung (Vpp1) vorgespannt, die um eine Spannung, die etwa gleich dem Absolutwert der Schwellenspannung (Vtp) des p-Kanal-Zugriffstransistors 301 ist, größer als die Versorgungsspannung Vdd ist. Zusätzlich ist die positive Zusatzspannung Vpp1 so gewählt, dass sie kleiner ist als die Oxiddurchbruchspannung des p-Kanal- Zugriffstransistors 301. Der n-Well 304 ist durch eine Verbindung zu dem n-Kontaktbereich 315 vorgespannt. Bei der vorliegenden Ausführungsform wird die Spannung Vpp1 so geregelt, dass sie etwa 0,3 Volt größer als die Versorgungsspannung Vdd ist (d. h. Vtp = = 0,3 Volt). Das Anlegen der Spannung Vpp1 an den n-Well 304 verringert den Vorschwellverluststrom des Zugriffstransistors 301 und minimiert die Möglichkeit der Vorwärtsvorspannung der Verbindung zwischen der Elektrode des Kondensators 302 und dem n-Well 304 aufgrund von Versorgungsrauschen. Jedoch vergrößert das Anlegen der Spannung Vpp1 an den n-Well 304 ebenfalls den Verbindungsverluststrom an der Elektrode des Speicherkondensators 302, besonders bei höheren Spannungen.

Wenn Daten in die Speicherzelle 300 geschrieben werden, wird die Bitzeile 305 mit der Versorgungsspannung Vdd gekoppelt, um einen Datenwert von logisch null zu schreiben, oder sie wird mit der Versorgungsspannung VSS gekoppelt, um einen Datenwert von logisch eins zu schreiben. Zusätzlich wird die Wortzeile 303 zum Empfang einer Wortzeilenspannung VSSB gekoppelt, die ein Potential von etwa -0,3 Volt aufweist. Gemäß einer Ausführungsform ist das Niveau der Spannung VSSB so gewählt, dass es -0,2 Volt bis -0,6 Volt beträgt, verglichen mit -1,0 Volt oder negativer in einer traditionellen DRAM-Implementierung. Die Erzeugung der Spannung VSSB wird unten ausführlicher beschrieben.

Wenn die Speicherzelle 300 sich im Datenspeicherzustand befindet, wird die Bitzeile 305 auf eine Spannung von etwa der Hälfte der Versorgungsspannung Vdd vorgeladen. Der Vorschwellstromverlust der Speicherzelle 300 neigt dazu, größer zu sein, wenn sich die Bitzeile 305 oder die Elektrode des Kondensators 302 auf einem Potential befindet, das etwa der Versorgungsspannung Vdd entspricht. Dieser Vorschwellverluststrom ist für Sub-Mikrometer-Transistoren aufgrund ihrer niedrigeren Schwellenspannungen (z. B. Vtp = -0,5 Volt) ausgeprägter. Um den Vorschwellverluststrom während des Datenspeicherzustands zu verringern, ist die Wortzeile 303 mit einer intern erzeugten positiven Zusatzspannung (Vcca) gekoppelt, die ein Potential aufweist, das etwa 0,3 Volt größer ist als die Versorgungsspannung Vdd. Gemäß einer Ausführungsform wird der Spannungspegel VCCB so gewählt, dass er 0,2 Volt bis 0,6 Volt größer als die Versorgungsspannung Vdd ist. Dies unterscheidet sich von den herkömmlichen, oben beschriebenen Speicherzellen, bei denen die Wortzeile während des Datenspeicher- Zustands mit der Versorgungsspannung Vdd gekoppelt ist. Die Erzeugung der positiven Zusatzspannung VCCB wird unten ausführlicher beschrieben.

Fig. 3C zeigt die Auslegung der Speicherzelle 300 gemäß einer Ausführungsform der vorliegenden Erfindung. Zwei benachbarte Zellen benutzen die Verbindung zur Bitzeile 305 gemeinsam, und die obere Elektrode 313 des Kondensators 302 verbindet die beiden Reihen benachbarter Zellen parallel mit der Wortzeile, Die Kondensatoren benachbarter Zellen sind durch den Feldoxidbereich (FOX-Bereich) 314 elektrisch isoliert, beispielsweise mit dem Mindestabstand, den die Konstruktionsvorschriften erlauben. Da die Kondensatorelektrode 313 auf das Vbb1-Niveau vorgespannt ist, um die Maximaleinschaltung des p-Kanal-Kondensators zu ermöglichen, besteht im ungünstigsten Fall eine Vorspannung über dem Feldoxid 314 mit maximalem Verluststrom, der zwischen benachbarten Zellspeicherknoten fließen kann. Um diesen Feldverluststrom zu minimieren, wird der Kondensatorelektrode 313 ermöglicht, nur entlang diagonaler Ecken benachbarter Speicherknoten das Feldoxid 314 zu überkreuzen. Dadurch muss der eventuelle Verluststromweg zwischen benachbarten Zellen das 1,414-fache des Mindest-FOX-Isolierabstands betragen, und es wird gleichzeitig der Abschnitt des Speicherknotenumfangs (bei Mindestabstand) verringert, der von der Kondensatorelektrode 313 nachteiligerweise durchgelassen wird, so dass er weniger als 25% des Gesamtspeicherknotenumfangs beträgt (welcher der Kanalbereich des Kondensators 302 ist), und dadurch wird der eventuelle Verluststrom verringert.

Fig. 3D zeigt eine vergrößerte Querschnittsansicht des p-Kanal-Zugriffstransistors 301 und des p-Kanal-Kondensators 302 gemäß einer anderen Ausführungsform der vorliegenden Erfindung. Bei dieser Ausführungsform sind das normale p-Quellen-Drain- Massivimplantat und die Quellen-Drain-Salizidisierung aus dem p-Verbindungsbereich 312 ausgeschlossen. Diese Anordnung verringert den Verbindungsverluststrom sowie den gateinduzierten Drain-Verluststrom (GIDL), der die Ladungsspeicherzeit des Speicherknotens verschlechtern kann. Bei einem herkömmlichen logischen Verfahren folgt die Bildung eines p-Kanal-Transistors gewöhnlich der Folge: (i) Mustern und Ätzen des Polysiliciumgates, (ii) Verwendung von Ionenimplantation, um die Quelle- Drain-Bereiche direkt an den Gatekanten leicht zu dotieren, wodurch p-LDD-Bereiche gebildet werden, (iii) Bildung von isolierenden Seitenwandabstandhaltern, (iv) Bildung von Salizid (selbstjustiertes Silizid) auf den freiliegenden Siliciumflächen und (v) Verwendung von Ionenimplantation, um die Quelle-Drain-Bereiche auf den freiliegenden Siliciumflächen stark zu dotieren, wodurch p-S/D-Bereiche gebildet werden. Die Zwei-Schritt-Bildung der p-LDD- und des P-S/D-Bereiche ermöglicht einen starken Leitungsstrom und gleichzeitig eine gute Steuerung des Verluststroms. Der p-S/D- Bereich ist gewöhnlich stärker dotiert als der p-LDD-Bereich, so dass er einen geringen spezifischen Widerstand aufweist. Als Folge davon ist die Verbindungsdurchbruchspannung geringer und der Verluststrom des p-S/D-Bereiches ist viel größer als der des p-LDD-Bereiches. Das Quellen-Drain-Salizid verringert die spezifischen Quelle-Drain-Widerstand weiter, verschlechtert jedoch auch den Verbindungsverlust strom weiter. Daher ist es wichtig, soviel starke p-Dotierung und Salizidbildung im Speicherknoten (d. h. dem Bereich 312) wie möglich auszuschließen.

Bei der vorliegenden Erfindung ist der Bereich 312 mit dem Mindestabstand des Polysiliciumgates ausgeführt, der mit dem Zweifachen der Größe der isolierenden Seitenwandabstandhalter 325 vergleichbar ist. Bei dieser Auslegungsanordnung werden p-S/D-Dotierung und Salizid wirksam aus dem Bereich 312 ausgeschlossen, ohne die Notwendigkeit weiterer Verarbeitungsschritte.

Die DRAM-Zelle aus Fig. 3A-3D kann auf ähnliche Weise unter Verwendung eines n- Kanal-Zugriffstransistors und eines Kondensators implementiert werden, vorausgesetzt, dass diese Bauteile in einem p-dotierten Well hergestellt sind, der entweder in einem n- dotierten Substrat oder in einem massiv n-dotierten Well eines p-dotierten Substrats angeordnet ist.

Fig. 4 ist ein schematischer Schaltplan eines Wortzeilentreibers 400, der zum Ansteuern der Wortzeile 303 verwendet wird, gemäß einer Ausführungsform der vorliegenden Erfindung. Demgemäß werden die Ausgangsspannungen, die von dem Wortzeilentreiber 400 bereitgestellt werden, an die Wortzeile 303 angelegt (Fig. 3A). Der Wortzeilentreiber 400 besteht aus den p-Kanal-Transistoren 401-402 und den n-Kanal- Transistoren 403-405. Um die Wortzeile 303 zu deaktivieren, wird der Transistor 401 eingeschaltet, wodurch die Wortzeile 303 auf die positive Wortzeilenzusatzspannung VCCB hochgetrieben wird. Die Wortzeilenspannung VCCB ist groß genug, um den Zugriffstransistor 301 auszuschalten. Um die Wortzeile 303 zu aktivieren, wird der Spannungsverringerungstransistor 301 eingeschaltet, wodurch die Wortzeile 303 auf die Spannung VSSB hinuntergebracht wird. Die Erzeugung der Wortzeilenspannung VSSB wird unten ausführlicher beschrieben.

Das Gate des Wortzeilenspannungsvergrößerungstransistors 401 und das Gate des Wortzeilenspannungsverringerungstransistors 403 sind gemeinsam mit einem Verbindüngsgate verbunden, das von dem p-Kanal-Transistor 402 gebildet wird. Der Transistor 402 koppelt, wenn er eingeschaltet wird, die Transistoren 401 und 402 zum Empfang eines Ausgangssignals Xi, das von einem Zeilenadressendecoder 410 bereitgestellt wird. Das Gate des Transistors 402 ist zum Empfang eines anderen Ausgangssignals Xj# von dem Zeilenadressendecoder 410 gekoppelt. Wenn die Speicherzellen, die mit der Wortzeile 303 verbunden sind, für den Zugriff ausgewählt werden, treibt der Zeilenadressendecoder 410 zuerst das Signal Xi auf einen hohen Pegel und das Signal Xj# daraufhin auf einen tiefen Pegel. Der tiefe Zustand des Signals Xj# schaltet den Verbindungstransistor 402 ein, der das logisch hohe Signal Xi an das Gate des Spannungsvergrößerungstransistors 401 und das Gate des Spannungsverringerungstransistors 403 liefert. Unter diesen Bedingungen wird der Spannungsverringerungstransistor 403 eingeschaltet, wodurch die Wortzeile 303 zum Empfang der Wortzeilenspannung VSSB gekoppelt wird.

Wie unten ausführlicher beschrieben, steuert der Zeilenadressendecoder 410 eine erste Untergruppe von Wortzeilen, die die Wortzeile 303 und eine Vielzahl von anderen Wortzeilen umfasst. Wenn die Wortzeile 303 nicht für den Zugriff ausgewählt wird (jedoch eine andere Wortzeile in der ersten Untergruppe von Wortzeilen für den Zugriff ausgewählt wird), stellt der Zeilenadressendecoder 410 logisch niedrige Werte sowohl für das Signal Xi als auch für das Signal Xj# bereit. Unter diesen Bedingungen werden das Gate des Spannungsvergrößerungstransistors 401 und das Gate des Spannungsverringerungstransistors 403 vom n-Kanal-Transistor 404 in einem logisch niedrigen Zustand gehalten. Es ist zu beachten, dass das Gate des Transistors 404 mit der Wortzeile 303 verbunden ist, die auf einem logisch hohen Wert gehalten wird, wenn nicht auf die Wortzeile 303 zugegriffen wird. Als Folge davon wird der Transistor 404 eingeschaltet, wenn nicht auf die Wortzeile 303 zugegriffen wird, wodurch die Gates der Transistoren 401 und 403 mit der Versorgungsspannung VSS gekoppelt werden. Die Versorgungsspannung VSS schaltet den Spannungsvergrößerungstransistor 401 ein und den Spannungsverringerungstransistor 403 aus, wodurch eine logisch hohe Spannung (d. h. VCCB) an der Wortzeile 303 aufrecht erhalten wird.

Während der Datenspeicherzeit (d. h. wenn auf keine der Wortzeilen in der ersteh Untergruppe von Wortzeilen zugegriffen wird), treibt der Zeilenadressendecoder 410 das Signal Xj# hoch, wodurch der n-Kanal-Transistor 405 eingeschaltet wird. Der eingeschaltete Transistor 405 koppelt das Gate des Spannungsvergrößerungstransistors 401 und das Gate des Spannungsverringerungstransistors 403 mit der Versorgungsspannung VSS. Als Folge davon wird der Spannungsvergrößerungstransistor 401 eingeschaltet und der Spannungsverringerungstransistor 403 ausgeschaltet. Zu diesem Zeitpunkt koppelt der Transistor 401 die Wortzeile 303 zum Empfang der Spannung VCCB, wodurch der Zugriffstransistor 301 der Speicherzelle 300 ausgeschaltet wird.

Der Spannungsverringerungstransistor 403 wird so gewählt, dass er ein n-Kanal- Transistor ist, um das Einschalten der Wortzeile 303 zu beschleunigen. Jedoch ist bei der vorliegenden Ausführungsform die Volumenelektrode aller gebildeten n-Kanal- Transistoren zum Empfang der Versorgungsspannung VSS angeschlossen. (Siehe Fig. 3B, die das p-Substrat 306 veranschaulicht, das zum Empfang der Versorgungsspannung VSS gekoppelt ist.) Als Folge davon ist der Mindestwert der Steuerspannung VSSB auf einen Diodenspannungsabfall unterhalb der Versorgungsspannung VSS begrenzt (d. h. einen Diodenspannungsabfall unterhalb Masse). Zudem weist jede Speicherzellenzeile einen zugehörigen Wortzeilentreiber auf. Es gibt gewöhnlich zahlreiche Speicherzellenzeilen (z. B. mehr als 100) in einem eingebetteten Speicher. Als Folge der großen Anzahl von Wortzeilentreibern kann der Verbindungssperrverlust- Strom zwischen dem Substrat und den Quellen des n-Kanal-Spannungsverringerungstransistors (wie beispielsweise dem Spannungsverringerungstransistor 403) recht bedeutend sein. Der Verbindungssperrverluststrom nimmt exponentiell zu, wenn die Steuerspannung VSSB negativer wird. Um den Verbindungssperrverluststrom zu begrenzen, sind die Wortzeilentreiber in Gruppen von 32 eingeteilt, wobei jede Gruppe mit einer gemeinsamen VSSB Kopplungsschalturig 500 gekoppelt ist.

Fig. 5 ist ein Blockdiagramm, das ein Wortzeilentreibersystem 500 veranschaulicht, das eine erste Vielzahl von Wortzeilentreibern 400, eine zweite Vielzahl von VSSB Kopplungsschaltungen 600, einen VCCB Spannungsgenerator 700 und einen VBBS Spannungsgenerator 800 umfasst. Jede VSSB Kopplungsschaltung 500 ist mit einer entsprechenden Gruppe von 32 Wortzeilentreibern 400 gekoppelt. Wie unten ausführlicher beschrieben, wird, wenn eine der Wortzeilen in einer Gruppe eingeschaltet werden soll, die entsprechende VSSB Kopplungsschaltung 500 so gesteuert, dass sie den VBBS Spannungsgenerator 800 mit der entsprechenden Gruppe von 32 Wortzeilentreibem koppelt. Als Folge davon leitet die Kopplungsschaltung VSSB die negative Zusatzspannung VBBS, die von dem VBBS Spannungsgenerator 800 erzeugt wird, als Spannung VSSB weiter. Wie unten ausführlicher beschrieben, erzeugt der VBBS Spannungsgenerator 800 eine Spannung VBBS mit einem Wert, der kleiner ist als eine Schwellenspannung (Vtp) unterhalb der Versorgungsspannung VSS. Wenn keine der Wortzeilen in einer Gruppe eingeschaltet werden soll, wird die entsprechende VSSB Kopplungsschaltung 500 so gesteuert, dass sie die VSS Spannungsversorgung mit der entsprechenden Gruppe von 32 Wortzeilentreibern koppelt. Das heißt, die VSSB Kopplungsschaltung 500 leitet die Versorgungsspannung VSS als Spannung VSSB weiter.

Da zu einem gegebenen Zeitpunkt nur eine Untergruppe der Wortzeilentreiber 400 zum Empfang der Spannung VBBS gekoppelt ist, wird der Verbindungssperrverluststrom wesentlich verringert. Zudem wird durch Begrenzung der Spannung VBBS auf eine Spannung, die kleiner als eine Schwellenspannung unterhalb der Versorgungsspannung VSS ist, der Verbindungssperrverluststrom weiter verringert.

Fig. 6 ist ein schematisches Diagramm der VSSB Kopplungsschaltung 600 gemäß einer Ausführungsform der vorliegenden Erfindung. Die VSSB Kopplungsschaltung 600 umfasst die p-Kanal-Transistoren 601-603, den n-Kanal-Transistor 604 und die Inverter 611-614. Der p-Kanal-Transistor 601 ist zwischen den Leitungen der Versorgungsspannung VSSB und der Versorgungsspannung VBBS angeschlossen. Das Gate des Transistors 601 ist mit dem Knoten N2 gekoppelt. Der Transistor 602 ist zwischen dem Knoten N2 und der Leitung der Versorgungsspannung VBBS angeschlossen. Der p- Kanal-Transistor 603 ist als ein Kondensator angeschlossen, wobei seine Quelle und sein Drain gemeinsam an den Knoten N1 angeschlossen sind und sein Gate an Knoten N2 angeschlossen ist. Der n-Kanal-Transistor 604 ist zwischen der Leitung der Versorgungsspannung VSSB und dem Anschlussstift der Versorgungsspannung VSS angeschlossen. Das Gate des Transistors 604 ist an den Knoten N1 angeschlossen. Die Inverter 611-614 sind in Reihe angeschlossen, wobei der Inverter 611 das Signal Xj# vom Zeilenadressendecoder 410 empfängt und der Inverter 614 das verzögerte Signal Xj# zum Knoten N1 leitet.

Fig. 7 ist ein Wellenformdiagramm, das verschiedene Signale veranschaulicht, die während des Betriebs der VSSB Kopplungsschaltung 600 erzeugt werden.

Vor dem Aktivieren der Wortzeile 303 ist das Signal Xi niedrig und das Signal Xj# hoch. Unter diesen Bedingungen liefert die Kette von Invertem 611-614 ein logisch hohes Signal an den Knoten N1, wodurch der n-Kanal-Transistor 604 eingeschaltet wird. Als Folge davon wird die Versorgungsleitung VSSB auf der Versorgungsspannung VSS gehalten (0 Volt). Vor der Aktivierung der Wortzeile 303 bringt zudem der Vorschwellstromverlust des Transistors 602 den Knoten N2 auf eine Spannung, die kleiner als ein Schwellenspannungsabfall (Vt) oberhalb VBBS ist, wodurch verhindert wird, dass der Transistor 601 eingeschaltet wird.

Wie oben in Verbindung mit Fig. 4 gezeigt, wird das Signal Xi hochgetrieben und daraufhin wird das Signal Xj# hinuntergetrieben, um die Wortzeile 303 zu aktivieren. unter diesen Bedingungen schaltet sich der Spannungsverringerungstransistor 403 (Fig. 4) des Wortzeilentreibers 400 ein, wodurch die Wortzeile 303 mit der Versorgungsleitung VSSB gekoppelt wird. Unmittelbar nachdem der Transistor 403 eingeschaltet ist, breitet sich der niedrige Zustand des Xj# durch die Kette von Invertem 611-614 aus und hat den Knoten N1 nicht erreicht. Während dieser Zeit bleibt der n-Kanal-Transistor 604 eingeschaltet, wodurch die Versorgungsleitung VSSB zum Empfang der Versorgungsspannung VSS gekoppelt wird. Während dieser Zeit bringt ebenfalls der hohe Zustand des Knotens N1 die Quelle und den Drain des mit dem Kondensator gekoppelten Transistors 603 in einen hohen Zustand. Der Transistor 602 ist als MOS- Diöde angeschlossen, wobei sein Gate und Drain mit der Versorgungsleitung VBBS verbunden sind. Der Transistor 602 begrenzt daher die Spannung am Knoten N2 auf nicht mehr als eine Schwellenspannung (Vt) oberhalb der Spannung VBBS, oder auf ein Potential, das etwa gleich der Versorgungsspannung VSS ist. Folglich wird der Kondensator 603 anfänglich auf eine Spannung aufgeladen, die etwa gleich der Versorgungsspannung Vdd ist (d. h. die Spannung am Transistor 603 ist etwa gleich Vdd).

Wenn der niedrige Zustand des Signals Xj# den Knoten N1 erreicht, wird der Transistor 604 ausgeschaltet, wodurch die Leitung der Versorgungsspannung VSSB von dem Anschlussstift der Versorgungsspannung VSS entkoppelt wird. Die niedrige Spannung am Knoten N1 verursacht ebenfalls, dass der Kondensator 603 den Knoten N2 auf eine Spannung, die gleich -Vdd ist, herunterbringt. Die Spannung -Vdd am Knoten N2 schaltet den p-Kanal-Transistor 601 ein, wodurch die Leitung der Versorgungsspannung VSSB mit der Leitung der Versorgungsspannung VBBS gekoppelt wird. Es ist zu beachten, dass zu diesem Zeitpunkt nur 32 Wortzeilentreiber mit der Leitung der Versorgungsspannung VBBS (und daher mit dem VBBS Spannungsgenerator 800) gekoppelt sind. Da eine relativ kleine Anzahl von Wortzeilentreibern mit der Versorgungsleitung VBBS verbunden ist, ist der resultierende Verbindungsverluststrom relativ klein.

Der chipintegrierte VBBS Spannungsgenerator 800 ist dafür ausgelegt, VBBS trotz des Verbindungsverluststroms auf etwa -0,3 Volt unterhalb der Versorgungsspannung VSS zu halten. Es ist zu beachten, dass während der Aktivierung der Wortzeile 303 diese Wortzeile 303 anfänglich zum Empfang der Versorgungsspannung VSS gekoppelt ist. Wenn die Spannung der Wortzeile 303 unter die Versorgungsspannung Vdd abfällt, wird die Wortzeile 303 zum Empfang der negativen Zusatzspannung VBBS gekoppelt. Dies begrenzt die Quelle-Drain-Spannung des Wortzeilenspannungsverringerungstransistors 403 auf weniger als VCCB minus VBBS, wodurch verhindert wird, dass der Transistor 403 einer hohen Spannungsbelastung ausgesetzt wird.

Um die Wortzeile 303 zu deaktivieren, wird das Signal Xj# vom Zeilenadressendecoder 410 hochgetrieben. Als Reaktion darauf wird der Spannungsvergrößerungstransistor 401 im Wortzeilentreiber 400 eingeschaltet, wodurch die Wortzeile 303 auf die Spannung VCCB hochgetrieben wird. In der VSSB Kopplungsschaltung 600 breitet sich der hohe Zustand des Signals Xj# durch die Verzögerungskette aus, die von den Invertern 611-614 gebildet wird, wodurch eine hohe Spannung am Knoten N1 bereitgestellt wird, die den Transistor 604 einschaltet. Die hohe Spannung am Knoten N1 koppelt ebenfalls den Knoten N2 mit einer Spannung von etwa VSS, wodurch der Transistor 601 ausgeschaltet wird. Unter diesen Bedingungen wird die Leitung der Versorgungsspannung VSSB mit dem Anschlussstift der Versorgungsspannung VSS gekoppelt.

Spannungsreferenzerzeugung

Die Spannungen VCCB und VSSB werden von chipintegrierten Ladungspumpenkreisen gemäß einer Ausführungsform der vorliegenden Erfindung erzeugt. Fig. 8 ist ein Blockdiagramm, das die allgemeine Konstruktion der Generatoren 700 und 800 zur Erzeugung einer Zusatzspannung VCCB und VSSB gemäß einer Ausführungsform der vorliegenden Erfindung zeigt. Jeder der Generatoren zur Erzeugung einer Zusatzspannung VCCB und VSSB besteht aus einem Ringoszillator 801, einer Ladungspumpe 802 und einer Pumpensteuerung 803, die den Betrieb des Oszillators 801 und daher der Ladungspumpe 802 steuert. Der Ringoszillator 801 und die Ladungspumpe 802 sind herkömmliche Bauelemente, die in der Bezugsliteratur, wie beispielsweise in den U.S.- Patenten Nr. 5,703,827 und 5,267,201 gut dokumentiert sind.

Fig. 9A ist ein vereinfachtes schematisches Diagramm eines Ladungspumpensteuerkreises 901, der in einem herkömmlichen Generator zur Erzeugung einer positiven Zusatzspannung verwendet wird. Der Ladungspumpensteuerkreis 901 umfasst einen p- Kanal-Transistor 911 mit einem Gate, das zum Empfang der Versorgungsspannung Vdd gekoppelt ist, eine Quelle und eine Volumenelektrode, die zum Empfang der positiven Zusatzspannung Vboost+ angeschlossen sind, und einen Drain, der mit einer Bezugsstromquelle 912 gekoppelt ist. Der Drain des Transistors 911 ist ebenfalls mit der Sperrsteuerungsleitung verbunden. Die Stromquelle 912 kann durch einen Widerstand ersetzt werden.

Wenn die Spannung Vboost+ um eine Schwellenspannung (Vtp) größer ist als die Versorgungsspannung Vdd, wird der Transistor 911 eingeschaltet. Der Quellenstrom vom Transistor 911 wird mit dem Bezugsstrom IREF verglichen, der von der Stromquelle 912 bereitgestellt wird. Wenn die Potentialdifferenz zwischen der Spannung Vboost+ und der Spannung Vdd zunimmt, vergrößert sich der Quellenstrom vom Transistor 911. Wenn der Quellenstrom größer ist als der Bezugsstrom IREF, wird die Sperrsteuerungsleitung zum Empfang der Spannung Vboost+ gekoppelt. Der hohe Zustand des Sperrsignals deaktiviert den Ringoszillator 801, wodurch die Ladungspumpe 802 abgeschaltet wird und verhindert wird, dass Vboost+ größer wird. Abhängig von der Größe des Bezugsstroms IREF kann die Zusatzspannung Vboost+ auf eine Spannung geregelt werden, die gleich der Versorgungsspannung Vdd plus einer Schwellenspannung (Vtp) oder größer ist. Es ist zu beachten, dass die Volumenelektrode des Transistors 911 zum Empfang der Spannung Vboost+ gekoppelt ist, so dass die Quelle-Volumenelektrode-Verbindung dieses Transistors nicht vorwärts vorgespannt ist. Jedoch ist diese Verbindung nur möglich, wenn die Volumenelektrode des Transistors 911 ein n-Well ist, der von dem Substrat isoliert werden kann, oder wenn der Transistor 911 in einem n-Substrat gebildet ist, das auf eine Spannung vorgespannt ist, die gleich oder positiver als Vboost+ ist.

Fig. 9B ist ein vereinfachter schematischer Schaltplan eines Ladungspumpensteuerkreises 902, der in einem herkömmlichen Generator zur Erzeugung einer negativen Zusatzspannung verwendet wird. Der Ladungspumpensteuerkreis 902 umfasst einen n- Kanal-Transistor 921 mit einem Gate, das zum Empfang der Versorgungspannung VSS gekoppelt ist, eine Quelle und eine Volumenelektrode, die zum Empfang der negativen Zusatzspannung Vboost- gekoppelt ist, und einen Drain, der mit einer Bezugsstromquelle 922 gekoppelt ist. Der Drain des Transistors 921 ist ebenfalls mit der Sperr-# -Steuerleitung verbunden. Die Stromquelle 922 kann durch einen Widerstand ersetzt werden.

Wenn die Spannung Vboost- um eine Schwellenspannung (Vin) kleiner ist als die Versorgungsspannung VSS, wird der Transistor 921 eingeschaltet. Der Drainstrom vom Transistor 921 wird mit dem Bezugsstrom IREF verglichen, der von der Stromquelle 922 bereitgestellt wird. Wenn die Potentialdifferenz zwischen Vboost- und VSS zunimmt, vergrößert sich der Drainstrom vom Transistor 921. Wenn der Drainstrom größer als der Bezugsstrom IREF ist, wird die Sperr-#-Steuerleitung zum Empfang der Spannung Vboost- gekoppelt. Der niedrige Zustand des Sperr-#-Signals deaktiviert den Ringoszillator 801, wodurch die Ladungspumpe 802 abgeschaltet wird und verhindert wird, dass die Spannung Vboost- negativer wird. Abhängig von der Größe des Bezugsstroms IREF kann die Spannung Vboost- auf eine Spannung geregelt werden, die gleich VSS minus einer Schwellenspannung (Vtn) oder größer ist. Es ist zu beachten, dass die Volumenelektrode des Transistors 921 zum Empfang der Spannung Vboost- gekoppelt ist, so dass die Quelle-Volumenelektrode-Verbindung dieses Transistors nicht vorwärts vorgespannt ist. Diese Verbindung ist nur möglich, wenn die Volumenelektrode des Transistors 921 ein p-Well ist, der von dem Substrat isoliert werden kann, oder wenn der Transistor 921 in einem p-Substrat gebildet ist, das auf eine Spannung vorgespannt ist, die gleich oder negativer als Vboost- ist.

Die Ladungspumpensteuerkreise 901 und 902 können in einem herkömmlichen logischen Verfahren nicht nebeneinander bestehen, da ein solches Verfahren die Beschränkung aufweist, dass nur eine Art von Transistor in einem Well isoliert werden kann. Das heißt, in einem herkömmlichen logischen Verfahren, wie hierin definiert, ist nicht sowohl der n-Well als auch der p-Well verfügbar. Da das p-Substrat der Speicherzelle 300 auf die Spannung VSS vorgespannt ist (Fig. 3B), kann zudem das p-Substrat der Speicherzelle 300 nicht auf eine Spannung vorgespannt werden, die gleich oder negativer als die negative Wortzeilenzusatzspannung VBBS ist. Da des Weiteren der Ladungspumpensteuerkreis 901 eine Spannung Vboost+ zur Folge hat, die größer oder gleich Vdd plus Vtp ist, kann dieser Ladungspumpensteuerkreis 901 keine Spannung Vboost+ erzeugen, die größer ist als die Versorgungsspannung Vdd, jedoch kleiner als die Versorgungsspannung Vdd plus Schwellenspannung Vtp, wie von der vorliegenden Erfindung gefordert.

Da der Ladungspumpensteuerkreis 902 eine Spannung Vboost- zur Folge hat, die kleiner oder gleich der Versorgungsspannung VSS minus der Schwellenspannung Vtn ist, kann ebenso dieser Ladungspumpensteuerkreis 902 keine Spannung Vboost- erzeugen, die kleiner ist als die Versorgungsspannung VSS, jedoch größer als die Versorgungsspannung VSS minus dem Absolutwert der Schwellenspannung Vtn, wie von der vorliegenden Erfindung gefordert.

Fig. 10 ist ein schematischer Schaltplan eines VCCB Ladungspumpensteuerkreises 1000 gemäß der einen Ausführungsform der vorliegenden Erfindung. Der VCCB Ladungspumpensteuerkreis 1000 wird verwendet, um den Ladungspumpensteuerkreis 803 (Fig. 8) zu ersetzen, wodurch ein VCCB Bezugsspannungserzeugungskreis erzeugt wird, der in der Lage ist, die gewünschte Spannung VCCB zu erzeugen. Der VCCB Ladungspumpensteuerkreis 1000 umfasst die p-Kanal-Transistoren 1001-1003 und die Bezugsstromquellen 1004-1005. Die Quelle des p-Kanal-Transistors 1001 ist zum Empfang der Versorgungsspannung Vdd gekoppelt, und das Gate und der Drain des p-Kanal- Transistors 1001 sind gemeinsam an die Bezugsstromquelle 1004 angeschlossen. Der p- Kanal-Transistor 1001 ist dabei als Diode zwischen der Vdd Spannungsversorgung und der Bezugsstromquelle 1004 angeschlossen. Die Bezugsstromquelle 1004 erzeugt einen Bezugsstrom IREFP, der am Gate des p-Kanal-Transistors 1002 eine Bezugsspannung VREFP anlegt.

Der p-Kanal-Transistor 1001 weist eine Kanalbreite von WP auf. Die p-Kanal- Transistoren 1001 und 1002 weisen dieselbe Kanallänge auf. Jedoch weist der p-Kanal- Transistor 1002 eine Kanalbreite von m mal WP auf, wobei m eine Multiplikationskonstante ist. Der Drain des Transistors 1002 ist mit einer anderen Bezugsstromquelle 1005 verbunden, die einen Bezugsstrom IREFP1 erzeugt. Die Quelle des Transistors 1002 ist mit dem Knoten VP verbunden. Der Knoten VP ist ebenfalls mit dem Drain und dem Gate des p-Kanal-Transistors 1003 verbunden. Die Quelle des Transistors 1003 ist zum Empfang der positiven Zusatzspannung VCCB von der Ladungspumpe 802 angeschlossen. Wenn die Bezugsströme IREFP und IREFP1 gleich sind und der Transistor 1002 dieselbe Kanalbreite wie der Transistor 1001 (d. h. m = 1) aufweist, wird der Knoten VP auf einer Spannung gehalten, die gleich der Versorgungsspannung Vdd ist. Unter diesen Bedingungen ist die positive Zusatzspannung VCCB um eine Spannung, die größer ist als der Absolutwert der Schwellenspannung Vtp des p-Kanal-Transistors 1003, größer als die Versorgungsspannung Vdd.

Bei der vorliegenden Ausführungsform wird der Bezugsstrom IREFP etwa auf den gleichen Wert wie der Bezugsstrom IREFP1 eingestellt, und die Multiplikationskonstante m wird auf vier festgelegt. Da die Kanallänge des Transistors 1002 viermal länger ist als die Kanallänge des Transistors 1001, ist die Quelle-Gate-Spannung des Transistors 1002 kleiner als die Quelle-Gate-Spannung des Transistors 1001. Als Folge davon ist die Spannung am Knoten VP kleiner als die Versorgungsspannung Vdd. Wenn zum Beispiel die Bezugsströme IREFP und IREFP1 beide auf etwa 50 uA eingestellt werden, ist die Spannung am Knoten VP etwa 0,2 Volt kleiner als die Versorgungsspannung V(K). Die Kanalbreite des Transistors 1003 wird so gewählt, dass sie relativ groß ist (z. B. im Bereich von 50 um), so dass die Quelle-Gate-Spannung des Transistors 1003 etwa gleich der Schwellenspannung des Transistors 1003 ist (z. B. 0,5 Volt). Als Folge davon wird die Spannung VCCB auf einer Spannung gehalten, die etwa 0,3 Volt größer als die Versorgungsspannung Vdd ist. Die Spannung VCCB ist daher kleiner als eine Schwellenspannung, die größer als die Versorgungsspannung Vdd ist.

Bei einer anderen Ausführungsform kann der p-Kanal-Transistor 1003 ausgelassen werden, so dass die Spannung VCCB direkt an den Knoten VP angelegt wird. Jedoch muss bei dieser Ausführungsform die Kanalbreite des Transistors 1002 so gewählt werden, dass sie kleiner ist als die Kanalbreite WP des Transistors 1001. Das heißt, die Multiplikationskonstante m muss so gewählt werden, dass sie kleiner als eins ist, so dass die Quelle-Gate-Spannung des Transistors 1002 um etwa 0,3 Volt größer ist als die Quelle-Gate-Spannung des Transistors 1001 (oder eine andere Spannung, die kleiner ist als die p-Kanal-Schwellenspannung).

Fig. 11 ist ein schematischer Schaltplan eines VBBS Ladungspumpensteuerkreises 1100 gemäß der einen Ausführungsform der vorliegenden Erfindung. Der VBBS Ladungspumpensteuerkreis 1100 wird verwendet, um den Ladungspumpensteuerkreis 803 (Fig. 8) zu ersetzen, wodurch ein Erzeugungskreis der Bezugsspannung VBBS erzeugt wird, der in der Lage ist, die gewünschte Spannung VBBS zu erzeugen. Der VBBS Ladungspumpensteuerkreis 1100 umfasst die n-Kanal-Transistoren 1101-1102, den p-Kanal- Transistor 1103 und die Bezugsstromquellen 1104-1105. Die Quelle des n-Kanal- Transistors 1101 ist zum Empfang der Versorgungsspannung VSS verbunden. Der Drain und das Gate des Transistors 1101 sind gemeinsam an die Bezugsstromquelle 1104 angeschlossen. Daher ist der Transistor 1101 als Diode angeschlossen. Die Bezugsstromquelle 1104 ist zwischen der Versorgungsspannung Vdd und dem gemeinsam angeschlossenen Drain und Gate-Drain des n-Kanal-Transistors 1101 angeschlossen. Die Bezugsstromquelle 1104 legt einen Bezugsstrom IREFN1 an den n- Kanal-Transistor 1101 an. Der Bezugsstrom IREFN1 legt eine Bezugsspannung VREFN am Gatedes n-Kanal-Transistors 1102 fest.

Der n-Kanal-Transistor 1101 weist eine Kanalbreite von Wn auf. Die n-Kanal- Transistoren 1101 und 1102 weisen dieselbe Kanallänge auf. Jedoch weist der n-Kanal- Transistor 1102 eine Kanalbreite von n mal Wn auf, wobei n eine Multiplikationskonstante ist. Der Drain des Transistors 1102 ist mit einer anderen Bezugsstromquelle 1105 verbunden, die einen Bezugsstrom IREFN erzeugt. Die Quelle des Transistors 1102 ist mit dem Knoten VN verbunden. Der Knoten VN ist ebenfalls mit der Quelle des p- Kanal-Transistors 1103 verbunden. Der Drain und das Gate des Transistors 1103 sind gemeinsam zum Empfang der negativen Zusatzspannung VBBS verbunden. Wenn die Bezugsströme IREFN und IREFN1 gleich sind und der Transistor 1102 dieselbe Kanalbreite wie der Transistor 1101 aufweist (d. h. n = 1), wird der Knoten VN auf einer Spannung gehalten, die gleich der Versorgungsspannung VSS ist. Unter diesen Bedingungen wird die negative Zusatzspannung VBBS auf eine Spannung geregelt, die etwa eine Schwellenspannung (Vtp) unterhalb der Versorgungsspannung VSS liegt.

Bei der vorliegenden Ausführungsform wird der Bezugsstrom IREFN etwa gleich dem Bezugsstrom IREFN1 eingestellt, und die Multiplikationskonstante n wird auf vier festgelegt. Da die Kanalbreite des Transistors 1102 viermal länger ist als die Kanalbreite des Transistors 1101, ist die Quelle-Gate-Spannung des Transistors 1102 kleiner als die Quelle-Gate-Spannung des Transistors 1101. Als Folge davon ist das Spannungspotential am Knoten VN größer als die Versorgungsspannung VSS. Wenn zum Beispiel die Bezugsströme IREFN und IREFN1 beide auf etwa 50 uA eingestellt werden, ist die Spannung am Knoten VN etwa 0,2 Volt größer als die Versorgungsspannung VSS. Die Kanalbreite des Transistors 1103 wird so gewählt, dass sie relativ groß ist (z. B. im Bereich von 50 um), so dass die Quelle-Gate-Spannung des Transistors 1103 etwa gleich der Schwellenspannung des Transistors 1103 ist (z. B. 0,5 Volt). Als Folge davon wird die Spannung VBBS auf einer Spannung gehalten, die etwa 0,3 Volt kleiner als die Versorgungsspannung VSS ist. Die Spannung VBBS ist daher um weniger als eine Schwellenspannung [Lacung] als die Versorgungsspannung VSS.

Bei einer anderen Ausführungsform kann der p-Kanal-Transistor 1103 ausgelassen werden, so dass die Spannung VBBS direkt an den Knoten VN angelegt wird. Jedoch muss bei dieser Ausführungsform die Kanalbreite des Transistors 1102 so gewählt werden, dass sie kleiner ist als die Kanalbreite Wn des Transistors 1101. Das heißt, die Multiplikationskonstante n muss so gewählt werden, dass sie kleiner als eins ist, so dass die Quelle-Gate-Spannung des Transistors 1102 um etwa 0,3 Volt größer ist als die Quelle-Gate-Spannung des Transistors 1101 (oder eine andere Spannung, die kleiner ist als die p-Kanal-Schwellenspannung).

Es ist wünschenswert, die Spannung VCCB und die Spannung VBBS bei Temperaturveränderungen relativ konstant zu halten. Im Allgemeinen neigt die Transistorschwellenspannung Vt dazu, abzunehmen, wenn die Temperatur ansteigt. Um diese Temperaturwirkung auszugleichen, sind die Bezugsstromquellen 1004 und 1104 so konstruiert, dass die Bezugsströme IREFP und IREFN1 negative Temperaturkoeffizienten aufweisen (d. h. die Bezugsströme IREFP und IREFN1 werden kleiner, wenn die Temperatur zunimmt).

Fig. 12 ist ein schematischer Schaltplan der Bezugsstromquelle 1004 gemäß einer Ausführungsform der vorliegenden Erfindung. Die Bezugsstromquelle 1004 umfasst die p-Kanal-Transistoren 1201-1202, den Widerstand 1203 und die n-Kanal-Transistoren 1204-1206. Der Widerstand 1203 ist zwischen der Stromversorgung Vd und dem Gate des Transistors 1201 angeschlossen, wodurch die Vorspannung für den Transistor 1201 eingestellt wird. Der Strom IR durch den Widerstand 1203 ist gleich der Schwel lenspannung Vtp des Transistors 1201, dividiert durch den Widerstand des Widerstands 1203. Der Strom IR steht daher in direkter Beziehung zu der Schwellenspannung Vtp. Der Strom IR fließt durch den p-Kanal-Transistor 1202 und den n-Kanal-Transistor 1205.

Das Gate und die Quelle des Transistors 1202 sind jeweils mit dem Drain und dem Gate des Transistors 1201 gekoppelt. Die Spannung am Gate des Transistors 1202 wird zum Drain des Transistors 1202 übertragen. Die n-Kanal-Transistoren 1204-1206 weisen jeder einen Quellenanschlussstift, der mit der Versorgungsspannung VSS gekoppelt ist, und einen Gateanschlussstift, der mit dem Drain des Transistors 1202 gekoppelt ist, auf, wodurch ein Stromspiegelschaltkreis gebildet wird. Der Strom IR wird dadurch zum Transistor 1206 übertragen. Als Folge davon steht der Strom durch den n-Kanal- Transistor 1206 (d. h. IREFP) in direkter Beziehung zur Schwellenspannung Vtp des p- Kanal-Transistors 1201.

Die Bezugsstromquelle 1004 stellt wie folgt einen Temperaturausgleich bereit.

Wenn die Temperatur ansteigt, nimmt die Schwellenspannung Vtp der Transistoren 1002 und 1003 (Fig. 10) ab, wodurch verursacht wird, dass die Spannung VCCB abnimmt. Jedoch nimmt, wenn die Temperatur ansteigt, die Schwellenspannung Vtp des Transistors 1201 (Fig. 12) ab. Als Reaktion darauf nimmt der Strom IR ab, wodurch der Strom IREFP abnimmt. Als Folge davon nimmt die Gate-Quelle-Spannung des p-Kanal- Transistors 1001 (Fig. 10) ab, wodurch sich die Spannung VREFP vergrößert. Die vergrößerte Spannung VREFP verursacht ihrerseits, dass sich die Spannung VP vergrößert, wodurch die Spannung VCCB vergrößert wird. Die Temperaturwirkung der Schwellenspannung Vtp der Transistoren 1002 und 1003 wird dadurch teilweise durch den negativen Temperaturkoeffizienten des Stroms IREFP ausgeglichen. Auf diese Weise stellt die Bezugsstromquelle 1004 einen Temperaturausgleich für den VCCB Pumpensteuerkreis 1000 bereit.

Fig. 13 ist ein schematischer Schaltplan der Bezugsstromquelle 1104 gemäß einer Ausführungsform der vorliegenden Erfindung. Da die Bezugsstromquelle 1104 der Bezugsstromquelle 1004 (Fig. 12) entspricht, sind gleiche Bauelemente in Fig. 12 und 13 mit den gleichen Bezugsnummern bezeichnet. Demgemäß umfasst die Bezugsstromquelle 1104 die p-Kanal-Transistoren 1201-1202, den Widerstand 1203 und die n- Kanal-Transistoren 1204-1205. Zusätzlich umfasst die Bezugsstromquelle 1104 einen p-Kanal-Transistor 1301 mit einem Gate, das mit dem Gate des Transistors 1201 gekoppelt ist, und einer Quelle, die zum Empfang der Versorgungsspannung Vdd gekoppelt ist.

Die Bezugsstromquelle 1104 stellt wie folgt einen Temperaturausgleich bereit.

Wenn die Temperatur ansteigt, nimmt die Schwellenspannung Vt der Transistoren 1102 und 1103 (Fig. 11) ab, wodurch verursacht wird, dass die Spannung VBBS zunimmt. Jedoch nimmt, wenn die Temperatur ansteigt, die Schwellenspannung Vtp des p-Kanal- Transistors 1201 ab. Als Folge davon nimmt der Strom IR ab. Da die Transistoren 1201 und 1301 so gekoppelt sind, dass sie einen Stromspiegelkreis bilden, hat die Abnahme des Stroms IR eine Abnahme des Stroms IREFN1 zur Folge. Eine Abnahme des Stroms IREFN1 verursacht wiederum eine Abnahme der Spannung VREFN (Fig. 11). Die Abnahme von VREFN hat eine Abnahme der Spannung VN zur Folge, die ihrerseits eine Abnahme der Spannung VBBS verursacht. Auf diese Weise stellt die Bezugsstromquelle 1104 einen Temperaturausgleich für den VBBS Pumpensteuerkreis 1100 bereit.

Wenn der Strom IREFP1 temperaturunabhängig ist, gleicht die Bezugsstromquelle 1004 (Fig. 12) hauptsächlich die Temperaturwirkung des Transistors 1002 aus, wodurch die Temperaturwirkung des Transistors 1003 weitgehend unausgeglichen bleibt. Ebenso gleicht die Bezugsstromquelle 1004 (Fig. 13), wenn der Strom IREFN temperaturunabhängig ist, hauptsächlich die Temperaturwirkung des Transistors 1102 aus, wodurch die Temperaturwirkung des Transistors 1103 weitgehend unausgeglichen bleibt. Um die unausgeglichenen Temperaturwirkungen der Transistoren 1003 und 1103 auszugleichen, sind die Bezugsstromquellen 1005 und 1105 so konstruiert, dass die Bezugsströme IREFP1 und IREFN positive Temperaturkoeffizienten aufweisen (d. h. die Bezugsströme IREFP1 und IREFN nehmen zu, wenn die Temperatur ansteigt).

Fig. 14 ist ein schematischer Schaltplan der Bezugsstromquelle 1005 gemäß einer Ausführungsform der vorliegenden Erfindung. Die Bezugsstromquelle 1005 umfasst die p-Kanal-Transistoren 1401-1403, die n-Kanal-Transistoren 1411-1414, die PNP- Bipolartransistoren 1421-1422 und den Widerstand 1431. Die Transistoren 1401, 1411 und 1421 sind in Reihe zwischen den Versorgungsspannungen Vdd und VSS angeschlossen. Die Transistoren 1402, 1412 und 1422 und der Widerstand 1431 sind in Reihe zwischen den Versorgungsspannungen Vdd und VSS angeschlossen. Der Transistor 1403 ist in Reihe mit den parallel angeschlossenen Transistoren 1413-1414 zwischen den Versorgungsspannungen Vdd und VSS angeschlossen. Die p-Kanal- Transistoren 1401-1403 sind so konfiguriert, dass sie einen Stromspiegelkreis bilden, so dass derselbe Strom durch alle drei dieser Transistoren 1401-1403 fließt. Der Emitter von Transistor 1422 wird so gewählt, dass er m mal größer als der Emitter von Transistor 1421 ist, wobei m eine Multiplikationskonstante ist. In der beschriebenen Ausführungsform ist die Multiplikationskonstante m gleich 4. Die Multiplikationskonstante m und der Widerstandswert des Widerstands 1431 werden so gewählt, dass der resultierende Strom IREFP1 etwa gleich IREFP ist. Die Spannungen an den Quellen der Transistoren 1411 und 1412 werden von den Transistoren 1401-1402 und 1411-1412 auf derselben Spannung gehalten/Als Folge davon ist die Spannung am Transistor 1421 gleich der Spannung am Widerstand 1431 und am Transistor 1422.

Der Betrieb der Bezugsstromquelle 1005 ist in der Bezugsliteratur, wie beispielsweise "Analysis and Design of Analog Integrated Circuits" von P. R. Gray und R. G. Meyer, S. 330-333, gut dokumentiert. Der Strom IR durch den Widerstand 1431 ist gleich VT/R ln(m). VT = = kT/q, wobei k gleich der Boltzmann-Konstante, T gleich der absoluten Temperatur und q gleich der Elektronenladung ist. Der Strom durch den Widerstand 1431 steht daher in direkter Beziehung zur Temperatur. Der Strom IR durch den Widerstand 1431 wird übertragen, so dass der Strom IREFP1 durch die Transistoren 1403 und 1413-1414 erzeugt wird. Als Folge davon steht der Strom IREFP1 in direkter Beziehung zur Temperatur. Daher nimmt der Strom IREFP1 zu, wenn die Temperatur ansteigt. Der vergrößerte Strom IREFP1 vergrößert die Gate-Quelle-Spannung der Transistoren 1002 und 1003 in Fig. 10, wodurch die Abnahme der Schwellenspannung Vtp des Transistors 1003 ausgeglichen wird, die bei Temperaturanstiegen auftritt. Wie oben beschrieben, neigt die Abnahme der Schwellenspannung Vtp des Transistors 1003 dazu, eine Abnahme der Spannung VCCB zu verursachen. Jedoch neigt der vergrößerte Strom IREFP1 dazu, die Spannung VCCB zu vergrößern. Das Gesamtergebnis ist, dass die Spannung VCCB über den Betriebstemperaturbereich hinweg relativ konstant gehalten wird.

Fig. 15 ist ein schematischer Schaltplan der Bezugsstromquelle 1105 gemäß einer Ausführungsform der vorliegenden Erfindung. Die Bezugsstromquelle 1105 umfasst die p-Kanal-Transistoren 1401-1402 und 1501, die n-Kanal-Transistoren 1411-1412, die PNP-Bipolartransistoren 1421-1422 und den Widerstand 1431. Die Transistoren 1401- 1402, 1411-1412, 1421-1422 und der Widerstand 1432 sind in der für Fig. 14 oben beschriebenen Weise angeschlossen. Zusätzlich ist das Gate des Transistors 1501 gemeinsam mit den Gates der Transistoren 1401-1402 verbunden. Wie oben beschrieben, steht der Strom IR durch den Widerstand 1431 in direkter Beziehung zur Temperatur. Dementsprechend vergrößert sich der Strom IR durch den Widerstand 1431, wenn die Temperatur ansteigt. Dieser vergrößerte Strom wird auf den Transistor 1501 übertragen, was einen vergrößerten Strom IREFN zur Folge hat. Der vergrößerte Strom IREFN vergrößert die Gate-Quelle-Spannungen der Transistoren 1102 und 1103 in Fig. 11, wodurch die Abnahme der Schwellenspannung Vtp des Transistors 1103 in Fig. 11 ausgeglichen wird. Wie oben beschrieben, neigt die Abnahme der Schwellenspannung Vtp des Transistors 1103 dazu, die Spannung VBBS zu vergrößern. Jedoch neigt der vergrößerte Strom IREFN dazu, die Spannung VBBS zu verringern. Die Folge ist, dass die Spannung VBBS über den Betriebstemperaturbereich des Bezugsstromkreises 1104 hinweg relativ konstant gehalten wird.

Fig. 16 ist ein schematischer Schaltplan, der den Bezugsstromkreis 1600 gemäß einer anderen Ausführungsform der vorliegenden Erfindung veranschaulicht. Der Bezugsstromkreis 1600 kombiniert die Bezugsstromkreise 1004 und 1104 in einem einzigen Kreis, wodurch der erforderliche Auslegungsbereich des resultierenden Schaltkreises verringert wird. Gleiche Bauelemente in Fig. 12, 13 und 16 sind mit gleichen Bezugsnummern bezeichnet. Der Bezugsstromkreis 1600 funktioniert in gleicher Weise wie die Bezugsstromkreise 1104 und 1104.

Fig. 17 ist ein schematischer Schaltplan, der den Bezugsstromkreis 1700 gemäß einer anderen Ausführungsform der vorliegenden Erfindung veranschaulicht. Der Bezugsstromkreis 1700 kombiniert die Bezugsstromkreise 1005 und 1105 in einem einzigen Kreis, wodurch der erforderliche Auslegungsbereich des resultierenden Schaltkreises verringert wird. Gleiche Bauelemente in Fig. 14, 15 und 17 sind mit gleichen Bezugsnummern bezeichnet. Der Bezugsstromkreis 1700 funktioniert in gleicher Weise wie die Bezugsstromkreise 1005 und 1105.

Bei der oben beschriebenen bevorzugten Ausführungsform werden PMOS-Transistoren für die Speicherzellen verwendet. Die p-Kanal-Transistoren werden in einem n-Well auf einem p-Substrat hergestellt. Bei einer anderen Ausführungsform können die Speicherzellen unter Verwendung von NMOS-Transistoren hergestellt werden. Bei einer solchen Ausführungsform wird die Wortzeile hoch aktiviert und niedrig deaktiviert.

Fig. 18 ist ein schematischer Schaltplan, der den Wortzeilentreiberkreis 1600 und eine VBBC Kopplungsschaltung 1800 veranschaulicht, die verwendet werden können, um Speicherzellen anzusteuern, die aus NMOS-Transistoren konstruiert sind. Der Wortzeilentreiberkreis 1600 umfasst den p-Kanal-Spannungsvergrößerungstransistor 401 und den n-Kanal-Spannungsverringerungstransistor 403, die oben in Verbindung mit dem Wortzeilentreiber 400 beschrieben wurden (Fig. 4). Der Rest des Wortzeilentreibers 1600 ist ein reziproker Schaltkreis des Wortzeilentreibers 400. Der reziproke Schaltkreis wird erhalten, indem die PMOS-Transistoren durch NMOS-Transistoren ersetzt werden, die NMOS-Transistoren durch PMOS-Transistoren ersetzt werden, die Verbindungen zu der Versorgungsspannung Vdd durch Verbindungen zu der Versorgungsspannung VSS ersetzt werden, und die Verbindungen zu der Versorgungsspannung VSS durch Verbindungen zu der Versorgungsspannung Vdd ersetzt werden. Dementsprechend umfasst der Wortzeilentreiber 1600 zusätzlich zu dem Spannungsvergrößerungstransistor 401 und dem Spannungsverringerungstransistor 403 den n-Kanal- Transistor 1601, die p-Kanal-Transistoren 1602-1603 und den Zeilenadressendecoder 1610.

Der n-Kanal-Spannungsverringerungstransistor 403 des Wortzeilentreibers 400 ist direkt mit dem VBBS Spannungsgenerator 800 gekoppelt. Bei dieser Ausführungsform stellt der VBBS Spannungsgenerator eine Spannung VBBS von etwa -0,3 V unterhalb der Versorgungsspannung VSS bereit. Der p-Kanal-Spannungsvergrößerungstransistor 401 des Wortzeilentreibers 400 ist zum Empfang einer Spannung VBBC von der VBBC Kopplungsschaltung 1800 gekoppelt. Der Zeilenadressendecoder 1610 stellt die Steuersignale Xi# und Xj bereit, die die Umkehrung der Steuersignale Xi und Xj# sind, die vom Zeilenadressendecoder 410 bereitgestellt werden (Fig. 4).

Die VBBC Kopplungsschaltung 1800 steht in reziprokem Verhältnis zur Kopplungsschaltung 600 aus Fig. 6. Demgemäß umfasst die VBBC Kopplungsschaltung 1800 die n- Kanal-Transistoren 1801-1803, den p-Kanal-Transistor 1804 und die Inverter 1811- 1814, wie veranschaulicht.

Vor dem Aktivieren der Wortzeile 303 ist das Signal Xi# hoch und das Signal Xj niedrig. Unter diesen Bedingungen wird der Transistor 1602 eingeschaltet, wodurch die Versorgungsspannung Vdd an die Gates der Transistoren 401 Und 403 angelegt wird. Als Folge davon wird der Spannungsverringerungstransistor 403 eingeschaltet, wodurch die Spannung VBBS an die Wortzeile 303 angelegt wird. Unter diesen Bedingungen liefert ebenfalls die Kette von Invertern 1811-1814 ein logisch niedriges Signal an den Knoten N1, wodurch der p-Kanal-Transistor 1804 eingeschaltet wird. Als Folge davon wird die Versorgungsleitung VBBC auf der Versorgungsspannung Vdd gehalten. Vor der Aktivierung der Wortzeile 303 bringt zudem der Vorschwellstromverlust des Transistors 1802 den Knoten N2 auf eine Spannung, die größer als ein Schwellenspannungsabfall (Vt) unterhalb Vcca ist, wodurch verhindert wird, dass der Transistor 1801 eingeschaltet wird.

Das Signal Xi# wird heruntergetrieben, und daraufhin wird das Signal Xj hinaufgetrieben, um die Wortzeile 303 zu aktivieren. Unter diesen Bedingungen wird der Spannungsvergrößerungstransistor 401 eingeschaltet, wodurch die Wortzeile 303 mit der VBBC Spannungskopplungsschaltung 1800 gekoppelt wird. Unmittelbar nachdem der Transistor 401 eingeschaltet wurde, breitet sich der hohe Zustand des Signals Xj durch die Kette von Invertern 1811-1814 aus und hat den Knoten N1 nicht erreicht. Während dieser Zeit bleibt der p-Kanal-Transistor 1804 eingeschaltet, wodurch die Versorgungsleitung VBBC zum Empfang der Versorgungsspannung Vdd gekoppelt wird. Ebenfalls während dieser Zeit zieht der niedrige Zustand des Knotens N1 die Quelle und den Drain des mit dem Kondensator gekoppelten Transistors 1803 in einen niedrigen Zustand. Der Transistor 1802 ist als MOS-Diode angeschlossen, deren Gate und Drain mit der Versorgungsleitung VCCB verbunden sind. Der Transistor 1802 begrenzt daher die Spannung am Knoten N2 auf nicht mehr als eine Schwellenspannung (Vt) unterhalb der Spannung VCCB oder auf ein Potential, das etwa gleich der Versor gungsspannung Vdd ist. Folglich wird der Kondensator 1803 anfänglich auf eine Ladung aufgeladen, die etwa gleich der Versorgungsspannung Vdd ist (d. h. die Spannung am Transistor 1803 ist etwa gleich Vdd).

Wenn der hohe Zustand des Signals Xj den Knoten N1 erreicht, wird der Transistor 1804 ausgeschaltet, wodurch die Spannungsversorgungsleitung VBBC von dem Anschlussstift der Versorgungsspannung Vdd entkoppelt wird. Die hohe Spannung am Knoten N1 verursacht ebenfalls, dass der Kondensator 1803 den Knoten N2 auf eine Spannung hoch treibt, die gleich 2Vdd ist. Die Spannung 2Vdd am Knoten N2 schaltet den n-Kanal-Transistor 1801 ein, wodurch die Leitung der Versorgungsspannung VCCB mit der Leitung der Versorgungsspannung VBBC gekoppelt wird.

Obwohl die Erfindung in Verbindung mit verschiedenen Ausführungsformen beschrieben wurde, versteht es sich, dass diese Erfindung nicht auf die offenbarten Ausführungsformen beschränkt ist, sondern dass verschiedene Modifikationen möglich sind, die für Fachleute ersichtlich sind. Daher wird die Erfindung nur durch die folgenden Ansprüche beschränkt.


Anspruch[de]

1. Speichersystem, das auf eine positive Versorgungsspannung und eine Masseversorgungsspannung anspricht, wobei das Speichersystem umfasst:

eine Zelle eines dynamischen Direktzugriffsspeichers (DRAM) (300);

eine Wortzeile (303), die mit der DRAM-Zelle (300) gekoppelt ist, wobei die Wortzeile (303) aktiviert wird, um auf die DRAM-Zelle (300) zuzugreifen;

einen Wortzeilentreiber (400), der mit der Wortzeile (303) gekoppelt ist; und

einen Generator zur Erzeugung einer positiven Zusatzspannung (700), der mit dem Wortzeilentreiber (400) gekoppelt ist, um eine positive Versorgungsspannung bereitzustellen, dadurch gekennzeichnet, dass die positive Zusatzspannung größer ist als die positive Versorgungsspannung (Vdd) und kleiner als eine Transistorschwellenspannung (Vt), die größer als die positive Versorgungsspannung (Vdd) ist.

2. Speichersystem nach Anspruch 1, wobei der Wortzeilentreiber (400) einen p- Kanal-Transistor (301), der zwischen der Wortzeile (303) und dem Generator zur Erzeugung einer positiven Zusatzspannung (700) gekoppelt ist, und einen n- Kanal-Transistor, der mit der Wortzeile (303) gekoppelt ist, umfasst.

3. Speichersystem nach Anspruch 2, das des Weiteren einen Generator zur Erzeugung einer negativen Zusatzspannung (800) zur Bereitstellung einer negativen Zusatzspannung umfasst, die kleiner ist als die Masse-Versorgungsspannung (VSS), wobei der Generator zur Erzeugung einer negativen Zusatzspannung (800) mit dem Wortzeilentreiber (400) gekoppelt ist.

4. Speichersystem nach Anspruch 3, wobei die negative Zusatzspannung um eine Spannung, die kleiner ist als der absolute Wert einer Transistorschwellenspannung (Vt), kleiner als die Masse-Versorgungsspannung (VSS) ist.

5. Speichersystem nach Anspruch 4, wobei die DRAM-Zelle (300) umfasst:

einen ersten p-Kanal-Transistor (301) mit einem Gatter, das mit der Wortzeile (303) gekoppelt ist; und

ein zweites p-Kanal-Bauelement (302), das mit dem ersten p-Kanal-Transistor (301) gekoppelt ist, wobei das zweite p-Kanal-Bauelement (302) als Speicherkondensator ausgelegt ist.

6. Speichersystem nach Anspruch 1, wobei das Speichersystem unter Verwendung eines herkömmlichen logischen Verfahrens hergestellt ist.

7. Speichersystem nach Anspruch 3, das des Weiteren eine Kopplungsschaltung (500; 600) umfasst, die zwischen dem Wortzeilentreiber (400) und dem Generator zur Erzeugung einer negativen Zusatzspannung (800) gekoppelt ist, wobei die Kopplungsschaltung (500; 600) so konfiguriert ist, dass sie die Masseversorgungsspannung (VSS) an den Wortzeilentreiber (400) anlegt, wenn die Wortzeile (303) erstmalig aktiviert wird, wobei die Kopplungsschaltung (500; 600) des Weiteren so konfiguriert ist, dass sie die negative Zusatzspannung an den Wortzeilentreiber (400) anlegt, wenn die Spannung an der Wortzeile (303) unter die positive Versorgungsspannung (Vdd) abfällt.

8. Speichersystem nach Anspruch 7, wobei die Kopplungsschaltung (500; 600) umfasst:

einen ersten Transistor (601), der zwischen dem Wortzeilentreiber (400) und einer Anschlussklemme gekoppelt ist, die die Masse-Versorgungsspannung (VSS) liefert;

einen zweiten Transistor (602), der zwischen dem Wortzeilentreiber und dem Generator zur Erzeugung einer negativen Zusatzspannung (800) gekoppelt ist; und

eine Verzögerungskette, die mit einem Gatter des ersten Transistors (601) gekoppelt ist.

9. Speichersystem nach Anspruch 8, das des Weiteren umfasst:

einen Kondensator, der zwischen der Verzögerungskette und einem Gatter des zweiten Transistors gekoppelt ist; und

ein Diodenbauelement, das zwischen dem Gatter des zweiten Transistors und dem Generator zur Erzeugung einer negativen Zusatzspannung gekoppelt ist.

10. Speichersystem nach Anspruch 3, das des Weiteren eine Kopplungsschaltung (500; 600) umfasst, die zwischen dem n-Kanal-Transistor (604)und dem Generator zur Erzeugung einer negativen Zusatzspannung (800) gekoppelt ist, wobei die Kopplungsschaltung (500; 600) so konfiguriert ist, dass sie den Generator zur Erzeugung einer negativen Zusatzspannung (800) an den n-Kanal- Transistor (604) koppelt, wenn die Wortzeile (303) aktiviert ist, und die Kopplungsschaltung (500; 600) so konfiguriert ist, dass sie die Masse-Versorgungsspannung (VSS) an den n-Kanal-Transistor (604) anlegt, wenn die Wortzeile (303) nicht aktiviert ist.

11. Speichersystem, das auf eine positive Versorgungsspannung und eine Masse- Versorgungsspannung anspricht, wobei das Speichersystem umfasst:

eine Zelle eines dynamischen Direktzugriffsspeichers (DRAM) (300);

eine Wortzeile (303), die mit der DRAM-Zelle (300) gekoppelt ist, wobei die Wortzeile (303) aktiviert wird, um auf die DRAM-Zelle (300) zuzugreifen;

einen Wortzeilentreiber (400), der mit der Wortzeile (303) gekoppelt ist; und

einen Generator zur Erzeugung einer negativen Zusatzspannung (800), der mit dem Wortzeilentreiber gekoppelt ist, um eine negative Versorgungsspannung bereitzustellen, dadurch gekennzeichnet, dass die negative Zusatzspannung um eine Spannung, die kleiner ist als der absolute Wert der Transistorschwellenspannung (Vt), kleiner als die Masse-Versorgungsspannung (VSS) ist.

12. Speichersystem aus Anspruch 11, wobei der Wortzeilentreiber (400) einen n- Kanal-Transistor (604), der zwischen der Wortzeile (303) und dem Generator zur Erzeugung einer negativen Zusatzspannung (800) gekoppelt ist, und einen p- Kanal-Transistor (600), der mit der Wortzeile (303) gekoppelt ist, umfasst.

13. Speichersystem nach Anspruch 12, das des Weiteren einen Generator zur Erzeugung einer positiven Zusatzspannung (700) zur Bereitstellung einer positiven Zusatzspannung, die größer ist als die positive Versorgungsspannung, umfasst, wobei der Generator zur Erzeugung einer positiven Zusatzspannung (700) mit dem Wortzeilentreiber (400) gekoppelt ist.

14. Speichersystem nach Anspruch 13, wobei die positive Zusatzspannung um weniger als eine Transistorschwellenspannung (Vt) größer ist als die positive Versorgungsspannung.

15. Speichersystem nach Anspruch 13, das des Weiteren eine Kopplungsschaltung (500; 600) zwischen dem p-Kanal-Transistor (601) und dem Generator zur Erzeugung einer positiven Zusatzspannung (700) umfasst, wobei die Kopplungsschaltung (500; 600) so konfiguriert ist, dass sie den Generator zur Erzeugung einer positiven Zusatzspannung (700) mit dem p-Kanal-Transistor (601) koppelt, wenn die Wortzeile (302) aktiviert ist, und die Kopplungsschaltung (500; 600) so konfiguriert ist, dass sie die positive Versorgungsspannung an den p-Kanal- Transistor (601) anlegt, wenn die Wortzeile (303) nicht aktiviert ist.

16. Speichersystem nach Anspruch 15, wobei die DRAM-Zelle (300) umfasst:

einen ersten n-Kanal-Transistor mit einem Gatter, das mit der Wortzeile gekoppelt ist; und

ein zweites n-Kanal-Bauelement, das mit dem ersten n-Kanal-Transistor gekoppelt ist, wobei das zweite n-Kanal-Bauelement als Speicherkondensator ausgelegt ist.

17. Speichersystem nach Anspruch 11, wobei das Speichersystem unter Vewendung eines herkömmlichen logischen Verfahrens hergestellt ist.

18. Speichersystem nach Anspruch 13, das des Weiteren eine Kopplungsschaltung (500; 600) umfasst, die zwischen dem Wortzeilentreiber und dem Generator zur Erzeugung einer positiven Zusatzspannung (700) gekoppelt ist, wobei die Kopplungsschaltung so konfiguriert ist, dass sie die positive Versorgungsspannung an den Wortzeilentreiber (400) anlegt, wenn die Wortzeile erstmalig aktiviert wird, wobei die Kopplungsschaltung des Weiteren so konfiguriert ist, dass sie die positive Zusatzspannung an den Wortzeilentreiber (400) anlegt, wenn die Spannung an der Wortzeile (303) über die Masse-Versorgungsspannung ansteigt.

19. Speichersystem nach Anspruch 18, wobei die Kopplungsschaltung umfasst:

einen ersten Transistor, der zwischen dem Wortzeilentreiber und einer Anschlussklemme gekoppelt ist, der die Masse-Versorgungsspannung liefert;

einen zweiten Transistor, der zwischen dem Wortzeilentreiber und dem Generator zur Erzeugung einer positiven Zusatzspannung gekoppelt ist; und

eine Verzögerungskette, die mit einem Gatter des ersten Transistors gekoppelt ist.

20. Speichersystem nach Anspruch 19, das des Weiteren umfasst:

einen Kondensator, der zwischen der Verzögerungskette und einem Gatter des zweiten Transistors gekoppelt ist; und

ein Diodenbauelement, das zwischen dem Gatter des zweiten Transistors und dem Generator zur Erzeugung einer positiven Zusatzspannung gekoppelt ist.

21. Verfahren zum Ansteuern einer Wortzeile, die mit einer Zelle eines dynamischen Direktzugriffsspeichers (D RAM) (300) gekoppelt ist, wobei das Verfahren die Schritte umfasst: Erzeugen einer negativen Zusatzspannung, die die Masse-Versorgungsspannung für die Wortzeile (303) bereitstellt, wenn die Wortzeile (303) erstmalig aktiviert wird; und die daraufhin die negative Zusatzspannung für die Wortzeile (303) bereitstellt, wenn die Spannung an der Wortzeile (303) unter eine positive Versorgungsspannung abfällt; dadurch gekennzeichnet, dass die negative Zusatzspannung um weniger als eine Transistorschwellenspannung kleiner als eine Masse-Versorgungsspannung ist.

22. Verfahren nach Anspruch 21, das des Weiteren die Schritte umfasst:

Erzeugen einer positiven Zusatzspannung, die um weniger als eine Transistorschwellenspannung größer ist als eine positive Versorgungsspannung; und

Ansteuern der Wortzeile (303) mit der positiven Zusatzspannung, wenn nicht auf die DRAM-Zelle (300) zugegriffen wird.

23. Verfahren zum Ansteuern einer Wortzeile (303), die mit einer Zelle eines dynamischen Direktzugriffsspeichers (DRAM) (303) gekoppelt ist, wobei das Verfahren die Schritte umfasst:

Erzeugen einer positiven Zusatzspannung, die um weniger als eine Transistorschwellenspannung größer als eine positive Versorgungsspannung ist;

Anlegen der positiven Versorgungsspannung an die Wortzeile (303), wenn die Spannung an der Wortzeile (303) erstmalig aktiviert wird; und daraufhin

Anlegen der positiven Zusatzspannung an die Wortzeile (303), wenn die Spannung an der Wortzeile (303) über die Masse-Versorgungsspannung ansteigt.

24. Verfahren nach Anspruch 23, das des Weiteren die Schritte umfasst:

Erzeugen einer negativen Zusatzspannung, die um weniger als eine Transistorschwellenspannung kleiner als eine Masse-Versorgungsspannung ist; und

Ansteuern der Wortzeile (303) mit der negativen Zusatzspannung, wenn nicht auf die DRAM-Zelle (300) zugegriffen wird.

25. Ladungspumpensteuerkreis (901; 1000) zum Erzeugen einer positiven Zusatzspannung, wobei der Ladungspumpensteuerkreis (901; 1000) umfasst:

einen ersten p-Kanal-Transistor (911) mit einer Quelle, die mit der positiven Versorgungsspannung gekoppelt ist, wobei der erste p-Kanal-Transistor (911) eine erste Kanalbreite aufweist;

eine erste Bezugsstromquelle (912), die mit einem Drain des ersten p-Kanal- Transistors (911) gekoppelt ist;

einen zweiten p-Kanal-Transistor mit einem Gatter, das mit einem Gatter des ersten p-Kanal-Transistors gekoppelt ist, wobei der zweite p-Kanal-Transistor eine zweite Kanalbreite aufweist, wobei die zweite Kanalbreite größer ist als die erste Kanal breite;

eine zweite Bezugsstromquelle, die mit einem Drain des zweiten p-Kanal- Transistors gekoppelt ist; und

einen dritten p-Kanal-Transistor mit einem Gatter und einem Drain, der mit einer Quelle des zweiten p-Kanal-Transistors gekoppelt ist, wobei der dritte p- Kanal-Transistor des Weiteren eine Quelle aufweist, die zum Empfang der positiven Zusatzspannung gekoppelt ist, dadurch gekennzeichnet, dass die positive Zusatzspannung um weniger als eine Schwellenspannung größer ist als eine positive Versorgungsspannung.

26. Ladungspumpensteuerkreis nach Anspruch 25, wobei die erste Bezugsstromquelle einen negativen Temperaturkoeffizienten aufweist.

27. Ladungspumpensteuerkreis nach Anspruch 25, wobei die zweite Bezugsstromquelle einen positiven Temperaturkoeffizienten aufweist.

28. Ladungspumpensteuerkreis (902; 1100) zum Erzeugen einer negativen Zusatzspannung, wobei der Ladungspumpensteuerkreis umfasst:

einen ersten n-Kanal-Transistor (921) mit einer Quelle, die mit der Masseversorgungsspannung (VSS) gekoppelt ist, wobei der erste n-Kanal-Transistor eine erste Kanalbreite aufweist;

eine erste Bezugsstromquelle, die mit einem Drain des ersten n-Kanal- Transistors gekoppelt ist;

einen zweiten n-Kanal-Transistor mit einem Gatter, das mit einem Gatter des ersten n-Kanal-Transistors gekoppelt ist, wobei der zweite n-Kanal-Transistor eine zweite Kanalbreite aufweist, wobei die zweite Kanalbreite größer ist als die erste Kanalbreite;

eine zweite Bezugsstromquelle, die mit einem Drain des zweiten n-Kanal- Transistors gekoppelt ist; und

einen p-Kanal-Transistor mit einer Quelle, die mit einer Quelle des zweiten n- Kanal-Transistors gekoppelt ist, wobei der p-Kanal-Transistor des Weiteren ein Gatter und einen Drain aufweist, der zum Empfang der negativen Zusatzspannung gekoppelt ist, dadurch gekennzeichnet, dass die negative Zusatzspannung um weniger als eine Transistorschwellenspannung kleiner als eine Masse-Versorgungsspannung ist.

29. Ladungspumpensteuerkreis nach Anspruch 28, wobei die erste Bezugsstromquelle einen negativen Temperaturkoeffizienten aufweist.

30. Ladungspumpensteuerkreis nach Anspruch 29, wobei die zweite Bezugsstromquelle einen positiven Temperaturkoeffizienten aufweist.







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