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Dokumentenidentifikation DE69716545T2 08.05.2003
EP-Veröffentlichungsnummer 0827154
Titel DRAM-Speicher mit variabler interner Wirkungsfrequenz
Anmelder Fujitsu Ltd., Kawasaki, Kanagawa, JP
Erfinder Shinozaki, Naoharu, Nakahara-ku, Kanagawa 211, JP
Vertreter W. Seeger und Kollegen, 81369 München
DE-Aktenzeichen 69716545
Vertragsstaaten DE, GB
Sprache des Dokument EN
EP-Anmeldetag 28.01.1997
EP-Aktenzeichen 973005143
EP-Offenlegungsdatum 04.03.1998
EP date of grant 23.10.2002
Veröffentlichungstag im Patentblatt 08.05.2003
IPC-Hauptklasse G11C 11/407
IPC-Nebenklasse G11C 7/00   

Beschreibung[de]
HINTERGRUND DER ERFINDUNG 1. Feld der Erfindung

Die vorliegende Erfindung betrifft allgemein DRAMs (dynamische Speicher mit wahlfreiem Zugriff), und sie betrifft insbesondere ein DRAM, welches die Einstellungen erlaubt, die durchgeführt werden müssen, um eine interne Operationsfrequenz zu bestimmen.

2. Beschreibung des verwandten Standes der Technik

SDRAMs (synchrone dynamische Speicher mit wahlfreiem Zugriff) erlauben allgemein Einstellungen, die von außerhalb an verschiedenen Parametern vorgenommen werden müssen, um deren Operationsmoden zu definieren. Solche Parameter umfassen eine CAS-Operationszeit, eine Burst-Länge, einen Burst-Typ und dergleichen. Einstellungen dieser Parameter werden gemacht, indem eine Modeneinstellungsanweisung durch den Befehlseingang gegeben werden und indem diese Parameter über einen Adresseneingang vorgesehen werden, um die Parameter in ein Modenregister innerhalb der SDRAMs zu schreiben.

Die Fig. 1A bis 1D zeigen Darstellungen zur Erklärung der Einstellungen eines Modenregisters in einem SDRAM. Die Fig. 1A zeigt ein Taktsignal, welches dem SDRAM zugeführt wird, und die Fig. 1B zeigt einen Befehlseingang. Fig. 1C zeigt einen Adresseneingang. Wie in Fig. 1B und 1C gezeigt ist, wird ein Moden-Registereinstellungsbefehl MRS an den Befehlseingang gegeben, und in dem Modenregister zu speichernde Daten werden dem Adresseneingang zugeführt. Nachdem die Daten eingegeben worden sind, wird ein Aktivierungsbefehl ACT an den Befehlseingang geliefert, um den neu eingestellten Modus oder die Betriebsart für wirksam zu machen.

Fig. 1D zeigt Relationen zwischen dem Adresseneingang und den Daten, die in den Moden- oder Betriebsartregister eingestellt werden sollen. Wie in Fig. 1D gezeigt ist, werden drei Bits, welche Adresseneingänge A0 bis A2 umfassen, verwendet zur Einstellung der Burst-Länge, und ein Adressenbit A3 definiert den Burst-Typ. Weitere drei Bits von dem Adresseneingang A4 zu dem Adresseneingang A6 werden zur Einstellung einer CAS-Operationszeit verwendet. Die verbleibenden Bits von dem Adresseneingang A7 werden gegenwärtig nicht verwendet.

Die CAS-Operationszeit ist ein Parameter welcher definiert, wie lange ein Start einer Datenleseoperation ansprechend auf einen Eingang eines Datenlesebefehls verzögert wird. Die Fig. 2A bis 2D sind Zeitdiagramme, welche verschiedene Datenleseoperationen zeigen, wenn die CAS-Wartezeit auf verschiedene Werte eingestellt ist. Fig. 2A zeigt einen Fall, in welchem die CAS-Wartezeit auf 4 gestellt ist, und Fig. 2B zeigt einen Fall, in dem die CAS-Wartezeit 3 ist. Fig. 2C zeigt einen Betrieb mit der CAS-Wartezeit 2, und Fig. 2D mit der CAS-Wartezeit 1. In jeder Figur ist ein Taktimpuls oben gezeigt, und Ausgangsdaten sind unten gezeigt. Ferner markiert in jeder Figur ein erster Taktimpuls eine Eingabe des Befehls.

Je größer die CAS-Wartezeit desto schneller die Operationen des SDRAM wegen der höheren Taktfrequenz, wie in den Figuren gezeigt. Eine größere CAS-Wartezeit bedeutet somit eine längere Verzögerung bis zu dem Start der Leseoperation ansprechend auf die Befehlseingabe. Mit der CAS-Wartezeit von 4 kann zum Beispiel das DRAM eine Hochgeschwindigkeits-Datenlese-Operation erreichen, wie eine Taktfrequenz von 167 MHz, muß jedoch vier Takte nach dem Befehlseingang warten, bevor es Daten ausgeben kann. Wenn die CAS-Operationszeit zum Beispiel 1 ist, ist die Taktfrequenz etwa die gleiche wie jene von herkömmlichen DRAMs bei etwa 56 MHz, und die Verzögerung bei dem Start der Datenleseoperation liegt innerhalb eines Taktes, was ebenfalls etwa die gleiche ist wie jene von konventionellen DRANs.

Im folgenden werden Datenlese- und Datenschreiboperationen von SDRAMs des verwandten Standes der Technik beschrieben. Fig. 3 veranschaulicht teilweise einen Speicherkern eines SDRAM des verwandten Standes der Technik. Die Datenleseoperation wird wie folgt ausgeführt. Wenn ein Wortleitungsausfallsignal WL auf HIGH gestellt wird, wird ein Transistor 200 eingeschaltet, um eine Spannung zu liefern, die in einer Speicherzelle CELL eines Leseverstärkers 204 gespeichert wird. Die in dem Leseverstärker 204 gespeicherten Daten werden an einen lokalen Datenbus LDB0 und LDB1 geliefert, wenn ein Spaltenleitungs-Auswahlsignal CL auf HIGH geschaltet wird, um die Transistoren 201 und 202 einzuschalten. Der lokale Datenbus LDB0 und LDB1 überträgt komplementäre Signale, so dass eine Leitung des Busses HIGH ist, wenn die andere Leitung LOW ist. Die komplementären Signale auf dem lokalen Datenbus LDB0 und LDB1 werden zu dem globalen Datenbus GDB0 und GDB1 übertragen. Die Daten auf dem globalen Datenbus GDB0 und GDB1 werden über einen Leseverstärker 205 gelesen, durch Zuführen eines Datenlesesignals Read.

Die Verwendung von komplementären Signalen bei der Datenübertragung bewirkt Hochgeschwindigkeits-Zugriffsoperationen. Ein Paar von Datenbusleitungen werden zuerst voraufgeladen auf eine Spannung unterhalb der Energieversorgungsspannung, und werden dann durch einen Transistor 203 mit einem Kurzschlußsignal SS kurzgeschlossen, um miteinander auf dieselbe Spannung eingestellt zu werden. Bei kontinuierlichen Leseoperationen muß das Paar von Datenbusleitungen für eine nächste Zugriffsoperation vorbereitet werden, indem das Paar von Datenbusleitungen auf dieselbe Spannung gebracht werden, durch die Vorladungs-Operation und die Kurzschluß-Operation nach jeder Zugriffsoperation.

Die Datenschreiboperation wird wie folgt ausgeführt. Mit dem Datenschreibsignal Write werden Daten in einen Schreibverstärker 206 geschrieben, um dem globalen Datenbus GDB0 und GDB1 zugeführt zu werden. Die folgehden Operationen sind umgekehrt zu den oben beschriebenen Datenleseoperationen, d. h. die Daten auf dem globalen Datenbus GDB0 und GDB1 werden dem Leseverstärker 204 über den lokalen Datenbus LDB0 und LDB1 zugeführt, um in der Speicherzelle CELL gespeichert zu werden. Da die Datenleseoperation ebenfalls durch Verwendung komplementärer Signale durchgeführt wird, müssen die Paare von Datenbusleitungen durch die Vorladungs-Operation und die Kurzschluß-Operation auf dieselbe Spannung gebracht werden.

Auf diese Weise wird das Paar von Datenbusleitungen über die Vorlädungs-Operation und die Kurzschluß-Operation bei den Datenschreib- und Datenlese-Operationen auf denselben Spannungswert gesetzt. Nach Einstellung desselben Spannungspegels wird eine Leitung des Datenbusses auf HIGH geändert und die andere Datenleitung wird gleichzeitig auf LOW geändert, wenn durch das Spaltenleitungs-Auswahlsignal CL auf den Leseverstärker 204 zugegriffen wird. Diese Spannungsänderungen werden als Daten gelesen oder als Daten geschrieben. Nach diesen Operationen wird das Paar von Datenbusleitungen wieder auf denselben Spannungspegel gesetzt, durch die Vorladungs-Operation und die Kurzschluß-Operation in Vorbereitung für den nächsten Zugriff zu dem Leseverstärker.

Bei der Datenleseoperation oder der Datenschreiboperation müssen die Vorladungs-Operation, die Kurzschluß-Operation und die Spaltenauswahl-Operation innerhalb eines Zyklus des Taktsignals durchgeführt werden. Je mehr Zeit für diese Operationen zur Verfügung steht, um so verläßlicher sind diese Operationen.

In dem Beispiel der Fig. 2A bis 2D ist die längste Periode von einem Zyklus 6 ns (d. h. im Falle von 167 MHz). Mit dieser höchsten Frequenz müssen eine Spaltenleitungs-Aktivierungsperiode (Leseverstärker-Zugriffsperiode) und eine Kurzschluß-Operationsperiode (die Vorladungs-Operation wird gleichzeitig ausgeführt) diese 6 ns Periode zwischen sich aufteilen.

Fig. 4 ist ein Schaltungsdiagramm einer Schaltung zum Steuern der Spaltenleitungs-Aktivierungsoperation und der Kurzschluß-Operation. Die Schaltung der Fig. 4 enthält eine NOR-Schaltung 40, eine Signalerzeugungseinheit 10, eine Spaltenleitungs-Auswahlsignal-Steuereinheit 41, eine Kurzschlußsignal-Steuereinheit 42, eine Lesesignal-Steuereinheit 43 und eine Schreibsignal-Steuereinheit 44. Diese Signalerzeugungseinheit 10 enthält NAND-Schaltungen 11 und 12, welche zusammen ein RS-Flip-Flop bilden, eine Verzögerungseinheit 13, Inverter 14 und 15 und eine NOR-Schaltung 16. Die Verzögerungseinheit 13 enthält Verzögerungsinverter 21 bis 29 und einen Inverter 30.

Die Fig. 5A bis 5I sind Zeitdiagramme zur Erklärung der Operationen der Schaltung der Fig. 4. Diese Zeitdiagramme zeigen einen Fall, in dem ein Zyklus 6 ns beträgt, die Spaltenleitungs-Aktivierungsperiode 4 ns beträgt und die Kurzschlußperiode 2 ns beträgt.

Ein Signal inz, das über die NOR-Schaltung 40 in die Signalerzeugungseinheit 10 eingegeben wird, ist ein internes Pulssignal, welches intern synchron mit einem externen Taktsignal CLK erzeugt wird. In den Fig. 5A bis 5I ist das Taktsignal CLK ein externes Taktsignal, das Signal inz ist ein internes Impulssignal, ein Signal az ist ein Ausgang der Verzögerungseinheit 13, ein Signal outz ist ein Ausgang der Signalerzeugungseinheit 10, ein Signal CLz ist ein Ausgang der Spaltenleitungs-Auswahlsignal-Steuereinheit 41, ein Signal Shortx ist ein Ausgang der Kurzschlußsignal-Steuereinheit 42, ein Signal Readz ist ein Ausgang der Read-Signal-Steuereinheit 43, und ein Signal Writez ist ein Ausgang der Schreibsignal-Steuereinheit 44. Ferner wird ein Signal WEz dafür verwendet, eine der Datenleseoperation oder der Datenschreiboperation anzuzeigen.

Unter Bezugnahme auf die Fig. 4 und 5A bis 5I bewirkt eine Änderung des internen Impulssignals inz von LOW nach HIGH eine Änderung in dem Zustand des Flip-Flops welches aus den NAND-Schaltungen 11 und 12 besteht, so daß der Ausgang der NAND-Schaltung 11 auf HIGH geschaltet wird. Diese Änderung in dem Ausgang der NAND-Schaltung 11 ist als Wechsel von LOW nach HIGH in dem Ausgangssignal outz in Fig. 5D gezeigt. Die Änderung in dem Ausgang der NAND-Schaltung 11 wird auch durch die Verzögerungseinheit 13 verzögert, um als ein Anstieg von LOW nach HIGH in dem Ausgangssignal az der Verzögerungseinheit 13 zu erscheinen, wie es in Fig. 5C gezeigt ist. Das Ausgangssignal az ist ein Eingang zu dem Flip-Flop über den Inverter 14, so daß die Änderung des Ausgangssignals az von LOW nach HIGH eine Änderung in dem Ausgang der NAND- Schaltung 11 von HIGH nach LOW bewirkt. Dies ist in Fig. 5D als ein Abfall von HIGH nach LOW in dem Ausgangssignal outz gezeigt. Mit jedem Anstieg in dem internen Impulssignal inz als einem Trigger wird auf diese Weise das Ausgangssignal outz nach HIGH gedreht, was für eine vorbestimmte Periode (4 ns) anhält. Diese vorbestimmte Periode ist bestimmt durch die totale Verzögerungszeit der Verzögerungseinheit 13.

Das Ausgangssignal outz wird der Spaltenleitungs-Auswahlsignal-Steuereinheit 41, der Kurzschlußsignal-Steuereinheit 42, der Read-Signal-Steuereinheit 43 und der Write-Signal- Steuereinheit 44 zugeführt. Die Spaltenleitungs-Auswahlsignal-Steuereinheit 41 verzögert das Ausgabesignal outz um eine vorbestimmte Verzögerungszeit durch die Verzögerungsinverter 51 bis 53 und einen Inverter 54, um das Signal CLz auszugeben. Das Ausgangssignal CLz ist in Fig. 4E gezeigt und entspricht dem Spaltenleitungs-Auswahlsignal CL in Fig. 3. Bei Verwendung der Verzögerungsinverter 55 bis 58 und eines Inverters 59 bewirkt die Kurzschlußsignal-Steuereinheit 42 eine Verzögerung in dem Ausgangssignal outz um einen vorbestimmten Betrag und invertiert das verzögerte Signal, um das Ausgangssignal Shortx zu erzeugen. Das Ausgangssignal Shortx ist in Fig. 5F gezeigt und entspricht dem Kurzschlußsignal SS der Fig. 3.

Die Lesesignal-Steuereinheit 43 verwendet Verzögerungsinverter 61 und 62 und einen Inverter 63 zum Verzögern des Ausgangssignals outz um eine bestimmte Verzögerungszeit, um das Ausgangssignal Readz zu erzeugen. Die Schreibsignal-Steuereinheit 44 verzögert das Ausgangssignal outz um einen bestimmten Verzögerungsbetrag durch Verzögerungsinverter 65 und Inverter 66 und 67, um das Ausgangssignal Writez zu erzeugen. Eine NOR-Schaltung 64 der Lesesignal-Steuereinheit 43 und eine NAND-Schaltung 68 der Schreibsignal-Steuereinheit 44 empfangen das Signal WEz als einen Eingang zum Steuern des Schalters zwischen der Datenleseoperation und der Datenschreiboperation. Das Ausgangssignal Readz entspricht dem Datenlesesignal Read in Fig. 3 und das Ausgangssignal Writez entspricht dem Datenschreibsignal Write in Fig. 3.

Auf diese Weise wird das in Fig. 5E gezeigte Spaltenleitungs-Auswahlsignal CL (CLz) als ein Signal geliefert, das umgekehrte Phasenrelation zu dem Kurzschlußsignal SS (Shortx) hat, das in Fig. 5F gezeigt ist. Die HIGH-Periode des Spaltenleitungs-Auswahlsignals CL beträgt 4 ns, und ein Zyklus dauert 6 ns, so daß das Kurzschlußsignal SS eine HIGH-Periode von 2 ns hat. In anderen Worten, die Spaltenleitungs-Aktivierungsoperation und die Kurzschluß-Operation teilen unter sich einen Zyklus in 4 ns bzw. 2 ns.

Die Fig. 6A bis 6C sind Zeitdiagramme, welche den Fall zeigen, in dem die CAS-Wartezeit 3 und ein Zyklus 7 ns betragen. Fig. 7A bis 7C sind Zeitdiagramme die einen Fall zeigen, in denen die CAS-Wartezeit 2 und ein Zyklus 9 ns betragen. Ferner sind die Fig. 8A bis 8C Zeitdiagramme die den Fall zeigen, in denen die CAS-Wartezeit 1 und ein Zyklus 18 ns betragen. Jede dieser Figuren zeigt den externen CLK, das Spaltenleitungs-Auswahlsignal CLz und das Kurzschlußsignal Shortx.

Wie in Fig. 4 gezeigt ist, ist eine Signalverzögerung durch die Verzögerungseinheit 13 konstant, so daß eine Änderung der CAS-Operationszeit keine Änderung der Pulslänge (Periode des Signals, welches den HIGH-Pegel hat) des Spaltenleitungs-Auswahlsignals CLz herbeiführt. Das Spaltenleitungs- Auswahlsignal CLz behält weiterhin eine Pulslänge von 4 ns. Wenn nämlich die CAS-Wartezeit von 4, 3, 2 zu 1 reduziert wird, verbleibt die Zeitperiode für die Spaltenleitungs-Aktivierungsoperation bei denselben 4 ns, wie es in den Fig. 6A bis 6C bis Fig. 8A bis 8C gezeigt ist. Nur die Zeitperiode für die Kurzschluß-Operation ändert sich, sie wird erhöht auf 3 ns, 5 ns und 14 ns.

Bei Benutzungen im Feld werden SDRAMs oft mit einer CAS- Operationszeit von 3 als einer maximalen Operationsgeschwindigkeit betrieben. Die schnellere CAS-Operationszeit von 4 ist im allgemeinen für zukünftige Verwendung reserviert, mit dem Ziel, eine schnelle Operation zu erreichen. Ungeachtet solcher Verwendungen von SDRAMs, hat die Spaltenleitungs- Aktivierungsoperation eine Periode, die bestimmt ist hinsichtlich der CAS-Operationszeit von 4 (z. B. 4 ns in obigem Beispiel), so daß die SDRAMs mit dieser CAS-Operationszeit arbeiten können. Für andere, kleinere CAS-Operationszeiten wird dieselbe Periode (z. B. 4 ns) für die Spaltenleitungs- Aktivierungsoperation verwendet, wie es oben beschrieben wurde.

Die Einstellung der Spaltenleitungs-Aktivierungsoperationsperiode in Übereinstimmung mit der CAS-Operationszeit von 4 ist dieselbe wie die Einstellung der Spaltenleistungs- Aktivierungsoperationsperiode im Hinblick auf die schnellste Speicheroperation. Unter den tatsächlich hergestellten Speicherchips haben einige Chips unvermeidlich eine nicht hinreichende Toleranz für die Spaltenleitungs-Aktivierungsoperation, und werden somit mangelhafte Chips, die nicht mit der schnellsten CAS-Operationszeit von 4 betrieben werden können. Da die hergestellten Chips für alle CAS-Operationszeiten dieselbe Spaltenleistungs-Aktivierungsoperationsperiode haben, können solche mangelhaften Chips nicht mit den CAS-Operationszeiten von 3, 2 und 1 betrieben werden, so wie mit der schnellsten CAS-Operationszeit von 4, da sie für zukünftige Verwendung reserviert ist. Infolgedessen wird das Produktionsergebnis verringert.

Deshalb gibt es ein Bedarf für ein DRAM, welches mit CAS- Operationszeiten betreibbar ist, die verschieden sind von der schnellsten CAS-Operation, die der höchsten Operationsfrequenz entspricht, selbst wenn es nicht mit der schnellsten CAS-Operation betreibbar ist.

ZUSAMMENFASSUNG DER ERFINDUNG

Nach einem ersten Aspekt der Erfindung ist ein DRAM vorgesehen mit: einem Speicherzellenarray; Leseverstärkern, welche Daten in das Speicherzellarray schreiben und aus ihm auslesen; einem Paar von Datenbusleitungen; und Gattern, welche zwischen dem Paar von Datenbusleitungen und den Leseverstärkern verbinden, welche Gatter das genannte Paar von Datenbusleitungen mit Zugriff zu den Leseverstärkern vorsehen, wenn die Gatter EIN sind; gekennzeichnet durch: eine Steuerschaltung, die eine Periode des ON-Zustands der Gatter ansprechend auf ein CAS-Operationssignal steuern, welches eine Stromeinstellung eines CAS-Operationszeit-Parameters anzeigt, der definiert, wie lange ein Start einer Operation zum Lesen von Daten ansprechend auf einen Eingang eines Datenlesebefehls verzögert wird.

Gemäß einem zweiten Aspekt der Erfindung ist ein Verfahren zum Einstellen einer internen Operationsfrequenz eines DRAM vorgesehen, welches DRAM Leseverstärker hat, die Daten in ein Speicherzellenarray schreiben und aus diesem auslesen, und ein Paar von Datenbusleitungen, die mit den Leseverstärkern über Gatter verbunden sind, worin eine Periode des Gatters, um das Paar von Datenbusleitungen mit einem Zugriff zu den genannten Verstärkern zu versehen, bestimmt wird durch eine erste Pulslänge, und eine Periode des Kurzschlusses der Datenbusleitungen durch eine zweite Pulslänge bestimmt wird, welches Verfahren dadurch gekennzeichnet ist, daß es die folgenden Schritte umfaßt: a) Speichern eines CAS-Operations- Parameters in einem Modenregister, welcher CAS-Operations- Parameter einen Operationsmodus des DRAM definiert; und b) Bestimmen der ersten Pulslänge und der zweiten Pulslänge basierend auf dem CAS-Operations-Parameter, wobei sowohl die erste Pulslänge als auch die zweite Pulslänge verschieden sind für eine unterschiedliche Einstellung des CAS-Operations-Parameters.

Eine Ausführungsform der vorliegenden Erfindung kann ein DRAM vorsehen, das mit einer CAS-Operation zusammenarbeitet, die verschieden ist von der schnellsten CAS-Operationszeit, welche der höchsten Operationsfrequenz entspricht, selbst wenn es mit der schnellsten CAS-Operationszeit inoperabel ist.

Bei dem oben beschriebenen DRAM kann, während die interne Operationsfrequenz abnimmt, die Periode des Zugriffs erhöht werden von der kürzesten Periode nahe einer Operationsgrenze, welche im Hinblick auf die CAS-Operationszeit eingestellt ist, die dem schnellsten Takt entspricht. Dies macht es möglich, hinreichende Toleranzen für die Periode des Zugriffs vorzusehen, wenn andere CAS-Operationszeiten verwendet werden. Es ist somit höchstwahrscheinlich, daß ein DRAM-Chip, das einer unzureichenden Periode des Zugriffs mit der CAS- Operationszeit des schnellsten Taktes leidet, mit anderen CAS-Operationszeiten operabel ist.

Weitere Merkmale der vorliegenden Erfindung werden augenscheinlich aus der folgenden detaillierten Beschreibung in Verbindung mit den begleitenden Zeichnungen gelesen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1A bis 1D sind illustrative Darstellungen zur Erklärung der Einstellungen an dem Modenregister in ein SDRAM;

Fig. 2A bis 2D sind Zeitdiagramme, welche verschiedene Datenleseoperationen zeigen, wenn eine CAS-Operationszeit auf verschiedene Werte eingestellt ist;

Fig. 3 ist eine illustrative Darstellung, welche teilweise einen Speicherkern eines SDRAM nach dem verwandten Stand der Technik zeigt;

Fig. 4 ist ein Schaltungsdiagramm einer Schaltung zur Steuerung der Spaltenleitungs-Aktivierungsoperation und einer Kurzschluß-Operation;

Fig. 5A bis 5I sind Zeitdiagramme zur Erklärung von Operationen der Schaltung der Fig. 4;

Fig. 6A bis 6C sind Zeitdiagramme die einen Fall zeigen, in dem die CAS-Operationszeit 3 und ein Zyklus 7 ns dauert;

Fig. 7A bis 7C sind Zeitdiagramme die einen Fall zeigen, in dem die CAS-Operationszeit 2 und ein Zyklus 9 ns betragen;

Fig. 8A bis 8C sind Zeitdiagramme die einen Fall zeigen, in denen die CAS-Operationszeit 1 und ein Zyklus 18 ns betragen;

Fig. 9 ist ein Blockdiagramm einer Lese/Schreib-Steuereinheit gemäß einem Prinzip der vorliegenden Erfindung;

Fig. 10 ist ein Schaltungsdiagramm der Lese/Schreib- Steuereinheit gemäß einer Ausführungsform der vorliegenden Erfindung;

Fig. 11A bis 11H sind Zeitdiagramme zur Erklärung von Operationen der in Fig. 10 gezeigten Schaltung;

Fig. 12A bis 12H sind Zeitdiagramme zur Erklärung von Operationen der in Fig. 10 gezeigten Schaltung;

Fig. 13A bis 13H sind Zeitdiagramme zur Erklärung von Operationen der in Fig. 10 gezeigten Schaltung;

Figuren T4A bis 14C sind Zeitdiagramme zur Erklärung von Operationen der in Fig. 10 gezeigten Schaltung; und

Fig. 15 ist ein Blockdiagramm eines SDRAM gemäß der vorliegenden Erfindung.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Im folgenden werden ein Prinzip und eine Ausführungsform der Erfindung unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben:

Fig. 9 ist ein Blockdiagramm einer Lese/Schreib-Steuereinheit 1 gemäß einem Prinzip der Vorliegenden Erfindung. Die Lese/Schreib-Steuereinheit 1 der Fig. 9 enthält eine Signalerzeugungseinheit 10, die Spaltenleitung-Auswahlsignal- Steuereinheit 41, die Kurzschlußsignal-Steuereinheit 42, die Read-Signal-Steuereinheit 43 und die Schreibsignal-Steuereinheit 44. Die oben identifizierten Elemente sind dieselben wie diejenigen in Fig. 4. Die Lese/Schreib-Steuereinheit 1 umfaßt ferner eine CAS-Operationszeit-Steuereinheit 70, welche die Signalerzeugungseinheit 10 entsprechend einem Signal steuert, welches eine CAS-Operationszeit anzeigt.

Die CAS-Operationszeit-Steuereinheit 70 empfängt die CAS- Operationszeit anzeigenden Signale Ch1z bis CL4z, welche Stromeinstellungen der CAS-Operationszeit anzeigen, und steuern die Signalerzeugungseinheit 10, um Änderungen in der Spaltenleitungs-Aktivierungsperiode und der Kurzschlußperiode gemäß den die CAS-Operationszeit anzeigenden Signalen zu bewirken. Die CAS-Operationszeit-Steuereinheit 70 bringt eine Erhöhung der Spaltenleitungs-Aktivlerungsperiode und der Kurzschlußperiode in Proportion zu einem Anwachsen der Periode eines Zyklus, was mit einer Verringerung der CAS-Operationszeit einhergeht. Falls ein Verhältnis der Spaltenleitungs-Aktivierungsperiode zu der Kurzschlußperiode 2 zu 1 bei einer CAS-Operationszeit von 4 ist, wird das Verhältnis der Spaltenleitungs-Aktivierungsperiode zu der Kurzschlußperiode bei 2 zu 1 gehalten, mit anderen CAS-Operationszeiten von 3, 2 und 1.

Wenn die Operationsgeschwindigkeit sich verringert, werden auf diese Weise die Spaltenleitungs-Aktivierungsperiode und die Kurzschlußperiode von den kürzesten Perioden nahe der Operationsgrenzen erhöht, welche im Hinblick auf die CAS- Operationszeit, die dem schnellsten Takt entspricht, eingestellt werden. Dies macht es möglich, hinreichende Toleranzen sowohl für die Spaltenleitungs-Aktivierungsperiode als auch für die Kurzschlußperiode vorzusehen, wenn andere CAS-Operationszeiten verwendet werden. Es ist somit höchstwahrscheinlich, daß ein DRAM-Chip, welches an einer unzureichenden Spaltenleistungs-Aktivierungsperiode und/oder einer unzureichenden Kurzschlußperiode mit der CAS-Operationszeit des schnellsten Taktes leidet, mit anderen CAS-Operationszeiten verwendet werden kann.

Die Fig. 10 zeigt ein Schaltungsdiagramm einer Lese/Schreib-Steuereinheit 1 gemäß einer Ausführungsform der vorliegenden Erfindung. In Fig. 10 sind dieselben Elemente wie diejenigen der Fig. 4 mit denselben Bezugszeichen versehen, und eine Beschreibung davon wird ausgelassen.

Die Lese/Schreib-Steuereinheit 1 der Fig. 10 enthält die Signalerzeugungseinheit 10, die Spaltenleitungs-Auswahlsignal-Steuereinheit 41, die Kurzschlußsignal-Steuereinheit 42, die Read-Signal-Steuereinheit 43 und die Write-Signal- Steuereinheit 44. Diese Elemente sind im wesentlichen dieselben wie jene der Fig. 4. Die Lese/Schreib-Steuereinheit 1 umfaßt ferner die CAS-Operationszeit-Steuereinheit 70. Der Inverter 14 in der Signalerzeugungseinheit 10 der Fig. 4 ist entfernt, weil die CAS-Operationszeit-Steuereinheit 70 vorgesehen ist.

Die CAS-Operationszeit-Steuereinheit 70 enthält eine erste Verzögerungseinheit 71, eine zweite Verzögerungseinheit 72 und eine NAND-Schaltung 73. Die erste Verzögerungseinheit 71 enthält Verzögerungsinverter 81 bis 85, einen Inverter 86 und eine NAND-Schaltung 87. Die zweite Verzögerungseinheit 72 enthält Verzögerungsinverter 91 bis 95, eine ODER-Schaltung 96 und eine NAND-Schaltung 97.

Die Fig. 11A bis 11H sind Zeitdiagramme zur Erklärung von Operationen der in Fig. 10 gezeigten Schaltung. Diese Zeitdiagramme zeigen einen Fall, wenn die CAS-Operationszeit auf 4 gesetzt ist, mit einem 6-ns-Zyklus, geteilt in 4-ns- Spaltenleitungs-Aktivierungsperiode und 2-ns-Kurzschlußperiode.

In den Fig. 11A bis 11H ist ein Signal CLK ein externes Taktsignal, ein Signal inz ist ein internes Pulssignal, ein Signal az ist ein Ausgang der Verzögerungseinheit 13, ein Signal bz ist ein Ausgang der ersten Verzögerungseinheit 71 in der CAS-Operationszeit-Steuereinheit 70, ein Signal cz ist ein Ausgang der zweiten Verzögerungseinheit 72 in der CAS- Operationszeit-Steuereinheit 70, ein Signal outz ist ein Ausgang der Signalerzeugungseinheit 10, ein Signal CLz ist ein Ausgang der Spaltenleitungs-Auswahlsignal-Steuereinheit 41 und ein Signal Shortx ist ein Ausgang der Kurzschlußschaltungssignal-Steuereinheit 42.

Bezugnehmend auf Fig. 10 und Fig. 11A bis 11H führt eine Änderung des internen Pulssignals inz von LOW nach HIGH zu einer Änderung in dem Zustand des Flip-Flops, das aus den NAND-Schaltungen 11 und 12 besteht, so daß der Ausgang der NAND-Schaltung 11 auf HIGH geändert wird. Diese Änderung des Ausgangs der NAND-Schaltung 11 ist als eine Änderung von LOW nach HIGH in dem Ausgangssignal outz gezeigt, wie in Fig. 11F. Die Änderung in dem Ausgang der NAND-Schaltung 11 wird auch durch die Verzögerungseinheit 13 verzögert, um als ein Anstieg von LOW nach HIGH in dem Ausgangssignal az der Verzögerungseinheit 13, wie es in Fig. 11C gezeigt ist.

Da die Fig. 11A bis 11H einen Fall zeigen, mit einer CAS-Operationszeit von 4, ist nur das die CAS-Operationszeit anzeigende Signal CL4z, das der CAS-Operationszeit von 4 entspricht, HIGH unter den CAS-Operationszeit anzeigenden Signalen Ch1z bis CL4z. Das das HIGH der CAS-Operationszeit anzeigende Signal CL4z erzeugt ein LOW, das von dem Inverter 86 ausgegeben wird, und ein LOW, das von der NOR-Schaltung 96 ausgegeben wird, was dazu führt, daß das Ausgangssignal bz der ersten Verzögerungseinheit 71 und das Ausgabesignal cz der zweiten Verzögerungseinheit 72 HIGH sind. Die NAND-Schaltung 73 arbeitet somit als ein Inverter für das Ausgangssignal az.

Das Ausgangssignal az wird über die NAND-Schaltung 23 dem Flip-Flop eingegeben, die Änderung des Ausgangssignals az von LOW nach HIGH führt zu einer Änderung des Ausgangs der NAND- Schaltung 11 von HIGH nach LOW. Diese Änderung ist in Fig. 11F als eine Änderung in dem Ausgangssignal outz von HIGH nach LOW gezeigt. Auf diese Weise wird bei jedem Anstieg des internen Pulssignal inz als ein Trigger das Ausgangssignal outz auf HIGH geändert, was eine vorbestimmte Periode (4 ns) dauert. Diese vorbestimmte Periode ist bestimmt durch die gesamte Verzögerungszeit der Verzögerungseinheit 13.

Die Spaltenleitungs-Auswahlsignal-Steuereinheit 41 verzögert das Ausgangssignal outz um eine bestimmte VerzögerungsZeit, um das Ausgangssignal CLz auszugeben. Das Ausgangssignal CLz ist in Fig. 11G gezeigt und entspricht dem Spaltenleitungs-Auswahlsignal CL in Fig. 3. Die Kurzschlußsignal- Steuereinheit 42 bewirkt eine Verzögerung des Ausgangssignals outz um einen vorbestimmten Wert und invertiert das verzögerte Signal, um das Ausgangssignal Shortx zu erzeugen. Dieses Ausgangssignal Shortx ist in Fig. 11H gezeigt und entspricht dem Kurschlußsignal SS von Fig. 3. '

Auf diese Weise wird das in Fig. 11G gezeigte Spaltenleitungs-Auswahlsignal CL (CLz) als ein Signal vorgesehen, welches eine umgekehrte Phasenrelation in Bezug auf das Kurzschlußsignal SS (Shortx) in Fig. 11H hat. Die HIGH-Periode des Spaltenleitungs-Auswahlsignals CL, die durch die Verzögerungszeit der Verzögerungseinheit 13 bestimmt wird, beträgt 4 ns, und ein Zyklus dauert 6 ns, so daß das Kurzschlußsignal SS eine HIGH-Periode von 2 ns hat. Mit anderen Worten, die Spaltenleitungs-Aktivierungsoperation und die Kurzschluß- Operation teilen sich einen Zyklus in einem Verhältnis von 2 zu 1 in 4 ns bzw. 2 ns.

Die Fig. 12A bis 12H sind Zeitdiagramme zur Erklärung von Operationen der in Fig. 10 gezeigten Schaltung. Diese Zeitdiagramme zeigen den Fall an, in denen die CAS-Operationszeit auf 3 gesetzt ist, mit einem 7-ns-Zyklus der geteilt ist in eine 4,6-ns-Spaltenleitungs-Aktivierungsperiode und eine 2, 4-ns-Kurzschlußperiode.

Bezugnehmend auf Fig. 10 und Fig. 12A bis 12H führt eine Änderung des internen Impulssignals inz von LOW nach HIGH zu einer Änderung des Zustands des Flip-Flops, das aus den NAND-Schaltungen 11 und 12 besteht, so daß der Ausgang der NAND-Schaltung 11 auf HIGH gedreht wird. Diese Änderung in dem Ausgang der NAND-Schaltung 11 ist als Änderung von LOW nach HIGH in dem in Fig. 12F gezeigten Ausgabesignal outz gezeigt. Die Änderung in dem Ausgang der NAND-Schaltung 11 wird ebenfalls durch die Verzögerungsleitung 13 verzögert, um als ein Anstieg von LOW nach HIGH in dem in Fig. 12 gezeigten Ausgangssignal az der Verzögerungseinheit 13 zu erscheinen.

Die Fig. 12A bis 12H zeigen einen Fall, in denen die CAS-Operationszeit 3 beträgt, und nur das die CAS-Operationszeit anzeigende Signal CL3z, das der CAS-Operationszeit von 3 entspricht, ist HIGH unter den die CAS-Operationszeit anzeigenden Signalen Ch1z bis CL4z. Das das LOW der CAS-Operationszeit anzeigende Signal CL4z erzeugt einen HIGH-Ausgang des Inverters 86, so daß die NAND-Schaltung 87 der ersten Verzögerungseinheit 71 als ein Inverter dient. Als Ergebnis wird das Signal az, das der ersten Verzögerungseinheit 71 eingegeben wird, durch die erste Verzögerungseinheit um einen vorbestimmten Verzögerungswert verzögert, und wird als das Ausgangssignal Wz (Fig. 12D), der NAND-Schaltung 73 zugeführt.

Ferner erzeugt das das HIGH-CAS-Operationszeit anzeigende Signal CL3z einen LOW-Ausgang der NOR-Schaltung 96, was dazu führt, daß das Ausgangssignal Cz der zweiten Verzögerungsschaltung 72 HIGH ist. Bei der NAND-Schaltung 73 kann dieses Ausgangssignal cz ignoriert werden, weil es HLGH ist.

Da eine NAND-Logik von dem Ausgangssignal az und dem Ausgangssignal bz von der NAND-Schaltung 73 dem Flip-Flop zugeführt wird, bewirkt eine Änderung des Ausgangssignals bz von LOW zu HIGH eine Änderung des Ausgangs der NAND-Schaltung 11 des Flip-Flops von HIGH zu LOW. Diese Änderung erscheint als eine Änderung von HIGH zu LOW in dem Ausgangssignal outz, wie es in Fig. 12F gezeigt ist. Auf diese Weise wird mit jedem Anstieg des internen Pulssignals inz als einem Schalter das Ausgangssignal outz nach HIGH geändert, was eine vorbestimmte Periode (4,6 ns) währt. Diese vorbestimmte Periode wird durch die gesamte Verzögerungszeit der Verzögerungseinheit 13 und der ersten Verzögerungseinheit 71 bestimmt.

Die Spaltenleitungs-Auswahlsignal-Steuereinheit 41 verzögert das Ausgangssignal outz um eine bestimmte Verzögerungszeit, um das Ausgangssignal Cl2 auszugeben. Das Ausgangssignal CLz ist in Fig. 12G gezeigt und entspricht dem Spaltenleitungs-Auswahlsignal CL in Fig. 3. Die Kurzschlußsignal- Steuereinheit 42 bewirkt eine Verzögerung des gesamten Betrages des ausgegebenen Ausgangssignal outz und invertiert das verzögerte Signal, um das Ausgangssignal Shortx zu erzeugen. Das Ausgangssignal Shortx ist in Fig. 12H gezeigt und entspricht dem Kurzschlußsignal SS von Fig. 3.

Auf diese Weise wird das in Fig. 12G gezeigte Spaltenleitungs-Auswahlsignal CL (CLz) als ein Signal vorgesehen, welches eine umgekehrte Phasenrelation im Verhältnis zu dem in Fig. 12H gezeigten Kurzschlußsignal SS (Shortx) hat. Die HIGH-Periode des Spaltenleitungs-Auswahlsignals CL, welche durch die gesamte Verzögerungszeit der Verzögerungseinheit 13 und der ersten Verzögerungseinheit 71 bestimmt wird, beträgt 4,6 ns, und ein Zyklus währt 7 ns, so daß das Kurzschlußsignal SS eine HIGH-Periode von 2,4 ns hat. Mit anderen Worten, die Spaltenleitungs-Aktivierungsoperation und die Kurzschluß-Operation teilen sich einen Zyklus in einem Verhältnis von 2 zu 1 in 4,6 ns bzw. 2,4 ns.

Die Fig. 13A bis 13H sind Zeitdiagramme zur Erklärung der Operationen der in Fig. 10 gezeigten Schaltung. Diese Zeitdiagramme zeigen einen Fall, in dem die CAS-Operationszeit auf 2 gesetzt ist, mit einem 9-ns-Zyklus, unterteilt in eine 6-ns-Periode für die Spaltenleitungsaktivierung und eine 3-ns-Kurzschlußperiode.

Bezugnehmend auf Fig. 10 und Fig. 13A bis 13H führt eine Änderung des internen Pulssignals inz von LOW zu HIGH zu einer Änderung des Zustands des Flip-Flops, das aus den NAND- Schaltungen 11 und 12 besteht, so daß der Ausgang der NAND- Schaltung 11 auf HIGH geschaltet wird. Diese Änderung in dem Ausgang der NAND-Schaltung 11 ist als eine Änderung von LOW zu HIGH in dem Ausgangssignal outz in Fig. 13F gezeigt. Ferner wird die Änderung in dem Ausgang der NAND-Schaltung 11 durch die Verzögerungseinheit 13 verzögert, um als ein Anstieg von LOW zu HIGH in dem Ausgangssignal az der Verzögerungseinheit 13 zu erscheinen, wie in Fig. 13C gezeigt.

Da die Fig. 13A bis 13H einen Fall zeigen, in dem die CAS-Operationszeit 2 ist, ist unter denen die CAS-Operationszeit anzeigenden Signalen Ch1z bis CL4z nur das die CAS-Operationszeit anzeigende Signal CL2z, welches der CAS-Operationszeit 2 entspricht, HIGH. Das LOW-CAS-Operationszeit- Anzeigesignal CL4z erzeugt einen HIGH-Ausgang des Inverters 86, so daß die NAND-Schaltung 87 der ersten Verzögerungseinheit 71 als ein Inverter dient. Infolgedessen wird das der ersten Verzögerungseinheit 71 zugeführte Signal az durch die erste Verzögerungseinheit 71 um einen vorbestimmten Betrag verzögert, und es wird der NAND-Schaltung 73 und der zweiten Verzögerungseinheit 72 als das Ausgangssignal bz zugeführt (Fig. 13D).

In der zweiten Verzögerungseinheit 72 sind beide die CAS- Operationszeit anzeigenden Signale CL4z und CL3z LOW, um einen HIGH-Ausgang der ODER-Schaltung 96 zu erzeugen, so daß die NAND-Schaltung 97 als ein Inverter arbeitet. Infolgedessen bewirkt die zweite Verzögerungseinheit 72 eine vorbestimmte Verzögerung des Signals bz, ohne es zu invertieren, um das verzögerte Signal bz als ein Ausgangssignal cz an die NAND-Schaltung 73 zu liefern.

Da eine NAND-Logik von dem Ausgangssignal az, dem Ausgangssignal bz und dem Ausgangssignal cz von der NAND-Schaltung 73 zu dem Flip-Flop geführt wird, bewirkt eine Änderung des Ausgangssignal cz von LOW zu HIGH eine Änderung des Ausgangs der NAND-Schaltung 11 des Flip-Flops von HIGH zu LOW. Diese Änderung erscheint als eine Änderung von HIGH zu LOW in dem Ausgangssignal outz, wie es in Fig. 13F gezeigt ist. Auf diese Weise wird mit jedem Anstieg des internen Pulssignals inz als ein Trigger das Ausgangssignal outz auf HIGH geschaltet, was eine vorbestimmte Periode lang (6 ns) dauert. Diese vorbestimmte Periode wird durch die gesamte Verzögerungszeit der Verzögerungseinheit 13, der ersten Verzögerungseinheit 71 und der zweiten Verzögerungseinheit 72 bestimmt.

Die Spaltenleitungs-Auswahlsignal-Steuereinheit 41 verzögert das Ausgangssignal outz um eine vorbestimmte Verzögerungszeit, um das Ausgangssignal CLz auszugeben. Das Ausgangssignal CLz ist in Fig. 13 G gezeigt und entspricht dem Spaltenleitungs-Auswahlsignal CL in Fig. 3. Die Kurzschlußsignal-Steuereinheit 42 bewirkt eine Verzögerung des Ausgangssignals outz um einen vorbestimmten Betrag und invertiert das verzögerte Signäl um das Ausgangssignal Shortx zu erzeugen. Dieses Ausgangssignal Shortx ist in Fig. 13H gezeigt und entspricht dem Kurzschlußsignal SS von Fig. 3.

Auf diese Weise wird das in Fig. 13G gezeigte Spaltenleitungs-Auswahlsignal CL (CLz) als ein Signal geliefert, das eine reversierte Phasenrelation in Bezug auf das in Fig. 13H gezeigte Kurzschlußsignal SS (Shortx) hat. Die HIGH-Periode des Spaltenleitungs-Auswählsignals CL, welche durch die gesamte Verzögerungszeit der Verzögerungseinheit 13, der ersten Verzögerungseinheit 71 und der zweiten Verzögerungseinheit 76 bestimmt wird, beträgt 6-ns. Da ein Zyklus 9 ns währt, hat das Kurzschlußsignal SS eine HIGH-Periode von 3 ns. Mit anderen Worten, die Spaltenleitungs-Aktivierungsoperation und die Kurzschluß-Operation teilen sich einen Zyklus in einem Verhältnis von 2 zu 1 in 6 ns bzw. 3 ns.

Die Fig. 14A bis 14C sind Zeitdiagramme zur Erklärung der Operationen der in Fig. 10 gezeigten Schaltung. Diese Zeitdiagramme zeigen einen Fall, in dem die CAS-Operationszeit auf 1 gesetzt ist, mit einem Zyklus von 18 ns, unterteilt in eine 6-ns-Spaltenleitungs-Aktivierungsperiode und eine 12-ns-Kurzschlußperiode.

Da die Fig. 14A bis 14C einen Fall zeigen, in dem die CAS-Operationszeit 1 ist, ist unter den die CAS-Operationszeit anzeigenden Signalen Ch1z bis CL4z lediglich dasjenige die CAS-Operationszeit anzeigende Signal Ch1z, welches der CAS-Operationszeit von 1 entspricht, HIGH. Da die die CAS- Operationszeit anzeigenden Signale CL4z und CL3z LOW sind, arbeitet die in Fig. 10 gezeigte Schaltung auf dieselbe Weise wie in dem Fall, in dem die CAS-Operationszeit 2 ist.

Dementsprechend wird das Spaltenleitungs-Auswahlsignal CL (CLz), das in Fig. 14B gezeigt ist, als ein Signal geliefert, das eine umgekehrte Phasenrelation in Bezug auf das in Fig. 14C gezeigte Kurschlußsignal SS (Shortx) hat. Die HIGH- Periode des Spaltenleitungs-Auswahlsignals CL, die bestimmt ist durch die gesamte Verzögerungszeit der Verzögerungseinheit 14, der ersten Verzögerungseinheit 71 und der zweiten Verzögerungseinheit 72, beträgt wie in dem vorigen Fall 6 ns. Da in diesem Fall ein Zyklus 18 ns dauert, hat das Kurzschlußsignal SS eine HIGH-Periode von 12 ns. Mit anderen Worten, die Spaltenleitungs-Aktivierungsoperation und die Kurzschluß-Operation teilen sich einen Zyklus in einem Verhältnis 1 zu 2 in 6 ns bzw. 12 ns.

Bei dieser Ausführungsform wird in dem Fall der CAS- Operationszeit von 1 dieselbe Spaltenleitungs-Aktivierungszeit verwendet wie in dem Fall der CAS-Operationszeit 2. Dies ist so, weil für die Spaltenleitungs-Aktivierungszeit wahrscheinlich eine hinreichend große Toleranz bei dem Fall der CAS-Operationszeit von 1 vorgesehen wird, so daß dieselben Einstellungen wie diejenigen für die CAS-Operationszeit verwendet werden können, ohne eine für die CAS-Operationszeit von 1 dedizierte Verzögerungseinheit vorsehen zu müssen. Solch eine Konfiguration ist vorzuziehen, wenn ein Schaltungsraum berücksichtigt wird, der benötigt wird, um eine zusätzliche Verzögerungseinheit vorzusehen. Es ist augenscheinlich, daß die Spaltenleitungs-Aktivierungsoperation und die Kurzschluß-Operation auf ein Verhältnis von 2-zu-1 gesetzt werden können, welche einen Zyklus teilt, durch Vorsehen einer dritten Verzögerungseinheit für die CAS-Operationszeit von 1.

Fig. 15 zeigt ein Blockdiagramm eines SDRAM gemäß der vorliegenden Erfindung. Das SDRAM der Fig. 15 enthält einen Taktsignaleingangsknoten 101, einen Befehlssignaleingangsknoten 102, einen Adressensignaleingangsknoten 103, einen Datensignaleingangs/Ausgangs-Knoten 104, eine interne Täktgeneratoreinheit 105, einen Befehlseingangspuffer 106, einen Adresseneingangspuffer 107, einen Datenausgangspuffer 108, einen Dateneingangspuffer 109, eine Modenregister-Steuereinheit 110, ein Modenregister 111, eine Befehlsdecodereinheit 112, eine Adressendecodereinheit 113, Pipelines 114 und 115, eine Schreibsteuereinheit 116, einen Schreibverstärker 117, einen Leseverstärker 118, eine Kurzschlußschaltung 119, einen Leseverstärker 120, ein Speicherzellenarray 121 und eine Lese/- Schreib-Steuereinheit 1 der Fig. 9.

Die Schaltung der Fig. 10 wird zum Beispiel als eine Lese/Schreib-Steuereinheit 1 in dem SDRAM der Fig. 15 verwendet. Das SDRAM der Fig. 15 ist dasselbe wie ein herkömmliches SDRAM, mit der Ausnahme, daß vielmehr die Schaltung der Fig. 10 statt der Schaltung der Fig. 4 als die Lese/Schreib-Steuereinheit 1 verwendet wird.

Im folgenden werden die Operationen des SDRAM der Fig. 15 kurz beschrieben. Ein Taktsignaleingang an dem Taktsignaleingangsknoten 101 wird der internen Taktgeneratoreinheit 105 zugeführt, welche verschiedene interne Taktsignale zur Steuerung der internen Schaltungen erzeugt. Basierend auf internen Taktsignalen, die von der internen Taktgeneratoreinheit 105, dem Befehlseingangspuffer 106, dem Adresseneingangspuffer 107 und dem Dateneingangspuffer 109 erzeugt werden, lesen ein Befehlssignal, ein Adressensignal und ein Datensignal von dem Befehlssignaleingangsknoten 102, dem Adressensignaleingangsknoten 103 bzw. dem Datensignaleingangs/Ausgangs-Knoten 104.

Das Befehlssignal wird von dem Befehlseingangspuffer 106 der Befehlsdecodereinheit 112 zugeführt, um decodiert zu werden. Basierend auf diesen Decodierungsergebnissen werden die internen Schaltungen gesteuert. Wenn ein Modenregister-Setzbefehl als ein Befehl vorgesehen ist, schreibt die Modenregister-Steuereinheit 110 ein Adressensignal von dem Adresseneingangspuffer 107 in das Modenregister 111, ansprechend auf den Modenregister-Setzbefehl.

Das Adressensignal wird von dem Adresseneingangspuffer 107 zur Decodierung an die Adressendecodereinheit 113 geliefert. Basierend auf den Adressendecodierergebnissen wird in dem Speicherzellenarray 121 an einer vorbestimmten Adresse desselben zugegriffen. Das in dem Speicherzellenarray 121 an der angezeigten Adresse desselben gespeicherte Datensignal wird von dem Dateneingangspuffer 109 über den Schreibverstärker 117 und den Leseverstärker 118 geliefert. Andererseits werden Daten, die aus dem Speicherzellenarray 121 an der angezeigten Adresse gelesen werden, über den Abfühlverstärker 118, den Leseverstärker 120 und die Pipelines 114 und 115 an den Datenausgangspuffer 108 geliefert. Der Datenausgangspuffer 108 gibt die Daten an einen Datensignaleingangs/Ausgangs- Knoten 104 basierend auf einem von der internen Takterzeugungseinheit 105 erzeugten internen Takt.

Die Schreibsteuereinheit 116 liefert ein Lese/Schreib- Anzeigesignal von Fig. 9 (WEz der Fig. 10) an die Lese/Schreib-Steuereinheit 1 in Übereinstimmung mit den Befehlsdecodierergebnissen der Befehlsdecodiereinheit 112. Basierend auf den Befehlsdecodierergebnissen steuert auch die Befehlssteuereinheit 116 den Dateneingangspuffer 109.

Das Modenregister 111 gibt die die CAS-Operationszeit anzeigenden Signale Ch1z bis CL4z aus, welche anzeigen, welche CAS-Operationszeit benutzt wird. (Wenn die CAS-Operationszeiten auf mehr als 4 eingestellt, werden auch ein die CAS- Operationszeit anzeigendes Signal Cl5z usw. ausgegeben.) Die die CAS-Operationszeit anzeigenden Signale Ch1z bis CL4z werden auch an die Lese/Schreib-Steuereinheit 1 geliefert.

Wie oben beschrieben wurde, erzeugt die Lese/Schreib- Steuereinheit 1 das Auswahlsignal CL, das Kurzschlußsignal SS, das Datenschreibsignal Write und das Datenlesesignal Read. Das Spaltenleitungs-Auswahlsignal CL wird dem Leseverstärker 118 zugeführt, der aus einer Vielzahl von Leseverstärkern besteht, und gibt eine Datenlese/Datenschreib- Operation des ausgewählten Leseverstärkers für eine vorbestimmte Zeitperiode (Spaltenleitungs-Aktivierungsperiode) frei. Das Kurzschlußsignal SS wird der Kurzschlußschaltung 119 zugeführt, welche den globalen Datenbus GDB0 und GDB1 für eine vorbestimmte Zeitperiode (Kurzschlußperiode) kurzschließt. Das Datenschreibsignal Write wird dem Schreibverstärker 117 zugeführt, um die Eingangsdaten von dem Dateneingangspuffer 109 eine vorbestimmte Zeit lang an den globalen Datenbus GDB0 und GDB1 zu liefern. Das Datenlesesignal Read wird dem Leseverstärker 120 zugeführt, um die Lesedaten auf dem globalen Datenbus GDB0 und GDB1 zu einer vorbestimmten Zeit der Pipeline 115 zuzuführen.

Wie oben beschrieben, erhöht die Lese/Schreib-Steuereinheit 1 die Spaltenleitungs-Aktivierungsperiode und die Kurzschlußperiode, wenn die Operationsgeschwindigkeit von nahe der Operationsgrenze, die der CAS-Operationszeit von 4 entspricht abnimmt, so daß hinreichende Toleranzen sowohl für die Spaltenleitungs-Aktivierungsperiode als auch für die Kurzschlußperiode vorgesehen werden, wenn von 4 verschiedene CAS-Operationszeiten verwendet werden. Dementsprechend kann dieser SDRAM-Chip wahrscheinlich auch mit anderen CAS-Operationszeiten arbeiten, selbst wenn der SDRAM-Chip in dem Sinne defekt ist, daß er nicht betreibbar ist bei Verwendung der Spaltenleitungs-Aktivierungsperiode, die für die CAS-Operationszeit eingestellt sind, die dem schnellsten Takt entsprechen.

Darüber hinaus ist die vorliegende Erfindung nicht auf diese Ausführungsformen beschränkt, es können vielmehr auch weitere Variationen und Modifikationen vorgenommen werden, ohne den Umfang der vorliegenden Erfindung zu verlassen.


Anspruch[de]

1. DRAM mit:

einem Speicherzellenarray (121);

Leseverstärkern (118), welche Daten in das Speicherzellarray (121) schreiben und von diesem auslesen;

einem Paar von Datenbusleitungen (GDB0, GDB1); und Gattern (201, 202), welche verbindend zwischen dem Paar von Datenbusleitungen (GDB0, GDB1) und den Leseverstärkern (118) vorgesehen sind, welche Gatter (201, 202) das Paar von Datenbusleitungen (GDB0, GDB1) mit einem Zugriff zu den Leseverstärkern (118) versehen, wenn die Gatter (201, 202) ON sind;

gekennzeichnet durch:

eine Steuerschaltung (1), welche die Periode des ON-Zustands der Gatter (201, 202) ansprechend auf ein CAS-Operationszeit-Signal steuern, welches eine Stromeinstellung eines CAS-Operations-Parameters anzeigen, der definiert, wie lange ein Start einer Operation zum Lesen von Daten verzögert wird, ansprechend auf einen Eingang eines Datenlesebefehls.

2. DRAM nach Anspruch 1, dadurch gekennzeichnet, daß es ferner umfaßt: eine Kurzschlußschaltung (119), welche das Paar von Datenbusleitungen (GDB0, GDB1) miteinander kurzschließt, worin die Steuerschaltung (1) eine Periode des Kurzschließens so steuert, daß sie verschieden ist von einer Periode der Einstellung der CAS-Operations-Parameter.

3. DRAM nach Anspruch 1, ferner dadurch gekennzeichnet, daß es ein Modenregister (111) umfaßt, welches den CAS- Operationszeit-Parameter speichert, um einen Operationsmodusdes DRAM zu definieren, worin die Steuerschaltung (1) die Periode des ON-Zustands und die Periode des Kurzschließens basierend auf dem CAS-Operationszeit-Parametern definiert.

4. DRAM nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltung (1) umfaßt:

eine Signalgeneratoreinheit (10), die wenigstens ein Ausgangssignal (outz) erzeugt, von dem eine Pulslänge die Periode des ON-Zustands und die Periode des Kurzschließens bestimmt; und

eine Pulslängen-Steuereinheit (70), welche die Pulslänge basierend auf dem CAS-Operationszeit-Parameter steuert.

5. DRAM nach Anspruch 4, dadurch gekennzeichnet, daß die Pulslängen-Steuereinheit (70) Mittel zur Steuerung der Pulslänge derart umfaßt, daß ein Verhältnis zwischen der Periode des ON-Zustands und der Periode des Kurzschließens über verschiedene Einstellungen der CAS-Operationszeit-Parameter konstant gehalten wird.

6. DRAM nach Anspruch 4, dadurch gekennzeichnet, daß die Pulslängen-Steuereinheit (70) Mittel zum Steuern der Pulslänge derart umfaßt, daß das Verhältnis über wenigstens zwei von verschiedenen Einstellungen konstant gehalten wird, und um die Pulslänge für verbleibende Einstellungen unverändert zu halten.

7. DRAM nach Anspruch 1, dadurch gekennzeichnet, daß die Gatter (201, 202) Spaltengatter-Transistoren umfassen, und die Steuereinheit (1) wenigstens ein Signal (outz) erzeugen, das den Gattereingängen der Spaltengatter-Transistoren zugeführt, wobei das wenigstens eine Signal (outz) eine Pulslänge hat, die gesteuert wird basierend auf dem CAS- Operationszeit-Signal, um die Periode des ON-Zustands zu definieren.

8. Verfahren zur Einstellung einer internen Operationsfrequenz eines DRAM, welches DRAM Leseverstärker (118) hat, die Daten in ein Speicherzellenarray (121) schreiben und von diesem auslesen, und ein Paar von Datenbusleitungen (GDB0, GB1) hat, die mit den Leseverstärkern (118) über Gatter (201, 202) verbunden sind, worin eine Periode der Gatteröffnung, um dem Paar von Datenbusleitungen (GDB0, GDB1) Zugriff zu den Verstärkern zu geben, bestimmt wird durch eine erste Pulslänge, und eine Periode, während welcher das Paar von Datenbusleitungen (GDB0, GDB1) kurzgeschlossen ist, bestimmt wird durch eine zweite Pulslänge, welches Verfahren dadurch gekennzeichnet ist, daß es die folgenden Schritte umfaßt:

a) Speichern eines CAS-Operationszeit-Parameters in einem Modenregister (111), welcher CAS-Operationszeit-Parameter einen Operationsmodus des DRAM definiert; und

b) Bestimmen der ersten Impulslänge und der zweiten Impulslänge basierend auf dem CAS-Operationszeit-Parameter, wobei sowohl die erste Impulslänge als auch die zweite Impulslänge für verschiedene Einstellungen des CAS-Operationszeit- Parameters verschieden sind.

9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß der Schritt b) die erste Impulslänge und die zweite Impulslänge so bestimmt, daß ein Verhältnis zwischen der ersten Impulslänge und der zweiten Impulslänge konstant gehalten wird, unabhängig von der Einstellung des CAS-Operationszeit- Parameters.







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