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Dokumentenidentifikation DE10235448A1 05.06.2003
Titel Eichverfahren und Speichersystem
Anmelder Elpida Memory, Inc., Tokio/Tokyo, JP
Erfinder Matsui, Yoshinori, Tokyo/Tokio, JP
Vertreter Glawe, Delfs, Moll, Patentanwälte, 80538 München
DE-Anmeldedatum 02.08.2002
DE-Aktenzeichen 10235448
Offenlegungstag 05.06.2003
Veröffentlichungstag im Patentblatt 05.06.2003
IPC-Hauptklasse G11C 11/407
IPC-Nebenklasse G11C 7/00   
Zusammenfassung In einem Speichersystem, das eine Speichersteuerung 20 und wenigstens einen DRAM 30 hat, empfängt die Speichersteuerung 20 ein kontinuierliches und alternierendes Inversionssignal als ein Pseudotaktsignal von dem DRAM 30 und erzeugt ein internes Empfangstaktsignal für ein DQ-Signal auf der Basis des kontinuierlichen und alternierenden Inversisonssignals und ein Basistaktsignal. Dann zählt die Speichersteuerung 20 die Anzahl der empfangenen internen Takte, ausgehend von dem Zeitpunkt, zu welchem ein OUT1-Befehl an den DRAM 30 ausgegeben worden ist, bis zu dem Zeitpunkt, zu welchem ein Hochpegeldatensignal als DQ-Datensignal von dem DRAM 30 empfangen worden ist, und hält das Zählergebnis als die Anzahl der Verzögerungstakte. Auf diese Art und Weise kann die Speichersteuerung 20 Lesedaten (DQ-Signal) auf der Basis des internen Empfangstaktsignals empfangen, wenn eine Zeit äquivalent der Anzahl der Verzögerungstakte nach dem Ausgeben des Lesebefehls abgelaufen ist.

Beschreibung[de]
HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft ein Speichersystem und insbesondere ein Speichersystem, welches selbst bei hohen Frequenzen eine Reduktion in einer Empfangsspanne an einer Signalempfangsseite zurückhalten kann.

Wie allgemein bekannt, treten in einem DRAM-System, bei dem die Signalübertragung auf einen Bus zwischen einer Speichersteuerung und jedem DRAM durchgeführt wird, unvermeidlich Verzögerungen auf, die den Einflüssen auf einem Bus, einem Substrat und dergleichen, wie beispielsweise einem Verdrahtungskondensator, parasitärem Kondensator, und dergleichen eigen sind.

Da in der Vergangenheit die Datenrate eines DRAM immer höher geworden ist, steigt der Anteil der Signalausbreitungsverzögerung in dem Operationszyklus. Um diesem Trend Rechnung zu tragen, wurde ein Vorschlag bezüglich der Einhaltung dieser Reduktion einer Signalempfangsspanne, die durch die Ausbreitungsverzögerung verursacht wird, gemacht. Beispielsweise beträgt die Zykluszeit eines Systems, welches bei einem Takt von 400 MHz arbeitet, 2,5 ns, während die Ausbreitungsverzögerung eines DQ-Signals zwischen den DRAMs der Speichersteuerung 1,6 ns erreicht.

In der Praxis sind DRAM-Systeme bekannt geworden, die Daten sowohl an den Führungs- und Abfallkanten eines Taktsignals übertragen und empfangen. In diesem Fall ist eine Zykluszeit von einem Bit virtuell so kurz wie 1,25 ns, wodurch es unmöglich wird, bidirektionelle Daten zwischen einem DRAM und einer Speichersteuerung unter Verwendung nur eines unidirektionalen Taktsignals in Übereinstimmung zu bringen oder einzustellen.

Daher wurde ein Speichersystem vorgeschlagen, welches einen separaten Einschreibtakt und einen separaten Lesetakt hat. In diesem Speichersystem ist die Datenzeitschaltung auf den Einschreibtakt beim Einschreiben von Daten von der Speichersteuerung in den DRAM eingestellt oder zur Übereinstimmung gebracht. Andererseits ist die Datenzeitschaltung beim Lesen von Daten aus dem DRAM in die Speichersteuerung an den Lesetakt angepasst, wie dies in der Fig. 22 gezeigt ist (wird im Nachfolgenden als "Bezugstechnologie 1" bezeichnet).

Wie vorstehend angegeben, erfordert das Speichersystem gemäß der Bezugstechnologie 1 zwei Phasen der Taktsignale für die Auslese- und Einschreiboperation.

Die Konfiguration eines DQ in dieser Bezugstechnologie 1 ist äquivalent der Bitkonfiguration eines diskreten DRAM und hat eine Bitbreite von 4/8/16 etc. In der Zukunft ist zu erwarten, dass die Nachfrage nach einer noch weit höheren Datenübertragungsgeschwindigkeit bestehen wird. Um eine derartige Nachfrage zu erfüllen, wird eine weiter ausgedehnte Bitbreite erforderlich sein.

Fig. 23 zeigt ein Speichersystem, bei dem die DQ-Bitbreite in der Bezugstechnologie 1 ausgedehnt worden ist (im Nachfolgenden als "Bezugstechnologie 2" bezeichnet). Die Bezugstechnologie 2 bezieht sich auf ein Speichersystem, das mit einer Anzahl von Speichermodulen ausgerüstet ist, auf welchen eine Anzahl von Speichervorrichtungen montiert sind. In dieser Bezugstechnologie 2 muss jedoch die Anzahl der Einschreibtakte und Lesekontakte wie die Anzahl der parallelen DRAMs erhöht werden. Dieses Speichersystem hat den Nachteil, dass die Anzahl der Taktleitungen des gesamten Systems steigt, was höhere Kosten des Systems zur Folge hat.

Es besteht ein weiteres Problem, dass die Zeitschaltspanne auf der Empfangsseite infolge der Differenz zwischen einem DQ-Signal und einem Taktsignal bei der Signalausbreitungszeit vermindert wird, die einem Verdrahtungslayout, der Signaltreibbarkeit, der Differenz in dem elektrischen Beendigungsverfahren etc. in einem System zuzueignen ist.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, ein Speichersystem vorzuschlagen, welches verbessert worden ist, um die vorstehenden Probleme zu lösen.

Gemäß der vorliegenden Erfindung wird, um die vorstehend beschriebenen Probleme zu lösen, wenn ein Signal auf einem vorbestimmten Signalpfad in einem System, in welchem ein Übertragungsapparat und ein Empfangsapparat auf der Basis eines einzigen Referenz- oder Basistaktsignals arbeiten, übertragen oder empfangen wird, ein internes Taktsignal zum Empfangen eines Signals, das die Ausbreitungsverzögerung eines Signals auf einem vorbestimmten Signalpfad in einem Empfangsapparat in Rechnung stellt, erzeugt, und das Signal wird über den vorbestimmten Signalpfad auf der Basis des internen Empfangstaktsignals empfangen. Im Einzelnen wird als Erstes ein kontinuierliches und alternierendes Inversionssignal (Pseudotaktsignal), welches den gleichen Zyklus wie das Referenz- oder Basistaktsignal hat, über einen vorbestimmten Signalübertragungspfad von dem Übertragungsapparat auf den Empfangsapparat übertragen. Der Empfangsapparat erzeugt ein internes Taktsignal in Antwort auf das kontinuierliche und alternierende Inversionssignal. Das kontinuierliche und alternierende Inversionssignal wird durch seine Ausbreitung die Ausbreitungsverzögerung an dem Signalübertragungspfad implizit dem Empfangsapparat liefern, so dass das interne Taktsignal, welches auf diesem basierend erzeugt wird, die Ausbreitungsverzögerung am Signalübertragungspfad berücksichtigen wird. Dies löst das Problem, dass die Zeitschaltspanne zum Empfangen von Signalen in dem Empfangsapparat sinkt. Bei Betrachten des Speichersystems kann ein derartiges Konzept in einem Fall angewandt werden, bei dem der Übertragungsapparat die Speichersteuerung ist und der Empfangsapparat eine Speichervorrichtung ist, und kann auch in einem Fall angewandt werden, bei dem der Übertragungsapparat die Speichervorrichtung und der Empfangsapparat die Speichersteuerung ist.

Genauer gesagt schafft die vorliegende Erfindung als Mittel zum Lösen der vorstehend beschriebenen Probleme die Eichverfahren und Speichersysteme, die im Folgenden aufgeführt sind.

Gemäß der vorliegenden Erfindung ist ein erstes Eichverfahren für eine Speichersteuerung zum exakten Empfangen eines DQ-Signals von einer Halbleiterspeichervorrichtung in einem Speichersystem geschaffen, das so ausgebildet ist, dass es die Signalübertragung zwischen der Halbleiterspeichervorrichtung und der Speichersteuerung konform mit einem Basistaktsignal durchführen kann, mit:

einem ersten Schritt, bei dem die Halbleiterspeichervorrichtung ein kontinuierliches und alternierendes Inversionssignal (kann einfach als kontinuierliches Inversionssignal bezeichnet werden) als ein initialisierendes DQ-Signal an einen DQ-Bus überträgt, indem eine Einstellung auf eine vorbestimmte Basistaktsignalphase gemäß dem Basistaktsignal erfolgt; und

einem zweiten Schritt, bei dem die Speichersteuerung ein internes Taktsignal zum Empfangen so erzeugt, dass es mit Bezug auf das initialisierende DQ-Signal, welches empfangen worden ist, eine vorbestimmte Phasendifferenz hat,

wobei die Speichersteuerung von der Halbleiterspeichervorrichtung auf der Basis des internen Taktsignals für den Empfang ein DQ-Signal empfängt.

Gemäß der vorliegenden Erfindung ist ein zweites Eichverfahren geschaffen, bei dem der zweite Schritt durch die Verwendung einer DLL-Schaltung implementiert ist, und die Phasendifferenz zwischen dem internen Taktsignal für den Empfang und das Basistaktsignal in der Speichersteuerung in der DLL-Schaltung zurückgehalten wird, um dadurch das Erzeugen des internen Taktsignals für das Empfangen durch die DLL- Schaltung in dem ersten Eichverfahren aufrecht zu erhalten.

Gemäß der vorliegenden Erfindung ist ein drittes Eichverfahren geschaffen, bei dem der ersten Schritte eine bestimmte einzelne DQ-Leitung aus den DQ-Leitungen, welche den DQ-Bus bilden, verwendet, um ein kontinuierliches Inversionssignal an die bestimmte einzelne DQ-Leitung zu übertragen, und der zweite Schritt das interne Taktsignal zum Empfangen auf der Basis des kontinuierlichen Inversionssignals gemäß dem ersten oder zweiten Eichverfahren erzeugt.

Gemäß der vorliegenden Erfindung ist ein viertes Eichverfahren geschaffen, bei dem der erste Schritt das kontinuierliche Inversionssignal zu der bestimmten einzelnen DQ- Leitung überträgt, und die anderen DQ-Leitungen, welche den DQ-Bus außer der bestimmten einzelnen DQ-Leitung bilden, so treibt, dass die Signale, welche auf anschließende DQ-Leitungen übertragen worden sind, bei dem dritten Eichverfahren zueinander invertiert werden.

Gemäß der vorliegenden Erfindung ist ein fünftes Eichverfahren geschaffen, bei dem der erste Schritt zwei bestimmte DQ-Leitungen von den den DQ-Bus bildenden DQ- Leitungen verwendet, um komplementäre, kontinuierliche Inversionssignale zu den bestimmten zwei DQ-Leitungen zu übertragen, und der zweite Schritt das interne Taktsignal für Empfangen auf der Basis des komplementären kontinuierlichen Inversionssignals gemäß dem ersten oder zweiten Eichverfahren erzeugt.

Gemäß der vorliegenden Erfindung ist ein sechstes Eichverfahren geschaffen, bei dem der zweite Schritt die komplementären kontinuierlichen Inversionssignale zu den bestimmten zwei DQ-Leitungen aus den den DQ-Bus bildenden DQ-Leitungen überträgt, und bei dem die anderen DQ-Leitungen außer den bestimmten zwei DQ-Leitungen so getrieben werden, dass die Signale, welche auf daran anschließende DQ-Leitungen übertragen werden, zueinander in dem fünften Eichverfahren invertiert werden.

Gemäß der vorliegenden Erfindung ist ein siebtes Eichverfahren geschaffen, welches weiterhin zu dem ersten Eichverfahren aufweist:

einen dritten Schritt, bei dem die Speichersteuerung einen Referenz-DQ- Datenausgangsbefehl an die Halbleiterspeichervorrichtung ausgibt;

einen vierten Schritt, bei dem die Halbleiterspeichervorrichtung ein Referenz- DQ-Datensignal, welches dem Referenz-DQ-Datenausgangsbefehl zugeordnet ist, an einen DQ-Bus überträgt; und

einen fünften Schritt, bei dem die Speichersteuerung die Anzahl der Takte durch das interne Taktsignal für den Empfang zählt, bis die Speichersteuerung das Referenz- DQ-Datensignal empfängt, und das Zählergebnis als die Anzahl der Verzögerungstakte hält.

Gemäß der vorliegenden Erfindung ist ein achtes Eichverfahren geschaffen, bei dem

die Speichersteuerung das DQ-Signal, welches durch das interne Taktsignal von der Halbleiterspeichervorrichtung auf einen DQ-Bus übertragen worden ist, unter Berücksichtigung der Anzahl der Verzögerungstakte gemäß dem siebten Eichverfahren empfängt.

Gemäß der vorliegenden Erfindung ist ein neuntes Eichverfahren geschaffen, damit eine Halbleiterspeichervorrichtung von einer Speichersteuerung in einem Speichersystem ein DQ-Signal exakt empfängt, wobei das System so ausgebildet ist, dass es zwischen der Halbleiterspeichervorrichtung und der Speichersteuerung auf der Basis eines Basistaktsignals eine Signalübertragung durchführen kann, mit:

einem ersten Schritt, bei dem die Speichersteuerung ein kontinuierliches Inversionssignal als ein initialisierendes DQ-Signal an einen DQ-Bus durch Einstellen auf eine vorbestimmte Basistaktsignalphase überträgt; und

einem zweiten Schritt, bei dem die Halbleiterspeichervorrichtung ein internes Taktsignal zum Empfangen so erzeugt, dass es bezogen auf das initialisierende DQ- Signal, welches empfangen worden ist, eine vorbestimmte Phasendifferenz hat;

wobei die Halbleiterspeichervorrichtung von der Speichersteuerung auf der Basis des internen Taktsignals für Empfang ein DQ-Signal empfängt.

Gemäß der vorliegenden Erfindung ist ein zehntes Eichverfahren geschaffen, bei dem der zweite Schritt durch die Verwendung einer DLL-Schaltung implementiert ist, und die Phasendifferenz zwischen dem internen Taktsignal zum Empfangen und dem Basistaktsignal in der Halbleiterspeichervorrichtung in der DLL-Schaltung zurückgehalten wird, wodurch das Erzeugen des internen Taktsignals zum Empfangen durch die DLL- Schaltung in dem neunten Eichverfahren aufrecht erhalten wird.

Gemäß der vorliegenden Erfindung ist ein elftes Eichverfahren geschaffen, bei dem der erste Schritt eine bestimmte einzelne DQ-Leitung von den den DQ-Bus bildenden DQ- Leitungen verwendet, um ein kontinuierliches Inversionssignal auf die bestimmte einzelne DQ-Leitung zu übertragen, und der zweite Schritt das interne Taktsignal für Empfangen auf der Basis des kontinuierlichen Inversionssignals in dem neunten oder zehnten Eichverfahren erzeugt.

Gemäß der vorliegenden Erfindung ist ein zwölftes Eichverfahren geschaffen, bei dem der erste Schritt das kontinuierliche Inversionssignal auf die bestimmte einzelne DQ- Leitung überträgt und die anderen als die bestimmte einzelne DQ-Leitung, welche den DQ-Bus bilden, so treibt, dass die Signale, welche auf anschließende DQ-Leitungen übertragen worden sind, jeweils zueinander in dem elften Eichverfahren invertiert werden.

Gemäß der vorliegenden Erfindung ist ein dreizehntes Eichverfahren geschaffen, bei dem der erste Schritt zwei bestimmte DQ-Leitungen von den den DQ-Bus bildenden DQ-Leitungen verwendet, um komplementäre kontinuierliche Inversionssignale auf die bestimmten zwei DQ-Leitungen zu übertragen, und der zweite Schritt das interne Empfangstaktsignal auf der Basis des komplementären kontinuierlichen Inversionssignals in dem neunten oder zehnten Eichverfahren erzeugt.

Gemäß der vorliegenden Erfindung ist ein vierzehntes Eichverfahren geschaffen, bei dem der zweite Schritt die komplementären kontinuierlichen Inversionssignale auf die bestimmten zwei DQ-Leitungen von den den DQ-Bus bildenden DQ-Leitungen überträgt, und die anderen DQ-Leitungen als die bestimmten zwei DQ-Leitungen so treibt, dass die auf anschließende DQ-Leitungen übertragenen Signale zueinander in dem dreizehnten Eichverfahren invertiert werden.

Gemäß der vorliegenden Erfindung ist ein fünfzehntes Eichverfahren geschaffen, das ferner in dem neunten Eichverfahren aufweist:

einen dritten Schritt, bei dem die Speichersteuerung einen Referenz-DQ-Datenausgangsbefehl an die Halbleiterspeichervorrichtung ausgibt;

einen vierten Schritt, bei dem die Halbleiterspeichervorrichtung ein Referenz- DQ-Datensignal, welches dem Referenz-DQ-Datenausgangsbefehl zugeordnet ist, an einen DQ-Bus überträgt; und

einen fünften Schritt, bei dem die Speichersteuerung eine Anzahl von Takten bis zum Empfangen des Referenz-DQ-Datensignals durch die Speichersteuerung auf der Basis des Basistaktsignals zählt und das Zählergebnis als Anzahl der Verzögerungstakte zurückhält;

wobei die Speichersteuerung nach dem Ausgeben eines Lesebefehls Lesedaten, die dem Lesebefehl zugeordnet sind, als ein DQ-Signal von der Halbleiterspeichervorrichtung gemäß dem Basistaktsignal empfängt, wobei die Anzahl der Verzögerungstakte berücksichtigt wird.

Gemäß der vorliegenden Erfindung ist ein sechzehntes Eichverfahren geschaffen, das in dem neunten Eichverfahren aufweist:

einen dritten Schritt, in welchem die Speichersteuerung ein kontinuierliches Inversionssignal als ein initialisierendes Befehls-/Adresssignal an einen Befehls-/Adressbus durch Einstellen einer vorbestimmten Basistaktsignalphase überträgt; und

einen vierten Schritt, bei dem die Halbleiterspeichervorrichtung ein internes Empfangstaktsignal des Befehls-/Adresssignals so erzeugt, dass dieses zu dem initialisierenden Befehlssignal oder dem initialisierenden Adresssignal, welches empfangen worden ist, eine vorbestimmte Phasendifferenz hat,

wobei die Halbleiterspeichervorrichtung auf der Basis des internen Empfangstaktsignals des Befehls-/Adresssignals ein Befehls-/Adresssignal von der Speichersteuerung empfängt.

Gemäß der vorliegenden Erfindung ist ein siebzehntes Eichverfahren geschaffen, bei dem der vierte Schritt durch die Verwendung einer DLL-Schaltung implementiert ist und die Phasendifferenz zwischen dem internen Empfangstaktsignal des Befehls-/Adresssignals und dem Basistaktsignal in der Halbleiterspeichervorrichtung in der DLL- Schaltung zurückgehalten wird, wodurch das Erzeugen des internen Empfangstaktsignals für das Befehls-/Adresssignal aufrecht erhalten wird.

Gemäß der vorliegenden Erfindung ist ein achtzehntes Eichverfahren geschaffen, bei dem der dritte Schritt zwei bestimmte Befehls-/Adresssignalleitungen von den Befehls- /Adresssignalleitungen, welche den Befehls-/Adressbus bilden, verwendet, um komplementäre kontinuierliche Inversionssignale an die zwei Befehls-/Adresssignalleitungen zu übertragen, und der vierte Schritt interne Taktsignale für den Empfang für die Befehls-/Adresssignalleitungen auf der Basis der komplementären kontinuierlichen Inversionssignale in dem sechzehnten Eichverfahren erzeugt.

Gemäß der vorliegenden Erfindung ist ein neunzehntes Eichverfahren geschaffen, das in dem sechzehnten Eichverfahren weiter aufweist:

einen fünften Schritt, in welchem die Speichersteuerung einen Referenz-DQ- Datenausgangsbefehl an die Halbleiterspeichervorrichtung ausgibt;

einen sechsten Schritt, in welchem die Halbleiterspeichervorrichtung ein Referenz-DQ-Datensignal, welches dem Referenz-DQ-Datenausgangsbefehl zugeordnet ist, an einen DQ-Bus ausgibt; und

einen siebten Schritt, in welchem die Speichersteuerung bis zum Empfang des Referenz-DQ-Datensignals die Anzahl der Takte gemäß dem Basistaktsignal zählt und das Zählergebnis als Anzahl der Verzögerungstakte zurückhält,

wobei die Speichersteuerung einen Lesebefehl ausgibt, dann von der Halbleiterspeichervorrichtung Lesedaten zugehörig zu dem Lesebefehl als ein DQ-Signal gemäß dem Basistaktsignal unter Berücksichtigung der Anzahl der Verzögerungstakte empfängt.

Gemäß der vorliegenden Erfindung sind die unten gezeigten Speichersysteme geschaffen, die Speichersysteme sind, welche die Implementierung der vorstehenden Eichverfahren ermöglichen.

Gemäß der vorliegenden Erfindung ist ein erstes Speichersystem geschaffen, welches zum Durchführen der Signalübertragung zwischen einer Halbleiterspeichervorrichtung und einer Speichersteuerung auf der Basis eines Basistaktsignals geeignet ist, wobei

die Halbleiterspeichervorrichtung eine Initialisierungs-DQ-Signalübertragungseinrichtung zum Übertragen eines kontinuierlichen Inversionssignals als einem initialisierenden DQ-Signal an einen DQ-Bus durch Einstellen einer vorbestimmten Basistaktsignalphase auf der Basis eines Basistaktsignals aufweist, und

die Speichersteuerung eine interne Taktsignalerzeugungsvorrichtung für den Empfang zum Erzeugen eines internen Empfangstaktsignals aufweist, dergestalt, dass dieses mit Bezug auf das initialisierende DQ-Signal, welches empfangen worden ist, eine vorbestimmte Phasendifferenz hat, und von der Halbleiterspeichervorrichtung auf der Basis des internen Empfangstaktsignals ein DQ-Signal empfängt.

Gemäß der vorliegenden Erfindung ist ein zweites Speichersystem geschaffen, bei dem die interne Empfangstaktsignalerzeugungsvorrichtung eine Phasendifferenzhaltevorrichtung zum Halten einer Phasendifferenz zwischen dem internen Empfangstaktsignal und dem Basistaktsignal in der Speichersteuerung hat und in der Lage ist, das Erzeugen des internen Empfangstaktsignals aus dem Basistaktsignal auf der Basis einer Phasendifferenz, welche in der Phasendifferenzhaltevorrichtung in dem ersten Speichersystem gehalten ist, fortzusetzen.

Gemäß der vorliegenden Erfindung ist ein drittes Speichersystem geschaffen, wobei

die Initialisierungs-DQ-Signalübertragungseinrichtung zwei bestimmte DQ-Leitungen der DQ-Leitungen, welche den DQ-Bus bilden, verwendet, um komplementäre kontinuierliche Inversionssignale als die initialisierenden DQ-Signale zu übertragen, und

die interne Takterzeugungsvorrichtung für den Empfang die initialisierenden DQ-Signale über die zwei bestimmten DQ-Leitungen empfängt, welche die komplementären kontinuierlichen Inversionssignale sind, und das interne Empfangstaktsignal auf der Basis der initialisierenden DQ-Signale in dem ersten oder zweiten Speichersystem erzeugt.

Gemäß der vorliegenden Erfindung ist ein viertes Speichersystem geschaffen, in welchem

die Speichersteuerung ferner aufweist eine DQ-Datenausgangsbefehlseinrichtung zum Ausgeben eines Referenz-DQ-Datenausgangsbefehls auf die Halbleiterspeichervorrichtung nach dem Erzeugen des internen Empfangstaktsignals, und eine Verzögerungstaktzahlhalteeinrichtung zum Zählen der Anzahl der Takte, bis ein Referenz- DQ-Datensignal, welches dem Referenz-DQ-Datenausgangsbefehl entspricht, von der Halbleiterspeichervorrichtung empfangen wird, in Übereinstimmung mit dem internen Empfangstaktsignal, und die das Zählergebnis als Anzahl der Verzögerungstakte hält, und

die Halbleiterspeichervorrichtung ferner eine Datenausgangseinrichtung zum Übertragen des Referenz-DQ-Datensignals auf einen DQ-Bus in Antwort auf den Referenz-DQ-Datenausgangsbefehl in dem ersten Speichersystem hat.

Gemäß der vorliegenden Erfindung ist ein fünftes Speichersystem geschaffen, bei dem die Speichersteuerung unter Berücksichtigung der Anzahl der Verzögerungstakte in dem vierten Speichersystem das DC-Signal, welches von der Halbleiterspeichervorrichtung auf der Basis des internen Empfangstaktsignals auf einen DQ-Bus übertragen ist, empfängt.

Gemäß der vorliegenden Erfindung ist ein sechstes Speichersystem geschaffen, bei dem eine Taktsignalleitung zum Übertragen eines Basistaktsignals für jede DQ-Leitung für jedes Byte oder Wort in irgendeinem der ersten bis fünften Speichersysteme verwendet wird.

Gemäß der vorliegenden Erfindung ist ein siebtes Speichersystem geschaffen, das eine Paritäts-DQ-Bitleitung für jedes Byte in dem sechsten Speichersystem hat.

Gemäß der vorliegenden Erfindung ist ein achtes Speichersystem geschaffen, welches zwischen einer Halbleiterspeichervorrichtung und einer Speichersteuerung auf der Basis eines Basistaktsignals eine Signalübertragung durchführen kann, wobei

die Speichersteuerung eine Initialisierungs-DQ-Signalübertragungseinrichtung zum Übertragen eines kontinuierlichen Inversionssignals als einem initialisierenden DQ-Signal auf einen DQ-Bus zum Einstellen einer vorbestimmten Basistaktsignalphase hat, und

die Halbleiterspeichervorrichtung eine interne Empfangstaktsignalerzeugungseinrichtung aufweist zum Erzeugen eines solchen internen Empfangstaktsignals, dass dieses eine vorbestimmte Phasendifferenz zu dem initialisierenden DQ-Signal hat, welches Empfangen worden ist und von der Halbleiterspeichervorrichtung auf der Basis des internen Empfangstaktsignals ein DQ-Signal empfängt.

Gemäß der vorliegenden Erfindung ist ein neuntes Speichersystem geschaffen, bei dem die interne Empfangstaktsignalerzeugungseinrichtung eine Phasendifferenzhalteeinrichtung zum Halten einer Phasendifferenz zwischen dem internen Empfangstaktsignal und dem Basistaktsignal in der Halbleiterspeichervorrichtung hat und in der Lage ist, das Erzeugen des internen Empfangstaktsignals aus dem Basistaktsignal auf der Basis einer Phasendifferenz, welche in der Phasendifferenzhalteeinrichtung in dem achten Speichersystem gehalten ist, fortzusetzen.

Gemäß der vorliegenden Erfindung ist ein zehntes Speichersystem geschaffen, in welchem

die Initialisierungs-DQ-Signalübertragungseinrichtung zwei bestimmte DQ-Leitungen der den DQ-Bus bildenden DQ-Leitungen benutzt, um komplementäre kontinuierliche Inversionssignale als die Initialisierungs-DQ-Signale zu übertragen, und

die interne Empfangstakterzeugungseinrichtung die Initialisierungs-DQ-Signale, die die komplementären kontinuierlichen Inversionssignale sind, durch die zwei bestimmten DQ-Leitungen empfängt, und das interne Empfangstaktsignal auf der Basis der Initialisierungs-DQ-Signale in dem achten oder neunten Speichersystem erzeugt.

Gemäß der vorliegenden Erfindung ist ein elftes Speichersystem geschaffen, wobei

die Speichersteuerung weiterhin aufweist eine DQ-Datenausgangsbefehlseinrichtung zum Ausgeben eines Referenz-DQ-Datenausgangsbefehls an die Halbleiterspeichervorrichtung und eine Verzögerungstaktanzahlhalteeinrichtung zum Zählen der Anzahl der Takte, bis das Referenz-DQ-Datensignal, welches dem Referenz-DQ-Datenausgangsbefehl entspricht, von der Halbleiterspeichervorrichtung durch das Basistaktsignal empfangen worden ist, und das Zählergebnis als die Anzahl der Verzögerungstakte hält, und

die Halbleiterspeichervorrichtung ferner eine Datenausgangseinrichtung zum Übertragen des Referenz-DQ-Datensignals auf einen DQ-Bus in Antwort auf den Referenz-DQ-Datenausgangsbefehl in dem achten Speichersystem aufweist.

Gemäß der vorliegenden Erfindung ist ein zwölftes Speichersystem geschaffen, wobei

die Speichersteuerung eine Initialisierungs-CA-Signalübertragungseinrichtung zum Übertragen eines kontinuierlichen Inversionssignals als einem initialisierenden Befehls-/Adresssignal an einen Befehls-/Adressbus durch Einstellen einer vorbestimmten Basistaktsignalphase aufweist; und

die Halbleiterspeichervorrichtung eine CA-interne Empfangstaktsignalerzeugungseinrichtung aufweist, um ein internes Empfangstaktsignal des Befehls-/Adresssignals so zu erzeugen, dass dieses eine vorbestimmte Phasendifferenz mit Bezug auf das Initialisierungsbefehlssignal oder das Initialisierungsadresssignal, welches empfangen worden ist, hat, und von der Speichersteuerung auf der Basis des internen Empfangstaktsignals des Befehls-/Adresssignals, das durch die CA-interne Empfangstaktsignalerzeugungseinrichtung erzeugt worden ist, in dem achten Speichersystem ein Befehls-/Adresssignal empfängt.

Gemäß der vorliegenden Erfindung ist ein dreizehntes Speichersystem geschaffen, wobei in dem zwölften Speichersystem

die CA-interne Empfangstaktsignalerzeugungseinrichtung eine zusätzliche Phasendifferenzhalteeinrichtung zum Halten einer Phasendifferenz zwischen dem internen Empfangstaktsignal des Befehls-/Adresssignals und dem Basistaktsignal in der Halbleiterspeichervorrichtung aufweist und in der Lage ist, das Erzeugen des internen Empfangstaktsignals des Befehls-/Adresssignals vom Basistaktsignal auf der Basis der Phasendifferenz, welche in der zusätzlichen Phasendifferenzhalteeinrichtung gehalten ist, fortzusetzen.

Gemäß der vorliegenden Erfindung ist ein vierzehntes Speichersystem geschaffen, in welchem

in dem zwölften oder dreizehnten Speichersystem

die Initialisierungs-CA-Signalübertragungseinrichtung zwei bestimmte Befehls- /Adresssignalleitungen der Befehls-/Adresssignalleitungen, welche den Befehls-/Adressbus bilden, verwendet, um komplementäre kontinuierliche und alternative Inversionssignale als die initialisierenden Befehls-/Adresssignale zu übertragen, und

die CA-interne Empfangstaktsignalerzeugungseinrichtung über die zwei bestimmten Befehls-/Adresssignalleitungen die initialisierenden Befehls-/Adresssignale, welche die komplementären kontinuierlichen und alternativen Inversionssignale sind, empfängt und das interne Empfangstaktsignal der Befehls-/Adresssignalleitungen auf der Basis der initialisierenden Befehls-/Adresssignale erzeugt.

Gemäß der vorliegenden Erfindung ist ein fünfzehntes Speichersystem geschaffen, wobei

in dem zwölften Speichersystem

die Speichersteuerung ferner eine DQ-Datenausgangsbefehlseinrichtung zum Ausgeben eines Referenz-DQ-Datenausgangsbefehls an die Halbleiterspeichervorrichtung und eine Verzögerungstaktzahlhalteeinrichtung zum Zählen der Anzahl der Takte, bis das Referenz-DQ-Datensignal, welches dem Referenz-DQ-Datenausgangsbefehl entspricht, von der Halbleiterspeichervorrichtung in Übereinstimmung mit dem Basistaktsignal empfangen worden ist, und das Zählergebnis als Anzahl der Verzögerungstakte zählt, aufweist, und

die Halbleiterspeichervorrichtung ferner eine Datenausgangseinrichtung zum Übertragen des Referenz-DQ-Datensignals an einen DQ-Bus in Antwort auf den Referenz-DQ-Datenausgangsbefehl aufweist.

Gemäß der vorliegenden Erfindung ist ein sechzehntes Speichersystem geschaffen, bei dem

die Speichersteuerung unter Berücksichtigung der Anzahl der Verzögerungstakte in dem fünfzehnten Speichersystem das DQ-Signal empfängt, welches gemäß dem Basistaktsignal von der Halbleiterspeichervorrichtung auf einen DQ-Bus übertragen worden ist.

Gemäß der vorliegenden Erfindung ist ein siebzehntes Speichersystem geschaffen, wobei eine Taktsignalleitung zum Übertragen eines Basistaktsignals für jede DQ-Leitung für jedes Byte oder Wort in irgendeinem der achten bis sechzehnten Speichersysteme vorgesehen ist.

Gemäß der vorliegenden Erfindung ist ein achtzehntes Speichersystem geschaffen, welches für jedes Byte in dem siebzehnten Speichersystem eine Paritäts-DQ-Bitleitung aufweist.

KURZE BESCHREIBUNG DER FIGUREN

Fig. 1 ist ein Schaltbild, das die schematische Konfiguration eines Speichersystems gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 2 ist ein Zeitablaufplan, der einen ersten Initialisierungsvorgang bei einem Eichverfahren gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 3 ist eine schematische Darstellung zur Erläuterung der Erzeugung eines kontinuierlichen und alternativen Inversionssignals (Pseudotaktsignals) in Übereinstimmung mit der ersten Ausführungsform der vorliegenden Erfindung;

Fig. 4 ist ein Zeitablaufplan, der einen zweiten Initialisierungsvorgang in dem Eichverfahren gemäß der ersten Ausfübrungsform der vorliegenden Erfindung zeigt;

Fig. 5 ist ein Schaltbild einer Konfiguration eines DRAM, der die Implementierung des Eichverfahrens gemäß der ersten Ausführungsform der vorliegenden Erfindung erlaubt;

Fig. 6 ist ein Schaltbild, das eine Konfiguration einer Speichersteuerung zeigt, welche die Implementierung des Eichverfahrens gemäß der ersten Ausführungsform der vorliegenden Erfindung erlaubt;

Fig. 7 ist ein Schaltbild, das eine schematische Konfiguration eines Speichersystems gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 8 ist ein Schaltbild, das ein Modifikationsbeispiel des Speichersystems gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 9 ist ein Schaltbild, das eine schematische Konfiguration eines Speichersystems gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 10 ist ein Zeitablaufplan, der einen ersten Initialisierungsvorgang bei einem Eichverfahren gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 11 ist ein Zeitablaufplan zur Illustrierung eines Initialisierungsvorgangs zum Erzeugen eines internen Empfangstaktsignals für ein Befehls-/Adresssignal in dem Eichverfahren gemäß der dritten Ausführungsform der vorliegenden Erfindung;

Fig. 12 ist ein Zeitablaufplan, der einen zweiten Initialisierungsvorgang in einem Eichverfahren gemäß der dritten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 13 ist ein Schaltbild, das eine Konfiguration eines DRAM zeigt, der die Implementierung des Eichverfahrens gemäß der dritten Ausführungsform der vorliegenden Erfindung erlaubt;

Fig. 14 ist ein Schaltbild, das eine Konfiguration einer Speichersteuerung zeigt, welche die Implementierung des Eichverfahrens gemäß der dritten Ausführungsform der vorliegenden Erfindung erlaubt;

Fig. 15 ist ein Blockschaltbild eines Modifikationsbeispiels eines DRAM, der in der Fig. 13 gezeigt ist, und zeigt die Konfiguration eines DRAM, der ein internes Empfangstaktsignal für ein Befehls-/Adresssignal erzeugen kann;

Fig. 16 ist ein Schaltbild, das eine schematische Konfiguration eines Speichersystems gemäß einer vierten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 17 ist ein Schaltbild, das ein Modifikationsbeispiel des Speichersystems gemäß der vierten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 18 ist ein Schaltbild, das eine schematische Konfiguration eines Speichersystems gemäß einer fünften Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 19 ist ein Zeitablaufplan, der einen Initialisierungsvorgang in einem Eichverfahren gemäß der fünften Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 20 ist ein Schaltbild, das eine Konfiguration eines DRAM zeigt, der die Implementierung des Eichverfahrens gemäß der fünften Ausführungsform der vorliegenden Erfindung erlaubt;

Fig. 21 ist ein Schaltbild, das eine Konfiguration einer Speichersteuerung zeigt, die die Implementierung des Eichverfahrens gemäß der fünften Ausführungsform der vorliegenden Erfindung erlaubt;

Fig. 22 ist ein Schaltbild einer schematischen Konfiguration eines Speichersystems gemäß der Bezugstechnologie 1; und

Fig. 23 ist ein Schaltbild einer schematischen Konfiguration eines Speichersystems gemäß der Bezugstechnologie 2.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM

Speichersysteme gemäß den Ausführungsformen der vorliegenden Erfindung werden nun im Einzelnen unter Bezugnahme auf die begleitenden Figuren beschrieben. Die folgende Beschreibung wird als Beispiele Speichersysteme verwenden, die mit DRAM- Vorrichtungen als Halbleiterspeichervorrichtungen ausgerüstet sind.

Beispiel 1

Ein Speichersystem gemäß einer ersten Ausführungsform der vorliegenden Erfindung dient dazu, verglichen mit den vorstehend beschriebenen Bezugstechnologien weniger Lesetakte zu erzielen und die Zeitschaltspanne zum Lesen durch eine Technik (die im Folgenden erörtert wird) zur Realisierung derselben zu verbessern.

Das Speichersystem gemäß dieser Ausführungsform ist, wie in der Fig. 1 gezeigt, mit einem Taktgenerator 10, einer Speichersteuerung (MC) 20 und den DRAMs 301 und 302 versehen. Zwischen der Speichersteuerung 20 und den DRAMs 301 und 302 sind eine Befehls-/Adressbus 101 zum Übertragen eines Befehls-/Adresssignals von der Speichersteuerung 20 auf die DRAMs 301 und 302, ein DQ-Bus 102 zum Übertragen eines DQ-Signals zwischen der Speichersteuerung 20 und den DRAMs 301 und 302 und eine Taktsignalleitung 103 zum Übertragen eines Basistaktsignals von der Speichersteuerung 20 auf die DRAMs 301 und 302 vorgesehen.

Wie aus der Fig. 1 klar zu ersehen ist, arbeiten bei dieser Ausführungsform die Speichersteuerung 20 und die DRAMs 301 und 302 auf der Basis eines einzigen Basistaktsignals. Das Basistaktsignal wird durch die Speichersteuerung 20 in Übereinstimmung mit einem Takt erzeugt, der von dem Taktgenerator 10 zugeführt wird, und über die Taktsignalleitung 103 an den DRAMs 301 und 302 eingegeben wird. Einschreibdaten werden in der gleichen Richtung wie das Basistaktsignal verbreitet, so dass dieses an das Basistaktsignal angepasst ist und von der Speichersteuerung 20 über den DQ-Bus 102 auf die DRAMs 301 und 302 übertragen wird. Die DRAMs 301 und 302 empfangen die Einschreibdaten (DQ-Signal) unter Verwendung des Basistaktsignals.

Die Lesedaten, welche aus den DRAMs 301 und 302 ausgelesen werden, sind auf das Basistaktsignal zeitgeschaltet und werden von den DRAMs 301 und 302 ausgegeben. Die Verbreitungsrichtung des Basistaktsignals ist jedoch entgegengesetzt zu der Verbreitungsrichtung der Lesedaten, die aus den DRAMs 301 und 302 ausgelesen worden sind, und am DQ-Bus 102 oder dergleichen wird im Verlauf von den DRAMs 301 und 302 zur Speichersteuerung 20 eine Verbreitungsverzögerung erzeugt. Daher kann die Speichersteuerung 20 die Lesedaten (DQ-Signal) in Termen des Basistaktsignals selbst nicht exakte empfangen.

Demgemäß wird in dieser Ausführungsform an der Seite der Speichersteuerung 20 in der Speichersteuerung 20 gemäß einem ersten Initialisierungsvorgang, der weiter unten beschrieben wird, ein internes Empfangstaktsignal erzeugt und die aus den DRAMs 301 und 302 ausgelesenen Daten werden unter Verwendung des erzeugten internen Empfangstaktsignals empfangen. In dem ersten Initialisierungsvorgang wird die Einstellung der Verbreitungsverzögerung auf der Basis des DQ-Signals selbst durchgeführt. Daher erleidet diese Ausführungsform keine Reduktion der Empfangszeitschaltspanne, die der Differenz in der Verbreitungszeit zwischen einem Lesetakt und dem DQ-Signal eigen ist, was in den vorstehenden beschriebenen Bezugstechnologien ein Problem ist.

Ebenfalls bezugnehmend auf die Fig. 2, wird nun der Vorgang zum Erzeugen des internen Empfangstaktsignals an der Speichersteuerung 20 gegeben. Das interne Empfangstaktsignal wird für jeden der DRAMs 301 und 302 erzeugt. Im folgenden wird der Fall des DRAM 302 beschrieben; das Gleiche gilt jedoch für den Fall des DRAMs 301.

Als Erstes gibt die Speichersteuerung 20 einen ersten Initialisierungsbefehl an den DRAM 302. Der DRAM 302 startet bei Empfang des ersten Initialisierungsbefehls von der Speichersteuerung 20 über den Befehls-/Adressbus 101 einen ersten Initialisierungsvorgang. Der DRAM 302 gibt in dem ersten Initialisierungsvorgang ein kontinuierliches und alternierendes Inversionssignal (kann der Einfachheit halber häufig als kontinuierliches Inversionssignal bezeichnet werden), das an eine Kante des Basistaktsignals angepasst ist, an einen bestimmten DQ-Anschluss (siehe base clock@DRAM und DQ_out@DRAM in der Fig. 2) aus. Wie aus der Figur klar zu ersehen, ist bei dieser Ausführungsform die Ausgangszeitschaltung des kontinuierlichen Inversionssignals die gleiche wie die Zeitschaltung, mit der der DRAM 302, DRAM 301 im Normalbetrieb das DQ-Signal ausgibt. Genauer gesagt, gibt der DRAM 302 das kontinuierliche Inversionssignal an der Anstiegs- und/oder Abfallkante des Basistaktsignals aus. Die Speichersteuerung 20 empfängt das kontinuierliche Inversionssignal als ein Pseudotaktsignal (siehe DQ_in@MC in der Fig. 2) und sichert die Phase des empfangenen Pseudotaktsignals (kontinuierliches Inversionssignal) mit 90 Grad, um an der Speichersteuerung das interne Empfangstaktsignal (siehe internal receiving clock@MC in der Fig. 2) zu erzeugen. Auf diese Art und Weise erzeugt die Speichersteuerung 20 ein internes Empfangstaktsignal, das während des Normalbetriebes ein Phasenoptimum für das Empfangen von Lesedaten (DQ-Signal) hat. Die Speichersteuerung 20 hält die Phasendifferenz zwischen dem internen Empfangstaktsignal und dem Basistaktsignal, so dass sie die Erzeugung des internen Empfangstaktsignals aufrecht erhalten kann, nachdem der erste Initialisierungsvorgang beendet ist (nachdem das interne Empfangstaktsignal erzeugt worden ist).

Bei dieser Ausführungsform werden die kontinuierlichen Inversionssignale, wie die Pseudotaktsignale, von dem DRAM 302 unter Verwendung von zwei DQ-Leitungen aus einer Anzahl von DQ-Leitungen, welche den DQ-Bus 102 bilden, auf die Speichersteuerung 20 übertragen. Die kontinuierlichen Inversionssignale, welche über die zwei DQ- Leitungen übertragen worden sind, sind zueinander komplementär. Das Einführen derartiger zwei kontinuierlicher Inversionssignale als Pseudotaktsignale ermöglicht, dass Takte auf der Basis deren Kreuzpunkt detektiert werden, wodurch es möglich wird, die Zeitschaltgenauigkeit bei der Erzeugung des internen Empfangstaktsignals zu verbessern. Es ist möglich, das interne Empfangstaktsignal unter Verwendung einer einzigen DQ-Leitung und eines einzigen kontinuierlichen Inversionssignals zu erzeugen. In einem derartigen Fall ist es notwendig, das kontinuierliche Inversionssignal und ein Referenzpotential (VPSF) zu vergleichen, um H/L des kontinuierlichen Inversionssignals als das Pseudotaktsignal zu identifizieren. In diesem Fall findet, wenn in dem Referenzpotential VREF keine Rauschfluktuation oder dergleichen stattfindet, bei der Taktdetektion eine Verschiebung statt, woraus, verglichen mit dem Fall, bei dem zwei DQ-Leitungen verwendet werden, wie dies vorstehend angegeben ist, eine Verschlechterung der Zeitschaltgenauigkeit resultiert. Demgemäß ist für das Übertragen der kontinuierlichen Inversionssignale es vorzuziehen, zwei DQ-Leitungen zu verwenden, um kontinuierliche Inversionssignale zu übertragen, die zueinander komplementär sind.

In dem ersten Initialisierungsvorgang werden die kontinuierlichen Inversionssignale auf zwei oder eine bestimmte DQ-Leitung der DQ-Leitungen, welche den DQ-Bus 102 bilden, übertragen und basierend hierauf werden die internen Taktsignale zum Empfangen der DQ-Signale an der Speichersteuerung 20 erzeugt. Die Verbreitung der DQ-Signale während des Normalbetriebes ist jedoch von den anderen DQ-Leitungen einer Kreuzkopplung ausgesetzt; daher ist es wünschenswert, dass die Kreuzkopplung auch berücksichtigt wird. Für den Fall, bei dem der DRAM beispielsweise ein 8-Bit-Design hat und die DQ-Leitungen, wie in der Fig. 3 gezeigt, gelegt sind, gibt der DRAM vorzugsweise komplementäre kontinuierliche Inversionssignale an den zwei bestimmten DQ-Leitungen (DQ3, DQ4) aus, während er an den übrigen DQ-Leitungen (DQ0, DQ1, DQ2, DQ5, DQ6 und DQ7) ein Signal zur Kompensierung der Kreuzkopplung ausgibt. Die Signale zum Kompensieren der Kreuzkopplung werden durch vorhergehendes Überprüfen, durch Simulation oder dergleichen erzielt, um eine Kombination aus Daten zu finden, die die Verbreitungsverzögerung an den DQ-Leitungen (DQ3 und DQ4) zum Übertragen der kontinuierlichen Inversionssignale verursacht werden, um in dem Normalbetrieb einen Mittelwert zu nehmen. Durch Ausgeben des Signals zum Kompensieren der Kreuzkopplung an den anderen DQ-Leitungen als den DQ-Leitungen, welche die kontinuierlichen Inversionssignale übertragen, gleichzeitig mit dem Ausgeben der kontinuierlichen Inversionssignale, kann die Zeitspanne zum Empfangen des DQ-Signals an der Seite der Speichersteuerung 20 verbessert werden. Bei dieser Ausführungsform, wie in der Fig. 3 gezeigt, wird 0 oder 1 alternierend kombiniert und ausgegeben, wodurch ein Zustand erreicht wird, bei dem die Kreuzkopplung nivelliert ist. Genauer gesagt, werden bei dieser Ausführungsform die anderen DQ-Leitungen als die zwei bestimmten DQ-Leitungen so getrieben, dass die Signale, welche auf die benachbarten DQ-Leitungen übertragen werden, zueinander invertiert sind.

Nach dem Erzeugen des internen Empfangstaktsignals zum Empfangen der DQ-Signale, wie vorstehend in dem ersten Initialisierungsvorgang beschrieben, führt die Speichersteuerung 20 einen zweiten Initialisierungsvorgang aus, wie in der Fig. 4 gezeigt ist, um von der Ausgabe eines Lesebefehls zum Empfangen der Lesedaten eine Verzögerungszeit zu ermitteln.

Bei dem zweiten Initialisierungsvorgang verwendet die Speichersteuerung 20 einen Referenz-DQ-Datenausgangsbefehl (OUT0-Befehl oder OUT1-Befehl). Der Referenz-DQ- Datenausgangsbefehl (OUT0-Befehl oder OUT1-Befehl) ist ein Pseudolesebefehl, der für einen Niedrigpegeldatenausgang oder einen Hochpegeldatenausgang als Referenz- DQ-Daten indikativ ist. Der DRAM 302 gibt die Referenz-DQ-Daten, welche durch die gleiche Taktlatenz wie diejenige bei einem normalen Lesevorgang gemäß dem Referenz-DQ-Datenausgangsbefehl spezifiziert sind, aus. Anders ausgedrückt wird bei dieser Ausführungsform die Anzahl der Takte, die vom Moment des Zuführens des Referenz-DQ-Datenausgangsbefehls zum DRAM 302 bis zum Moment des Ausgebens der zugeordneten Referenz-DQ-Daten erforderlich ist; die gleiche wie bei dem Normalbetrieb.

Genauer gesagt gibt die Speichersteuerung 20 als Erstes einen zweiten Initialisierungsbefehl an den DRAM 302 unter Verwendung des Befehls-/Adressbusses 101, gibt dann den OUT0-Befehl (siehe command@MC in der Fig. 4) aus. Der zweite Initialisierungsbefehl und der OUT0-Befehl werden so ausgegeben, dass die Anstiegskante des Basistaktsignals die Mitte der effektiven Breite des Befehls sein wird. Bei Empfang des zweiten Initialisierungsbefehls geht der DRAM 302 in einen Modus zum Durchführen des zweiten Initialisierungsvorgangs und gibt bei Empfang des OUT0-Befehls (siehe command@DRAM und DQ_out@DRAM in der Fig. 4) Niedrigpegeldaten an eine DQ- Linie aus. Nach dem Ausgeben des OUT0-Befehls gibt die Speichersteuerung 20 den OUT1-Befehl über den Befehls-/Adressbus 101 (siehe command@MC in der Fig. 4) aus. Der OUT1-Befehl wird ebenfalls so ausgegeben, dass die Anstiegskante des Basistaktsignals die Mitte der effektiven Breite des Befehls sein wird. In Antwort auf den OUT1-Befehl gibt der DRAM 302 Hochpegeldaten auf eine DQ-Leitung (siehe command@DRAM und DQ_out@DRAM in der Fig. 4). Die Speichersteuerung 20 überwacht den Pegel der Daten, die auf die DQ-Leitungen übertragen werden, um den Punkt zu detektieren, an welchem der Pegel von niedrig auf hoch umgeschaltet wird, wodurch der Moment gefunden wird, zu welchem die Referenz-DQ-Daten, welche dem OUT1- Befehl zugeordnet sind, ankommen (siehe DQ_in@MC in der Fig. 4). Somit zählt die Speichersteuerung 20 die Anzahl der Takte der internen Taktsignale für den Empfang von der Ausgabe des OUT1-Befehls bis zum Empfang der Hochpegeldaten über eine DQ-Leitung und hält das Zählergebnis als die Anzahl der Verzögerungstakte (siehe der internal reception clock@MC in der Fig. 4).

Zum Zeitpunkt, da die ersten und zweiten Initialisierungsvorgänge, wie vorstehend erläutert, beendet sind, wird die Speichersteuerung 20 die Phasendifferenz zwischen dem internen Empfangstaktsignal für den DRAM 302 und dem Basistaktsignal zusammen mit der Anzahl der Verzögerungstakte halten. Daher können die Lesedaten von DRAM 302, die Lesedaten, welchen dem Lesebefehl zugeordnet sind, exakt empfangen werden, indem das interne Empfangstaktsignal, welches unter Verwendung der vorstehend genannten Phasendifferenz zum Zeitpunkt, zu welchem die Anzahl der Verzögerungstakte nach dem Ausgeben des Lesebefehls erreicht ist, verwendet wird.

Zusätzlich führt die Speichersteuerung 20 die vorstehend beschriebenen ersten und zweiten Initialisierungsvorgänge, die in Verbindung mit dem DRAM 302 erläutert worden sind, an allen DRAM 301 aus, die an den DQ-Bus 102 angeschlossen sind, und hält die Phasendifferenzen zwischen dem internen Empfangstaktsignal und dem Basistaktsignal und die Anzahl der Verzögerungstakte jedes DRAM. Dies ermöglicht einen exakten Empfang der Lesedaten von allen DRAMs.

Von den vorstehend erörterten Initialisierungsvorgängen kann der zweite Initialisierungsvorgang für den Fall weggelassen werden, bei dem die Zeit, welche von dem Moment des Ausgebens des Lesebefehls von der Speichersteuerung bis zum Moment, zu welchem die dem Befehl zugeordneten Lesedaten von der Speichersteuerung empfangen werden, im Voraus genau bekannt ist, beispielsweise durch Simulation oder dergleichen. Genauer gesagt, wird in einem derartigen Fall die Verbreitungsverzögerung oder die Anzahl der Takte entsprechend der vorstehenden Anzahl der Verzögerungstakte zuvor durch Simulation oder dergleichen ermittelt und in der Speichersteuerung gehalten. Nachdem der erste Initialisierungsvorgang auf der Basis des internen Empfangstaktsignals durchgeführt worden ist, wird an dem Punkt ein DQ-Signal empfangen, an welchem die Verbreitungsverzögerung oder die Anzahl der Takte, die im Voraus ermittelt worden ist, nach dem Ausgaben des Lesebefehls erreicht ist. Dies ermöglicht ein exaktes Lesen von Daten aus einem DRAM.

Fig. 5 und 6 sind Blockschaltbilder, die die schematischen Konfigurationen des DRAMs (301 und 302) und der Speichersteuerung 20 zeigen, welche die vorstehenden ersten und zweiten Initialisierungsvorgänge implementieren können.

Bezugnehmend auf Fig. 5 ist der DRAMs (301 und 302) mit einer DLL-Schaltung 301, einer Ausgangsschaltungskopie 302, einer Ausgangsschaltung 303, einer Initialisierungssignalerzeugungsschaltung 304, einer Erzeugungsschaltung für kontinuierliche Inversionsdaten 305, einer 0/1-Datenerzeugungsschaltung 306, einer Datenhalteschaltung 307 und einer Ausgangsdatenschaltschaltung 308 ausgerüstet.

Die Ausgangsschaltungskopie 302 ist eine Verzögerungskopie, die in der Ausgangsschaltung 303 ein Verzögerungsmaß hat, und die DLL-Schaltung 301 verwendet die Ausgangsschaltungskopie 302 zum Erzeugen eines Ausgangssteuerungstaktsignals und leitet das erzeugte Ausgangssteuerungstaktsignal zur Ausgangsschaltung 303. Im Einzelnen wird das Ausgangssteuerungstaktsignal, welches von der DLL-Schaltung 301 erzeugt worden ist, durch Vorrücken der Phase des Basistaktsignals um das Verzögerungsmaß in der Ausgangsschaltung 303, um das DQ-Signal, welches von der Ausgangsschaltung 303 an den DQ-Bus 102 ausgegeben worden ist, auf das Basistaktsignal einzustellen.

Bei Empfang des ersten Initialisierungsbefehls oder des zweiten Initialisierungsbefehls von der Speichersteuerung 20 über den Befehls-/Adressbus 101 erzeugt die Initialisierungssignalerzeugungsschaltung 304 das erste Initialisierungssignal oder das zweite Initialisierungssignal und gibt das Signal an die kontinuierliche Inversionsdatenerzeugungsschaltung 305, die 0/1-Datenerzeugungsschaltung 306, die Ausgangsdatenschaltschaltung 308 und die Ausgangsschaltung 303, um zu bewirken, dass der erste oder zweite Initialisierungsvorgang durchgeführt wird. Bei Empfang der OUT0-Befehls oder des OUT1-Befehls über den Befehls-/Adressbus 101 überträgt die Initialisierungssignalerzeugungsschaltung 304 den OUT0-Befehl oder den OUT1-Befehl auf die 0/1-Datenerzeugungsschaltung 306.

Die kontinuierliche Inversionsdatenerzeugungsschaltung 305 erzeugt das kontinuierliche Inversionssignal in Antwort auf das erste Initialisierungssignal und gibt dieses an die Ausgangsdatenschaltschaltung 308 aus. Die 0/1-Datenerzeugungsschaltung startet den zweiten Initialisierungsvorgang bei Empfang des zweiten Initialisierungssignals, erzeugt Niedrigpegeldaten bei Empfang des OUT0-Befehls oder erzeugt Hochpegeldaten bei Empfang des OUT1-Befehls. Die Datenhalteschaltung 307 ist eine Schaltung zum Halten der Lesedaten aus einem Speicherzellenarray während eines Normalbetriebes.

Die Ausgangsdatenschaltschaltung 308 wählt einen Ausgang der kontinuierlichen Inversionsdatenerzeugungsschaltung 305 in dem ersten Initialisierungsbetrieb, wählt einen Ausgang der 0/1-Datenerzeugungsschaltung 306 in dem zweiten Initialisierungsbetrieb oder wählt einen Ausgang der Datenhalteschaltung 307 und gibt im Normalbetrieb die gewählten Ausgangsdaten an die Ausgangsschaltung 303. Die Ausgangsschaltung 303 arbeitet auf der Basis der Ausgangssteuertaktik, welche von der DLL-Schaltung 301 zugeführt worden sind, und überträgt Daten, die sie von der Ausgangsdatenschaltschaltung 308 empfangen hat, als ein DQ-Signal auf den DQ-Bus 102.

Der, wie vorstehend beschrieben, aufgebaute DRAM arbeitet meistens wie im Folgenden angegeben. In jedem Betrieb werden die Ausgangssteuertakte durch die DLL- Schaltung 301 und die Ausgangsschaltungskopie 302 erzeugt und der Ausgangsschaltung 303 zugeführt. Die Ausgangsschaltung 303 arbeitet auf der Basis der Ausgangssteuertakte.

Bei Empfang des ersten Initialisierungsbefehls, also einem Befehlssignal von der Speichersteuerung 20 über den Befehls-/Adressbus 101, erzeugt die Initialisierungssignalerzeugungsschaltung 304 das erste Initialisierungssignal und gibt das erste Initialisierungssignal an die kontinuierliche Inversionsdatenerzeugungsschaltung 305, die 0/1- Datenerzeugungsschaltung 306, die Ausgangsdatenschaltschaltung 308 und die Ausgangsschaltung 303. Das erste Initialisierungssignal wird dazu verwendet, zu bewirken, dass der vorstehend genannte erste Initialisierungsvorgang durchgeführt wird, das bedeutet, ein Sperrsignal an die 0/1-Datenerzeugungsschaltung 306.

In dem ersten Initialisierungsvorgang erzeugt die kontinuierliche Inversionsdatenerzeugungsschaltung 305 kontinuierliche Inversionsdaten, die die Basis des vorstehend genannten kontinuierlichen Inversionssignals schaffen, in Antwort auf das erste Initialisierungssignal, und leitet die erzeugten kontinuierlichen Inversionsdaten über die dazwischen liegende Ausgangsdatenschaltschaltung 308 an die Ausgangsschaltung 303.

Die Ausgangsschaltung 303 leitet die kontinuierlichen Inversionsdaten an einen bestimmten DQ-Anschluss, wenn ein kontinuierliches Inversionssignal synchron mit einem Ausgangssteuertakt ist. Somit wird, wie vorstehend beschrieben, das kontinuierliche Inversionssignal (das Pseudotaktsignal, das über eine DQ-Leitung zugeführt worden ist) über den DQ-Bus (die bestimmte DQ-Leitung) 102 auf die Speichersteuerung übertragen.

Bei Empfang des zweiten Initialisierungsbefehls als einem Befehlssignal von der Speichersteuerung 20 über den Befehls-/Adressbus 101 erzeugt die Initialisierungssignalerzeugungsschaltung 304 das zweite Initialisierungssignal und gibt das zweite Initialisierungssignal an die kontinuierliche Inversionsdatenerzeugungsschaltung 305, die 0/1- Datenerzeugungsschaltung 306, die Ausgangsdatenschaltschaltung 308 und die Ausgangsschaltung 303. Das zweite Initialisierungssignal wird verwendet, zu bewirken, dass der vorstehend genannte zweite Initialisierungsvorgang durchgeführt wird, das bedeutet, ein Sperrsignal an die kontinuierliche Inversionsdatenerzeugungsschaltung 305.

Dann überträgt bei Empfang des OUT0-Befehls als einem Datenausgabebefehl die Initialisierungssignalerzeugungsschaltung 304 den OUT0-Befehl an die 0/1-Datenerzeugungsschaltung 306. Die 0/1-Datenerzeugungsschaltung 306 erzeugt in Antwort auf den OUT0-Befehl Niedrigpegeldaten und leitet die Niedrigpegeldaten zur Ausgangsschaltung 303 über die dazwischen liegende Ausgangsdatenschaltschaltung 308.

Die Ausgangsschaltung 303 überträgt die Niedrigpegeldaten synchron mit einem Ausgangssteuertakt über die DQ-Leitung auf die Speichersteuerung 20.

Weiterhin überträgt bei Empfang des OUT1-Befehls als einem Datenausgangsbefehl die Initialisierungssignalerzeugungsschaltung 304 den OUT1-Befehl auf die 0/1-Datenerzeugungsschaltung 306. Die 0/1-Datenerzeugungsschaltung 306 erzeugt in Antwort auf den OUT1-Befehl Hochpegeldaten und leitet die Hochpegeldaten über die dazwischen liegende Ausgangsdatenschaltschaltung 308 and die Ausgangsschaltung 303.

Die Ausgangsschaltung 303 überträgt die Hochpegeldaten synchron mit einem Ausgangssteuertakt über eine DQ-Leitung an die Speichersteuerung 20.

Bezugnehmend auf die Fig. 6 ist die Speichersteuerung 20 mit einer Basistakterzeugungsschaltung 201, einer DLL-Schaltung 202, einer Phasenvergleichsschaltung 203, einer DQ-Datenhalteschaltung 204, einer Lesesteuerungseinheit 205 und einer Befehlsausgabeeinrichtung 207 ausgerüstet, wobei die Lesesteuereinheit 205 mit einem Zähler 206 für den zweiten Initialisierungsvorgang versehen ist. Die Basistakterzeugungsschaltung 201 erzeugt aus einem Takt, der vom Taktgenerator 10 zugeführt worden ist, ein Basistaktsignal. Das Basistakterzeugungssignal wird auf die Taktsignalleitung 103 verbreitet und auch der DLL-Schaltung 202 und der Befehlsausgabeeinrichtung 207 zugeführt. Die DLL-Schaltung 202 steuert die Phase des Basistaktsignals, welches von der Basistakterzeugungsschaltung 201 zugeführt worden ist, auf der Basis eines Phaseneinstellsignals von der Phasenvergleichsschaltung 203 und erzeugt ein internes Empfangstaktsignal zum Vergleichen in der Phasenvergleichsschaltung 203 und das interne Empfangstaktsignal in der Speichersteuerung 20. Für die DLL-Schaltung 202 wird im Allgemeinen eine Auflösung von 1/500 bis 1/1000 eines Taktzyklus verwendet. Die Phasenvergleichsschaltung 203 erzeugt ein Phaseneinstellsignal, um eine solche Phaseneinstellung durchzuführen, dass die Phasendifferenz zwischen dem internen Empfangstaktsignal, das von der DLL-Schaltung 202 ausgegeben worden ist, und dem Pseudotaktsignal (kontinuierliches Inversionssignal), das über den DQ-Bus 102 empfangen worden ist, gleich Null ist, und leitet das erzeugte Phaseneinstellsignal an die DLL-Schaltung 202. Das Phaseneinstellsignal hat beispielsweise einen logischen Wert 1, um die Phase auf "+" einzustellen, während es einen logischen Wert 0 hat, um die Phase auf "-" einzustellen. Die DQ-Datenhalteschaltung 204 hält die DQ-Daten, welche über den DQ-Bus 102 verbreitet worden sind, auf der Basis des internen Empfangstaktsignals, welches von der DLL-Schaltung 202 erzeugt worden ist, und gibt die gehaltenen Daten als ein internes DQ-Signal aus. Der Zähler 206 der Lesesteuereinheit 205 zählt die Anzahl der Takte der internen Taktsignale zum Empfangen während des zweiten Initialisierungsvorganges, nachdem der OUT1-Befehl von der Befehlsausgabeeinrichtung 207 ausgegeben worden ist, bis über den DQ-Bus 102 ein Hochpegeldatensignal empfangen worden ist. Genauer gesagt, zählt der Zähler 206 der Lesesteuereinheit 205 die ansteigenden Kanten der internen Taktsignale zum Empfangen, bis das interne DQ-Signal, nachdem der Befehl OUT1, der ein Pseudolesebefehl ist, von der Befehlsausgabeeinrichtung 207 empfangen worden ist, auf den hohen Pegel umgeschaltet hat. Die Lesesteuereinheit 205 hält die Anzahl der Takte (die Anzahl der Verzögerungstakte), die durch den Zähler 206, wie vorstehend angegeben, gezählt worden ist, und verwendet die Anzahl der Verzögerungstakte danach zum Steuern der Zeitschaltung für das Empfangen der Lesedaten (DQ-Daten). Die Befehlsausgabeeinrichtung 207 gibt Befehle aus, wie beispielsweise den ersten Initialisierungsbefehl, den zweiten Initialisierungsbefehl, den OUT0-Befehl und den OUT1-Befehl. Jeder der Befehle wird so ausgegeben, dass die Anstiegskante des Basistaktsignals die Mitte der effektiven Breite des Befehls ist, wie dies vorstehend beschrieben worden ist.

Die, wie vorstehend angegeben, aufgebaute Speichersteuerung 20 arbeitet weitgehend, wie im Folgenden beschrieben.

Die Basistakterzeugungsschaltung 201 verwendet einen Taktgenerator 10 zum Erzeugen eines Basistaktsignals. Die Befehlsausgabeeinrichtung 207 gibt ein Befehlssignal so aus, dass die Anstiegskante des Basistaktsignals in der Mitte der effektiven Breite des Befehlssignals ist. Genauer gesagt, überträgt als Erstes die Befehlsausgabeeinrichtung 207 den ersten Initialisierungsbefehl als ein Befehlssignal auf den Befehls-/Adressbus 101. Die DLL-Schaltung 202 steuert die Phase des Basistaktsignals von der Basistakterzeugungsschaltung 201 und erzeugt ein internes Empfangstaktsignal.

Wenn der DRAM in Antwort auf den ersten Initialisierungsbefehl ein kontinuierliches Inversionssignal auf den DQ-Bus 102 überträgt, empfängt die Phasenvergleichsschaltung 203 das kontinuierliche Inversionssignal als ein Pseudotaktsignal und vergleicht die Phase des Pseudotaktsignals mit der Phase des internen Empfangstaktsignals, um ein Phaseneinstellsignal zu erzeugen, welches die Phasendifferenz auf 0 bringt, gibt dann das erzeugte Phaseneinstellsignal an die DLL-Schaltung 202 aus. Die DLL-Schaltung 202 verzögert die Phase des internen Empfangstaktsignals um 90 Grad, wodurch die Phasendifferenz von dem Pseudotaktsignal auf 0 gebracht wird, wodurch das interne Empfangstaktsignal erzeugt wird. Zu diesem Zeitpunkt hält die DLL-Schaltung 202 in einem Register, das in der DLL-Schaltung 202 vorgesehen ist, die Phasendifferenz zwischen dem erzeugten internen Empfangstaktsignal und dem Basistaktsignal als den Phasenwert zum Aufrechterhalten des Erzeugens des internen Empfangstaktsignals. Das Steuern der Taktphasen unter Verwendung des Phasenwertes, der in dem Register gehalten ist, ermöglicht, dass die DLL-Schaltung 202 das Erzeugen des internen Empfangstaktsignals selbst nach dem ersten Initialisierungsvorgang aufrecht erhält.

Wenn eine vorbestimmte Zeit, nachdem die Befehlsausgabeeinrichtung 207 den zweiten Initialisierungsbefehl, gefolgt von dem OUT0-Befehl, ausgegeben hat, abgelaufen ist, werden von dem DRAM Niedrigpegeldaten auf den DQ-Bus 102 übertragen. Dann gibt die Befehlsausgabeeinrichtung 207 den OUT1-Befehl aus und, wenn eine vorbestimmte Zeit abgelaufen ist, erscheinen an dem DQ-Bus 102 Hochpegeldaten, die von dem DRAM übertragen worden sind. Die DQ-Halteschaltung 204 hält die Daten, welche durch den DQ-Bus verbreitet worden sind, auf der Basis des internen Empfangstaktsignals, welches durch die DLL-Schaltung 202 erzeugt worden ist, und gibt die gehaltenen Daten an die Lesesteuereinheit 205 als ein internes DQ-Signal aus. Der Zähler wird durch den OUT1-Befehl getriggert, das Zählen der Anstiegskanten der internen Taktsignale zum Empfangen zu beginnen, und beendet das Zählen an einer Kante, wo das interne DQ-Signal vom Niedrigpegel auf den Hochpegel umschaltet. Somit ist der Zähler 206 in der Lage, die Anzahl der Takte (die Anzahl der Verzögerungstakte) der internen Taktsignale für das Empfangen, nachdem der OUT1-Befehl von der Befehlsausgabeeinrichtung 207 ausgegeben worden ist, bis zu dem Verschieben des internen DQ- Signals auf den hohen Pegel zu ermitteln. Die Anzahl der Verzögerungstakte ist im Wesentlichen identisch mit der Anzahl der Takte der internen Taktsignale zum Empfangen, die von dem Moment des Ausgebens des Lesebefehls von der Befehlsausgabeeinrichtung 207 bis zum Moment des Empfangens der Daten, welche dem Lesebefehl zugeordnet sind, erforderlich ist. Daher kann durch Verwenden der Anzahl der Verzögerungstakte das Lesen der Daten exakt durchgeführt werden. Die Anzahl der Verzögerungstakte wird in der Lesesteuereinheit 205 gehalten.

Nach dem zweiten Initialisierungsvorgang verwendet die Lesesteuereinheit 205 die Anzahl der Verzögerungstakte, die wie vorstehend beschrieben ermittelt worden sind, um das Datenlesen durchzuführen. Genauer gesagt, empfängt die Lesesteuerschaltung 205 die Lesedaten (das DQ-Signal), das einem Lesebefehl zugeordnet ist, eingestellt auf das interne Empfangstaktsignal, welches in der DLL-Schaltung 202 erzeugt worden ist, wenn die Anzahl der Verzögerungstakte erreicht ist, da die Befehlsausgabeeinrichtung 207 den Lesebefehl ausgegeben hat.

Beispiel 2

Das Konzept des Speichersystems gemäß der ersten Ausführungsform, wie vorstehend beschrieben, kann auch bei einem Fall angewandt werden, bei dem für jedes Byte oder Wort eine DQ-Leitung (ein Bündel an DQ-Leitungen) vorgesehen ist, und entsprechend jeder DQ-Leitung (einem Bündel von DQ-Leitungen) eine Taktsignalleitung zum Übertragen eines Basistaktsignals vorgesehen ist.

Das Speichersystem gemäß einer zweiten Ausführungsform ist ein Beispiel, bei dem die Gesamtbitbreite des DQ-Busses in dem Speichersystem gemäß der ersten Ausführungsform expandiert worden ist, und bezieht sich auf ein DRAM-System mit einer allgemeinen Modulkonstruktion.

Bezugnehmend auf Fig. 7 sind in dieser Ausführungsform DRAMs 301 bis 304 auf einem Modul 401 vorgesehen und DRAMs 305 bis 308 sind auf einem Modul 402 vorgesehen. Die Bündel der DQ-Leitungen (auch als "DQ-Bahnen" bezeichnet) 1021, bis 1024, die einen DQ-Bus bilden, sind für jedes Paar DRAM 301 und DRAM 305, DRAMs 302 und 306, DRAMs 303 und 307 und DRAMs 304 und 308 vorgesehen. Die Taktsignalleitungen 1031 bis 1034 zum Übertragen der Basistaktsignale sind ebenfalls zugeordnet zu den Bündeln von DQ-Leitungen 1021 bis 1024 vorgesehen. Ein Befehls-/Adressbus 101 wird von den parallel angeordneten DRAMs 301 bis 304 und 305 bis 308 gemeinsam benutzt.

In dem wie vorstehend beschrieben aufgebauten Speichersystem führt die Speichersteuerung 20 die vorstehend genannten ersten und zweiten Initialisierungsvorgänge an allen DRAMs 301 bis 308 durch und hält die resultierenden Initialisierungsdaten (die Phasendifferenz zwischen dem internen Empfangstaktsignal und dem Basistaktsignal und die Anzahl der Verzögerungstakte). In diesem Speichersystem können unter Verwendung der entsprechenden DQ-Leitungen und Taktsignalleitung die vorstehend genannten ersten und zweiten Initialisierungsvorgänge an den parallel angeordneten DRAMs 301bis 304 simultan durchgeführt werden. Ähnlich können die ersten und zweiten Initialisierungsvorgänge an den parallele angeordneten DRAMs 305 bis 308 simultan durchgeführt werden.

Diese Ausführungsform kann auch bei einem mit Puffer versehenen DRAM-System, wie in der Fig. 8 gezeigt, angewandt werden. In diesem Fall werden Befehls-/Adresssignale, die über den Befehls-/Adressbus 101 zugeführt werden, temporär durch die Puffer 501 und 502, die auf den Modulen 401 und 402 vorgesehen sind, gehalten, danach auf die DRAMs 301 bis 304 und 305 bis 308 auf den entsprechenden Modulen 401 und 402 verteilt.

Weiterhin kann in dem vorstehenden DRAM-System eine Paritäts-DQ-Bitleitung für jedes Byte vorgesehen sein. Beispielsweise werden in dem DRAM-System, das in den Fig. 7 oder 8 gezeigt ist, 9 bzw. 18 Bits sein, wenn eine DQ-Bahn von 8 Bits oder 16 Bits eine Parität enthält.

Es ist unnötig zu sagen, dass für jede Speichervorrichtung in dem Speichersystem, welches die vorstehend beschriebene Modulkonstruktion hat, eine Taktsignalleitung vorgesehen sein kann.

In dem vorstehend angegebenen DRAM-System ist von der Konfiguration her ein auf das Basistaktsignal zeitlich abgestimmtes Dateneinschreiben möglich, und das Datenauslesen wird durch Ausführen der vorstehend erörterten ersten und zweiten Initialisierungsvorgänge exakt durchgeführt. Wenn die Verbreitungsverzögerung oder dergleichen mit Bezug auf jeden DRAM im Voraus durch Simulation oder dergleichen, wie bei der ersten Ausführungsform beschrieben, exakt ermittelt worden ist, dann kann der zweite Initialisierungsvorgang weggelassen werden. Bei dieser Ausführungsform kann ebenfalls, wie bei der ersten Ausführungsform erläutert, die Kompensation für die Kreuzkopplung bei der Verbreitung eines Pseudotaktsignals durchgeführt werden.

Beispiel 3

Ein Speichersystem gemäß einer dritten Ausführungsform der vorliegenden Erfindung dient zu einer Reduktion der Anzahl der Einschreibtakte, und zwar verglichen mit den vorstehend erörterten Bezugstechnologien, und erzeugt eine verbesserte Zeitschaltspanne für einen Einschreibmodus unter Verwendung einer Technik (die im Nachfolgenden erörtert wird) zur Realisierung der zuvor genannten wenigeren Einschreibtakte.

Das Speichersystem gemäß dieser Ausführungsform ist mit einem Taktgenerator 10, einer Speichersteuerung 21 und den DRAMs 301 und 302, wie in der Fig. 9 gezeigt, versehen. Zwischen der Speichersteuerung 21 und den DRAMs 301 und 302 sind ein Befehls-/Adressbus 101 zum Übertragen eines Befehls-/Adresssignals von der Speichersteuerung 21 auf die DRAMs 301 und 302, ein DQ-Bus 102 zum Übertragen eines DQ- Signals zwischen der Speichersteuerung 21 und den DRAMs 301 und 302 und eine Taktsignalleitung 103 zum Übertragen eines Basistaktsignals von Taktgenerator 10 zur Speichersteuerung 21 und die DRAMs 301 und 302 vorgesehen. Von diesen wird der Befehls-/Adressbus 101 ebenfalls als eine Signalleitung zum Übertragen der Initialisierungssignale von der Speichersteuerung 21 auf die DRAMs 301 und 302 verwendet.

Wie aus der Fig. 9 klar zu ersehen ist, arbeiten auch bei dieser Ausführungsform die Speichersteuerung und die DRAMs 301 und 302 auf der Basis eines einzigen Basistaktsignals. Das Basistaktsignal wird durch den Taktgenerator 10 erzeugt und in die DRAMs 301 und 302 und die Speichersteuerung 21 geleitet. Lesedaten werden auf das Basistaktsignal eingestellt und von den DRAMs 301 und 302 über den DQ-Bus 102 auf die Speichersteuerung 21 übertragen. Die Speichersteuerung 21 empfängt die Lesedaten (DQ-Signal) auf der Basis des Basistaktsignals.

In die DRAMs 301 und 302 einzuschreibende Einschreibdaten werden auf das Basistaktsignal zeitlich abgestimmt, wenn sie von der Speichersteuerung 21 ausgegeben werden. Die Verbreitungsverzögerung tritt jedoch an dem DQ-Bus 102 oder dergleichen im Verlauf von der Speichersteuerung 21 bis zu den DRAMs 301 und 302, so dass die DRAMs 301 und 302 nicht in der Lage sein werden, die Einschreibdaten (das DQ-Signal) unter Verwendung des Basistaktsignals selbst zu empfangen.

Daher werden bei dieser Ausführungsform die internen Takte zum Empfangen an den DRAMs 301 und 302 in den DRAMs 301 und 302 gemäß einem ersten Initialisierungsvorgang, wie im Folgenden angegeben, erzeugt und die Einschreibdaten von der Speichersteuerung 21 werden unter Verwendung des internen Empfangstaktsignals empfangen. In dem ersten Initialisierungsvorgang wird die Einstellung der Verbreitungsverzögerung auf der Basis des DQ-Signals selbst durchgeführt. Demgemäß ist diese Ausführungsform frei von einer Verminderung der Empfangszeitschaltspanne, die durch eine Ausbreitungszeitdifferenz zwischen einem Einschreibtakt und einem DQ-Signal verursacht wird, welche bei den vorstehenden Bezugstechnologien ein Problem hervorgerufen hat.

In dieser Ausführungsform führt ein Befehls-/Adresssignal ebenfalls zu einer Verbreitungsverzögerung, wodurch es unmöglich wird, dass die DRAMs 301 und 302 das Befehls-/Adresssignal unter Verwendung des Basistaktsignals selbst empfangen. Aus diesem Grund wird bei dieser Ausführungsform das Befehls-/Adresssignal unter Verwendung des internen Empfangstaktsignals empfangen, das gemäß dem ersten Initialisierungsvorgang erzeugt worden ist.

Das Initialisierungssignal, welches den ersten Initialisierungsvorgang, wie dies später im Einzelnen weiter unten beschrieben wird, triggert, wird von der Speichersteuerung 21 über den Befehls-/Adressbus 101 auf die DRAMs 301 und 302 übertragen. Bevor jedoch der erste Initialisierungsvorgang beendet ist, haben die DRAMs 301 und 302 noch nicht das interne Empfangstaktsignal erzeugt. Das heißt, dass die Übertragung eines Initialisierungssignals in einem normalen Betrieb, basierend auf dem Basistaktsignal nicht mit einer Zeitschaltung und Geschwindigkeit durchgeführt werden kann. Daher wird bei dieser Ausführungsform die Übertragung des Initialisierungssignals allein bei einer geringeren Rate als das Basistaktsignal durchgeführt. Genauer gesagt, wird bei dieser Ausführungsform das Initialisierungssignal mit einer niedrigen Rate als die Rate des Basistaktes übertragen und der erste Initialisierungsvorgang wird danach demgemäß mit der gleichen Rate wie derjenigen des Basistaktes durchgeführt. Beispielsweise sind die Speichersteuerung 21 und die DRAMs 301 und 302 mit Frequenzteilern zum Teilen der Frequenz eines Basistaktsignals von dem Taktgenerator 10 versehen. Wenn das System gestartet wird, werden die Frequenzteiler eingeschaltet, um Takte zu erzeugen, die langsamer als der Basistakt sind. Die Speichersteuerung 21 überträgt das Initialisierungssignal und schaltet die Frequenzteiler aus, beginnt dann den ersten Initialisierungsvorgang, der mit der Rate des Basistaktsignals durchgeführt wird. In der Zwischenzeit schalten die DRAMs 301 und 302 die Frequenzteiler bei Empfang des Initialisierungssignals auf der Basis des langsameren Taktes aus und starten den ersten Initialisierungsvorgang, der mit der Rate des Basistaktsignals durchgeführt wird. Wenn beispielsweise ein DRAM auf einen Initialisierungsmodus immer dann gesetzt wird, wenn seine Leistung eingeschaltet ist, oder so ausgebildet ist, dass er automatisch den ersten Initialisierungsvorgang unter einer vorbestimmten Bedingung beginnt, oder wenn ein Befehl zum Bewegen des ersten Initialisierungsvorgangs von einer Speichersteuerung auf eine DRAM-Vorrichtung gemäß einem anderen Verfahren als dem Übertragen des Initialisierungssignals mit der vorstehend genannten niedrigeren Rate übertragen wird, dann kann dies so implementiert sein, dass der erste Initialisierungsvorgang, wie weiter unten erläutert, durchgeführt wird.

Ebenfalls bezugnehmend auf Fig. 10, wird der Vorgang zum Erzeugen des internen Empfangstaktsignals an den DRAMs 301 und 302 erläutert. Das interne Empfangstaktsignal wird in jedem der DRAMs 301 und 302 erzeugt. Im folgenden wird der Fall des DRAM 302 beschrieben, das Gleiche gilt jedoch auch für den Fall des DRAM 301.

Als Erstes gibt die Speichersteuerung 21 ein Initialisierungssignal (Initialisierungsbefehl) mit einer niedrigen Rate als derjenigen des Basistaktsignals über den Befehls-/Adressbus 101 an den DRAM 302 aus und startet auch den ersten Initialisierungsvorgang. Bei Empfang des Initialisierungssignals beginnt der DRAM 302 den ersten Initialisierungsvorgang und setzt sich selbst in einen Standby-Modus zum Empfangen eines kontinuierlichen Inversionssignals (Pseudotaktsignals). Zu dem Moment, da der erste Initialisierungsvorgang begonnen worden ist, gibt die Speichersteuerung 21 ein kontinuierliches Inversionssignal, welches an die Mitte des Basistaktsignals angepasst ist, an einen bestimmten DQ-Anschluss aus (siehe der base clock@MC und DQ_out@MC in der Fig. 10). Wie aus der Fig. 10 klar zu ersehen, ist bei dieser Ausführungsform die Ausgangszeitschaltung des kontinuierlichen Inversionssignals die gleiche Zeitschaltung wie die Zeitschaltung, mit welcher die Speichersteuerung 21 das DQ-Signal im Normalbetrieb ausgibt. Genauer gesagt, gibt die Speichersteuerung 21 das kontinuierliche Inversionssignal an den Anstiegs- und/oder Abfallkanten des Basistaktsignals aus. Der DRAM 302 empfängt das kontinuierliche Inversionssignal als ein Pseudotaktsignal (siehe DQ_in@DRAM in der Fig. 10) und sichert die Phase des empfangenen Pseudotaktsignals (kontinuierliches Inversionssignal) mit 90 Grad, um das interne Empfangstaktsignal am DRAM 302 zu erzeugen (siehe hierzu internal reception clock@DRAM in der Fig. 10). Somit erzeugt der DRAM 302 ein internes Empfangstaktsignal, das während des Normalbetriebes ein Phasenoptimum für das Empfangen von Einschreibdaten (DQ-Signal) hat. Der DRAM 302 hält die Phasendifferenz zwischen dem internen Empfangstaktsignal und dem Basistaktsignal, so dass er das Erzeugen des internen Empfangstaktsignals nach dem Beenden des ersten Initialisierungsvorgangs (nachdem das interne Empfangstaktsignal erzeugt worden ist) aufrecht erhalten kann. Daher ist, wenn der erste Initialisierungsvorgang beendet ist, der DRAM in der Lage, Einschreibdaten unter Verwendung des internen Empfangstaktsignals exakt zu empfangen.

In dieser Ausführungsform werden die kontinuierlichen Inversionssignale als die Pseudotaktsignale von der Speichersteuerung 21 unter Verwendung von zwei DQ-Leitungen von einer Anzahl von DQ-Leitungen, welche den DQ-Bus 102 bilden, auf den DRAM 302 übertragen. Die kontinuierlichen Inversionssignale, welche über die zwei DQ-Leitungen übertragen werden, sind zueinander komplementär. Angenommen, dass zwei solche kontinuierliche Inversionssignale als Pseudotaktsignale ermöglichen, dass Takte auf der Basis, deren Kreuzungspunkte detektiert werden, wird es dadurch möglich, die Genauigkeit der Zeitschaltung zum Erzeugen des internen Empfangstaktsignals am DRAM 302 zu verbessern. Es ist möglich, das interne Empfangstaktsignal unter Verwendung einer einzigen DQ-Leitung und eines einzigen kontinuierlichen Inversionssignals zu erzeugen. In einem derartigen Fall ist es zum Identifizieren von H/L des kontinuierlichen Inversionssignals als dem Pseudotaktsignal notwendig, das kontinuierliche Inversionssignal und ein Referenzpotential (VREF) zu vergleichen. In diesem Fall findet, wenn in dem Referenzpotential VREF eine Rauschfluktuation oder dergleichen stattfindet, in der Taktdetektion eine Verschiebung statt, woraus die Verschlechterung der Zeitschaltgenauigkeit, verglichen mit dem Fall, bei dem die zwei DQ-Leitungen, wie vorstehend angegeben, verwendet werden, resultiert.

Für die Übertragung der kontinuierlichen Inversionssignale ist es demgemäß vorzuziehen, die zwei DQ-Leitungen zum Übertragen der kontinuierlichen Inversionssignale, die zueinander komplementär sind, zu verwenden. Bei dieser Ausführungsform kann ebenfalls die Technologie zum Kompensieren der Kreuzkopplung bei der Übertragung des kontinuierlichen Inversionssignals, wie bei der ersten Ausführungsform angegeben, angewandt werden. Im Einzelnen kann auch bei dieser Ausführungsform, wie bei der ersten Ausführungsform erläutert, die Kompensation der Kreuzkopplung während des Übertragens der kontinuierlichen Inversionssignale durch Treiben der anderen DQ-Leitungen als der zwei bestimmten Leitungen so durchgeführt werden, dass die Signale, welche auf die benachbarten DQ-Leitungen übertragen werden, zueinander invertiert sind.

Wenn sich der Befehls-/Adressbus 101 mit dem DQ-Bus 102 die gleiche Bustopologie teilt, dann kann ein Befehls-/Adresssignal unter Verwendung eines DRAM-internen Takts zum Empfangen, der auf der Basis des DQ-Signals erzeugt worden ist, exakt empfangen werden. Wenn jedoch die Bustopologie sich zwischen dem Befehls-/Adressbus 101 und dem DQ-Bus 102 unterscheidet, dann wird die Signalverbreitungsverzögerung unterschiedlich sein. Daher ist es notwendig, den Initialisierungsvorgang für das Empfangen von Befehls-/Adresssignalen, wie in der Fig. 11 gezeigt, durchzuführen. Wie jedoch der Vergleich zwischen den Fig. 11 und Fig. 10 anzeigt, sind die Verarbeitungsvorgänge im Wesentlichen die gleichen wie der Vorgang zum Erzeugen der internen Taktsignale zum Empfangen der DQ-Signale, wie vorstehend beschrieben, mit Ausnahme des folgenden Aspektes.

Um im Einzelnen die internen Taktsignale zum Empfangen der Befehls-/Adresssignale zu erzeugen, überträgt die Speichersteuerung 21 das kontinuierliche Inversionssignal auf eine bestimmte Adressleitung oder Befehlsleitung anstatt einer bestimmten DQ- Leitung (siehe Address_out@MC in der Fig. 11). Daher empfängt der DRAM 312 auch das kontinuierliche Inversionssignal über eine bestimmte Adressleitung oder Befehlsleitung (siehe Address_in@DRAM in der Fig. 11). Der DRAM 312 erzeugt ein internes Empfangstaktsignal, ein Adress-/Befehlssignal auf der Basis des empfangenen kontinuierlichen Inversionssignals (siehe internal reception clock Address@DRAM in Fig. 11).

Eine weiter verbesserte Zeitschaltgenauigkeit kann erzielt werden, indem komplementäre kontinuierliche Inversionssignale auch an zwei bestimmte Adressleitungen und/oder Befehlsleitungen (zwei Adressleitungen und zwei Befehlsleitungen oder eine Adressleitung und eine Befehlsleitung) unter den Adressleitungen und Befehlsleitungen übertragen wird, wenn das interne Empfangstaktsignal zum Empfangen eines Adress- Befehlssignals erzeugt wird. Die Technologie zum Kompensieren der Kreuzkopplung während der Übertragung kontinuierlicher Inversionssignale auf die vorstehend genannten DQ-Signalleitungen kann ebenfalls für die Erzeugung des internen Empfangstaktsignals zum Empfangen eines Adress-Befehlssignals angewandt werden. Genauer gesagt, werden zum Erzeugen des internen Empfangstaktsignals zum Empfangen eines Adress-Befehlssignals andere Adressleitungen und Befehlsleitungen als die zwei bestimmten Adressleitungen und/oder Befehlsleitungen so angetrieben, dass die auf die benachbarten Adressleitungen, die benachbarten Befehlsleitungen und die benachbarte Adressleitung und Befehlsleitung übertragenen Signale zueinander invertiert sind. Dies ermöglicht, dass für die Kreuzkopplung während des Übertragens von kontinuierlichen Inversionssignalen zum Erzeugen der internen Takte zum Empfangen der Adress-Befehlssignale eine Kompensation durchgeführt werden kann.

In dieser Ausführungsform wird das interne Empfangstaktaignal zum Empfangen eines DQ-Signals (und eines Befehls-/Adresssignals, falls notwendig) am DRAM 312, wie vorstehend beschrieben, erzeugt, wodurch es möglich wird, dass der DRAM 312 das DQ-Signal (und das Befehls-/Adresssignal, falls notwendig) exakt empfängt. Mit der Zeitschaltung des Basistaktsignals am DRAM 312 werden Lesedaten vom DRAM 312 an die Speichersteuerung 21 ausgegeben. Die Speichersteuerung 21 kennt jedoch nicht die Signalverbreitungsverzögerung am DQ-Bus 102; daher kann der Empfang der Lesedaten nicht exakt durchgeführt werden. Aus diesem Grund wird in dieser Ausführungsform ein zweiter Initialisierungsvorgang, wie weiter unten beschrieben, durchgeführt, nachdem der erste Initialisierungsvorgang beendet worden ist, wodurch es möglich wird, dass die Speichersteuerung 21 die Verzögerungszeit von der Ausgabe des Lesebefehls zum Empfangen der Lesedaten ermittelt.

In dem zweiten Initialisierungsvorgang verwendet die Speichersteuerung 21 den Referenz-DQ-Datenausgangsbefehl (OUT0-Befehl oder OUT1-Befehl). Der Referenz-DQ- Datenausgangsbefehl (OUT0-Befehl oder OUT1-Befehl) hat die gleiche Funktion wie diejenige des Referenz-DQ-Datenausgangsbefehls (OUT0-Befehl oder OUT1-Befehl) in der vorstehend beschriebenen ersten Ausführungsform. Der DRAM 312 gibt die Referenz-DQ-Daten, welche durch die gleiche Taktlatenz wie diejenige eines normalen Lesevorgangs spezifiziert worden sind, gemäß dem Referenz-DQ-Datenausgangsbefehl aus. Anders ausgedrückt, ist bei dieser Ausführungsform die Anzahl der Takte, die für das Ausgeben der Referenz-DQ-Daten, nachdem der Referenz-DQ-Datenausgangsbefehl am DRAM 302 eingegeben worden ist, erforderlich ist, die gleiche wie im Normalbetrieb.

Genauer gesagt, gibt die Speichersteuerung 21 als Erstes einen zweiten Initialisierungsbefehl an den DRAM 312 unter Verwendung des Befehls-/Adressbusses 101, gibt dann den OUT0-Befehl (siehe command@MC in der Fig. 12) aus. Der zweite Initialisierungsbefehl und der OUT0-Befehl werden so ausgegeben, dass die Anstiegskante des Basistaktsignals in der Mitte der effektiven Breite des Befehls ist. Bei Empfang des zweiten Initialisierungsbefehls geht der DRAM 312 in einen Modus zum Durchführen des zweiten Initialisierungsvorgangs und gibt auf eine DQ-Leitung Niedrigpegeldaten mit einer zeitlichen Abstimmung auf das Basistaktsignal in dem DRAM 312 (siehe base clock@DRAM und DQ_out@DRAM) bei Empfang des OUT0-Befehls (siehe internal reception clock@DRAM und command@DRAM in Fig. 12) gemäß dem, internen Empfangstaktsignal, das in dem ersten Initialisierungsvorgang erzeugt worden ist, aus. Nach dem Ausgeben des OUT0-Befehls gibt die Speichersteuerung 20 über den Befehls- /Adressbus 101 den OUT1-Befehl aus (siehe command@MC in Fig. 12). Der OUT1- Befehl wird ebenfalls so ausgegebenen, dass die Anstiegskante des Basistaktsignals in der Mitte der effektiven Breite des Befehls ist. Bei Empfang des OUT1-Befehls unter Verwendung des internen Empfangstaktsignals (siehe hierzu internal reception clock@DRAM und command@DRAM in Fig. 12) gibt der DRAM 302 auf die DQ- Leitung Hochpegeldaten aus (siehe base clock@DRAM und DQ_out@DRAM in Fig. 12), um das Basistaktsignal im DRAM 312 in Übereinstimmung zu bringen. Die Speichersteuerung 20 überwacht den Pegel der auf die DQ-Leitungen übertragenen Daten, um den Punkt zu detektieren an welchem der Pegel von niedrig auf hoch umgeschaltet wird, um dadurch den Moment herauszufinden, zu welchem die Referenz-DQ-Daten, welche dem OUT1-Befehl zugeordnet sind, ankommen (siehe DQin@MC in Fig. 12). Somit zählt die Speichersteuerung die Anzahl der Takte der Basistaktsignale an der Speichersteuerung 21 vom Ausgeben des OUT1-Befehls bis zum Empfang der Hochpegeldaten über die DQ-Leitung und hält das Zählergebnis als eine Anzahl von Verzögerungstakten (siehe hierzu base clock@MC in Fig. 12).

Zum Zeitpunkt, da der zweite Initialisierungsvorgang, wie vorstehend erläutert, beendet ist, wird die Speichersteuerung 21 die Anzahl der Verzögerungstakte für den DRAM 312 halten. Daher können beim Auslesen von Daten aus dem DRAM 312 die Lesedaten, welche dem Lesebefehl zugeordnet sind, exakt mit zeitlicher Abstimmung auf das Basistaktsignal an der Speichersteuerung 21 zum Moment, da die Anzahl der Verzögerungstakte nach dem Ausgeben des Lesebefehls erreicht ist, empfangen werden.

Bei dieser Ausführungsform müssen die ersten und zweiten Initialisierungsvorgänge, die anhand des DRAM 312 erläutert worden sind, bei allen DRAMs 301, die an den DQ- Bus 102 angeschlossen sind, durchgeführt werden. Jeder DRAM erzeugt das interne Empfangstaktsignal zum Empfangen des DQ-Signals in jedem DRAM selbst (und das interne Empfangstaktsignal zum Empfangen des Befehls-/Adresssignals, falls notwendig) und die Speichersteuerung 21 hält die Anzahl der Verzögerungstakte für jeden DRAM. Dadurch werden alle DRAMs in die Lage versetzt, Einschreibdaten von der Speichersteuerung 21 exakt zu empfangen, und auch in die Lage versetzt, Lesedaten von allen DRAMs in der Speichersteuerung 21 exakt zu empfangen.

In dieser Ausführungsform ist, wie bei der ersten Ausführungsform erläutert, der zweite Initialisierungsvorgang der Initialisierungsvorgänge, wie vorstehend erörtert, für den Fall wegzulassen, bei dem die Zeit, welche von dem Moment des Ausgebens des Lesebefehls von der Speichersteuerung bis zu dem Moment des Empfangens der Lesedaten, die dem Befehl zugeordnet sind, durch die Speichersteuerung erforderlich ist, im Voraus genau bekannt geworden ist, wie beispielsweise durch Simulation oder dergleichen.

Die Fig. 13 und 14 sind Blockschaltbilder, die schematische Konfigurationen der DRAMs 311 oder 312 und der Speichersteuerung 21 zeigen, die die vorstehenden ersten und zweiten Initialisierungsvorgänge implementieren können.

Bezugnehmend auf die Fig. 13 ist der DRAM 311 oder 312 mit einer DLL-Ausgangsschaltung 311, einer Ausgangsschaltungskopie 312, einer Ausgangsschaltung 313, einer Empfangs-DLL-Schaltung 314, einer Phasenvergleichsschaltung 315, einer Initialisierungssignalerzeugungsschaltung 316, einer 0/1-Datenerzeugungsschaltung 317, einer Datenhalteschaltung 318 und einer Ausgangsdatenschaltschaltung 319 versehen.

Die Ausgangsschaltungskopie 312 ist eine Verzögerungskopie, die ein Verzögerungsmaß in der Ausgangsschaltung 313 hat, und die Ausgangs-DLL-Schaltung 311 verwendet die Ausgangsschaltungskopie 312 zum Erzeugen eines Ausgangssteuertaktsignals und leitet das erzeugte Ausgangssteuertaktsignal zur Ausgangsschaltung 313. Im Einzelnen wird das Ausgangssteuertaktsignal, das durch die Ausgangs-DLL-Schaltung 311 erzeugt worden ist, durch Vorrücken der Phase des Basistaktsignals um das Maß der Verzögerung in der Ausgangsschaltung 312 erzielt, um das DQ-Signal, welches von der Ausgangsschaltung 313 auf den DQ-Bus 112 ausgegeben wird, an das Basistaktsignal anzupassen.

Mittlerweile steuert die Empfangs-DLL-Schaltung 312 die Phase des Basistaktsignals auf der Basis eines Phaseneinstellsignals von der Phasenvergleichsschaltung 315, um ein internes Empfangstaktsignal für den Vergleich in der Phasenvergleichsschaltung 315 und ein internes Empfangstaktsignal zum Empfangen der Schreibdaten (DQ-Signale) an dem DRAM zu erzeugen. Die Phasenvergleichsschaltung 315 erzeugt ein Phaseneinstellsignal zum Einstellen der Phasen der Gestalt, dass die Phasendifferenz zwischen dem internen Empfangstaktsignal, das an der Empfangs-DLL-Schaltung 315 ausgegeben wird, und dem Pseudotaktsignal (kontinuierliches Inversionssignal), das über den DQ-Bus 102 empfangen wird, 0 wird, und leitet das erzeugte Phaseneinstellsignal an die Empfangs-DLL-Schaltung 314. Das Phaseneinstellsignal, welches durch die Phasenvergleichsschaltung 315 erzeugt worden ist, ist beispielsweise das Gleiche wie dasjenige, das von der Phasenvergleichsschaltung 203 (siehe Fig. 6) in der ersten Ausführungsform erzeugt worden ist. Bei dieser Ausführungsform schaltet die Phasenvergleichsschaltung 315 in Antwort auf ein Initialisierungssignal ein.

Bei Empfang des zweiten Initialisierungsbefehls von der Speichersteuerung 21 über den Befehls-/Adressbus 101, erzeugt die Initialisierungssignalerzeugungsschaltung 316 das zweite Initialisierungssignal und gibt das erzeugte Signal an die 0/1-Datenerzeugungsschaltung 317, die Ausgangsdatenschaltschaltung 319 und die Ausgangsschaltung 313 ab, um zu bewirken, dass der zweite Initialisierungsvorgang durchgeführt wird. Bei Empfang des OUT0-Befehls oder OUT1-Befehls über den Befehls-/Adressbus 101 überträgt die Initialisierungssignalerzeugungsschaltung 316 den OUT0-Befehl oder OUT1-Befehl an die 0/1-Datenerzeugungsschaltung 317.

Die 0/1-Datenerzeugungsschaltung 317 startet den zweiten Initialisierungsvorgang bei Empfang des zweiten Initialisierungssignals, erzeugt bei Empfang des OUT0-Befehls Niedrigpegeldaten oder erzeugt bei Empfang des OUT1-Befehls Hochpegeldaten. Die Datenhalteschaltung 318 ist eine Schaltung zum Halten von Daten, die während eines Normalbetriebes aus einem Speicherzellenarray ausgelesen worden sind.

Die Ausgangsdatenschaltschaltung 319 wählt in dem zweiten Initialisierungsvorgang einen Ausgang der 0/1-Datenerzeugungsschaltung 317 oder wählt einen Ausgang der Datenhalteschaltung 318 und gibt die gewählten Ausgangsdaten im Normalbetrieb an die Ausgangsschaltung 313 aus. Die Ausgangsschaltung 313 arbeitet auf der Basis der Ausgangssteuertakte, die von der Ausgangs-DLL-Schaltung 313 zugeführt worden sind, und überträgt Daten, die von der Ausgangsdatenschaltschaltung 319 empfangen worden sind, auf den DQ-Bus 102 als ein DQ-Signal.

Der wie vorstehend beschrieben aufgebaute DRAM arbeitet meistens wie im Folgenden angegeben.

Als Erstes schaltet die Phasenvergleichsschaltung 315 bei Empfang des Initialisierungssignals mit einer niedrigeren Rate als derjenigen des Basistaktsignals von der Speichersteuerung 21 über den Befehls-/Adressbus 101 ein, um für den Empfang eines Pseudotaktsignals (dem erste Initialisierungsvorgang) in den Standby-Modus gesetzt zu werden. Zu diesem Zeitpunkt steuert die Empfangs-DLL-Schaltung 314 die Phase des Basistaktsignals und erzeugt ein internes Empfangstaktsignal, während diese nicht arbeitet, um ihren beabsichtigten Zweck zu erfüllen, weil das Phaseneinstellsignal noch nicht ausgegeben worden ist.

Wenn die Speichersteuerung 21 dann ein Pseudotaktsignal (kontinuierliches Inversionssignal) an den DQ-Bus 102 überträgt, empfängt die Phasenvergleichsschaltung 315 das kontinuierliche Inversionssignal als ein Pseudotaktsignal und vergleicht die Phase des Pseudotaktsignals mit der Phase des internen Empfangstaktsignals, um ein Phaseneinstellsignal zu erzeugen, welches die Phasendifferenz auf 0 bringt, gibt dann das erzeugte Phaseneinstellsignal an die Empfangs-DLL-Schaltung 314 aus. Die Empfangs-DLL- Schaltung 314 verzögert die Phase des internen Empfangstaktsignals um 90 Grad, wodurch die Phasendifferenz des Pseudotaktsignals auf 0 gebracht wird, wodurch das interne Empfangstaktsignal erzeugt wird. Zu diesem Zeitpunkt hält die Empfangs-DLL- Schaltung 314 in einem Register, das in der Empfangs-DLL-Schaltung vorgesehen ist, die Phasendifferenz zwischen dem erzeugten internen Empfangstaktsignal und dem Basistaktsignal als den Phasenwert zum Aufrechterhalten der Erzeugung des internen Empfangstaktsignals. Die Steuerung der Taktphasen unter Verwendung des Phasenwertes, der in dem Register gehalten ist, ermöglicht, dass die Empfangs-DLL-Schaltung 314 das Erzeugen des internen Empfangstaktsignals sogar nach dem ersten Initialisierungsvorgang aufrecht erhält.

Danach erzeugt bei Empfang des zweiten Initialisierungsbefehls als einem Befehlssignal von der Speichersteuerung 21 über den Befehls-/Adressbus 101 die Initialisierungssignalerzeugungsschaltung 316 das zweite Initialisierungssignal und gibt das zweite Initialisierungssignal an die 0/1-Datenerzeugungsschaltung 317, die Ausgangsdatenschaltschaltung 319 und die Ausgangsschaltung 312 aus.

Darauf folgend überträgt bei Empfang des OUT0-Befehls als einem Datenausgabebefehl die Initialisierungssignalerzeugungsschaltung 316 diesen auf die 0/1-Datenerzeugungsschaltung 317. Die 0/1-Datenerzeugungsschaltung 317 erzeugt in Antwort auf den OUT0-Befehl Niedrigpegeldaten und leitet die Niedrigpegeldaten über die dazwischen liegende Ausgangsdatenschaltschaltung 319 zur Ausgangsschaltung 313.

Die Ausgangsschaltung 313 überträgt die Niedrigpegeldaten über eine DQ-Leitung synchron mit einem Ausgangssteuertakt auf die Speichersteuerung 21.

Bei Empfang des OUT1-Befehls als einem Datenausgabebefehl, überträgt die Initialisierungssignalerzeugungsschaltung 316 diesen auf die 0/1-Datenerzeugungsschaltung 317. Die 0/1-Datenerzeugungsschaltung 317 erzeugt in Antwort auf den OUT1-Befehl Hochpegeldaten und leitet die Hochpegeldaten über die dazwischen liegende Ausgangsdatenschaltschaltung 319 auf die Ausgangsschaltung 313.

Die Ausgangsschaltung 313 überträgt die Hochpegeldaten über eine DQ-Leitung synchron mit einem Ausgangssteuertakt auf die Speichersteuerung 21.

Bezugnehmend auf Fig. 14, ist die Speichersteuerung 21 mit einer DLL-Schaltung 211, einer Ausgangsschaltungskopie 212, einer Ausgangsschaltung 213, einer Initialisierungssignalerzeugungsschaltung 214, einer kontinuierlichen Inversionsdatenerzeugungsschaltung 215, einer Datenhalteschaltung 216, einer Ausgangsdatenschaltschaltung 217, einer Befehlsausgabeeinrichtung 218, einer Lesesteuereinheit 219 und einer DQ-Datenhalteschaltung 221 versehen. Die Lesesteuereinheit 219 ist mit einem Zähler 220 für den zweiten Initialisierungsvorgang versehen.

Die Ausgangsschaltungskopie 212 ist eine Verzögerungskopie, die ein Verzögerungsmaß in der Ausgangsschaltung 213 hat, und die DLL-Schaltung 211 verwendet die Ausgangsschaltungskopie 212 zum Erzeugen eines Ausgangssteuertaktsignals und leitet das erzeugte Ausgangssteuertaktsignal an die Ausgangsschaltung 213. Im Einzelnen wird das durch die DLL-Schaltung 211 erzeugte Ausgangssteuertaktsignal durch Vorrücken der Phase des Basistaktsignals um das Verzögerungsmaß in der Ausgangsschaltung 213 erzielt, um das DQ-Signal, welches von der Ausgangsschaltung 213 an den DQ-Bus 102 ausgegeben wird, auf das Basistaktsignal eingestellt wird.

In Antwort auf das Initialisierungssignal, welches durch die Befehlsausgabeeinrichtung 218 ausgegeben worden ist, erzeugt die Initialisierungssignalerzeugungsschaltung 214 ein internes Initialisierungssignal zum Schieben der Speichersteuerung 21 selbst in einen initialisierten Zustand und gibt das erzeugte Initialisierungssignal an die kontinuierliche Inversionsdatenerzeugungsschaltung 215, die Ausgangsdatenschaltschaltung 217 und die Ausgangsschaltung 213 aus, um den zweiten Initialisierungsvorgang durchzuführen.

In Antwort auf das Initialisierungssignal von der Initialisierungssignalerzeugungsschaltung 214 erzeugt die kontinuierliche Inversionsdatenerzeugungsschaltung 215 ein kontinuierliches Inversionssignal und gibt dieses an die Ausgangsdatenschaltschaltung 217 aus. Die Datenhalteschaltung 216 hält Einschreibdaten im Normalbetrieb und gibt diese an die Ausgangsdatenschaltschaltung 217 aus.

Die Ausgangsdatenschaltschaltung 217 wählt im ersten Initialisierungsbetrieb einen Ausgang der kontinuierlichen Inversionsdatenerzeugungsschaltung 215 oder wählt im Normalbetrieb einen Ausgang der Datenhalteschaltung 216 und gibt den gewählten Ausgang an die Ausgangsschaltung 213. Die Ausgangsschaltung 213 arbeitet auf der Basis der Ausgangssteuertakte, die von der DLL-Schaltung 211 zugeführt worden sind und überträgt Daten, die von der Ausgangsdatenschaltschaltung 217 empfangen worden sind, als ein DQ-Signal auf den DQ-Bus 102.

Die Befehlsausgabeeinrichtung 218 gibt Befehle, wie beispielsweise den zweiten Initialisierungsbefehl, und Datenausgangsbefehle, einschließlich dem OUT0-Befehl und dem OUT1-Befehl aus. Jeder der Befehle wird so ausgegeben, dass die Anstiegskante des Basistaktsignals in der Mitte der effektiven Breite des Befehls liegt. Zu diesem Zweck wird das Basistaktsignal auch in die Befehlsausgabeeinrichtung 218 eingegeben. Bei dieser Ausführungsform gibt die Befehlsausgabeeinrichtung 218 ein Initialisierungssignal aus, welches die Verschiebung in den ersten Initialisierungsbetrieb mit einer niedrigeren Rate als diejenige des Basistaktsignals anzeigt.

Der Zähler 220 der Lesesteuereinheit 219 zählt während des zweiten Initialisierungsbetriebes die Anzahl der Takte der internen Taktsignale, nachdem der OUT1-Befehl von der Befehlsausgabeeinrichtung 218 ausgegeben worden ist, bis über den DQ-Bus 102 ein Hochpegeldatensignal empfangen worden ist. Genauer gesagt, zählen der Zähler 220 und die Lesesteuereinheit 219 die Anstiegskanten der internen Taktsignale zum Empfangen, bis das interne DQ-Signal (was später erörtert wird) nach dem Befehl OUT1, der ein Pseudolesebefehl ist, welcher von der Befehlsausgabeeinrichtung 218 empfangen worden ist, auf den hohen Pegel umgeschaltet hat. Die Lesesteuereinheit 219 hält die Anzahl der Takte (die Anzahl der Verzögerungstakte), die vom Zähler 220, wie vorstehend angegeben, gezählt worden sind, und verwendet die Anzahl der Verzögerungstakte zur Steuerung für das darauf folgende Empfangen der Lesedaten (DQ-Daten).

Die DQ-Datenhalteschaltung 221 hält die DQ-Daten, welche über den DQ-Bus 102 verbreitet worden sind, in Übereinstimmung mit dem Basistaktsignal und gibt die gehaltenen Daten als ein internes DQ-Signal aus.

Die wie vorstehend beschrieben konstruierte Speichersteuerung 21 arbeitet meisten so wie unten beschrieben.

Als Erstes überträgt die Befehlsausgabeeinrichtung 218 das Initialisierungssignal auf den Befehls-/Adressbus 101 mit niedrigerer Rate als derjenigen des Basistaktsignal und leitet dieses zur Initialisierungssignalerzeugungsschaltung 214. Wenn das Initialisierungssignal von einem DRAM empfangen worden ist, beginnt der DRAM den ersten Initialisierungsvorgang.

Die Initialisierungssignalerzeugungsschaltung 214 erzeugt in Antwort auf das Initialisierungssignal von der Befehlsausgabeeinrichtung 218 ein internes Initialisierungssignal und gibt das interne Initialisierungssignal an die fortlaufende Inversionsdatenerzeugungsschaltung 215, die Ausgangsdatenschaltschaltung 217 und die Ausgangsschaltung 213.

In Antwort auf das Initialisierungssignal erzeugt die kontinuierliche Inversionsdatenerzeugungsschaltung 215 im ersten Initialisierungsvorgang kontinuierliche Inversionsdaten, auf welchen das vorstehend genannte kontinuierliche Inversionssignal basieren wird, und leitet das erzeugte kontinuierliche Inversionssignal über die dazwischen liegenden Ausgangsdatenschaltschaltung 217 an die Ausgangsschaltung 213.

Die Ausgangsschaltung 213 leitet die kontinuierlichen Inversionsdaten, wie ein kontinuierliches Inversionssignal, an einen bestimmten DQ-Anschluss synchron mit einem Ausgangssteuertakt, der von der DLL-Schaltung 211 erzeugt worden ist. Somit wird, wie vorstehend angegeben, das kontinuierliche Inversionssignal (das Pseudotaktsignal, welches über eine DQ-Leitung zugeführt wird) über den DQ-Bus (bestimmte DQ-Leitung) 102 auf den DRAM übertragen. Das kontinuierliche Inversionssignal wird zum Erzeugen eines internen Empfangstaktsignals zum Empfangen von Einschreibdaten etc. im DRAM verwendet.

Danach gibt die Befehlsausgabeeinrichtung 218 den zweiten Initialisierungsbefehl aus, gibt dann OUT0-Befehl aus. Wenn somit eine vorbestimmte Zeit abgelaufen ist, werden von dem DRAM über den DQ-Bus 102 Niedrigpegeldaten übertragen. Darauf folgend gibt die Befehlsausgabeeinrichtung 218 den OUT1-Befehl aus und, wenn eine vorbestimmte Zeit abgelaufen ist, erscheinen am DQ-Bus 102 Hochpegeldaten, die vom DRAM übertragen worden sind. Währenddessen hält die DQ-Datenhalteschaltung 221 die Daten, welche über den DQ-Bus 102 verbreitet worden sind, konform mit dem Basistaktsignal und gibt die gehaltenen Daten als ein internes DQ-Signal an die Lesesteuereinheit 219. Der Zähler 220 der Lesesteuereinheit 219 wird durch den OUT1-Befehl getriggert, um das Zählen der Anstiegskanten der Basistaktsignale zu beginnen, und beendet das Zählen an einer Kante, wo das interne DQ-Signal von dem niedrigen Pegel auf den hohen Pegel umschaltet. Somit ist der Zähler 220 in der Lage, die Anzahl der Takte (die Anzahl der Verzögerungstakte) der Basistaktsignale bis zum Verschieben des internen DQ-Signals auf den hohen Pegel nach dem Ausgeben des OUT1-Befehls von der Befehlsausgabeeinrichtung 218 zu ermitteln. Die Anzahl der Verzögerungstakte ist im Wesentlichen identisch mit der Anzahl der Takte der Basistaktsignale, die vom Moment des Ausgebens des Lesebefehls aus der Befehlsausgabeeinrichtung 218 bis zum Moment des Empfangens der Daten, die dem Lesebefehl zugeordnet sind, erforderlich ist. Daher kann durch Verwenden der Anzahl der Verzögerungstakte das Lesen der Daten exakt durchgeführt werden. Die Anzahl der Verzögerungstakte ist in der Lesesteuereinheit 219 gehalten.

Nach dem zweiten Initialisierungsvorgang verwendet die Lesesteuereinheit 219 die Anzahl der Verzögerungstakte, welche wie vorstehend beschrieben ermittelt worden ist, um ein Datenlesen durchzuführen. Genauer gesagt, empfängt die Lesesteuereinheit 219 die Lesedaten (DQ-Signal), welche einem Lesebefehl zugeordnet sind, eingestellt auf das Basistaktsignal, wenn die Anzahl der Verzögerungstakte erreicht ist, da die Befehlsausgabeeinrichtung 218 den Lesebefehl ausgegeben hat.

Fig. 15 zeigt die Konstruktion eines DRAM, der interne Taktsignale zum Empfangen von Befehls-/Adresssignalen zusätzlich zum Erzeugen der internen Taktsignale zum Empfangen von DQ-Daten erzeugen kann. In der folgenden Beschreibung wird das interne Empfangstaktsignal zum Empfangen eines Befehls-/Adresssignals als ein internes Empfangstaktsignal zum Empfangen von CA bezeichnet. Das interne Empfangstaktsignal zum Empfangen von DQ-Daten wird manchmal als ein interner DQ-Empfangstakt bezeichnet. Der Vergleich der Fig. 13 und 15 zeigt an, dass der in der Fig. 15 gezeigte DRAM sich von dem in der Fig. 13 gezeigten DRAM dadurch unterscheidet, dass er ferner mit einer CA-Empfangs-DLL-Schaltung 321 und einer Phasenvergleichsschaltung 322 ausgerüstet ist. Die in der Fig. 15 gezeigte DLL-Schaltung 314' zum Empfangen von DQ hat eine unterschiedliche Bezeichnung, um sie einfach von der CA-Empfangs-DLL-Schaltung 321 zu unterscheiden, und hat die gleiche Konfiguration wie die in der Fig. 13 gezeigte DLL-Schaltung 314. Daher führt die in der Fig. 15 gezeigte DQ- Empfangs-DLL-Schaltung 314' die vorstehend anhand der Empfangs-DLL-Schaltung 314 beschriebenen Operationen durch.

Die DLL-Schaltung 321 zum Empfangen von CA steuert die Phase eines Basistaktsignals auf der Basis eines Phaseneinstellsignals von der Phasenvergleichsschaltung 322, um ein internes Empfangstaktsignal zum Vergleichen in der Phasenvergleichsschaltung 322 und ein internes Empfangstaktsignal zum Empfangen von CA in dem DRAM zu erzeugen. Die Phasenvergleichsschaltung 322 erzeugt ein Phaseneinstellsignal zum so Einstellen der Phase, dass die Phasendifferenz zwischen dem internen Empfangstaktsignalausgang von der DLL-Schaltung 321 zum Empfangen von CA und dem Pseudotaktsignal (kontinuierliches Inversionssignal), das über den Befehls-/Adressbus 101 empfangen worden ist, 0 wird, und leitet das erzeugte Phaseneinstellsignal an die DLL- Schaltung 321 zum Empfangen von CA. Das Phaseneinstellsignal, welches durch die Phasenvergleichsschaltung 322 erzeugt worden ist, ist das Gleiche wie dasjenige, welches beispielsweise durch die Phasenvergleichsschaltung 203 (siehe Fig. 6) in der ersten Ausführungsform erzeugt worden ist. In dieser Ausführungsform schaltet die Phasenvergleichsschaltung 322 in Antwort auf das Initialisierungssignal ein.

Beispiel 4

Das Konzept des Speichersystems gemäß der dritten Ausführungsform, wie vorstehend beschrieben, kann auch für einen Fall angewandt werden, bei dem eine DQ-Leitung (ein Bündel von DQ-Leitungen) für jedes Byte oder Wort vorgesehen ist, und entsprechend jeder DQ-Leitung (einem Bündel von DQ-Leitungen) eine Taktsignalleitung zum Übertragen eines Basistaktsignals vorgesehen ist.

Das Speichersystem gemäß einer vierten Ausführungsform ist ein Beispiel, bei dem die Gesamtbitbreite des DQ-Busses in dem Speichersystem gemäß der vorstehenden dritten Ausführungsform expandiert worden ist und bezieht sich auf ein DRAM-System, welches eine allgemeine Modulkonstruktion hat.

Bezugnehmend auf Fig. 16, sind in dieser Ausführungsform DRAMs 311 bis 314 auf einem Modul 411 und DRAMs 315 bis 318 auf einem Modul 412 vorgesehen. Die Bündel der DQ-Leitungen 1021 bis 1024, die einen DQ-Bus bilden, sind für jedes Paar DRAMs 311 und 315, DRAMs 312 und 316, DRAMs 313 und 317 und DRAMs 314 und 318 vorgesehen. Zugeordnet zu den Bündeln der DQ-Leitungen 1021 bis 1024 sind auch Taktsignalleitungen 1031 bis 1034 zum Übertragen der Basistaktsignale vorgesehen. Die Signalleitungen 1041 bis 1044 zum Übertragen der Initialisierungssignale sind zugeordnet zu den Bündeln der DQ-Leitungen 1021 bis 1024 vorgesehen. Ein Befehls-/Adressbus 101 wird gemeinsam von den parallel angeordneten DRAMs 311 bis 314 und 315 bis 318 verwendet.

In dem wie vorstehend beschriebenen Speichersystem werden die vorstehend genannten ersten und zweiten Initialisierungsvorgänge an allen DRAMs 311 bis 318 durchgeführt. Als ein Ergebnis werden die Phasendifferenzen zwischen den internen Taktsignalen zum Empfangen, welche in den DRAMs 311 bis 318 erzeugt worden sind, und die Basistaktsignale in den DRAMs 311 bis 318 als Initialisierungsdaten in den DRAMs 311 bis 318 zurückgehalten. Die Anzahl der Verzögerungstakte, welche auf das Empfangen der Lesedaten von den DRAMs 311 bis 315 bezogen ist, wird in der Speichersteuerung 21 zurückgehalten. In diesem Speichersystem können unter Verwendung der entsprechenden DQ-Leitungen und Taktsignalleitungen die vorstehend genannten ersten und zweiten Initialisierungsvorgänge simultan an den parallel angeordneten DRAMs 311 bis 314 durchgeführt werden. Ähnlich können die ersten und zweiten Initialisierungsvorgänge an den parallel angeordneten DRAMs 315 bis 318 simultan durchgeführt werden.

Diese Ausführungsform kann auch an einem mit Puffer versehenen DRAM-System, wie in der Fig. 17 gezeigt, angewandt werden. In diesem Fall werden die über den Befehls- /Adressbus 101 zugeführten Befehls-/Adresssignale temporär durch die Puffer 501 und 502, die in den Modulen 411 und 412 vorgesehen sind, zurückgehalten, dann auf die DRAMs 311 bis 314 und 315 bis 315 auf den entsprechenden Modulen 411 und 412 verteilt. In den DRAMs 311 bis 318 werden die von den Puffern 501 und 502 verteilten Befehls-/Adresssignale unter Verwendung der internen Takte zum Empfangen von Befehls-/Adresssignalen empfangen.

Weiterhin kann in dem vorstehenden DRAM-System für jedes Byte eine Paritäts-DQ- Bitleitung vorgesehen sein. Beispielsweise werden in dem DRAM-System, das in der Fig. 16 oder 17 gezeigt ist, wenn eine DQ-Bahn von 8 Bits oder 16 Bits eine Parität enthält, dann 9 bzw. 18 Bits sein.

Auch bei dieser Ausführungsform können die internen Taktsignale zum Empfangen von CA in jedem DRAM erzeugt werden, um die Befehls-/Adresssignale unter Verwendung der erzeugten internen Taktsignale zu empfangen.

Es ist unnötig zu sagen, dass die Taktsignalleitung auch in dem Speichersystem, das, wie vorstehend beschrieben, die allgemeine Modulkonstruktion hat, für jede Speichervorrichtung eine Taktsignalleitung vorgesehen sein kann.

In dem in den Fig. 16 oder 17 gezeigten DRAM-System ist ein Dateneinschreiben zeitlich abgestimmt auf das Basistaktsignal möglich, indem der vorstehend beschriebene erste Initialisierungsvorgang durchgeführt wird, und das Datenauslesen wird durch das Ausführen des zweiten Initialisierungsvorganges exakt durchgeführt. Wenn die Ausbreitungsverzögerung oder dergleichen mit Bezug auf jeden DRAM im Voraus durch Simulation oder dergleichen, wie bei der dritten Ausführungsform beschrieben, exakt bestimmt worden ist, dann kann der zweite Initialisierungsvorgang weggelassen werden. Auch bei dieser Ausführungsform kann die Kompensation für die Kreuzkopplung (für die DQ-Signale und/oder Befehls-/Adresssignale) in der Verbreitung eines Pseudotaktsignals, wie bei der dritten Ausführungsform erläutert, durchgeführt werden.

Beispiel 5

In der ersten Ausführungsform kann, wie vorstehend beschrieben, das Problem mit der Empfangszeitschaltspanne, verursacht durch die Differenz in der Verbreitungszeit zwischen dem Lesetakt und dem DQ-Signal gelöst werden. Eine fünfte Ausführungsform in Übereinstimmung mit der vorliegenden Erfindung kombiniert das Konzept der vorstehenden dritten Ausführungsform mit dem der ersten Ausführungsform, um die Empfangszeitspanne zu verbessern, die durch die Differenz bei der Verbreitungszeit zwischen einem Taktsignal und einem DQ-Signal zum Zeitpunkt des Dateneinschreibens bei der Übertragung von Daten von der Speichersteuerung 20 zum DRAMs 301 oder 302 auftritt, verursacht wird. Wie in der Fig. 18 gezeigt, ist die Konfiguration des Speichersystems gemäß dieser Ausführungsform ähnlich wie die schematische Konfiguration in der ersten Ausführungsform. Um jedoch eine zu dieser Ausführungsform unterschiedliche Operation durchzuführen, haben der DRAM 331 oder 332 und eine Speichersteuerung 23 eine zu der in der ersten Ausführungsform gezeigten unterschiedliche Konfiguration (was im Folgenden erörtert wird).

In der fünften Ausführungsform überträgt die Speichersteuerung 23 DQ-Daten in einem Einschreibmodus so, dass ihr Mittelpunkt zeitlich auf einen Basistakt abgestimmt ist. Die Zeitschaltspanne an einer Empfangsseite reduziert sich jedoch infolge einer Differenz zwischen einem DQ-Signal und einem Taktsignal bezüglich der Signalverbreitungszeit, die einem Verdrahtungslayout, dem Signaltreibvermögen, der Differenz bei dem elektrischen Anschlussverfahren etc. in einem System zuzueignen ist. Daher korrigiert der DRAM die Zeitschaltabweichung gegenüber dem Basistaktsignal durch Erzeugen eines internen Empfangstaktsignals zum Empfangen der DQ-Signale an den DRAM während der Initialisierung.

Der Vorgang zum Erzeugen des internen Empfangstaktsignals zum Empfangen der DQ- Signale in dem DRAM ist praktisch der gleiche wie derjenige bei der vorstehend beschriebenen dritten Ausführungsform.

Genauer gesagt, gibt die Speichersteuerung 23 als Erstes einen Initialisierungsbefehl mit einer niedrigem Rate als derjenigen des Basistaktsignals an den DRAM 332 über einen Befehls-/Adressbus 101 und startet ebenfalls selbst den ersten Initialisierungsvorgang. Bei Empfang des Initialisierungssignals setzt der DRAM 332 sich selbst in einen Standby-Modus zum Empfangen eines kontinuierlichen Inversionssignals (Pseudotaktsignal). Der Moment des ersten Initialisierungsvorganges wird begonnen, die Speichersteuerung 23 gibt ein kontinuierliches Inversionssignal, welches an die Mitte des Basistaktsignals angepasst ist, an einen bestimmten DQ-Anschluss aus (siehe base clock@MC und DQ@MC in Fig. 19). Wie aus der Fig. 19 klar zu ersehen ist, ist bei dieser Ausführungsform die Ausgangszeitschaltung des kontinuierlichen Inversionssignals die gleiche Zeitschaltung wie die Zeitschaltung, mit der die Speichersteuerung 23 das DQ-Signal im Normalbetrieb ausgibt. Genauer gesagt, gibt die Speichersteuerung 23 die kontinuierlichen Inversionssignale an der Anstiegskante und/oder Abfallkante des Basistaktsignals aus. Wenn der DRAM 332 das kontinuierliche Inversionssignal als ein Pseudotaktsignal empfängt (siehe DQ@DRAM in Fig. 19), sichert er die Phase des empfangenen Pseudotaktsignals (kontinuierliches Inversionssignal) um 90 Grad, um das interne Empfangstaktsignal am DRAM 332 zu erzeugen (siehe internal reception clock@DRAM in Fig. 19). Somit erzeugt der DRAM 332 ein internes Empfangstaktsignal, das im Normalbetrieb ein Phasenoptimum zum Empfangen von Einschreibdaten (DQ-Signal) hat. Der DRAM 332 hält die Phasendifferenz zwischen dem internen Empfangstaktsignal und dem Basistaktsignal, so dass er das Erzeugen des internen Empfangstaktsignals selbst nach dem Beenden des ersten Initialisierungsvorgangs aufrecht erhalten kann (nachdem das interne Empfangstaktsignal erzeugt ist).

Bei dieser Ausführungsform werden insbesondere die kontinuierlichen Inversionssignale als Pseudotaktsignale von der Speichersteuerung 23 auf den DRAM 332 unter Verwendung von zwei bestimmten DQ-Leitungen von einer Anzahl von DQ-Leitungen, welche den DQ-Bus 102 bilden, übertragen. Die kontinuierlichen Inversionssignale, welche über die zwei DQ-Leitungen übertragen werden, sind zueinander komplementär. Dies macht es möglich, die Zeitschaltgenauigkeit für das Erzeugen des internen Empfangstaktsignals an dem DRAM 332 zu verbessern.

Fig. 20 und 21 sind Blockschaltbilder, die die schematischen Konfigurationen der DRAMs und Speichersteuerungen zeigen, die die vorstehend genannten ersten und zweiten Initialisierungsvorgänge in der vorstehenden ersten Ausführungsform implementieren können, und den Initialisierungsvorgang (den Vorgang zum Erzeugen eines internen Empfangstaktsignals zum Empfangen der DQ-Signale an dem DRAM) bei der vorliegenden Ausführungsform, wie vorstehend beschrieben, implementieren können.

Bezugnehmend auf die Fig. 20 ist der DRAM 331 oder 332 mit einer Ausgangs-DLL- Schaltung 331, einer Ausgangsschaltungskopie 322, einer Ausgangsschaltung 333, einer Initialisierungssignalerzeugungsschaltung 334, einer kontinuierlichen Inversionsdatenerzeugungsschaltung 335, einer 0/1-Datenerzeugungsschaltung 336, einer Datenhalteschaltung 337, einer Ausgangsdatenschaltschaltung 338, einer Empfangs-DLL- Schaltung 339 und einer Phasenvergleichsschaltung 340 versehen. Von diesen Komponenten haben die Ausgangs-DLL-Schaltung 331, die Ausgangsschaltungskopie 322, die Ausgangsschaltung 333, die Initialisierungssignalerzeugungsschaltung 334, die kontinuierliche Inversionsdatenerzeugungsschaltung 335, die 0/1-Datenerzeugungsschaltung 336, die Datenhalteschaltung 337 und die Ausgangsdatenschaltschaltung 338 die gleichen Konfigurationen wie die DLL-Schaltung 310, die Ausgangsschaltungskopie 302, die Ausgangsschaltung 303, die Initialisierungssignalerzeugungsschaltung 304, die kontinuierliche Inversionsdatenerzeugungsschaltung 305, die 0/1-Datenerzeugungsschaltung 306, die Datenhalteschaltung 307 und die Ausgangsdatenschaltschal- tung 308 gemäß der ersten Ausführungsform (siehe Fig. 5). An diesen Komponenten werden daher die gleichen Operationen, wie sie anhand der ersten Ausführungsform erläutert worden sind, durchgeführt. Die Empfangs-DLL-Schaltung 339 und die Phasenvergleichsschaltung 340 haben die gleichen Konfigurationen wie jene der Empfangs- DLL-Schaltung 314 und der Phasenvergleichsschaltung 315 in der dritten Ausführungsform (siehe Fig. 13). An diesen Komponenten werden daher die gleichen Operationen, wie die anhand der dritten Ausführungsform erläuterten, durchgeführt. Der DRAM 331 oder 332 kann ferner mit der DLL-Schaltung 321 zum Empfangen von CA und der Phasenvergleichsschaltung 322, die in der Fig. 15 gezeigt sind, zum Empfangen Befehls- /Adresssignalen versehen sein.

Nunmehr bezugnehmend auf die Fig. 21, ist die Speichersteuerung 23 mit einer Basistakterzeugungsschaltung 231, einer DLL-Schaltung 232, einer Phasenvergleichsschaltung 233, einer DQ-Datenhalteschaltung 234, einer Lesesteuereinheit 235, einer Befehlsausgabeeinrichtung 237, einer DLL-Schaltung 238, einer Ausgangsschaltungskopie 239, einer Ausgangsschaltung 240, einer Initialisierungssignalerzeugungsschaltung 241, einer kontinuierlichen Inversionsdatenerzeugungsschaltung 242, einer Datenhalteschaltung 243 und einer Ausgangsdatenschaltschaltung 244 versehen. Die Lesesteuereinheit 235 ist mit einem Zähler 236 für einen zweiten Initialisierungsvorgang ausgerüstet.

Von den vorstehenden Komponenten haben die Basistakterzeugungsschaltung 231, die DLL-Schaltung 232, die Phasenvergleichsschaltung 233, die DQ-Datenhalteschaltung 234, die Lesesteuereinheit 235 und der Zähler 236 die gleichen Konfigurationen wie diejenigen der Basistakterzeugungsschaltung 201, der DLL-Schaltung 202, der Phasenvergleichsschaltung 203, der DQ-Datenhalteschaltung 204, der Lesesteuereinheit 205 und des Zählers 206 in der ersten Ausführungsform (siehe Fig. 6). An diesen Komponenten werden daher die gleichen Operationen, wie sie bei der ersten Ausführungsform erläutert worden sind, durchgeführt. Die DLL-Schaltung 238, die Ausgangsschaltungskopie 239, die Ausgangsschaltung 240, die Initialisierungssignalerzeugungsschaltung 241, die kontinuierliche Inversionsdatenerzeugungsschaltung 242, die Datenhalteschaltung 243 und die Ausgangsdatenschaltschaltung 244 haben die gleichen Konfigurationen wie diejenigen der DLL-Schaltung 211, der Ausgangsschaltungskopie 212, der Ausgangsschaltung 213, der Initialisierungssignalerzeugungsschaltung 214, der kontinuierlichen Inversionsdatenerzeugungsschaltung 215, der Datenhalteschaltung 216 und der Ausgangsdatenschaltschaltung 217 der dritten Ausführungsform (siehe Fig. 14). An diesen Komponenten werden daher die gleichen Operationen, wie sie in der dritten Ausführungsform erläutert worden sind, durchgeführt. Die Befehlsausgabeeinrichtung 237 kombiniert die Funktion der Befehlsausgabeeinrichtung 218 der ersten Ausführungsform und die Funktion der Befehlsausgabeeinrichtung 237 der dritten Ausführungsform und gibt das erste Initialisierungssignal, welches in der dritten Ausführungsform erläutert worden ist, aus, gibt dann die ersten und zweiten Initialisierungsbefehle oder dergleichen, wie sie bei der ersten Ausführungsform erläutert worden sind, aus.

Bei dieser Ausführungsform ist die Phasendifferenz, die in dem DRAM eingestellt ist, nur die Differenz in der Verbreitungszeit zwischen dem Basistakt und dem DQ-Signal, welche, wie in der Fig. 19 gezeigt ist, klein ist. Die kleine Phasendifferenz, welche eine Frequenz besetzt, steigt jedoch, wenn die Transformation höher wird, verursacht möglicherweise das Problem einer Reduktion der Empfangszeitschaltspanne. Diesbezüglich ist das Speichersystem gemäß dieser Ausführungsform vorteilhaft angepasst.

Wie vorstehend beschrieben, wird gemäß der vorliegenden Erfindung, wenn ein Signal auf einem vorbestimmten Signalpfad in einem System, in welchem ein Übertragungsapparat und ein Empfangsapparat auf der Basis eines einzigen Basistaktsignals arbeiten, übertragen oder empfangen wird, ein internes Empfangstaktsignal zum Empfangen eines Signals, welches die Ausbreitungsverzögerung eines Signals auf einem vorbestimmten Signalpfad berücksichtigt, in dem Empfangsapparat erzeugt und das Signal wird über den vorbestimmten Signalpfad auf der Basis des internen Takts zum Empfangen des Signals empfangen. Dies beschränkt das Problem, dass sich die Zeitschaltspanne beim Empfangen eines Signals in dem Empfangsapparat vermindert.

Weiterhin kann gemäß der vorliegenden Erfindung, verglichen mit den Bezugstechnologien die Anzahl der Taktsignale reduziert werden. Insbesondere im Fall eines Systems mit mehreren Bytes, in welchem DRAMs parallel auf einem Modul montiert sind, kann die Anzahl der Pins des Moduls reduziert werden, was eine Reduzierung der Kosten des Systems ermöglicht.

Darüber hinaus werden gemäß der vorliegenden Erfindung das interne Empfangstaktsignal zum Empfangen eines DQ-Signals oder des internen Empfangstaktsignals zum Empfangen eines Adress-Befehlssignals unter Verwendung des DQ-Signals selbst oder des Adress-Befehlssignals selbst erzeugt und das DQ-Signal oder das Adress-Befehlssignal wird unter Verwendung der erzeugten internen Taktsignale empfangen. Daher kann die Differenz der Zeitabstimmung unter den Taktsignalen, den DQ-Signalen und den Adress-Befehlssignalen, die eine Eigenschaft der Differenz bezüglich der Topologie und des physikalischen Layouts der Taktsignalleitungen, des DQ-Busses und des Adress-Befehlsbusses ist, abgeglichen werden, wodurch es möglich wird, ein System zu bauen, welches eine breitere Empfangszeitschaltungspanne hat.

Zusätzlich wird ein komplementäres kontinuierliches Inversionssignal als das initialisierende DQ-Signal an zwei DQ-Signalleitungen übertragen, um das interne Empfangstaktsignal für das Empfangen des DQ-Signals zu erzeugen. Dies ermöglicht, dass das kontinuierliche Inversionssignal, welches als ein Pseudotaktsignal wirkt, präziser gehandhabt werden kann. Daher können, verglichen mit einem Fall, bei dem eine einzelne DQ-Signalleitung (ein einziges kontinuierliches Inversionssignal) verwendet wird, um das interne Empfangstaktsignal zu erzeugen, Variationen bei der zeitlichen Abstimmung, die durch Fluktuation eines Referenzpotentials verursacht werden, vermieden werden, wodurch es möglich wird, dass das interne Empfangstaktsignal mit höherer Genauigkeit erzeugt wird.


Anspruch[de]
  1. 1. Eichverfahren zur Verwendung in einem Speichersystem mit einer Speichersteuerung und einer Halbleiterspeichervorrichtung zum Durchführen einer Signalübertragung zwischen der Halbleiterspeichervorrichtung und der Speichersteuerung in Übereinstimmung mit einem Referenztaktsignal und zum angepassten Empfangen eines DQ-Signals von der Halbleiterspeichervorrichtung durch die Speichersteuerung, mit:

    einem ersten Schritt, Übertragen eines kontinuierlichen und alternierenden Inversionssignals als einem initialisierenden DQ-Signal an einen DQ-Bus von der Halbleiterspeichervorrichtung in Übereinstimmung mit einem Referenztaktsignal, wobei die Phase des Referenztaktsignals eingestellt ist; und

    einem zweiten Schritt, Erzeugen eines internen Empfangstaktsignals in der Speichersteuerung in Antwort auf das initialisierende DQ-Signal, wobei eine Phasendifferenz in Relation zu dem initialisierenden DQ-Signal, das von der Speichersteuerung empfangen worden ist, gehalten wird,

    wobei die Speichersteuerung das DQ-Signal von der Halbleiterspeichervorrichtung auf der Basis des internen Empfangstaktsignals empfängt.
  2. 2. Eichverfahren nach Anspruch 1, wobei der zweite Schritt durch die Verwendung einer DLL-Schaltung implementiert ist und die Phasendifferenz zwischen dem internen Empfangstaktsignal und dem Referenztaktsignal in der Speichersteuerung in der DLL-Schaltung so gehalten wird, dass das Erzeugen des internen Taktsignals durch die DLL-Schaltung aufrecht erhalten wird.
  3. 3. Eichverfahren nach Anspruch 1, wobei der ersten Schritt den Schritt Übertragen des kontinuierlichen und alternierenden Inversionssignals über eine bestimmte einzelne DQ-Leitung, die unter den DQ-Leitungen, welche den DQ-Bus bilden, gewählt worden ist, aufweist, und der zweite Schritt den Schritt Erzeugen des internen Empfangstaktsignals auf der Basis des kontinuierlichen und alternierenden Inversionssignals, das über die bestimmte einzelne DQ-Leitung empfangen worden ist, aufweist.
  4. 4. Eichverfahren nach Anspruch 2, wobei der erste Schritt den Schritt Übertragen des kontinuierlichen und alternierenden Inversionssignals durch eine bestimmte einzelnen DQ-Leitung, die unter den DQ-Leitungen, welche den DQ-Bus bilden, gewählt worden ist, aufweist und der zweite Schritt den Schritt Erzeugen des internen Empfangstaktsignals auf der Basis des kontinuierlichen und alternierenden Inversionssignals, welches über die bestimmte einzelne DQ-Leitung empfangen worden ist, aufweist.
  5. 5. Eichverfahren nach Anspruch 3, wobei der erste Schritt nach dem Übertragen des kontinuierlichen und alternierenden Inversionssignals auf die bestimmte einzelne DQ-Leitung den Schritt Treiben der anderen DQ-Leitungen als der bestimmten einzelnen DQ-Leitung aufweist, dergestalt, dass Signale, welche auf benachbarte DQ-Leitungen übertragen werden, zueinander invertiert sind.
  6. 6. Eichverfahren nach Anspruch 1, wobei der erste Schritt die Schritte Wählen von zwei bestimmten DQ-Leitungen aus den DQ-Leitungen, welche den DQ-Bus bilden, und Übertragen zueinander komplementärer, kontinuierlicher und alternierender Inversionssignale auf die bestimmten zwei DQ-Leitungen aufweist, und der zweite Schritt den Schritt Erzeugen des internen Empfangstaktsignals auf der Basis des komplementären kontinuierlichen und alternierenden Inversionssignals aufweist.
  7. 7. Eichverfahren nach Anspruch 2, wobei der erste Schritt die Schritte Wählen von zwei bestimmten DQ-Leitungen aus den DQ-Leitungen, welche den DQ-Bus bilden, und Übertragen zueinander komplementärer, kontinuierlicher und alternierender Inversionssignale auf die bestimmten zwei DQ-Leitungen aufweist, und der zweite Schritt den Schritt Erzeugen des internen Empfangstaktsignals auf der Basis des komplementären, kontinuierlichen und alternierenden Inversionssignals aufweist.
  8. 8. Eichverfahren nach Anspruch 6, wobei der zweite Schritt die Schritte aufweist Übertragen der komplementären, kontinuierlichen und alternierenden Inversionssignale auf die bestimmten zwei DQ-Leitungen unter den DQ-Leitungen, die den DQ-Bus bilden, und Treiben der anderen DQ-Leitungen als der bestimmten zwei DQ-Leitungen, dergestalt, dass die Signale, welche auf die benachbarten DQ-Leitungen übertragen werden, zueinander invertiert sind.
  9. 9. Eichverfahren nach Anspruch 7, wobei der zweite Schritt die Schritte Übertragen der komplementären, kontinuierlichen und alternierenden Inversionssignale auf die bestimmten zwei DQ-Leitungen unter den DQ-Leitungen, welche den DQ-Bus bilden, und Treiben der anderen DQ-Leitungen als der bestimmten zwei DQ-Leitungen aufweist, dergestalt, dass die Signale, welche auf die benachbarten DQ-Leitungen übertragen werden, zueinander invertiert sind.
  10. 10. Eichverfahren nach Anspruch 1, weiterhin mit:

    einem dritten Schritt Ausgeben eines Referenz-DQ-Datenausgangsbefehls von der Speichersteuerung für die Halbleiterspeichervorrichtung;

    einem vierten Schritt Übertragen eines Referenz-DQ-Datensignals, welches dem Referenz-DQ-Datenausgangsbefehl zugeordnet ist, von der Halbleiterspeichervorrichtung auf einen DQ-Bus; und

    einem fünften Schritt Zählen der Anzahl von Takten durch das interne Empfangstaktsignal, bis das Referenz-DQ-Datensignal empfangen worden ist, in der Speichersteuerung, um das Zählergebnis als die Anzahl der Verzögerungstakte zu halten.
  11. 11. Eichverfahren nach Anspruch 10, wobei die Speichersteuerung das DQ-Signal, das von der Halbleiterspeichervorrichtung auf einen DQ-Bus übertragen worden ist, durch das interne Empfangstaktsignal unter Berücksichtigung der Anzahl der Verzögerungstakte empfängt.
  12. 12. Speichersystem zur Verwendung bei einer angepassten Durchführung der Signalübertragung zwischen einer Halbleiterspeichervorrichtung und einer Speichersteuerung in Übereinstimmung mit einem Referenztaktsignal, wobei

    die Halbleiterspeichervorrichtung eine Initialisierungs-DQ-Signalübertragungseinrichtung hat, die auf das Referenztaktsignal antwortet, um ein kontinuierliches und alternierendes Inversionssignal als ein initialisierendes DQ-Signal auf einen DQ-Bus zu übertragen, wobei die Phase des kontinuierlichen und alternierenden Inversionssignals auf die des Referenztaktsignals eingestellt ist, und

    die Speichersteuerung eine interne Empfangstaktsignalerzeugungseinrichtung zum Erzeugen eines solchen internen Empfangstaktsignals hat, dass dieses mit Bezug auf das initialisierende DQ-Signal, welches von der Speichersteuerung empfangen worden ist, eine vorbestimmte Phasendifferenz hat;

    wobei die Speichersteuerung das DQ-Signal von der Halbleiterspeichervorrichtung auf der Basis des internen Empfangstaktsignals empfängt.
  13. 13. Speichersystem nach Anspruch 12, wobei die interne Empfangstaktsignalerzeugungseinrichtung eine Phasendifferenzhalteeinrichtung zum Halten einer Phasendifferenz zwischen dem internen Empfangstaktsignal und dem Referenztaktsignal in der Speichersteuerung hat;

    wobei die Speichersteuerung kontinuierlich das interne Empfangstaktsignal mit Bezug auf das Referenztaktsignal auf der Basis einer Phasendifferenz, die in der Phasendifferenzhalteeinrichtung gehalten ist, erzeugt.
  14. 14. Speichersystem nach Anspruch 12, wobei

    die Initialisierungs-DQ-Signalübertragungseinrichtung zueinander komplementäre, kontinuierliche und alternierende Inversionssignale als die initialisierenden DQ-Signale unter Verwendung von zwei bestimmten DQ-Leitungen unter den DQ-Leitungen, welche den DQ-Bus bilden, überträgt, und

    die interne Empfangstakterzeugungseinrichtung die initialisierenden DQ- Signale, welche die komplementären, kontinuierlichen und alternierenden Inversionssignale sind, über die zwei bestimmten DQ-Leitungen empfängt, und das interne Empfangstaktsignal auf der Basis der initialisierenden DQ-Signale erzeugt.
  15. 15. Speichersystem nach Anspruch 13, wobei

    die Initialisierungs-DQ-Signalübertragungseinrichtung zueinander komplementäre, kontinuierliche und alternierende Inversionssignale als die initialisierenden DQ-Signale unter Verwendung der zwei bestimmten DQ-Leitungen unter den DQ-Leitungen, welche den DQ-Bus bilden, überträgt, und

    die interne Empfangstakterzeugungseinrichtung die initialisierenden DQ- Signale, welche die komplementären, kontinuierlichen und alternierenden Inversionssignale sind, über die zwei bestimmten DQ-Leitungen empfängt, und das interne Empfangstaktsignal auf der Basis der initialisierenden DQ-Signale erzeugt.
  16. 16. Speichersystem nach Anspruch 12, wobei die Speichersteuerung weiterhin aufweist

    eine DQ-Datenausgangsbefehlseinrichtung zum Ausgeben eines Referenz-DQ-Datenausgangsbefehls an die Halbleiterspeichervorrichtung nach dem Erzeugen des internen Empfangstaktsignals, und

    eine Verzögerungstaktzahlhalteeinrichtung zum Zählen der Anzahl der Takte, bis ein Referenz-DQ-Datensignal, das dem Referenz-DQ-Datenausgangsbefehl entspricht, von der Halbleiterspeichervorrichtung gemäß dem internen Empfangstaktsignal empfangen worden ist, um das Zählergebnis als die Anzahl der Verzögerungstakte zu halten, und

    wobei die Halbleiterspeichervorrichtung ferner eine Datenausgangseinrichtung zum Übertragen des Referenz-DQ-Datensignals an den DQ-Bus in Antwort auf den Referenz-DQ-Datenausgangsbefehl hat.
  17. 17. Speichersystem nach Anspruch 16, wobei

    die Speichersteuerung das DQ-Signal, welches über den DQ-Bus von der Halbleiterspeichervorrichtung übertragen worden ist, durch das interne Empfangstaktsignal unter Berücksichtigung der Anzahl der Verzögerungstakte empfängt.
  18. 18. Speichersystem nach Anspruch 12, wobei eine Taktsignalleitung zum Übertragen des Referenztaktsignals für die DQ-Leitungen jedes Bytes oder Wortes vorgesehen ist.
  19. 19. Speichersystem nach Anspruch 18, mit einer Paritäts-DQ-Bitleitung für jedes Byte.
  20. 20. Eichverfahren zur Verwendung in einem Speichersystem, welches eine angepasste Signalübertragung zwischen einer Speichersteuerung und einer Halbleiterspeichervorrichtung in Übereinstimmung mit einem Referenztaktsignal durchführt, wobei das Eichverfahren zum exakten Empfangen eines DQ-Signals von der Halbleiterspeichervorrichtung durch die Speichersteuerung dient, wobei die Speichersteuerung durchführt:

    einen ersten Initialisierungsschritt Empfangen eines initialisierenden DQ- Signals als einem Pseudotaktsignal, das durch ein kontinuierliches und alternierendes Inversionssignal von der Halbleiterspeichervorrichtung gebildet worden ist, um aus dem initialisierenden DQ-Signal ein internes Empfangstaktsignal zu erzeugen; und

    einen zweiten Initialisierungsschritt Zählen der Anzahl des internen Empfangstaktsignals vom Zeitpunkt, da ein Referenz-DQ-Datenausgangsbefehl an die Halbleiterspeichervorrichtung ausgegeben worden ist, bis zu dem Zeitpunkt, zu welchem ein Referenz-DQ-Datensignal von der Halbleiterspeichervorrichtung als das DQ-Datensignal empfangen worden ist, welches dem Referenz- DQ-Datenausgangsbefehl entspricht, um das Zählergebnis als die Anzahl der Verzögerungstakte zu halten;

    wobei auf den zweiten Initialisierungsschritt Empfangen eines DQ-Signals, welches von der Halbleiterspeichervorrichtung über den:DQ-Bus übertragen worden ist, durch das interne Empfangstaktsignal unter Berücksichtigung der Anzahl der Verzögerungstakte folgt.
  21. 21. Eichverfahren zur Verwendung in einem Speichersystem, welches eine angepasste Signalübertragung zwischen einer Speichersteuerung und einer Halbleiterspeichervorrichtung in Übereinstimmung mit einem Referenztaktsignal durchführt, wobei das Eichverfahren zum exakten Empfangen eines DQ-Signals von der Halbleiterspeichervorrichtung durch die Speichersteuerung dient, mit:

    einem ersten Schritt Übertragen eines kontinuierlichen und alternierenden Inversionssignals als einem initialisierenden DQ-Signal von der Speichersteuerung über einen DQ-Bus, wobei die Phase des kontinuierlichen und alternierenden Inversionssignals auf diejenige des Referenztaktsignals eingestellt ist; und

    einem zweiten Schritt Erzeugen des internen Empfangstaktsignals in der Halbleiterspeichervorrichtung so, dass dieses zu dem empfangenen initialisierenden DQ-Signal eine vorbestimmte Phasendifferenz hat,

    wobei die Halbleiterspeichervorrichtung das DQ-Signal von der Halbleiterspeichervorrichtung auf der Basis des internen Empfangstaktsignals empfängt.
  22. 22. Eichverfahren nach Anspruch 21, wobei der zweite Schritt durch die Verwendung einer DLL-Schaltung implementiert ist, und die Phasendifferenz zwischen dem internen Empfangstaktsignal und dem Referenztaktsignal in der Halbleiterspeichervorrichtung in der DLL-Schaltung gehalten wird, um dadurch das Erzeugen des internen Empfangstaktsignals durch die DLL-Schaltung aufrecht zu erhalten.
  23. 23. Eichverfahren nach Anspruch 21, wobei der erste Schritt ein kontinuierliches und alternierendes Inversionssignal über eine bestimmte einzelne DQ-Leitung, die unter den DQ-Leitungen, welche den DQ-Bus bilden, gewählt worden ist, überträgt, und der zweite Schritt das interne Empfangstaktsignal auf der Basis des kontinuierlichen Inversionssignals erzeugt.
  24. 24. Eichverfahren nach Anspruch 22, wobei der erste Schritt ein kontinuierliches und alternierendes Inversionssignal über eine bestimmte einzelne DQ-Leitung, die unter den DQ-Leitungen, welche den DQ-Bus bilden, gewählt worden ist, überträgt und der zweite Schritt das interne Empfangstaktsignal auf der Basis des kontinuierlichen Inversionssignals erzeugt.
  25. 25. Eichverfahren nach Anspruch 23, wobei der erste Schritt nach dem Übertragen des kontinuierlichen und alternierenden Inversionssignals auf die bestimmte einzelne DQ-Leitung den Schritt Treiben der anderen DQ-Leitungen außer der bestimmten einzelnen DQ-Leitung, welche den DQ-Bus bilden, aufweist, dergestalt, dass Signale, welche auf benachbarte DQ-Leitungen übertragen werden, zueinander invertiert sind.
  26. 26. Eichverfahren nach Anspruch 24, wobei der erste Schritt nach. dem Übertragen des kontinuierlichen und alternierenden Inversionssignals auf die bestimmte einzelne DQ-Leitung den Schritt Treiben der anderen DQ-Leitungen außer der bestimmten einzelnen DQ-Leitung, welche den DQ-Bus bilden, aufweist, dergestalt, dass Signale, welche auf die benachbarten DQ-Leitungen übertragen werden, zueinander invertiert sind.
  27. 27. Eichverfahren nach Anspruch 21, wobei der erste Schritt komplementäre, kontinuierliche und alternierende Inversionssignale an zwei bestimmte DQ-Leitungen, die unter den DQ-Leitungen, welche den DQ-Bus bilden, ausgewählt worden sind, überträgt, und der zweite Schritt das interne Empfangstaktsignal auf der Basis des komplementären, kontinuierlichen und alternierenden Inversionssignals erzeugt.
  28. 28. Eichverfahren nach Anspruch 22, wobei der erste Schritt komplementäre, kontinuierliche und alternierende Inversionssignale auf zwei bestimmte DQ-Leitungen, welche unter den DQ-Leitungen, die den DQ-Bus bilden, ausgewählt worden sind, überträgt, und der zweite Schritt das interne Empfangstaktsignal auf der Basis des komplementären, kontinuierlichen und alternierenden Inversionssignals erzeugt.
  29. 29. Eichverfahren nach Anspruch 27, wobei der zweite Schritt nach dem Übertragen der komplementären, kontinuierlichen und alternierenden Inversionssignale auf die zwei bestimmten DQ-Leitungen unter den DQ-Leitungen, welche den DQ- Bus bilden, die anderen DQ-Leitungen außer den zwei bestimmten DQ-Leitungen so treibt, dass Signale, welche auf die benachbarten DQ-Leitungen übertragen werden, zueinander invertiert sind.
  30. 30. Eichverfahren nach Anspruch 28, wobei der zweite Schritt nach dem Übertragen der komplementären, kontinuierlichen und alternierenden Inversionssignale auf die zwei bestimmten DQ-Leitungen unter den DQ-Leitungen, welche den DQ- Bus bilden, die anderen DQ-Leitungen außer den zwei bestimmten DQ-Leitungen so treibt, dass Signale, welche auf die benachbarten DQ-Leitungen übertragen werden, zueinander invertiert sind.
  31. 31. Eichverfahren nach Anspruch 21, wobei die Speichersteuerung weiterhin aufweist:

    einen dritten Schritt Ausgeben eines Referenz-DQ-Datenausgangsbefehls von der Speichersteuerung auf die Halbleiterspeichervorrichtung;

    einen vierten Schritt Übertragen eines Referenz-DQ-Datensignals, das dem Referenz-DQ-Datenausgangsbefehl zugeordnet ist, von der Halbleiterspeichervorrichtung auf den DQ-Bus; und

    einen fünften Schritt Zählen der Anzahl von Takten bis das Referenz- DQ-Datensignal empfangen ist, gemäß dem internen Empfangstaktsignal in der Speichersteuerung, um das Zählergebnis als die Anzahl der Verzögerungstakte zu halten, und

    wobei die Speichersteuerung einen Lesebefehl ausgibt, dann von der Halbleiterspeichervorrichtung die Lesedaten, welche dem Lesebefehl zugeordnet sind, als ein DQ-Signal in Übereinstimmung mit dem Referenztaktsignal unter Berücksichtigung der Anzahl von Verzögerungstakten empfängt.
  32. 32. Eichverfahren nach Anspruch 21, mit:

    einem dritten Schritt Übertragen eines kontinuierlichen alternierenden Inversionssignals als ein initialisierendes Befehls-/Adresssignal von der Speichersteuerung auf einen Befehls-/Adressbus, wobei die Phase des initialisierenden Befehls-/Adresssignals auf die Phase des Referenztaktsignals eingestellt ist; und

    einem vierten Schritt Erzeugen eines internen Empfangstaktsignals des Befehls-/Adresssignals in der Halbleiterspeichervorrichtung so, dass dieses mit Bezug auf das initialisierende Befehlssignal oder das initialisierende Adresssignal, das durch die Halbleiterspeichervorrichtung empfangen worden ist, eine vorbestimmte Phasendifferenz hat,

    wobei die Halbleiterspeichervorrichtung von der Speichersteuerung auf der Basis des internen Empfangstaktsignals des Befehls-/Adresssignals ein Befehls-/Adresssignal empfängt.
  33. 33. Eichverfahren nach Anspruch 32, wobei der vierte Schritt durch die Verwendung einer DLL-Schaltung implementiert ist und die Phasendifferenz zwischen dem internen Empfangstaktsignal des Befehls-/Adresssignals und dem Referenztaktsignal in der Halbleiterspeichervorrichtung in der DLL-Schaltung gehalten wird, wodurch die Erzeugung des internen Empfangstaktsignals für das Befehls-/Adresssignal aufrecht erhalten wird.
  34. 34. Eichverfahren nach Anspruch 32, wobei der dritte Schritt zwei bestimmte Befehls-/Adresssignalleitungen von den Befehls-/Adresssignalleitungen, welche den Befehls-/Adressbus bilden, verwendet, um zueinander komplementäre, kontinuierliche und alternierende Inversionssignale auf die zwei Befehls- /Adresssignalleitungen zu übertragen, und der vierte Schritt das interne Empfangstaktsignal der Befehls-/Adresssignalleitungen auf der Basis der komplementären, kontinuierlichen Inversionssignal erzeugt.
  35. 35. Eichverfahren nach Anspruch 32, wobei die Speichersteuerung ferner aufweist:

    einen fünften Schritt Ausgeben eines Referenz-DQ-Datenausgangsbefehls in der Speichersteuerung auf die Halbleiterspeichervorrichtung;

    einen sechsten Schritt Übertragen in der Halbleiterspeichervorrichtung eines Referenz-DQ-Datensignals, das dem Referenz-DQ-Datenausgangsbefehl zugeordnet ist, auf einen DQ-Bus; und

    einen siebten Schritt Zählen der Anzahl von Takten, bis das Referenz- DQ-Datensignal gemäß dem Referenztaktsignal empfangen worden ist, in der Speichersteuerung, um das Zählergebnis als die Anzahl der Verzögerungstakte zu halten; und

    wobei die Speichersteuerung einen Lesebefehl ausgibt und dann von der Halbleiterspeichervorrichtung Lesedaten, die dem Lesebefehl zugeordnet sind, als ein DQ-Signal in Übereinstimmung mit dem Referenztaktsignal unter Berücksichtigung der Anzahl der Verzögerungstakte empfängt.
  36. 36. Speichersystem zur Verwendung bei der angepassten Durchführung einer Signalübertragung zwischen einer Halbleiterspeichervorrichtung und einer Speichersteuerung gemäß einem Referenztaktsignal, wobei die Speichersteuerung aufweist:

    eine Initialisierungs-DQ-Signalübertragungseinrichtung zum Übertragen eines kontinuierlichen und alternierenden Inversionssignals als einem initialisierenden DQ-Signal über einen DQ-Bus, wobei die Phase des initialisierenden DQ-Signals auf diejenige des Referenztaktsignals eingestellt ist, und

    wobei die Halbleiterspeichervorrichtung aufweist:

    eine interne Empfangstaktsignalerzeugungseinrichtung zum Erzeugen eines internen Empfangstaktsignals, mit einer Phasendifferenz, die mit Bezug auf das empfangene, initialisierende DQ-Signal gehalten ist, um auf der Basis des internen Empfangstaktsignals ein DQ-Signal zu empfangen.
  37. 37. Speichersystem nach Anspruch 36, wobei die interne Empfangstaktsignalerzeugungseinrichtung eine Phasendifferenzhalteeinrichtung zum Halten einer Phasendifferenz zwischen dem internen Empfangstaktsignal und dem Referenztaktsignal in der Halbleiterspeichervorrichtung hat, um kontinuierlich das interne Empfangstaktsignal aus dem Referenztaktsignal auf der Basis einer Phasendifferenz, die in der Phasendifferenzhalteeinrichtung gehalten ist, zu erzeugen.
  38. 38. Speichersystem nach Anspruch 36, wobei

    die Initialisierungs-DQ-Signalübertragungseinrichtung zwei bestimmte DQ-Leitungen unter den DQ-Leitungen, welche den DQ-Bus bilden, verwendet, um zueinander komplementäre, kontinuierliche und alternierende Inversionssignale als die initialisierenden DQ-Signale zu übertragen, und

    die interne Empfangstakterzeugungseinrichtung die initialisierenden DQ- Signale, die die komplementären, kontinuierlichen und alternierenden Inversionssignale sind, über die zwei bestimmten DQ-Leitungen empfängt, und das interne Empfangstaktsignal auf der Basis der initialisierenden DQ-Signale erzeugt.
  39. 39. Speichersystem nach Anspruch 37, wobei

    die Initialisierungs-DQ-Signalübertragung zwei bestimmte DQ-Leitungen unter den DQ-Leitungen, welche den DQ-Bus bilden, zum Übertragen zueinander komplementärer, kontinuierlicher und alternierender Inversionssignale als der initialisierenden DQ-Signale verwendet, und

    die interne Empfangstaktsignalerzeugungseinrichtung die initialisierenden DC-Signale der komplementären, kontinuierlichen und alternierenden Inversionssignale durch die zwei bestimmten DQ-Leitungen empfängt und das interne Empfangstaktsignal auf der Basis der initialisierenden DQ-Signale erzeugt.
  40. 40. Speichersystem nach Anspruch 36, wobei die Speichersteuerung weiterhin aufweist eine DQ-Datenausgangsbefehlseinrichtung zum Ausgeben eines Referenz- DQ-Datenausgangsbefehls an die Halbleiterspeichervorrichtung und eine Verzögerungstaktanzahlhalteeinrichtung zum Zählen der Anzahl der Takte, bis das Referenz-DQ-Datensignal, welches dem von dem Referenz-DQ-Datenausgangsbefehlentspricht, von der Halbleiterspeichervorrichtung empfangen worden ist, unter Verwendung des Referenztaktsignals, um das Zählergebnis als die Anzahl der Verzögerungstakte zu halten, und

    wobei die Halbleiterspeichervorrichtung weiterhin eine Datenausgangseinrichtung zum Übertragen des Referenz-DQ-Datensignals an den DQ-Bus in Antwort auf den Referenz-DQ-Datenausgangsbefehl aufweist.
  41. 41. Speichersystem nach Anspruch 36, wobei

    die Speichersteuerung eine Initialisierungs-CA- Signalübertragungseinrichtung zum Übertragen eines kontinuierlichen und alternierenden Inversionssignals als einem initialisierenden Befehls-/Adress-(CA)- Signal an einen Befehls-/Adressbus aufweist, wobei die Phase des initialisierenden CA-Signals auf diejenige des Referenztaktsignals eingestellt ist; und wobei

    die Halbleiterspeichervorrichtung eine CA-interne Empfangstaktsignalerzeugungseinrichtung zum Erzeugen eines internen Empfangstaktsignals für das Befehls-/Adresssignal aufweist, dergestalt, dass dieses bezogen auf das initialisierende Befehlssignal oder das initialisierende Adresssignal, welches von der Halbleiterspeichervorrichtung empfangen worden ist, eine vorbestimmte Phasendifferenz hat,

    wobei die Halbleiterspeichervorrichtung von der Speichersteuerung auf der Basis des internen Empfangstaktsignals für das Befehls-/Adresssignal, das durch die CA-interne Empfangstaktsignalerzeugungseinrichtung erzeugt worden ist, ein Befehls-/Adress-(CA)-Signal empfängt.
  42. 42. Speichersystem nach Anspruch 41, wobei

    die CA-interne Empfangstaktsignalerzeugungseinrichtung eine zusätzliche Phasendifferenzhalteeinrichtung zum Halten einer Phasendifferenz zwischen dem internen Empfangstaktsignal für das Befehls-/Adresssignal und dem Referenztaktsignal in der Halbleiterspeichervorrichtung aufweist,

    wobei die Halbleiterspeichervorrichtung kontinuierlich das interne Empfangstaktsignal für das Befehls-/Adresssignal aus dem Referenztaktsignal auf der Basis der Phasendifferenz, die in der zusätzlichen Phasendifferenzhalteeinrichtung gehalten ist, erzeugt.
  43. 43. Speichersystem nach Anspruch 41, wobei

    die Initialisierungs-CA-Signalübertragungseinrichtung zwei bestimmte Befehls-/Adresssignalleitungen unter den Befehls-/Adresssignalleitungen, welche den Befehls-/Adressbus bilden, verwendet, um zueinander komplementäre, kontinuierliche und alternierende Inversionssignale als die initialisierenden Befehls-/Adresssignale zu übertragen, und wobei

    die CA-interne Empfangstaktsignalerzeugungseinrichtung die initialisierenden Befehls-/Adresssignale der komplementären, kontinuierlichen und alternierenden Inversionssignale über die zwei bestimmten Befehls- /Adresssignalleitungen empfängt und das interne Ernpfangstaktsignal für die Befehls-/Adresssignalleitungen auf der Basis der initialisierenden Befehls- /Adresssignale erzeugt.
  44. 44. Speichersystem nach Anspruch 42, wobei

    die Initialisierungs-CA-Signalübertragungseinrichtung zwei bestimmte Befehls-/Adresssignalleitungen unter den Befehls-/Adresssignalleitungen, welche den Befehls-/Adressbus bilden, verwendet, um zueinander komplementäre, kontinuierliche und alternierende Inversionssignale als die initialisierenden Befehls-/Adresssignale zu übertragen, und wobei

    die CA-interne Ernpfangstaktsignalerzeugungseinrichtung die initialisierenden Befehls-/Adresssignale der komplementären, kontinuierlichen und alternierenden Inversionssignale über die zwei bestimmten Befehls-/Adresssignalleitungen empfängt und das interne Empfangstaktsignal für die Befehls-/Adresssignalleitungen auf der Basis der initialisierenden Befehls-/Adresssignale erzeugt.
  45. 45. Speichersystem nach Anspruch 41, wobei die Speichersteuerung weiterhin eine DQ-Datenausgangsbefehlseinrichtung zum Ausgeben eines Referenz-DQ-Datenausgangsbefehls an die Halbleiterspeichervorrichtung und eine Verzögerungstaktzahlhalteeinrichtung zum Zählen der Anzahl der Takte, bis das Referenz-DQ-Datensignal, welches dem Referenz-DQ-Datenausgangsbefehl entspricht, von der Halbleiterspeichervorrichtung gemäß dem Referenztaktsignal empfangen worden ist, aufweist, um das Zählergebnis als Anzahl der Verzögerungstakte zu halten, und wobei die Halbleiterspeichervorrichtung weiterhin eine Datenausgangseinrichtung zum Übertragen des Referenz-DQ-Datensignals durch den DQ-Bus in Antwort auf den Referenz-DQ-Datenausgangsbefehl aufweist.
  46. 46. Speichersystem nach Anspruch 45, wobei die Speichersteuerung das DQ-Signal, welches über den DQ-Bus übertragen worden ist, von der Halbleiterspeichervorrichtung in Übereinstimmung mit dem Referenztaktsignal unter Berücksichtigung der Anzahl der Verzögerungstakte empfängt.
  47. 47. Speichersystem nach Anspruch 36, wobei für die DQ-Leitungen jedes Bytes oder Wortes eine Taktsignalleitung zum Übertragen des Referenztaktsignals vorgesehen ist.
  48. 48. Speichersystem nach Anspruch 47, mit einer Paritäts-DQ-Bitleitung für jedes Byte.
  49. 49. Eichverfahren zur Verwendung beim angepassten Durchführen einer Signalübertragung in einem Speichersystem, das eine Halbleiterspeichervorrichtung und eine Speichersteuerung hat, von denen jede entweder als Sendeapparat oder als Empfangsapparat betrieben werden kann, und der jeweils andere als Empfangsapparat oder Sendeapparat betrieben werden kann, wobei die Signalübertragung unter Verwendung eines einzigen Referenztaktsignals durchgeführt wird, wobei das Eichverfahren zum Eichen der Signalübertragung zwischen dem Sendeapparat und dem Empfangsapparat dient, und aufweist:

    einen ersten Schritt zum Übertragen in dem Sendeapparat eines kontinuierlichen und alternierenden Inversionssignals, das mit dem Referenztaktsignal synchronisiert ist; und

    einen zweiten Schritt Erzeugen in dem Empfangsapparat ein internes Empfangstaktsignal auf der Basis des kontinuierlichen und alternierenden Inversionssignals,

    wobei der Empfangsapparat das Signal, welches von dem Sendeapparat übertragen worden ist, auf der Basis des internen Empfangstaktsignals empfängt.






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