PatentDe  


Dokumentenidentifikation DE10121199C2 02.10.2003
Titel Schaltungsanordnung und Verfahren zum Lesen von Speicherzellen
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Berthold, Jörg, Dr., 81675 München, DE
Vertreter Patent- und Rechtsanwälte Kraus & Weisert, 80539 München
DE-Anmeldedatum 30.04.2001
DE-Aktenzeichen 10121199
Offenlegungstag 07.11.2002
Veröffentlichungstag der Patenterteilung 02.10.2003
Veröffentlichungstag im Patentblatt 02.10.2003
IPC-Hauptklasse G11C 8/08
IPC-Nebenklasse G11C 11/418   G11C 5/14   

Beschreibung[de]

Die vorliegende Erfindung betrifft eine Schaltungsanordnung zum Lesen von Speicherzellen und insbesondere zum Lesen von Speicherzellen eines SRAM-Speichers (statischen RAM-Speichers) nach dem Oberbegriff von Patentanspruch 1 sowie ein Verfahren zum Lesen von Speicherzellen nach dem Oberbegriff von Patentanspruch 7.

Zum besseren Verständnis der vorliegenden Erfindung wird zunächst der grundsätzliche Aufbau eines herkömmlichen SRAM- Speichers beschrieben. Fig. 1 zeigt dazu in stark vereinfachter Darstellung ein Blockschaltbild eines solchen SRAM- Speichers. SRAMs enthalten eine Speichermatrix 1 mit mehreren Speicherzellen 2, die in der Form einer X-Y-Matrix angeordnet sind. Die Speicherzellen 2 sind zeilenweise mit einer Wortleitung WL und spaltenweise mit einem Paar komplementärer Bitleitungen BL verbunden. Die einzelnen Speicherzellen 2 können mittels eines Zeilendecoders 3 und eines Spaltendecoders 4 angesprochen werden. Dem Zeilendecoder 3 ist für jede Wortleitung WL ein Wortleitungstreiber 5 zugeordnet, der mit einem Versorgungspotential VDD verbunden ist, um die ausgewählte Wortleitung WL mit Hilfe des Versorgungspotentials VDD auf einen hohen Spannungspegel UWL zu aktivieren.

Der Spaltendecoder 4 ist mit einer Bitleitungs- Auswahlschaltung 6 verbunden, welche die dem Adress-Signal des Spaltendecoders 4 entsprechenden Bitleitungen BL zu der ausgewählten Speicherzelle 2 auswählt. Die Bitleitungs- Auswahlschaltung 6 ist wiederum mit einer Lese- Verstärkungsschaltung 7 verbunden, deren Ausgangssignal einer Ausgabeschaltung 8 zugeführt wird. Das in der Lese- Verstärkungsschaltung 7 verstärkte und in der Ausgabeschaltung 8 bearbeitete Signal OUT, das auf dem Inhalt der ausgewählten Speicherzelle 2 basiert, wird über einen Ausgangsanschluss 9 ausgegeben.

Das Schreiben in die Speicherzellen 2 erfolgt über einen Eingangsanschluss 10, von dem das Eingangssignal IN einer Schreibschaltung 11 zugeführt wird. Das in der Schreibschaltung 11 bearbeitete Eingangssignal IN wird über die Bitleitungs-Auswahlschaltung 6 entsprechend den von dem Zeilendecoder 3 und dem Spaltendecoder 4 aktivierten Wortleitungen WL und Bitleitungen BL in die gewünschte Speicherzelle 2 der Speichermatrix 1 geschrieben.

Die Auswahl einer gewünschten Speicherzelle 2 über den Zeilendecoder 3 und den Spaltendecoder 4 sowie der Lese- und der Schreibvorgang aus den bzw. in die Speicherzellen wird durch eine Steuerschaltung 12 gesteuert, die mit mehreren Eingangsanschlüssen 13 versehen ist.

Die Speicherzellen 2 derartiger SRAMs bestehen beispielsweise aus bistabilen Kippgliedern bzw. Speicher-Flipflops, welche ihrerseits aus Transistoren aufgebaut sind. Als Transistoren werden dabei häufig Feldeffekttransistoren, wie beispielsweise MOSFETs des Anreicherungstyps verwendet. Solche MOSFETs des Anreicherungstyps bilden erst bei Überschreiten einer bestimmten Schwellenspannung Uth einen leitenden Kanal in ihrer Oxidschicht.

Beim Lesen der SRAMs wird die Bitleitung BL durch die über die Wortleitung WL aktivierte Speicherzelle 2 über den angesteuerten, d. h. eingeschalteten Auswahltransistor in ihrem Potential verschoben (bei Spannungsbewertung der Bitleitung) oder es fließt ein Strom über die Bitleitung (bei Strombewertung der Bitleitung). In beiden Fällen wird die Geschwindigkeit des Lesevorgangs durch den Auswahltransistor beeinflusst.

Zusätzlich weisen die Auswahltransistoren in ihrer Einsatz- oder Schwellenspannung Uth eine statistische Streuung auf. Diese ist in Fig. 2 für eine Schaltung älterer Technologie mit 500000 Transistoren (gestrichelte Kurve) und für eine Schaltung modernerer Technologie mit 10 Millionen Transistoren (durchgezogene Kurve) für einen Mittelwert bzw. Sollwert der Schwellenspannung Uth von 0,4 V dargestellt. Mit der älteren Technologie konnten nur größere Transistoren realisiert werden, so dass die Standardabweichung der Schwellenspannung Uth nur bei etwa 20 mV lag. Bei der moderneren Technologie handelt es sich um eine 0,1 µm- Technologie, deren Standardabweichung für die Schwellenspannung Uth bei etwa 40 mV liegt. Es können Schwellenspannungen Uth bis zu 650 mV vorkommen.

Wie man deutlich in Fig. 2 erkennen kann, nimmt bei modernen Technologien die statistische Streuung der Schwellenspannung Uth von Transistoren kleinster Abmessung zu. Diese größere Schwankungsbreite wirkt sich immer stärker aus, da bei den neuen CMOS-Technologien zusätzlich die Versorgungsspannungen VDD abgesenkt werden. So lag beispielsweise die Versorgungsspannung bei einer 0,25 µm-Technologie noch bei etwa 2,5 V, während sie bei einer moderneren 100 nm- Technologie nur noch bei etwa 1,0 V liegt. Außerdem werden, um den Platzbedarf für die Schaltungsanordnung möglichst gering zu halten, für die Speicherzellen möglichst kleine Transistoren verwendet, die gerade die größeren Schwankungsbreiten in der Schwellenspannung Uth aufweisen.

Da in jeder Speicherzelle üblicherweise zwei Auswahltransistoren vorhanden sind, kommen bei großen SRAMs (Speicherkapazität z. B. N Mbits) aufgrund der großen Anzahl von Auswahltransistoren (2 × N × 106) mit einer hohen Wahrscheinlichkeit Abweichungen der Schwellenspannung von bis zu sechs Standardabweichungen vom Mittelwert vor. Dies bedeutet, dass bei großen SRAMs sehr wahrscheinlich einige Auswahltransistoren in den Speicherzellen eingesetzt sind, die eine um 200 mV bis 250 mV höhere Schwellenspannung Uth haben.

Dies führt zu entsprechend großen Abweichungen der Lesegeschwindigkeit bei den betreffenden Speicherzellen, wie dies schematisch in Fig. 3 veranschaulicht ist.

Nach der Aktivierung der Wortleitung WL auf einen hohen Spannungspegel UWL (Fig. 3a)) mittels der Versorgungsspannung VDD ändert sich je nach Inhalt der adressierten Speicherzelle 2 das Potential in der zugehörigen Bitleitung BL (siehe Fig. 3b)) innerhalb der sogenannten Bitleitungs-Umladezeit tBL_av, welche im Fall eines Auswahltransistors mit einer dem Sollwert entsprechenden Schwellenspannung Uth der spezifizierten Bitleitungs-Umladezeit tBL_spec entspricht. Diese Potentialänderung ΔUBL wird durch die Lese- Verstärkungsschaltung 7 detektiert (siehe durchgezogene Linie in Fig. 3e)), die über ein entsprechendes Steuersignal eingeschaltet wird (siehe durchgezogene Linie in Fig. 3d)). Damit ergibt sich die in Fig. 3f) dargestellte Zugriffszeit tACC_av von der Adressbereitstellung bis zur Ausgabe gültiger Daten aus der Speicherzelle für den Fall eines Auswahltransistors mit einer dem Sollwert entsprechenden oder geringeren Schwellenspannung Uth.

Falls in einer Speicherzelle ein Auswahltransistor mit einer höheren Schwellenspannung Uth zufällig vorkommt, führt dies zu einer langsameren Potentialänderung ΔUBL in der zugehörigen Bitleitung BL, wie dies in Fig. 3c) durch die längere Bitleitungs-Umladezeit tBL_high dargestellt ist. Hierdurch verschiebt sich der Einschaltzeitpunkt der Lese- Verstärkungsschaltung 7 und die Erfassung der Potentialänderung ΔUBL durch die Lese-Verstärkungsschaltung 7 entsprechend (siehe gestrichelte Linien in den Fig. 3d) und 3e)). Die Zugriffszeit tACC_high ist in diesem Fall um den gleichen Betrag länger wie die Bitleitungs-Umladezeit tBL_high. Bei einem Test der Schaltungsanordnung würde dies wegen Laufzeitverletzung zu einem Fehler führen, da die geforderte Zugriffszeit nur mit der spezifizierten Bitleitungs-Umladezeit tBL_spec erreicht wird.

Zur Lösung der oben erläuterten Nachteile bei herkömmlichen SRAMs wurden bereits verschiedene Lösungsansätze vorgeschlagen. So können beispielsweise anstatt der ausgefallenen, weil zu langsamen Speicherzellen, redundante Speicherzeilen oder - spalten aktiviert werden. Dieses Konzept wird heute üblicherweise bei Fabrikationsfehlern, wie offenen Leitungen oder Kurzschlüssen zwischen Leitungen, eingesetzt. Da jedoch bei modernen Technologien mit kleiner werdenden Transistoren und größer werdender Anzahl von Transistoren die Anzahl der zu langsamen Auswahltransistoren stark ansteigt, wie dies oben unter Bezugnahme auf Fig. 2 erklärt wurde, erfordert die Bereitstellung einer entsprechend umfangreichen redundanten Hardware eine entsprechend große Fläche, was dem Erfordernis immer kleinerer Schaltungsanordnungen entgegen läuft.

Eine weitere Möglichkeit besteht darin, die Wortleitungstreiber mit einer höheren Versorgungsspannung zu betreiben, womit auch bei großen Streuungen der Schwellenspannungen Uth der Auswahltransistoren die gewünschte Auslesegeschwindigkeit gewährleistet werden kann. Dies widerspricht jedoch dem generellen Trend zu leistungssparenden Schaltungen, da sich bei einem höheren Spannungspegel UWL die Leistungsaufnahme mit U 2|WL erhöhen würde. Außerdem führt im Ruhezustand des Speichers eine erhöhte Versorgungsspannung zu höheren Unterschwellströmen der Wortleitungstransistoren und damit zu einem höheren Ruhestrom.

Eine Schaltungsanordnung zum Lesen von Speicherzellen nach dem Oberbegriff des Patentanspruchs 1 sowie ein Verfahren zum Lesen von Speicherzellen nach dem Oberbegriff des Patentanspruchs 7 sind beispielsweise jeweils aus "A Step-Down Boosted Wordline scheme for 1-V Battery-Operated Fast SRAM's", IEEE Journal of Solid-State circuits, H. Morimura, N. Shibata, Vol. 33, No. 8, August 1998, S. 1220-1227, US 5,841,706 und "A 117- mm2 3.3-V Only 128-Mb Multilevel NAND Flash Memory For Mass Storage Applications", Tae-Sung Jung et al., IEEE Journal of Solid-State Circuits Vol. 31, No. 11, November 1996, S. 1575-1583 bekannt. Alle diese Druckschriften schlagen jeweils vor, die Wortleitung bzw. den entsprechenden Wortleitungstreiber einer auszulesenden Speicherzelle wahlweise mit mindestens einem ersten Versorgungspotential oder einem davon abweichenden zweiten Versorgungspotential zu verbinden.

Der Vorliegenden Erfindung liegt die Aufgabe zugrunde, die oben beschriebenen Probleme zu vermindern und insbesondere eine Schaltungsanordnung bzw. ein Verfahren zum Lesen von Speicherzellen bereitzustellen, mit der bzw. mit dem die gewünschte Lesegeschwindigkeit aus den Speicherzellen trotz der fertigungsbedingten Streuung der Schwellenspannung (Uth) der in den Speicherzellen eingesetzten Auswahltransistoren in einer leistungs- und platzsparenden Art und Weise gewährleistet wird.

Diese Aufgabe wird durch eine Schaltungsanordnung mit den Merkmalen von Patentanspruch 1 bzw. durch ein Verfahren gemäß Patentanspruch 7 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.

Die erfindungsgemäße Schaltungsanordnung zum Lesen von Speicherzellen weist eine Speichermatrix mit mehreren Speicherzellen, einen Adressdecoder zum Ansprechen der einzelnen Speicherzellen über Wortleitungen und Bitleitungen, einen Ausgangsanschluss zum Ausgeben eines dem Inhalt der Speicherzellen entsprechenden Ausgangssignals und eine Steuerschaltung zur Steuerung des Lesevorgangs aus den Speicherzellen auf. Zum Aktivieren der Wortleitungen auf einen ausreichend hohen Spannungspegel ist dem Adressdecoder für jede Wortleitung ein Wortleitungstreiber zugeordnet ist. Diese Wortleitungstreiber sind über entsprechende Schaltelemente oder Schaltmittel mit einem ersten Versorgungspotential und einem höheren zweiten Versorgungspotential verbunden, um die Wortleitungen zur Aktivierung auf einen ersten Spannungspegel oder einen zweiten Spannungspegel, der höher als der erste Spannungspegel ist, wahlweise mit dem ersten oder dem zweiten Versorgungspotential zu verbinden, so dass die Wortleitungen je nach Bedarf mit einem für den Lesevorgang aus den Speicherzellen ausreichend hohen Spannungspegel aktiviert werden. Durch das im Bedarfsfall höhere Versorgungspotential der Wortleitungstreiber wird die Wortleitung im Falle eines Auswahltransistors der Speicherzelle mit einer höheren Schwellenspannung auf einen entsprechend höheren Spannungspegel aktiviert, so dass auch in diesem Fall die geforderte Lesegeschwindigkeit erreicht wird.

Die Wortleitungstreiber werden somit entsprechend der Schwellenspannung der in der jeweils angesteuerten Speicherzelle eingesetzten Transistoren mit dem ersten oder dem zweiten Versorgungspotential verbunden.

In einem besonders bevorzugten Ausführungsbeispiel der Erfindung sind die Speicherzellen der Schaltungsanordnung in mehrere Blöcke von Speicherzellen unterteilt, um die Wortleitungs- und Bitleitungskapazitäten klein zu halten.

Die Information darüber, ob bzw. welche Speicherzelle auf die höhere Spannung geschaltet werden soll, kann vorzugsweise in Form eines Fuse-Registers vorgegeben sein. Dabei wird bereits beim Testen der Speichermatrix durch entsprechendes "Schießen" der einzelnen Fuses des Fuse-Registers festgelegt, für welche Speicherzellen die höhere Spannung verwendet werden soll. Das Fuse-Register wird dann beim Einschalten der Schaltungsanordnung ausgelesen, so dass von der Steuerschaltung die gewünschten Speicherzellen auf die höhere Spannung gelegt werden können.

Die obigen sowie weitere vorteilhafte Ausgestaltungen der vorliegenden Erfindung werden nachfolgend anhand verschiedener Ausführungsbeispiele unter Bezugnahme auf die beiliegenden Zeichnungen näher beschrieben. Darin zeigen:

Fig. 1 in stark vereinfachter Darstellung ein Blockschaltbild der Schaltungsanordnung eines herkömmlichen SRAM-Speichers;

Fig. 2 ein Diagramm zur Darstellung der statistischen Häufigkeitsverteilung der Schwellenspannung Uth von Auswahltransistoren in Speicherzellen für eine ältere und eine modernere Technologie;

Fig. 3 Zeitdiagramme zur Erläuterung eines Lesevorgangs aus einer Speicherzelle der herkömmlichen Schaltungsanordnung von Fig. 1;

Fig. 4 in stark vereinfachter Darstellung ein Blockschaltbild einer Schaltungsanordnung gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 5 Zeitdiagramme zur Erläuterung eines Lesevorgangs aus einer Speicherzelle einer Schaltungsanordnung gemäß der vorliegenden Erfindung; und

Fig. 6 in stark vereinfachter Darstellung ein Blockschaltbild einer Schaltungsanordnung gemäß einem weiteren bevorzugten Ausführungsbeispiel der vorliegenden Erfindung.

In Fig. 4 ist das Blockschaltbild einer Schaltungsanordnung gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung dargestellt. Gleiche Elemente sind mit den selben Bezugszeichen versehen wie bei der Schaltungsanordnung von Fig. 1. Der in Fig. 4 gezeigte SRAM-Speicherbaustein enthält eine Speichermatrix 1 mit mehreren Speicherzellen 2, die in der Form einer X-Y-Matrix angeordnet sind, wobei die Speicherzellen 2 zeilenweise mit Wortleitungen WL und spaltenweise mit Paaren komplementärer Bitleitungen BL verbunden sind. Die einzelnen Speicherzellen 2 können mittels eines aus einem Zeilendecoder 3 und einem Spaltendecoder 4 bestehenden Adressdecoders angesprochen werden.

Die Bitleitungen BL sind mit einer Bitleitungs- Auswahlschaltung 6 verbunden, die entsprechend dem Adress- Signal des Spaltendecoders 4 die Bitleitungen BL der ausgewählten Speicherzelle 2 auswählt. Das von der Bitleitungs- Auswahlschaltung ausgewählte Signal wird einer Lese- Verstärkungsschaltung 7 zugeführt, die mit einer Ausgabeschaltung 8 verbunden ist. Das in der Lese- Verstärkungsschaltung 7 verstärkte und in der Ausgabeschaltung 8 bearbeitete Signal OUT, das auf dem Inhalt der ausgewählten Speicherzelle 2 basiert, wird über einen Ausgangsanschluss 9 ausgegeben.

Die Auswahl einer gewünschten Speicherzelle 2 über den Adressdecoder 3, 4 sowie der Lese- und der Schreibvorgang aus den bzw. in die Speicherzellen 2 wird mittels einer Steuerschaltung 12 gesteuert, die mit mehreren Eingangsanschlüssen 13 versehen ist.

Dem Zeilendecoder 3 ist für jede Wortleitung WL ein Wortleitungstreiber 5 zugeordnet, um die ausgewählte Wortleitung WL für den Beginn eines Lesevorgangs auf einen hohen Spannungspegel zu aktivieren. Im Gegensatz zu der herkömmlichen Schaltungsanordnung von Fig. 1 sind die Wortleitungstreiber 5 jedoch nicht nur mit einem Versorgungspotential verbunden. Vielmehr sind die Wortleitungstreiber 5 über erste Schaltelemente 14 mit einem ersten Versorgungspotential VDD_1 und über zweite Schaltelemente 15 mit einem zweiten Versorgungspotential VDD_2 verbunden, wobei das zweite Versorgungspotential VDD_2 höher als das erste Versorgungspotential VDD_1 ist.

Das zweite, höhere Versorgungspotential VDD_2 für die Wortleitungstreiber 5 wird entweder von außen zugeführt oder auf dem Chip der Schaltungsanordnung erzeugt. Im letztgenannten Fall kann beispielsweise für die Bereitstellung des zweiten Versorgungspotentials VDD_2 eine Ladungspumpe eingesetzt oder, falls auf dem Chip beispielsweise für Analogschaltungen oder Padtreiber ohnehin eine höhere Spannung zur Verfügung steht, ein Spannungsregler benutzt werden.

Um den Wortleitungstreibern 5 jeweils das richtige Versorgungspotential VDD_1, VDD_2 zuzuführen, welches für die anzusprechende Speicherzelle 2 die gewünschten Zugriffszeit gewährleistet, ist die Steuerschaltung 12 beispielsweise mit einem Fuse-Register 16 gekoppelt. Durch den Zustand der einzelnen Fuses dieses Fuse-Registers 16 ist festgelegt, ob bzw. welche Speicherzelle 2 mit dem höheren Versorgungspotential VDD_2 betrieben werden soll.

Beim Testen der Speichermatrix 1 wird das Fuse-Register 16 entsprechend konfiguriert, so dass beim Einschalten der dargestellten Schaltungsanordnung der Inhalt des Fuse- Registers 16 von der Steuerschaltung 12 einmalig ausgelesen und durch Steuersignale ACT1 bzw. ACT2 die Schaltelemente 14 bzw. 15 zur Verbindung des Wortleitungstreibers 5 der jeweiligen Wortleitung WL wahlweise mit dem Versorgungspotential VDD_1 oder dem höheren Versorgungspotential VDD_2 aktiviert werden können. Nach dem Einschalten der Schaltungsanordnung sind somit die einzelnen Speicherzellen 2 mit dem gewünschten Versorgungspotential verbunden.

Enthält die ausgesuchte Speicherzelle 2 der Speichermatrix 1 Transistoren, deren Schwellenspannungen Uth etwa dem Sollwert entsprechen oder darunter liegen, so aktiviert die Steuerschaltung 12 über das Steuersignal ACT1 das erste Schaltelement 14 und sperrt über das Steuersignal ACT2 das zweite Schaltelement 15, um den Wortleitungstreiber 5 mit dem ersten Versorgungspotential VDD_1 zu verbinden. Entsprechend diesem ersten Versorgungspotential VDD_1 wird die Wortleitung WL auf einen ersten hohen Spannungspegel UWL_1 aktiviert, wie dies durch die durchgezogene Linie in Fig. 5a) gezeigt ist. Liegen dagegen die Schwellenspannungen Uth der Transistoren der ausgesuchten Speicherzelle 2 deutlich über dem Sollwert, so aktiviert die Steuerschaltung 12 über das Steuersignal ACT2 das zweite Schaltelement 15 und sperrt über das Steuersignal ACT1 das erste Schaltelement 14, um den Wortleitungstreiber 5 mit dem zweiten, höheren Versorgungspotential VDD_2 zu verbinden. Demgemäß wird die Wortleitung WL auf einen zweiten hohen Spannungspegel UWL_1 aktiviert, der höher als der erste hohe Spannungspegel UWL_1ist, wie dies durch die gestrichelte Linie in Fig. 5a) dargestellt ist.

Auf diese Weise wird trotz einer höheren Schwellenspannung Uth_high wie bei der geforderten Schwellenspannung Uth_av die geforderte Lesegeschwindigkeit erreicht. Dies deshalb, weil in jedem Fall die benötigte effektive Gate-Source-Spannung UGS am Auswahltransistor erreicht wird: UGS ≤ UWL_1 - Uth_av ≤ UWL_2 - Uth_high. Da die gleiche effektive Gate-Source-Spannung UGS erreicht wird, wird das Potential der Bitleitung jeweils innerhalb der spezifizierten Bitleitungs-Umladezeit tBL_spec verschoben (siehe Fig. 5b)). Demzufolge bleibt der Einschaltzeitpunkt der Lese-Verstärkungsschaltung 7 unabhängig von der ausgewählten Speicherzelle 2 gleich (siehe Fig. 5c)), und die Erfassung der Potentialänderung ΔUBL durch die Lese-Verstärkungsschaltung 7 bleibt ebenfalls gleich (siehe Fig. 5d)). Hierdurch wird gewährleistet, dass die geforderte Zugriffszeit tACC unabhängig von den Transistoren in den Speicherzellen eingehalten wird.

Die Gewährleistung der geforderten Zugriffszeit tACC erfolgt bei dem oben beschriebenen Ausführungsbeispiel der vorliegenden Erfindung ohne die Verwendung redundanter Speicherzellen.

Ein weiteres Ausführungsbeispiel der vorliegenden Erfindung ist in Fig. 6 dargestellt. Um die umzuschaltenden Wortleitungs- und Bitleitungskapazitäten klein zu halten, sind die Speicherzellen 2 des SRAM-Speicherbausteins in mehrere Blöcke 17 von Speicherzellen unterteilt. Die Blockgröße beträgt zum Beispiel 32 kbit, so dass sich ein 4 Mbit-Speicher aus insgesamt 128 Blöcken 17 zusammensetzt. Die Wahrscheinlichkeit, dass bei allen Blöcken 17 Extremwerte von Schwellenspannungen Uth von Transistoren vorkommen, ist deutlich geringer.

In Fig. 6 sind stellvertretend für die 128 Blöcke 17 der Speichermatrix 1 nur der erste und der letzte Block dargestellt. Die globale Wortleitung WLglobal wird über alle Blöcke 17 geführt und mittels decodierter Adress-Signale AD_1 bis AD_128 auf die lokalen Wortleitungen WLloc der einzelnen Blöcke 17 durchgeschaltet. Die Wortleitungstreiber 5 der lokalen Wortleitungen WLloc sind über die ersten und zweiten Schaltelemente 14, 15 (MOS-Feldeffekttransistoren) mit der ersten Versorgungsspannung VDD_1 oder der zweiten Versorgungsspannung VDD_2 verbunden. Der Stromverbrauch im aktiven Zustand und im Ruhezustand ist bei einer derartigen blockweisen Schaltungsanordnung entsprechend der Anzahl an ausgewählten Blöcken nur im erforderlichen Umfang erhöht.

Die Steuersignale ACT1, ACT2 für die ersten und zweiten Schaltelemente 14, 15 werden wie zuvor beschrieben von der Steuerschaltung 12 abhängig von einem Fuse-Register 16, im vorliegenden Fall ein 128 Bit-Fuse-Register, erzeugt. Die ersten und zweiten Schaltelemente 14, 15 werden so gesteuert, dass die Wortleitungstreiber 5 eines Blockes 17 an die zweite, höhere Versorgungsspannung VDD_2 angeschlossen werden, wenn wenigstens ein Transistor der Speicherzellen dieses Blockes 17 eine erhöht Schwellenspannung Uth aufweist.


Anspruch[de]
  1. 1. Schaltungsanordnung zum Lesen von Speicherzellen, mit einer Speichermatrix (1) mit mehreren Speicherzellen (2), mit einem Adressdecoder (3, 4) zum Ansprechen der einzelnen Speicherzellen (2) über Wortleitungen (WL) und Bitleitungen (BL), wobei dem Adressdecoder (3, 4) für jede Wortleitung (WL) ein Wortleitungstreiber (5) zum Aktivieren der jeweiligen Wortleitung (WL) entsprechend einem Ausgangssignal des Adressdecoders (3, 4) zugeordnet ist, wobei jeder Wortleitungstreiber (5) über Schaltmittel (14, 15) mit einem ersten Versorgungspotential (VDD_1) und einem zweiten Versorgungspotential (VDD_2), welches höher als das erste Versorgungspotential (VDD_1) ist, verbunden ist, um den jeweiligen Wortleitungstreiber (5) wahlweise mit dem ersten oder dem zweiten Versorgungspotential zu verbinden, wobei der Wortleitungstreiber (5) beim Anschluss an das erste Versorgungspotential die jeweilige Wortleitung (WL) auf einen ersten Spannungspegel (UWL_1) aktiviert, während der Wortleitungstreiber (5) beim Anschluss an das zweite Versorgungspotential die jeweilige Wortleitung (WL) auf einen zweiten Spannungspegel (UWL_2) aktiviert, welcher höher als der erste Spannungspegel ist,

    mit einem Ausgangsanschluss (9) zum Ausgeben eines dem Inhalt der Speicherzellen (2) entsprechenden Ausgangssignals (OUT), und

    mit einer Steuerschaltung (12) zur Steuerung des Lesevorgangs aus den Speicherzellen (2),

    dadurch gekennzeichnet,

    dass die Wortleitungstreiber (5) entsprechend einer Schwellenspannung (Uth) von in der jeweils angesteuerten Speicherzelle (2) verwendeten Transistoren mit dem ersten oder dem zweiten Versorgungspotential (VDD_1, VDD_2) verbunden werden, so dass die Wortleitungen (WL) je nach Bedarf mit einem für den Lesevorgang aus den Speicherzellen (2) ausreichend hohen Spannungspegel (UWL_1, UWL_2) aktiviert werden.
  2. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dass zwischen die Wortleitungstreiber (5) und das erste Versorgungspotential (VDD_1) erste Schaltmittel (14) und zwischen die Wortleitungstreiber (5) und das zweite Versorgungspotential (VDD_2) zweite Schaltmittel (15) geschaltet sind, und dass den ersten und den zweiten Schaltmitteln (14, 15) Steuersignale von der Steuerschaltung (12) zugeführt werden.
  3. 3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet,

    dass die Steuerschaltung (12) mit einem Register (16) gekoppelt ist, in dem Informationen über die Schwellenspannungen (Uth) der Transistoren in den einzelnen Speicherzellen (2) abgelegt sind, und

    dass die Steuerschaltung (12) den Schaltmitteln (14, 15) Steuersignale entsprechend dem Registerinhalt zuführt.
  4. 4. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Speicherzellen (2) in mehrere Blöcke (17) von Speicherzellen unterteilt sind.
  5. 5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, dass in dem Register (16) der Steuerschaltung (12) Informationen über die Schwellenspannungen (Uth) der Transistoren in den einzelnen Blöcken (17) von Speicherzellen abgelegt sind.
  6. 6. Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, dass die Wortleitungstreiber (5) eines Blockes (17) jeweils gemeinsam mit dem ersten und dem zweiten Versorgungspotential (VDD_1, VDD_2) verbunden sind, wobei die Steuerschaltung (12) den Schaltmitteln (14, 15) Steuersignale entsprechend dem Registerinhalt des jeweiligen Blockes (17) zuführt.
  7. 7. Verfahren zum Lesen von Speicherzellen, umfassend die Schritte:

    Auswählen einer bestimmten Speicherzelle (2) aus mehreren Speicherzellen einer Speichermatrix (1), deren Inhalt gelesen werden soll,

    Aktivieren einer Wortleitung (WL), die der ausgewählten Speicherzelle (2) zugeordnet ist, wahlweise auf einen ersten Spannungspegel (UWL_1) oder einem zweiten Spannungspegel (UWL_2), der höher als der erste Spannungspegel ist,

    Verändern des Potentials einer Bitleitung (BL), die der ausgewählten Speicherzelle (2) zugeordnet ist, aufgrund des ersten oder des zweiten Spannungspegels (UWL_1, UWL_2) der aktivierten Wortleitung (WL) und entsprechend dem Inhalt der ausgewählten Speicherzelle (2), und

    Ausgeben eines dem veränderten Potential der Bitleitung (BL) der ausgewählten Speicherzelle (2) entsprechenden Ausgangssignals (OUT),

    dadurch gekennzeichnet,

    dass die Wortleitungen (WL) entsprechend einer Schwellenspannung von in der jeweils ausgewählten Speicherzelle (2) verwendeten Transistoren auf den ersten oder den zweiten Spannungspegel (UWL_1, UWL_2) aktiviert werden, so dass die Wortleitungen (WL) je nach Bedarf mit einem für den Lesevorgang aus den Speicherzellen (2) ausreichend hohen Spannungspegel (UWL_1, UWL_2) aktiviert werden.
  8. 8. Verfahren nach Anspruch 7, dadurch gekennzeichnet,

    dass Informationen über die Schwellenspannungen (Uth) der Transistoren in den einzelnen Speicherzellen (2) bei einem Test der Speichermatrix (1) in einem Register (16) abgelegt werden; und

    dass die Wortleitungen (WL) entsprechend den Informationen aus dem Register (16) auf den ersten oder den zweiten Spannungspegel (UWL_1, UWL_2) aktiviert werden.
  9. 9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet,

    dass die Speicherzellen (2) in mehrere Blöcke (17) von Speicherzellen unterteilt sind; und

    dass Informationen über die Schwellenspannungen (Uth) der Transistoren in den einzelnen Blöcken (17) von Speicherzellen bei einem Test der Speichermatrix (1) in einem Register (16) abgelegt werden.
  10. 10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die Wortleitungen (WL) eines Blockes (17) entsprechend dem Registerinhalt des jeweiligen Blockes jeweils gemeinsam auf den ersten oder den zweiten Spannungspegel (UWL_1, UWL_2) aktiviert werden.






IPC
A Täglicher Lebensbedarf
B Arbeitsverfahren; Transportieren
C Chemie; Hüttenwesen
D Textilien; Papier
E Bauwesen; Erdbohren; Bergbau
F Maschinenbau; Beleuchtung; Heizung; Waffen; Sprengen
G Physik
H Elektrotechnik

Anmelder
Datum

Patentrecherche

Patent Zeichnungen (PDF)

Copyright © 2008 Patent-De Alle Rechte vorbehalten. eMail: info@patent-de.com