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Dokumentenidentifikation DE19807298C2 23.10.2003
Titel Synchrone Halbleiterspeichereinrichtung
Anmelder Mitsubishi Denki K.K., Tokio/Tokyo, JP
Erfinder Mori, Shigeru, Tokio/Tokyo, JP
Vertreter Prüfer und Kollegen, 81545 München
DE-Anmeldedatum 20.02.1998
DE-Aktenzeichen 19807298
Offenlegungstag 07.01.1999
Veröffentlichungstag der Patenterteilung 23.10.2003
Veröffentlichungstag im Patentblatt 23.10.2003
IPC-Hauptklasse G11C 11/407

Beschreibung[de]

Die vorliegende Erfindung betrifft eine synchrone Halbleiterspeichereinrichtung.

Speziell betrifft sie eine synchrone Halbleiterspeichereinrichtung, die mit einem externen und periodisch angelegten Taktsignal zum Empfangen eines externen Signales synchronisiert ist. Spezieller betrifft sie einen synchronen, dynamischen Direktzugriffsspeicher (SDRAM).

Obwohl auf dynamische Direktzugriffsspeicher (DRAM), die als Hauptspeicher verwendet werden, immer schneller zugegriffen wird, können es ihre Betriebsgeschwindigkeiten noch nicht mit denen von Mikroprozessoren (MPU) aufnehmen. Es wird daher oft gesagt, daß die Zugriffszeit und Zykluszeit des DRAM der Flaschenhals sind, die die gesamte Funktion der Systeme verschlechtert. In den letzten Jahren wurden SDRAM, die synchron mit einem Taktsignal arbeiten, als Speicher für Hochgeschwindigkeits MPU hergestellt.

Ein SDRAM erreicht einen schnellen Zugriff durch Synchronisieren mit einem Systemtaktsignal zum schnellen Zugriff auf aufeinanderfolgende Bits, z. B. 8 Bits für jeden der Dateneingabe-/-ausgabeanschlüsse. Es können beispielsweise 8-Bit Daten in einem SDRAM, der in der Lage ist Daten von 8 Bits (1 Byte) über Dateneingabe-/-ausgabeanschlüsse DQ0-DQ7 einzugeben und auszugeben, nacheinander gelesen werden. In anderen Worten können Daten von 8 Bits multipliziert mit 8, d. h. Daten von 64 Bits, nacheinander ausgelesen werden.

Die Anzahl der Bits von nacheinander gelesenen oder geschriebenen Daten wird als Bündel- bzw. Datenkettenlänge bezeichnet, die durch ein Modusregister in dem SDRAM geändert werden kann.

In einem SDRAM werden externe Steuersignale, d. h. ein Zeilenadressenauslösesignal ext./RAS, ein Spaltenadressenauslösesignal ext./CAS, ein Adressensignal Add und ähnliches, beispielsweise bei einer ansteigenden Flanke eines externen Taktsignales Ext.CLK als Systemtakt empfangen.

Fig. 16 ist ein schematisches Blockschaltbild, das eine Anordnung einer internen Takterzeugungsschaltung 2000, die ein externes Taktsignal Ext.CLK empfängt und es in ein internes Taktsignal int.CLK umwandelt, in einem der Anmelderin bekannten synchronen, dynamischen Direktzugriffsspeicher zeigt.

Die interne Takterzeugungsschaltung 2000 weist einen Takteingabeanschluß 2002, der das externe Taktsignal Ext.CLK empfängt, eine NAND-Schaltung 2004, die an einem Eingabeknoten Ext.CLK von dem Takteingabeanschluß 2002 und an dem anderen Eingabeknoten ein Massepotential GND empfängt, einen Inverter 2006, der eine Ausgabe der NAND-Schaltung 2004 empfängt, und eine Taktpufferschaltung 2008, die eine Ausgabe des Inverters 2006 zum Erzeugen eines internen Taktsignales int.CLK mit einer vorbestimmten Pulsbreite empfängt, auf.

Für die Anordnung der der Anmelderin bekannten internen Takterzeugungsschaltung 2000 wird das externe Taktsignal Ext.CLK konstant in den Taktpuffer 2008 eingegeben, wenn ein SDRAM in einem Standby-Zustand ist. Somit ist der Taktpuffer 2008 konstant in einem Betriebszustand, sogar wenn der SDRAM in einem Standby-Zustand ist, was in einem deutlichen Elektrizitäts- bzw. Stromverbrauch resultiert. Somit kann der Stromverbrauch des SDRAM in dem Standby-Zustand nicht reduziert werden.

Ein Verfahren des Reduzierens des Stromverbrauches in einem anderen Zustand als dem Abschaltzustand, z. B. dem Standby-Zustand, in einem SDRAM wurde beispielsweise in der offengelegten japanischen Patentanmeldung 7-177015 vorgeschlagen. Entsprechend dieser Technik ist eine Stromtrennschaltung für einen externen Eingabe-/Ausgabestift eines SDRAM vorgesehen und der Strom für die erste Stufe der Eingabeschaltung des externen Eingabe-/Ausgabestiftes wird in dem Standby-Zustand zum Reduzieren des Elektrizitätsverbrauches getrennt bzw. unterbrochen. Die Technik betrifft jedoch das Unterbrechen des Stromes für die erste Stufe der Eingabeschaltung des externen Eingabe- /Ausgabestiftes und ist nicht einschlägig für ein Problem, das durch die folgende Erfindung gelöst werden soll, d. h. die Reduzierung des Stromverbrauches der internen Takterzeugungsschaltung für SDRAM, auf die schneller zugegriffen wird. Weiterhin schlägt die offengelegte japanische Patentanmeldung 7-182587 ein Verfahren des Reduzierens des Stromverbrauches durch Ermöglichen eines Auffrischens eines DRAM, der entsprechend einem Takt in einem Mikrocomputersystem arbeitet, ohne Erzeugen eines Taktsignales in einem Standby-Zustand vor. Diese Technik ist jedoch nicht einschlägig für die interne Takterzeugungsschaltung, die ein externes Taktsignal in ein internes Taktsignal umwandelt, in einem SDRAM als eine Anwendung der vorliegenden Erfindung und beabsichtigt nicht die Reduzierung des Elektrizitätsverbrauches der internen Takterzeugungsschaltung für SDRAM, auf die schneller zugegriffen wird.

Fig. 17 ist ein schematisches Blockschaltbild, das eine Anordnung einer internen Takterzeugungsschaltung 3000 mit einer verbesserten Anordnung der in Fig. 16 gezeigten, der Anmelderin bekannten Takterzeugungsschaltung 2000 zeigt.

Die interne Takterzeugungsschaltung 3000 weist einen Takteingabeanschluß 2002, der ein externes Taktsignal Ext.CLK empfängt, eine NAND-Schaltung 3004, die an einem Eingabeknoten mit dem Takteingabeanschluß 2002 verbunden ist und ebenfalls ein Massepotential an dem anderen Eingabeknoten empfängt, einen Inverter 3006, der eine Ausgabe der NAND-Schaltung 3004 empfängt, eine erste Taktpufferschaltung 3008, die eine Ausgabe des Inverters 3006 zum Ausgeben eines ersten internen Taktsignales int.CLK-A empfängt, und eine zweite Taktpufferschaltung 3010, die durch ein Signal φACT zum Bestimmen der Aktivierung eines Betriebes einer internen Schaltung zum Vorsehen eines Speicherzellenauswahlbetriebes als Reaktion auf externe Steuersignale gesteuert ist und die Ausgabe des Inverters 3006 empfängt und ein zweites internes Taktsignal int.CLK-B ausgibt, auf.

Genauer stoppt die der Anmelderin bekannte interne Takterzeugungsschaltung 3000 den Betrieb zum Ausgeben des zweiten internen Taktsignales int.CLK-B während das Signal φACT einen inaktiven niedrigen Pegel erreicht. Im Gegensatz dazu wird das erste interne Taktsignal int.CLK-A konstant erzeugt und externe Steuersignale, die eine Anweisung zum Ausführen des nächsten Betriebes vorgeben, werden als Reaktion empfangen.

Das zweite interne Taktsignal int.CLK-B zum Steuern der anderen internen Schaltungsbetriebe wird erzeugt, nach dem das Signal φACT aktiviert ist, während das erste interne Taktsignal int.CLK-A zum Empfangen einer Anweisung zum Festlegen des nächsten Betriebes konstant erzeugt werden muß.

Das heißt, wenn ein SDRAM in einem Standby-Zustand ist und das Signal φACT deaktiviert ist. (d. h. auf niedrigem Pegel), dass der Betrieb des zweiten Taktpuffers 3010 gestoppt ist und somit der Stromverbrauch in dem Standby-Zustand reduziert werden kann.

Die der Anmelderin bekannte interne Takterzeugungsschaltung 3000 muss jedoch ebenfalls die erste Taktpufferschaltung 3008 konstant betreiben und eine ausreichende Reduzierung des Stromverbrauches in dem Standby-Zustand kann nicht erreicht werden. Zusätzlich wird der Stromverbrauch in der Taktpufferschaltung im Standby-Zustand erhöht, wenn die Taktfrequenz erhöht wird, d. h. wenn der SDRAM schneller betrieben wird, und somit ist es für ein SDRAM mit größerer Geschwindigkeit schwieriger, den elektrischen Verbrauch zu reduzieren.

Saeki et al. beschreiben in dem Artikel "A 2.5-ns Clock Access, 250-MHz, 256-Mb SDRAM with Synchronous Mirror Delay" in IEEE Journal of Solid-State Circuits, Vol. 31, No. 11, November 1996, S. 1656-1668 ein SDRAM, bei dem aus einem externen Taktsignal ein internes Synchronspiegeltaktsignal (SMD- Takt) erzeugt wird. Der durch den Synchronspiegelbetrieb erhöhte Stromverbrauch wird dadurch verringert, dass das SMD- Taktsignal in einem Standbybetrieb abgeschaltet wird.

In der US 5,623,453 ist eine synchrone Halbleiterschaltungsvorrichtung beschrieben, die als Reaktion auf ein externes Signal in einen Herabschaltbetrieb oder einen Taktunterbrechungsbetrieb versetzt werden kann. Im Herabschaltbetrieb werden Betriebsströme für die Eingabeschaltungen abgeschaltet, wenn kein Chipzugriff erfolgt. Im Taktunterbrechungsbetrieb wird ein internes Taktsignal, das auf ein externes Taktsignal synchronisiert ist, unterbrochen, um einen Chipzugriff zu verhindern.

Es ist Aufgabe der vorliegenden Erfindung, eine synchrone Halbleiterspeichereinrichtung zur Verfügung zu stellen, die in der Lage ist, den elektrischen Verbrauch in dem Standby- Zustand zu reduzieren.

Die Aufgabe wird durch die synchrone Halbleiterspeichereinrichtung des Anspruches 1 gelöst. Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Die synchrone Halbleiterspeichereinrichtung ist in der Lage, sowohl einen niedrigen elektrischen Verbrauch als auch einen schnellen Betrieb vorzusehen, wenn die synchrone Halbleiterspeichereinrichtung durch ein schnelles externes Taktsignal schnell betrieben wird.

Zusammenfassend weist die synchrone Halbleiterspeichereinrichtung, die mit einem externen Taktsignal, das aus einer Folge einer Reihe von Pulsen gebildet ist, zum Empfangen einer Mehrzahl von externen Signalen einschließlich einem Steuersignal und einem Adressensignal und zum Ausgeben von einem gespeicherten Datenwert synchronisiert ist, ein Speicherzellenfeld, eine interne Takterzeugungsschaltung, eine Steuerschaltung, eine Auswahlschaltung und eine Dateneingabe-/-ausgabeschaltung auf.

Das Speicherzellenfeld weist eine Mehrzahl von Speicherzellen auf, die in einer Matrix angeordnet sind. Die interne Takterzeugungsschaltung empfängt das externe Taktsignal und erzeugt ein internes Taktsignal.

Die interne Takterzeugungsschaltung aktiviert einen Betrieb zum Erzeugen des internen Taktsignales als Reaktion auf die Aktivierung eines Chipauswahlsignales zum Bestimmen des Freigebens der Kommunikation der externen Signale zwischen der synchronen Halbleiterspeichereinrichtung und dem Äußeren und deaktiviert den Betrieb zum Erzeugen des internen Taktsignales als Reaktion auf die Deaktivierung des internen Schaltungsaktivierungssignales zum Aktivieren eines Betriebes zum Auswählen einer Speicherzelle.

Die Steuerschaltung gibt das interne Schaltungsaktivierungssignal als Reaktion auf die externen Signale aus und steuert den Dateneingabe-/-ausgabebetrieb der synchronen Halbleiterspeichereinrichtung als Reaktion auf das interne Taktsignal und die externen Signale. Die Auswahlschaltung wird durch die Steuerschaltung gesteuert und wird mit dem internen Taktsignal derart synchronisiert, daß eine entsprechende Speicherzelle des Speicherzellenfeldes als Reaktion auf ein externes Zeilenadressensignal ausgewählt wird. Die Dateneingabe-/- ausgabeschaltung ist mit dem internen Taktsignal zum Übertragen und Empfangen eines gespeicherten Datenwertes zwischen der ausgewählten Speicherzelle und dem Äußeren synchronisiert.

Die interne Takterzeugungsschaltung weist bevorzugt eine Takteingabesteuerschaltung, die durch ein Taktaktivierungssignal zum Starten und Stoppen des Ausgebens des von dem Äußeren empfangenen externen Taktsignales gesteuert ist, eine Standby-Erfassungsschaltung, die das Taktaktivierungssignal als Reaktion auf die Aktivierung des Chipauswahlsignales aktiviert und das Taktaktivierungssignal als Reaktion auf die Deaktivierung des internen Schaltungsaktivierungssignales deaktiviert, und eine Taktpufferschaltung, die eine Ausgabe der Takteingabesteuerschaltung empfängt und sie in das interne Taktsignal umwandelt, auf.

In einer anderen geeigneten Art gibt die Steuerschaltung ebenfalls ein Standby- Bestimmungssignal zum Bestimmen des Standby-Betriebes der synchronen Halbleiterspeichereinrichtung als Reaktion auf die Aktivierung des Chipauswahlsignales und des Steuersignales, während das interne Schaltungsaktivierungssignal deaktiviert ist, aus und die interne Takterzeugungsschaltung weist eine Takteingabesteuerschaltung, die durch ein Taktaktivierungssignal zum Starten und Stoppen des Ausgebens des extern angelegten externen Taktsignales gesteuert ist, eine Standby-Erfassungsschaltung, die das Taktaktivierungssignal als Reaktion auf die Aktivierung des Chipauswahlsignales aktiviert und das Taktaktivierungssignal als Reaktion auf die Deaktivierung des internen Schaltungsaktivierungssignales oder auf die Aktivierung des Standby-Bestimmungssignales deaktiviert, und eine Taktpufferschaltung, die eine Ausgabe der Takteingabesteuerschaltung empfängt und sie in ein internes Taktsignal umwandelt, auf.

In einer noch anderen geeigneten Art weist die interne Takterzeugungsschaltung eine Takteingabesteuerschaltung, die durch ein Taktaktivierungssignal derart gesteuert ist, daß das Ausgeben des extern angelegten externen Taktes gestartet und gestoppt wird, eine Standby-Erfassungsschaltung, die das Taktaktivierungssignal aktiviert, während das interne Schaltungsaktivierungssignal aktiviert ist, und das Taktaktivierungssignal als Reaktion auf die Aktivierung des Chipauswahlsignales aktiviert und das Taktaktivierungssignal als Reaktion auf die Deaktivierung des Chipauswahlsignales deaktiviert, während das interne Schaltungsaktivierungssignal deaktiviert ist, und eine Taktpufferschaltung, die eine Ausgabe der Takteingabesteuerschaltung empfängt und sie in ein internes Taktsignal umwandelt, auf.

Daher besteht ein Hauptvorteil der vorliegenden Erfindung darin, daß eine interne Takterzeugungsschaltung den Betrieb zum Erzeugen eines internen Taktsignales als Reaktion auf die Aktivierung eines Chipauswahlsignales beginnt und die Erzeugung des internen Taktsignales als Reaktion auf die Deaktivierung eines internen Schaltungsaktivierungssignales stoppt und somit der elektrische Verbrauch im Standby-Zustand reduziert werden kann.

Ein anderer Vorteil der vorliegenden Erfindung besteht darin, daß wenn ein solches externes Signal, das das Chipauswahlsignal aktiviert ist und das interne Schaltungsaktivierungssignal nicht aktiviert ist, im Standby-Zustand angelegt ist, die internen Takterzeugungsschaltung den internen Takterzeugungsbetrieb nicht beginnt und somit der elektrische Verbrauch weiter im Standby-Zustand reduziert werden kann.

Noch ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß wenn das Chipauswahlsignal aktiviert ist und ein solches externes Signal, das das interne Schaltungsaktivierungssignal nicht aktiviert, angelegt ist, die interne Takterzeugungsschaltung nicht zu dem Zustand zum Vorsehen des internen Takterzeugungsbetriebes verschoben wird und somit der elektrische Verbrauch im Standby-Zustand reduziert werden kann.

Sogar wenn ein schnelles externes Taktsignal zum Erreichen eines schnellen Lese- oder Schreibbetriebes einer synchronen Halbleiterspeichereinrichtung vorgesehen ist, wird weiterhin die Elektrizität zum Erzeugen des internen Taktsignales im Standby-Zustand nicht verbraucht und somit kann ein niedriger elektrischer Verbrauch im Standby-Zustand erreicht werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsformen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein schematisches Blockschaltbild einer Anordnung eines SDRAM 1000 entsprechend einer ersten Ausführungsform;

Fig. 2 ein Timing-Diagramm zum Darstellen eines Lesebetriebes des SDRAM 1000;

Fig. 3 ein schematisches Blockschaltbild, das eine Anordnung einer Schaltung 300 zum Bestimmen einer Aktivierung einer internen Schaltung zeigt;

Fig. 4 ein schematisches Blockschaltbild, das eine Anordnung einer internen Takterzeugungsschaltung 200 entsprechend der ersten Ausführungsform zeigt;

Fig. 5 ein schematisches Blockschaltbild, das eine Anordnung eines Taktpuffers 206 zeigt;

Fig. 6 ein Timing-Diagramm zum Darstellen eines Betriebes der internen Takterzeugungsschaltung 200;

Fig. 7 ein schematisches Blockschaltbild, das eine Anordnung einer Standby- Erfassungsschaltung 400 entsprechend einer zweiten Ausführungsform zeigt;

Fig. 8 ein Timing-Diagramm zum Darstellen einer Änderung mit der Zeit in einem Steuersignal zum Anlegen einer NOP-Anweisung;

Fig. 9 ein Timing-Diagramm zum Darstellen eines Betriebes der Standby- Erfassungsschaltung 400 entsprechend der zweiten Ausführungsform;

Fig. 10 ein schematisches Blockschaltbild, das eine Anordnung einer Standby- Erfassungsschaltung 500 entsprechend einer dritten Ausführungsform zeigt;

Fig. 11 ein Timing-Diagramm zum Darstellen eines Betriebes der Standby- Erfassungsschaltung 500;

Fig. 12 ein schematisches Blockschaltbild, das eine Anordnung einer internen Takterzeugungsschaltung 600 entsprechend einer vierten Ausführungsform zeigt;

Fig. 13 ein Timing-Diagramm zum Darstellen eines Betriebes der internen Takterzeugungsschaltung 600;

Fig. 14 ein schematisches Blockschaltbild, das eine Anordnung einer internen Takterzeugungsschaltung 700 entsprechend einer fünften Ausführungsform zeigt;

Fig. 15 ein Timining-Diagramm zum Darstellen eines Betriebes der internen Takterzeugungsschaltung 700;

Fig. 16 ein schematisches Blockschaltbild, das eine Anordnung einer der Anmelderin bekannten internen Takterzeugungsschaltung 2000 zeigt;

Fig. 17 ein schematisches Blockschaltbild zum Darstellen einer Schaltungsanordnung einer verbesserten, der Anmelderin bekannten internen Takterzeugungsschaltung.

1. Ausführungsform

Fig. 1 ist ein schematisches Blockschaltbild, das eine Anordnung eines SDRAM 1000 zeigt. Wie oben beschrieben wurde, ist der SDRAM mit einem externen Taktsignal derart synchronisiert, daß ein synchroner Betrieb zum Empfangen eines Steuersignales und eines Datensignales durchgeführt wird und somit ein Spielraum für die Dateneingabe-/-ausgabezeit aufgrund des zeitlichen Versatzes (d. h. die Zeitablaufverzögerung) der Adressensignale nicht sichergestellt werden muß. Folglich kann die Zykluszeit vorteilhaft verringert werden. Da aufeinanderfolgende Datenwerte synchron mit einem Taktsignal geschrieben und gelesen werden können, kann die Zugriffszeit beim aufeinanderfolgenden Zugreifen auf aufeinanderfolgende Adressen reduziert werden.

Weiterhin hat Choi et al. ein 2-Bit-Vorabruf-SDRAM, das ein Schreiben/Lesen eines Datenwertes für alle zwei Bits (1993 Symposium on VLSI circuit) vorsieht, als eine Architektur zum schnellen Betreiben eines SDRAM vorgestellt.

Im folgenden wird angenommen, daß das SDRAM 1000 eine Anordnung aufweist, die den oben beschriebenen 2-Bit-Vorabruf-Betrieb durchführen kann.

Es sollte jedoch bemerkt werden, daß die vorliegende Erfindung, wie aus der folgenden Beschreibung offensichtlich ist, allgemeiner auf das Reduzieren des elektrischen Verbrauches einer synchronen Halbleiterspeichereinrichtung, die ein externes Taktsignal empfängt und ein internes Taktsignal zum Steuern eines Betriebes einer internen Schaltung erzeugt, angewendet werden kann.

Fig. 1 zeigt eine Anordnung eines funktionellen Abschnittes, der die Eingabe/Ausgabe eines Datenwertes entsprechend einem Bit eines SDRAM mit X 16-Bit-Anordnung betrifft. Genauer ist ein Funktionblock 100 für jeden Dateneingabe-/-ausgabeanschluß vorgesehen und der SDRAM mit X 16-Bit- Anordnung weist 16 Funktionsblöcke 100 für seine entsprechenden Eingabe-/- ausgabeanschlüsse auf. Der beispielhafte Funktionsblock 100 selbst wurde im allgemeinen in den der Anmelderin bekannten SDRAM verwendet und die Anordnung und der Betrieb davon wird nun beschrieben.

In dem in Fig. 1 gezeigten Funktionsblock 100 weist der Speicherzellenfeldabschnitt, der einen Dateneingabe-/-ausgabeanschluß DQi zugeordnet ist, Speicherzellenfelder 71a und 71a', die eine Bank A bilden, und Speicherzellenfelder 71b und 71b', die eine Bank B bilden, auf.

Die Bank A und die Bank B sind in Speicherzellenfeldbänke A0 und A1 bzw. Speicherzellenfeldbänke B0 und B1, die entsprechend Adressensignalen ausgewählt sind, aufgeteilt.

Die Speicherzellenfeldbänke A0 und A1 sind jeweils mit einer Gruppe von X- Dekodern 52a, die eine Mehrzahl von Zeilendekodern zum Dekodieren von Adressensignalen ext.A0-ext.Ai zum Auswählen einer entsprechenden Zeile des Speicherzellenfeldes 71a aufweisen, einer Gruppe von Y-Dekodern 53a, die eine Mehrzahl von Spaltendekodern zum Dekodieren von internen Spaltenadressensignalen Y1-Yk zum Erzeugen eines Spaltenauswahlsignales zum Auswählen einer entsprechenden Spalte des Speicherzellenfeldes 71 aufweisen, und einer Gruppe von Leseverstärkern 54a zum Erfassen und Verstärken der Daten der Speicherzellen, die mit der ausgewählten Zeile des Speicherzellenfeldes 71a verbunden sind, vorgesehen.

Die Gruppe von X-Dekodern 52a weist Zeilendekoder auf, die jeweils für jede Wortleitung des Speicherzellenfeldes 71a vorgesehen sind. Entsprechend den internen Adressensignalen X0-Xi, die als Reaktion auf die externen Adressensignale ext.A0-ext.Ai erzeugt sind, wählt ein entsprechender Zeilendekoder seine entsprechende Wortleitung aus.

Die Gruppe von Y-Dekodern 53a weist Spaltendekoder auf, die jeweils für eine Spaltenauswahlleitung des Speicherzellenfeldes 71a vorgesehen sind. Eine Spaltenauswahlleitung wählt beispielsweise vier Paare von Bitleitungen aus. Die Gruppe von X-Dekodern 52a und die Gruppe von Y-Dekodern 53a wählen gleichzeitig Speicherzellen von 4 Bits in jeder der Speicherzellenfeldbänke A0 und A1 aus. Die Gruppe von X-Dekodern 52a und die Gruppe von Y-Dekodern 53a sind jeweils durch ein Bankbestimmungssignal BA aktiviert.

Die Speicherzellenfeldbänke B0 und B1 sind jeweils mit einer Gruppe von X- Dekodern 52b und einer Gruppe von Y-Dekodern 53b, die jeweils durch ein Bankbestimmungssignal BB aktiviert sind, vorgesehen.

Die Bank A ist ebenfalls mit einer internen Datenübertragungsleitung (eine globale I/O-Leitung) zum Übertragen eines durch die Gruppe von Leseverstärkern 54a erfaßten und verstärkten Datenwertes und zum Übertragen eines geschriebenen Datenwertes zu einer ausgewählten Speicherzelle in dem Speicherzellenfeld 71a vorgesehen.

Die Speicherzellenfeldbank A0 ist mit einem globalen IO-Leitungsbus GIO0 vorgesehen und die Speicherzellenfeldbank A1 ist mit einem globalen IO-Leitungsbus GIO1 vorgesehen. Ein globaler IO-Leitungsbus weist vier Paare von globalen IO-Leitungen zum gleichzeitigen Übertragen und Empfangen von Daten zu und von gleichzeitig ausgewählten Speicherzellen von 4 Bits auf.

Die Paare von globalen IO-Leitungen GIO0 für die Speicherzellenfeldbank A0 sind für ein Register 59a zum Schreiben und eine Gruppe von Schreibpuffern 60a vorgesehen und die Paare von globalen IO-Leitungen GIO1 für die Speicherzellenfeldbank A1 sind für ein Register 59a' zum Schreiben und eine Gruppe von Schreibpuffern 60a' vorgesehen.

Ein Eingabepuffer 58a mit einer 1-Bit-Breite erzeugt einen internen geschriebenen Datenwert von einer Datenwerteingabe von einem Datenwerteingabe-/- ausgabeanschluß DQi. Ein Auswähler 69a, der durch ein Auswählersteuersignal φSEA, das von einer zweiten Steuersignalerzeugungsschaltung 63 ausgegeben ist, gesteuert ist, schaltet und gibt eine Ausgabe des Eingabepuffers 58a entweder zu dem Register 59a zum Schreiben oder dem Register 59a' zum Schreiben.

Genauer ist der Eingabepuffer 58a als Reaktion auf ein Eingabepufferaktivierungssignal φWDBA zum Erzeugen eines internen geschriebenen Datenwertes von der Datenwerteingabe von dem Dateneingabe-/-ausgabeanschluß DQi aktiviert und der Auswähler 69a ist als Reaktion auf das Auswählersteuersignal φSEA, eine geerdete Ausgabe von der zweiten Steuersignalerzeugungsschaltung 63 als Reaktion auf ein Adressensignal, derart gesteuert, daß der interne geschriebene Datenwert zu einem der Register 59a und 59a' zum Schreiben ausgegeben wird.

Die Register 59a und 59a' zum Schreiben sind als Reaktion auf die Registeraktivierungssignale φRwA0 bzw. φRwA1 aktiviert, so daß geschriebene Datenwertausgaben des Auswählers 69a nacheinander gespeichert werden. Die Gruppe von Schreibpuffern 60a und 60a' werden als Reaktion auf Schreibpufferaktivierungssignale φWBA0 und φWBA1 derart aktiviert, daß die in ihren entsprechenden Registern 59a und 59a' zum Schreiben gespeicherten Datenwerte verstärkt werden und daß die verstärkten Datenwerte zu den Bussen der Paare von globalen IO-Leitungen GIO0 bzw. GIO1 übertragen werden.

Die Doppelsystempaare von globalen IO-Leitungen GIO0 und GIO1 sind gemeinsam mit einer Ausgleichsschaltung (nicht gezeigt), die als Reaktion auf ein Ausgleichsschaltungsaktivierungssignal φWEQA (nicht gezeigt) derart aktiviert wird, daß die Busse von Paaren von globalen IO-Leitungen GIO0 und GIO1 ausgeglichen werden, vorgesehen.

Die Gruppe von Schreibpuffern 60a und 60a' und Schreibregistern 59a und 59a' weisen jeweils eine Breite von 8 Bits auf.

Die Speicherzellenfeldbank B weist ähnlich Speicherzellenfeldbänke B0 und B1 auf, die jeweils eine Gruppe von X-Dekodern 52b, eine Gruppe von Y-Dekodern 53b, eine Gruppe von Leseverstärkern 54b, die als Reaktion auf ein Leseverstärkeraktivierungssignal φSAB aktiviert sind, Gruppen von Schreibpuffern 60b und 60b', die als Reaktion auf Pufferaktivierungssignale φWBB0 und φWBB1 aktiviert sind, Register zum Schreiben 59b und 59b', die als Reaktion auf Registeraktivierungssignale φRwB0 und φRwB1 aktiviert sind, Auswähler 69b und 70b, die durch ein Auswählersteuersignal φSEB aktiviert sind, und einen Eingabepuffer 58b, der als Reaktion auf ein Pufferaktivierungssignal φWDBB aktiviert ist, aufweisen.

Die Anordnung der Bank A ist die gleiche wie die der Bank B. Das Vorsehen der Register zum Schreiben 59a und 59a' und 59b und 59b' ermöglicht eine Dateneingabe-/-ausgabe über einen Dateneingabe-/-ausgabeanschluß DQi synchron mit einem schnellen Taktsignal.

Betreffend den verschiedenen Steuersignalen für die Bänke A und B werden nur Steuersignale für eine der Bänke als Reaktion auf die Bankbestimmungssignale BA und BB erzeugt.

In einem Funktionsblock für ein Datenlesesignal wird ein Datenwert, der durch die Gruppe von Leseverstärkern 54a erfaßt und verstärkt ist, zu einem Bus GIO einer internen Datenübertragungsleitung (eine globale IO-Leitung), die für die Bank A vorgesehen ist, übertragen.

Für das Lesen eines Datenwertes sind ein Lesevorverstärker 55a, der als Reaktion auf ein Vorverstärkeraktivierungssignal φRBA0 aktiviert ist, zum Verstärken des Datenwertes auf dem globalen IO-Leitungsbus GIO0 für die Bank A0 und ein Register zum Lesen 56a, das als Reaktion auf ein Registeraktivierungssignal φRrA0 aktiviert ist, zum Speichern des durch den Lesevorverstärker 55a verstärkten Datenwertes vorgesehen.

Es sind ebenfalls ein Lesevorverstärker 55a', der als Reaktion auf ein Vorverstärkeraktivierungssignal φRBA1 aktiviert ist, zum Verstärken des Datenwertes auf dem globalen IO-Leitungsbus GIO1, der für die Bank A1 vorgesehen ist, und ein Register zum Lesen 56a', das als Reaktion auf ein Registeraktivierungssignal φRrAa1 aktiviert ist, zum Speichern des durch den Lesevorverstärker 55a' verstärkten Datenwertes vorgesehen.

Der in Fig. 1 gezeigte Funktionsblock 100 weist ebenfalls einen Auswähler 70a, der Daten von den Registern 56a und 56a' zum Lesen empfängt und danach einen der empfangenen Datenwerte als Reaktion auf das Auswählersignal φSEA ausgibt, und einen Ausgabepuffer 57a, der die Ausgabe des Auswählers 70a empfängt und danach den Datenwert ausgibt, auf.

Der Lesevorverstärker 55a und das Register zum Lesen 56a weisen jeweils eine Breite von 4 Bits für vier Paare von globalen IO-Leitungen auf. Das Register 56a zum Lesen hält und gibt nacheinander bzw. danach die von dem Lesevorverstärker 55a ausgegebenen Datenwerte als Reaktion auf das Registeraktivierungssignal φRrA1 aus.

Die Lesevorverstärker 55a' und das Register 56a' zum Lesen arbeiten ähnlich.

Ein Ausgabepuffer 57a reagiert auf ein Ausgabefreigabesignal φOUTA zum Übertragen von 8-Bit-Daten, die nacheinander von dem Auswähler zum Lesen 70a ausgegebenen sind, zu dem Dateneingabe-/-ausgabeanschluß DQi. Obwohl Daten über den Dateneingabe-/-ausgabeanschluß DQi in Fig. 1 eingegeben werden, können Daten über separate Anschlüsse ein- und ausgegeben werden.

Die Speicherzellenfeldbank B weist exakt die gleiche Anordnung auf: Lesevorverstärker 55b und 55b', die durch Lesevorverstärkeraktivierungssignale φRBB0 bzw. φRBB1 aktiviert sind, Register 56b und 56b' zum Lesen, die durch Registeraktivierungssignale φRrB0 bzw. φRrB1 aktiviert sind, einen Auswähler 70b, der selektiv eine der Ausgaben der Register zum Lesen 56b und 56b' als Reaktion auf das Signal φSEB ausgibt, einen Ausgabepuffer 57b, der die von dem Auswähler 70b ausgegeben Daten zu dem Dateneingabe-/-ausgabeanschluß DQi als Reaktion auf ein Signal φOUTB ausgibt.

Da die Bänke A und B fast die gleiche Anordnung aufweisen und nur einer von ihnen als Reaktion auf die Bankbestimmungssignale BA und BB ausgewählt wird, können die Bänke A und B fast unabhängig voneinander arbeiten.

Eine erste Steuersignalerzeugungsschaltung 62, eine zweite Steuersignalerzeugungsschaltung 63 und ein Taktzähler 64 sind als Steuersystem zum unabhängigen Treiben der Bänke A und B vorgesehen.

Synchron mit dem externen Taktsignal Ext.CLK empfängt die erste Steuersignalerzeugungsschaltung 62 extern angelegte Steuersignale, d. h. ein externes Zeilenadressenauslösesignal ext./RAS, ein externes Spaltenadressenauslösesignal ext./CAS, ein Chipauswahlsignal ext./CS und ein externes Schreibfreigabesignal ext./WE, ein Taktfreigabesignal CKE, und erzeugt interne Steuersignale φxa, φya, φW, φO, φR und C0.

φO ist ein Signal zum Bestimmen des Ausgebens des Steuersignales φOUTA oder φOUTB zum Leiten des Ausgabepuffers 57a oder 57b zum Vorsehen des Datenausgabebetriebes.

Das Signal φW zeigt an, daß der Schreibbetrieb bestimmt ist, und das Signal φR zeigt an, daß der Lesebetrieb bestimmt ist.

Das Chipauswahlsignal ext./CS zeigt an, daß das Empfangen der anderen Steuersignale freigegeben ist, wenn das Signal einen aktiven niedrigen Pegel erreicht. Genauer ist, wenn das Signal ext./CS den inaktiven hohen Pegel erreicht, das Aufnehmen der anderen Steuersignale in die erste Steuersignalerzeugungsschaltung 62 unterbunden bzw. verboten.

Das Signal C0 ist ein kurzes Einzelpulssignal, das als Reaktion auf die Aktivierung des Signales ext./CS und synchron zu dem internen Taktsignal int./CLK erzeugt ist.

Wie aus der folgenden Beschreibung deutlich wird, bestimmen die Kombinationen der Signale ext./RAS, ext./CAS und ext./WE die Aktivierung, den Lesebetrieb, den Schreibbetrieb, den Vorladebetrieb, den Auffrischbetrieb und ähnliches des SDRAM 1000.

Die zweite Steuersignalerzeugungsschaltung 63 erzeugt Bankbestimmungssignale BA und BB, das niederwertigste Bit YO eines externen Adressensignales, interne Steuersignale φW, φO, φR und C0 und Steuersignale zum unabhängigen Treiben der Bänke A und B als Reaktion auf eine Ausgabe des Taktzählers 64, d. h. Leseverstärkeraktivierungssignale φSAA und φSAB, Schreibpufferaktivierungssignale φWBA0, φWBA1, φWBB0 und φWBB1, Signale zum Aktivieren der Register zum Schreiben φRwA0, φRwA1, φRwB0 und φRwB1, Auswählersteuersignale φSEA und φSEB, Eingabepufferaktivierungssignale φWDBA und φWDBB, Lesevorverstärkeraktivierungssignale φRBB0, φRBB1, φRBA0 und φRBA1, Signale zum Aktivieren der Register zum Lesen φRrB0, φRrB1, φRrA0 und φRrA1 und Ausgabepufferaktivierungssignale φOUTA und φOUTB.

Der SDRAM 1000 weist weiter als periphere Schaltungen einen X-Adressenpuffer 65, der auf ein internes Steuersignal φxa reagiert, zum Empfangen der externen Adressensignale ext.A0-ext.A1 und Erzeugen von internen Adressensignalen X0-Xj und Bankauswahlsignalen BA und BB und einen Y-Adressenpuffer 66, der als Reaktion auf ein internes Steuersignal φya aktiviert ist, zum Ausgeben von internen Spaltenadressensignalen Y0-Yk zum Festlegen der Spaltenauswahlleitungen auf. Der SDRAM 1000 weist ebenfalls eine Y-Adressenbetriebsschaltung 68, die durch das Taktsignal CLK gesteuert ist, zum Ausgeben von Signalen YE0-YEk und von Signalen YO0-YOk entsprechend den ausgewählten Spaltenadressen als periphere Schaltung auf.

Es sollte angemerkt werden, daß die Signale YE0-YEk interne Spaltenadressensignale entsprechend zu Spaltenadressen in der Speicherzellenfeldbank A0 oder B0 darstellen und daß die Signale YO0-YOk interne Spaltenadressensignale entsprechend Spaltenadressen in der Speicherzellenfeldbank A1 oder B1 darstellen.

Obwohl in der obigen Beschreibung zwei Bänke vorhanden sind, kann die Anzahl der Bänke erhöht sein und die Register, Puffer und I/O-Leitungen können entsprechend vorgesehen sein. In diesem Beispiel kann auf die Bänke ebenfalls unabhängig zugegriffen werden.

Ein Datenwert wird in die Speicherzellenfeldbank A0 oder A1 entsprechend dem niederwertigsten Bit einer angelegten Adresse eingeschrieben, wenn eine Schreibanweisung eingegeben ist. Der Betrieb kann wie folgt kurz beschrieben werden. Wenn eine Schreibanweisung eingegeben wird, wird ein Y-Dekoder entsprechend einer angelegten Adresse aktiviert. Der erste Datenwert wird in einem Register A0 gespeichert und dann wird der in dem Register A0 gespeicherte Datenwert über die I/O-Leitung GIO0 in die Speicherzellenfeldbank A0 als Reaktion auf die Aktivierung des Signales φWBA0 geschrieben.

Der bei der nächsten ansteigenden Flanke des Taktsignales empfangenen Datenwert wird in dem Registern A1 gespeichert und dann über die I/O-Leitung GIO1 in die Speicherzellenfeldbank A1 als Reaktion auf die Aktivierung des Signales φWBA1 eingeschrieben. Wenn das Schreiben der Datenwerte von 2 Bits beendet ist, werden die Signale φBA0 und φBA1 deaktiviert und die Potentialpegel der I/O-Leitungen GIO0 und GIO1, die die Speicherzellenfelder mit den Puffern verbinden, werden zum Schreiben des nächsten Datenwertes ausgeglichen.

Der SDRAM 1000 weist ebenfalls eine interne Takterzeugungsschaltung 200 auf, die als Reaktion auf ein Signal φACT, das zum Bestimmen der Aktivierung eines Schaltungsbetriebes einer internen Schaltung erzeugt ist, und auf das Chipauswahlsignal ext./CS gesteuert ist, zum Erzeugen des internen Taktsignales int.CLK.

Genauer wird die interne Takterzeugungsschaltung 200 als Reaktion auf die Aktivierung des Chipauswahlsignales ext./CS aktiviert und empfängt das externe Taktsignal Ext.CLK und ist mit diesem synchronisiert und beginnt einen Betrieb zum Erzeugen des internen Taktsignales int.CLK mit einer vorbestimmten Pulsbreite. Weiterhin stoppt die interne Taktsignalerzeugungsschaltung 200 den Betrieb zum Erzeugen des internen Taktsignales int.CLK, wenn das Signal φACT deaktiviert ist.

Genauer muß jedesmal, wenn eine Anweisung in das SDRAM 100 im Standby eingegeben wird, das Chipauswahlsignal ext./CS aktiviert werden und als Reaktion beginnt die interne Takterzeugungsschaltung 200 den Betrieb zum Erzeugen des internen Taktsignales int.CLK. Im Gegensatz dazu erreicht das Signal φACT zum Bestimmen der Aktivierung der internen Schaltung den inaktiven niedrigen Pegel, wenn die Aktivierung des SDRAM 1000 bestimmt ist, ein Datenschreibbetrieb oder ein Datenlesebetrieb beendet ist und die interne Schaltung in den Standby-Zustand gelangt. Als Reaktion stoppt die interne Takterzeugungsschaltung 200 ihren Betrieb. Somit wird der Schaltungsbetrieb zum Erzeugen des internen Taktsignales int.CLK in dem SDRAM 1000 im Standby gestoppt und somit kann der elektrische Verbrauch reduziert werden.

Fig. 2 ist ein Timing-Diagramm (Zeitablauf-Diagramm) zum Darstellen eines Lesebetriebes des in Fig. 1 gezeigten SDRAM 1000.

Fig. 2 zeigt ein Beispiel mit einer Bündellänge von 8 und einer /CS-Warte- bzw. Zugriffszeit von 3.

An der steigenden Flanke des externen Taktsignales Ext.CLK im Zyklus 1 wird eine Zeilenadresse Xa in das SDRAM 1000 aufgenommen, wenn das Chipauswahlsignal ext./CS und das Zeilenadressenauslösesignal ext./RAS beide einen aktiven niedrigen Zustand erreichen. Währenddessen erreicht an der steigenden Flanke des externen Taktsignales Ext.CLK in dem Zyklus 1, wenn das Signal ext./RAS einen niedrigen Pegel erreicht und die Signale ext./CAS und ext./WE jeweils einen hohen Pegel erreichen, ein Signal φACTarray, d. h. die invertierte Version eines Signales ZRASE-A zum Bestimmen der Aktivierung der internen Schaltung, einen aktiven hohen Pegel und das Signal φACT wird als Reaktion zum Bestimmen der Aktivierung der internen Schaltung aktiviert. In anderen Worten wird die Bank A als Reaktion auf ein Adressensignal aktiviert.

Dann wird bei der steigenden Flanke des externen Taktsignales Ext.CLK in dem Zyklus 4, wenn die Signale ext./CS und ext./CAS beide einen aktiven niedrigen Pegel erreichen, ein Spaltenadressensignal Yb in den SDRAM 1000 aufgenommen. Wenn das Empfangen des Spaltenadressensignales beendet ist, erreicht ein Signal φO zum Bestimmen der Datenausgabe einen aktiven hohen Pegel an der steigenden Flanke des externen Taktsignals Ext.CLK im Zyklus 6. Dann ist an der steigenden Flanke des externen Taktsignales Ext.CLK in dem Zyklus 7, wenn die Signale ext./CS, ext./RAS und ext./WE jeweils einen aktiven hohen Pegel erreichen, das Vorladen der Bank A bestimmt und das Signal φACTarray zum Bestimmen der Aktivierung des Speicherfeldes erreicht als Reaktion einen inaktiven niedrigen Pegel.

Währenddessen werden Lesedatenwerte B0-B7 nacheinander synchron mit dem externen Taktsignal Ext.CLK zu dem Äußeren des SDRAM ausgegeben, wobei bei der steigenden Flanke des externen Taktsignales Ext.CLK im Zyklus 7 begonnen wird, was drei Zyklen nach dem Zyklus 4 ist, aufgrund der /CS-Wartezeit von 3.

An der ansteigenden Flanke des externen Taktsignales Ext.CLK im Zyklus 11 wird, wenn die Signale ext./CS und ext./RAS jeweils einen aktiven niedrigen Pegel erreichen, ein Zeilenadressensignal Xc zum Bestimmen der nächsten ausgewählten Zeile in den SDRAM 1000 aufgenommen. Währenddessen wird das Signal φACTarray in einen aktiven Zustand gebracht und die Bank A ist aktiviert.

An der steigenden Flanke des externen Taktsignales Ext.CLK im Zyklus 14, wenn das Ausgeben des Lesedatenwertes B7 beendet ist, wird das Signal φO als Reaktion in einen inaktiven Zustand gebracht.

Wenn das externe Taktsignal Ext.CLK in dem Zyklus 16 ansteigt, werden weiterhin Datenwerte d0-d7 von 8 Bits, die nacheinander von den durch die Adressensignale Xc und Yd bestimmten Adressen gelesen sind, nacheinander synchron mit dem externen Taktsignal Ext.CLK ausgegeben, wobei an der steigenden Flanke des externen Taktsignales Ext.CLK im Zyklus 17 begonnen wird, was drei Zyklen nach der ansteigenden Flanke des externen Taktsignales Ext.CLK im Zyklus 14 ist, aufgrund der /CSD- bzw. /CAS-Wartezeit von 3.

Währenddessen wird an der steigenden Flanke des externen Taktsignales Ext.CLK im Zyklus 17, wenn die Signale ext./CS, ext./RAS und ext./WE jeweils einen aktiven niedrigen Pegel erreichen, der Betrieb zum Vorladen der Bank A als Reaktion bestimmt und das Signal φACTarray erreicht einen inaktiven niedrigen Pegel.

Wenn das Ausgeben des gelesenen Datenwertes d7 beendet ist, wird das Signal φO als Reaktion deaktiviert. Somit erreicht an der steigenden Flanke des externen Taktsignales Ext.CLK im Zyklus 25 das Signal φACT ebenfalls ein inaktiven niedrigen Pegel als Reaktion auf die inaktiven Zustände der Signale φACTarray und φO und der Deaktivierung des Schaltungsbetriebes der internen Schaltung.

Fig. 3 ist ein schematisches Blockschaltbild, das eine Anordnung einer internen Schaltung einer Aktivierungsbestimmungsschaltung 300 zum Erzeugen eines internen Schaltungsaktivierungssignales φACT zeigt.

Die interne Schaltung der Aktivierungsbestimmungsschaltung 300 weist einen Anweisungsdekoder 302, der logische Kombinationen der Signale ext./CAS, ext./CS, ext./RAS und ex./WE und des internen Taktsignales int.CLK derart vorsieht, daß eine Arbeitsanweisung und eine Vorladeanweisung erzeugt werden, eine S-R-Flip-Flop-Schaltung 306, die die Arbeitsanweisung und die Vorladeanweisung als ein Setzsignal bzw. ein Rücksetzsignal empfängt und das Signal φACTarray ausgibt, eine NOR-Schaltung 314, die die Signale φACTarray und φO empfängt, und einen Inverter 316, der eine Ausgabe der NOR-Schaltung 314 empfängt und das Signal φACT ausgibt, auf.

Genauer, wenn die Signale ext./CAS und ext./WE beide einen inaktiven hohen Pegel erreichen und die Signale ext./RAS und ext./CAS beide einen aktiven niedrigen Pegel erreichen, aktiviert die interne Schaltung der Aktivierungsbestimmungsschaltung 300 als Reaktion das Signal φACTarray Synchron mit dem internen Takt int.CLK. Wenn das Signal ext./CAS einen inaktiven hohen Pegel erreicht und die Signale ext./RAS, ext./CS und ext./WE jeweils einen aktiven niedrigen Pegel erreichen, deaktiviert die Schaltung 300 als Reaktion das Signal φACTarray synchron mit dem internen Taktsignal int.CLK.

Es sollte angemerkt werden, daß die Vorladeanweisung einen Vorladebefehl aufweist, der in einem Betrieb in dem Modus, bei dem Vorladen automatisch vorgesehen ist, wenn ein interner Betrieb beendet ist, erzeugt ist.

Somit wird das Signal φACT aktiviert, wenn eines von dem Signal φACTarray und dem Signal φO aktiviert ist. Die Aktivierung des Signales φACTarray bedeutet, daß eine der Bänke aktiviert ist. Die Aktivierung des Signales φO bedeutet, daß die Datenausgabe aktiviert ist.

Fig. 4 ist ein schematisches Blockschaltbild zum spezielleren Zeigen einer Anordnung einer internen Takterzeugungsschaltung 200, die in Fig. 1 gezeigt ist.

Die interne Takterzeugungsschaltung 200 weist eine Standby-Erfassungsschaltung 202 zum Erfassen, daß ein Standby-Zustand in dem SDRAM 1000 als Reaktion auf die Signale φACT und ext./CS bestimmt ist, und zum Deaktivieren eines Taktaktivierungssignales ZPDE in dem Standby-Zustand, eine Takteingabesteuerschaltung 204, die als Reaktion auf das Signal ZPDE gesteuert ist und das externe Taktsignal Ext.CLK empfängt, zum transparenten Ausgeben des externen Taktsignales Ext.CLK, wenn das Signal ZPDE aktiviert ist, und zum Stoppen des Ausgebens des Signales Ext.CLK, wenn das Signal ZPDE deaktiviert ist, und einen Taktpuffer 206, der eine Ausgabe der Takteingabesteuerschaltung 204 empfängt und mit dem externen Taktsignal Ext.CLK synchronisiert ist, zum Umwandeln der Ausgabe in das interne Taktsignal int.CLK mit einer vorbestimmten Pulsbreite auf.

Die Standby-Erfassungsschaltung 202 weist eine NOR-Schaltung 210, die an einem Eingabeknoten das Chipauswahlsignal ext./CS empfängt und ein Massepotential an dem anderen Eingabeknoten empfängt, einen Inverter 212, der eine Ausgabe der NOR-Schaltung 210 empfängt, invertiert und ausgibt, einen Inverter 216, der das ausgegebene Signal φACT empfängt, invertiert und ausgibt, eine Verzögerungsstufe 218, die eine Ausgabe des Inverters 216 empfängt, für eine vorbestimmte Zeitdauer verzögert, dann invertiert und ausgibt, eine NAND- Schaltung 220, die die Ausgabe des Inverters 216 empfängt und die Ausgabe der Verzögerungsschaltung 218 empfängt, eine NAND-Schaltung 222, die ein Ausschaltsetzsignal PDS als ein Ausgabesignal der NAND-Schaltung 220 an einem Eingang und ein Taktaktivierungssignal ZPDE an dem anderen Eingang empfängt, und eine NAND-Schaltung 214, die eine Ausgabe der NAND- Schaltung 222 an einem Eingabeknoten und ein Ausschaltzurücksetzsignal PDRS als ein Ausgabesignal des Inverters 212 an dem anderen Eingabeknoten derart empfängt, daß ein Signal ZPDE ausgegeben wird, auf.

Die Takteingabesteuerschaltung 204 weist eine NAND-Schaltung 230, die ein externes Taktsignal Ext.CLK an einem Eingabeknoten und das Signal ZPDE an dem anderen Eingabeknoten empfängt, und einen Inverter 232, der eine Ausgabe der NAND-Schaltung 230 empfängt, invertiert und ausgibt, auf.

Fig. 5 ist ein schematisches Blockschaltbild, das eine genauere Anordnung des in Fig. 4 gezeigten Taktpuffers 206 darstellt.

Der Taktpuffer 206 weist eine Verzögerungsschaltung 240 mit einer ungeraden Anzahl von Stufen, die die Ausgabe der Takteingabesteuerschaltung 204 empfängt, für eine vorbestimmte Zeitdauer verzögert und ausgibt, eine NAND- Schaltung 242, die eine Ausgabe der Verzögerungsschaltung 240 und die Ausgabe der Takteingabesteuerschaltung 204 empfängt, und einen Inverter 244, der eine Ausgabe der NAND-Schaltung 242 empfängt und derart invertiert, daß das interne Taktsignal int.CLK ausgegeben wird, auf.

Fig. 6 ist ein Timing-Diagramm zum Darstellen eines Betriebes der internen Takterzeugungsschaltung, die in Fig. 4 gezeigt ist.

Als Reaktion auf die ansteigende Flanke des externen Taktsignales Ext.CLK zum Zeitpunkt t1, wenn die Signale φACTarray und φO jeweils einen inaktiven Zustand erreichen, erreicht das Signal φACT einen inaktiven niedrigen Pegel.

Als Reaktion erreicht das Ausschaltsetzsignal PDS in der Standby-Erfassungsschaltung 202 einen aktiven niedrigen Pegel für die vorbestimmte Zeit, die durch die Verzögerungsstufe 218 bestimmt ist. Als Reaktion auf die Aktivierung des Ausschaltsetzsignales PDS erreicht das Signal ZPDE einen inaktiven niedrigen Pegel. Als Reaktion stoppt die Takteingabesteuerschaltung 204 das Ausgeben des externen Taktsignales Ext.CLK zu dem Taktpuffer 206. Folglich wird der Betrieb zum Ausgeben des internen Taktsignales int.CLK zum Zeitpunkt t2 gestoppt.

Wenn dann das Chipauswahlsignal ext./CS einen aktiven niedrigen Pegel zum Zeitpunkt t3 erreicht, erreicht das Ausschaltzurücksetzsignal PDRS in der Standby-Erfassungsschaltung 202 als Reaktion einen aktiven niedrigen Pegel. Als Reaktion kehrt das von der NAND-Schaltung 214 ausgegebene Signal ZPDE wieder in einen aktiven hohen Pegel zurück.

Wenn das Signal ZPDE den aktiven Zustand erreicht, wird das Ausgeben des internen Taktsignales int.CLK als Reaktion nach dem Zeitpunkt t4 wieder aufgenommen.

Somit wird bei dem SDRAM 1000 entsprechend der ersten Ausführungsform das Ausgeben des internen Taktsignales int.CLK von der internen Takterzeugungsschaltung 200 als Reaktion gestartet, wenn das Chipauswahlssignal ext./CS einen aktiven niedrigen Pegel erreicht, so daß extern eine Anweisung an den SDRAM 1000 angelegt wird, wenn der SDRAM 1000 in dem Standby- Zustand ist. Der Betrieb zum Ausgeben des internen Taktsignales int.CLK wird als Reaktion auf die Deaktivierung des Signales φACT, das aktiviert ist, wenn die interne Schaltung aktiviert ist, d. h. wenn eine Bank aktiviert ist oder ein Datenwert innerhalb des SDRAM 1000 ausgegeben wird, gestoppt.

Wenn der SDRAM 1000 in dem Standby-Zustand ist, arbeitet somit der Taktpuffer 206 zum Ausgeben des internen Taktsignales int.CLK nicht und der elektrische Verbrauch in dem Standby-Zustand kann unterdrückt werden.

Zusätzlich ist die Vorbereitungs- bzw. Einstellzeit für das Chipauswahlsignal ext./CS bezüglich des externen Taktsignales Ext.CLK im allgemeinen als ein Standard von 2 ns (oder 3 ns) definiert, da das Signal ext./CS asynchron extern eingeben wird. Folglich wird, wenn das Signal ZPDE in einen aktiven hohen Pegel innerhalb von 2 ns (oder 3 ns) zurückkehrt, nachdem das Signal ext./CS einen niedrigen Pegel erreicht, der Betrieb zum Ausgeben des internen Taktsignales int.CLK gestartet und irgendwelche Schwierigkeiten werden in dem Standard nicht verursacht. Im allgemeinen ist die oben erwähnte Zeit von 2 ns (oder 3 ns) ein Standard, der ein asynchrones Eingeben des Signales ext./CS ermöglicht, und somit kann ein solcher Spielraum für einen schnellen Datenlese- und -schreibbetrieb sichergestellt werden.

In anderen Worten kann für einen schnellen SDRAM-Betrieb ein niedriger elektrischer Verbrauch in dem SDRAM 1000, der in dem Standby-Zustand ist, erreicht werden, ohne einen Spielraum für den Lesebetrieb und den Schreibbetrieb zu beeinflussen.

Somit ist der Betrieb basierend auf dem extern asynchron eingegebenen Chipauswahlsignal prinzipiell unterschiedlich zu dem Stand der Technik des Unterbrechens der Versorgung bzw. der Stromversorgung für die Anfangsstufe der Eingabeschaltung eines externen Eingabe-/Ausgabestiftes eines SDRAM in dem Standby-Zustand und er ist ebenfalls prinzipiell unterschiedlich zu dem Stand der Technik des einfachen Stoppens der Erzeugung eines Taktsignales, wenn ein DRAM in einem Mikrocomputersystem in dem Standby-Zustand ist.

2. Ausführungsform

Fig. 7 ist ein schematisches Blockschaltbild, das eine Anordnung einer Standby-Erfassungsschaltung 400 in einer internen Takterzeugungsschaltung entsprechend einer zweiten Ausführungsform zeigt.

Eine Anordnung eines SDRAM entsprechend der zweiten Ausführungsform ist identisch zu der des in Fig. 1 gezeigten SDRAM 1000, außer für die Anordnung der Standby-Erfassungsschaltung bzw. Standby-Erkennungsschaltung 400, die in Fig. 7 gezeigt ist.

Die Standby-Erfassungsschaltung 400 unterscheidet sich von der Anordnung der Standby-Erfassungsschaltung 202 entsprechend der in Fig. 4 gezeigten der ersten Ausführungsform darin, daß die Standby-Erfassungsschaltung 400 eine NAND-Schaltung 402, die ein Ausgabesignal in den hohen Pegel ändert, während das Chipauswahlsignal ext./CS aktiviert ist, wenn eine Anweisung zum Bestimmen eines Standby-Betriebes (d. h. eine Nicht-Betriebsanweisung, die im folgenden als NOP bezeichnet wird) in den SDRAM eingegeben wird, eine Verzögerungsstufe 404, die die Ausgabe der NAND-Schaltung 402 empfängt, für eine vorbestimmte Zeitdauer verzögert, dann invertiert und ausgibt, und eine NAND-Schaltung 406, die die Ausgabe der NAND-Schaltung 402 und eine Ausgabe der Verzögerungsstufe 404 derart empfängt, daß ein zweites Ausschaltsetzsignal PDS2 ausgegeben wird, aufweist.

Im folgenden wird ein von der NAND-Schaltung 220, die die Ausgabe der Verzögerungsstufe 218, die ein von der Invertierung des Signales φACT durch den Inverter 216 resultierendes Signal empfängt, das resultierende Signal für die vorbestimmte Zeitdauer verzögert und das verzögerte Signal ausgibt, und die Ausgabe des Inverters 216 empfängt, ausgegebenes Signal als ein erstes Ausschaltsetzsignal PDS1 bezeichnet.

Weiterhin ist die Standby-Erfassungsschaltung 400 in der Anordnung der Standby-Erfassungsschaltung 200 darin unterschiedlich, daß die NAND-Schaltung, die das Ausschaltsetzsignal PDS und das Signal ZPDE als eine Ausgabe der NAND-Schaltung 214 empfängt, durch eine NAND-Schaltung 422 mit drei Eingängen zum Empfangen der Signale ZPDE, PDS1 und PDS2 ersetzt ist.

Der Rest der Anordnung der Standby-Erfassungsschaltung 400 ist ähnlich zu der der Standby-Erfassungsschaltung 200, die in Fig. 4 gezeigt ist. Und daher sind identische Abschnitte durch identische Bezugszeichen bezeichnet und eine Beschreibung davon wird nicht wiederholt.

Zum Bestimmen der NOP-Anweisung muß hier das Chipauswahlsignal ext./CS einen aktiven niedrigen Pegel, das Signal ext./RAS einen hohen Pegel, das Signale ext./CAS einen hohen Pegel und das Signal ext./WE einen hohen Pegel an der steigenden Flanke des externen Taktsignales Ext.CLK erreichen.

Wenn die externen Steuersignale solche Pegel, wie oben beschrieben, erreichen, werden die internen Steuersignale CS0, ZRAS0 und ZCAS0 in der ersten Steuersignalerzeugungsschaltung 62 erzeugt.

Fig. 8 ist ein Timing-Diagramm zum Darstellen der Änderung dieser Signale mit der Zeit.

Als Reaktion auf die Aktivierung des Chipauswahlsignales ext./CS, wenn das externe Taktsignal Ext./CLK zum Zeitpunkt t1 ansteigt, wird ein Einzelimpuls CS0 synchron mit dem internen Taktsignal int.CLK erzeugt.

Ähnlich wird auf die Deaktivierung des Signales ext./RAS an der steigenden Flanke des externen Taktsignales Ext.CLK zum Zeitpunkt t1 ein Einzelpuls ZRAS0 synchron mit dem internen Taktsignal Ext.CLK aktiviert.

Weiterhin wird als Reaktion auf die Deaktivierung des Signales ext./CAS an der steigenden Flanke des externen Taktsignales Ext.CLK zum Zeitpunkt t1 ein Einzelimpuls ZCAS0 synchron mit dem internen Taktsignal int.CLK aktiviert.

Da die in Fig. 7 gezeigte NAND-Schaltung 402 diese Signale CS0, ZRAS0 und ZCAS0 empfängt, gelangt das Ausgabesignal der NAND-Schaltung 402 in einen niedrigen Pegel, wenn eine Kombination der externen Steuersignale die NOP-Anweisung bestimmt, wie mit Bezug zu Fig. 8 beschrieben wurde. Als Reaktion wird das Ausschaltsetzsignal PDS2 mit einer vorbestimmten Pulsbreite, die an der Verzögerungsstufe 404 bestimmt ist, von der NAND-Schaltung 406 ausgegeben.

Fig. 9 ist ein Timing-Diagramm zum Darstellen eines Betriebes der in Fig. 7 gezeigten Standby-Erfassungsschaltung 400 und einer Änderung des internen Taktsignales int.CLK mit der Zeit, die durch das von der Standby-Erfassungsschaltung ausgegebene Signal ZPDE gesteuert und somit erzeugt wird.

Wenn ein Betrieb der internen Schaltung zum Zeitpunkt t1 beendet ist, ändert sich das Signal φACT von einem aktiven hohen Pegel in einen inaktiven niedrigen Pegel. Als Reaktion erreicht das Ausschaltsetzsignal PDS1, das von der in Fig. 7 gezeigten NAND-Schaltung 220 ausgegeben wird, einen aktiven Zustand. Als Reaktion auf die Aktivierung des Signales PDS1 ändert sich das Taktaktivierungssignal ZPDE in einen niedrigen Pegel und nachdem das interne Taktsignal int.CLK zum Zeitpunkt t2 fällt, wird der Erzeugungsbetrieb des internen Taktsignales int.CLK gestoppt.

In anderen Worten wird der Betrieb des Erzeugens des internen Taktsignales int.CLK gestoppt, wenn der Betrieb der internen Schaltung gestoppt ist, wie in der ersten Ausführungsform mit Bezug zu Fig. 6 beschrieben wurde.

Wie oben beschrieben wurde, erreicht inzwischen das Chipauswahlsignal ext./CS einen aktiven Zustand, wenn eine NOP-Anweisung in ein SDRAM in einem Standby-Zustand eingegeben wird. Somit wird für eine Standby-Erfassungsschaltung 200 entsprechend der ersten Ausführungsform, wenn eine NOP- Anweisung in einem Standby-Zustand eingegeben wird, das Signal ZPDE einen aktiven hohen Pegel erreichen und ein Erzeugungsbetrieb des internen Taktsignales wird gestartet.

Genauer erreicht für die Anordnung der Standby-Erfassungschaltung 202 entsprechend der ersten Ausführungsform, die in Fig. 4 gezeigt ist, das Signal ext./CS einen niedrigen Pegel und die durch die Gatter 214 und 222 gebildete Halteschaltung wird derart zurückgesetzt, daß das Signal ZPDE aktiviert wird, während einer Anweisung zum Bestimmen eines internen Betriebes nur nicht erfolgreich eingegeben wird, wenn die NOP-Anweisung angelegt ist. Somit geht das Signal φACT in einen inaktiven niedrigen Pegel über und das Signal ZPDE wird einen hohen Pegel beibehalten. Wenn die NOP-Anweisung in einem Standby-Zustand bestimmt ist, wird folglich der Erzeugungsbetrieb des internen Taktsignales int.CLK trotz des Standby-Zustandes gestartet.

Im Gegensatz dazu ermöglicht für die in Fig. 7 gezeigte Standby-Erfassungsschaltung 400 ein solcher Betrieb, der im folgenden beschrieben ist, eine weitere elektrische Reduzierung bei dem Erzeugungsbetrieb des internen Taktsignales int.CLK, wenn eine NOP-Anweisung in einem Standby-Betrieb bestimmt wird.

Genauer ändert sich, wenn eine NOP-Anweisung eingegeben wird und das Signal ext./CS einen inaktiven niedrigen Pegel zum Zeitpunkt t3 erreicht, das Ausschaltzurücksetzsignal PDRS als Reaktion ebenfalls in einen aktiven Zustand. Als Reaktion ändert sich das Signal ZPDE zuerst in einen aktiven hohen Pegel und dieses Signal ZPDE steuert das interne Taktsignal int.CLK derart, daß es sich in einen aktiven Zustand ändert.

Wie jedoch mit Bezug zu Fig. 8 beschrieben wurde, erreichen, wenn das interne Taktsignal int.CLK zum Zeitpunkt t4 ansteigt, die Signale CS0, ZRAS0 und ZCAS0 als Reaktion jeweils einen aktiven hohen Pegel. Dann wenn die Signale CS0, ZRAS0 und ZCAS0 auf die fallende Flanke des internen Taktsignales int.CLK zum Zeitpunkt t5 reagieren und jeweils sich in einen inaktiven niedrigen Pegel ändern, erreicht das Ausschaltsetzsignal PDS2, das von der in Fig. 7 gezeigten NAND-Schaltung 406 ausgegeben wird, als Reaktion einen aktiven Zustand. Somit wird der Zustand der durch die NAND-Schaltung 422 und die NAND-Schaltung 214 gebildete Halteschaltung in einen Setzzustand geändert und das Signal ZPDE ändert sich wieder in einen inaktiven Zustand zum Zeitpunkt t6.

Wenn eine NOP-Anweisung in dem SDRAM entsprechend der zweiten Ausführungsform in einem Standby-Zustand angelegt wird, wird somit der Erzeugungsbetrieb des internen Taktsignales int.CLK nicht in einem aktiven Zustand beibehalten und somit kann der elektrische Verbrauch reduziert werden.

Zusätzlich wird der elektrische Verbrauch in dem Standby-Zustand nicht erhöht, wenn die Taktrate zum Verbessern der Betriebsgeschwindigkeit in dem Lese- oder Schreibbetrieb des SDRAM erhöht wird.

3. Ausführungsform

Fig. 10 ist ein schematisches Blockschaltbild, das eine Anordnung einer Standby-Erfassungsschaltung 500 entsprechend einer dritten Ausführungsform zeigt.

Die Anordnung der Standby-Erfassungsschaltung 500 entsprechend der dritten Ausführungsform unterscheidet sich von der der Standby-Erfassungsschaltung 202 entsprechend der ersten Ausführungsform, die in Fig. 4 gezeigt ist, darin, daß die Standby-Erfassungschaltung 500 einen Inverter 502, der ein Signal CS0 empfängt, invertiert und ausgibt, eine Verzögerungsschaltung 504, die eine Ausgabe des Inverters 502 empfängt, für eine vorbestimmte Zeitdauer verzögert, dann invertiert und ausgibt, und eine NAND-Schaltung 506, die eine Ausgabe des Inverters 502 und eine Ausgabe der Verzögerungsschaltung 504 derart empfängt, daß ein Ausschaltsetzsignal PDS2 ausgegeben wird, aufweist.

Die Anordnung der Standby-Erfassungsschaltung 500 ist die der Standby-Erfassungsschaltung 202, wobei die NAND-Schaltung 214 durch eine NAND- Schaltung 514 mit drei Eingängen, die ein durch den Inverter 508 invertiertes Signal, d. h. die invertierte Version des Signales φACT, an einem ersten Eingabeknoten und ein Ausschaltzurücksetzsignal PDRS an einem zweiten Eingabeknoten derart empfängt, daß das Signal ZPDE ausgegeben wird, ersetzt ist. Weiterhin ist die Standby-Erfassungsschaltung 500 so ausgebildet, daß die NAND-Schaltung 222 durch eine NAND-Schaltung 522 mit drei Eingängen, die das Signal ZPDE und die Ausschaltsetzsignale PDS1 und PD2 empfängt, ersetzt ist. Eine Ausgabe der NAND-Schaltung 522 mit drei Eingängen wird in einen dritten Eingabeknoten der NAND-Schaltung 514 mit drei Eingängen eingegeben.

Der Rest der Anordnung der Standby-Erfassungschaltung 500 ist ähnlich zu der Anordnung der Standby-Erfassungsschaltung 202 entsprechend der ersten Ausführungsform, die in Fig. 4 gezeigt ist, und daher sind identische Teile durch identische Bezugszeichen bezeichnet und eine Beschreibung wird hier nicht wiederholt.

Fig. 11 ist ein Timing-Diagramm zum Darstellen eines Betriebes der Standby- Erfassungsschaltung 500 entsprechend der dritten Ausführungsform, wie in Fig. 10 gezeigt ist, und einer Änderung des internen Taktsignales int.CLK mit der Zeit, das durch das Signal ZPDE, das von der Standby-Erfassungsschaltung 500 ausgegeben wird, gesteuert und somit erzeugt wird.

Wenn das Signal φACT einen aktiven Zustand zum Zeitpunkt t1 erreicht, erreicht als Reaktion das erste Ausschaltsetzsignal PDS1 einen aktiven Zustand, erreicht als Reaktion das Signal ZPDE einen inaktiven niedrigen Zustand und wird der Erzeugungsbetrieb des internen Taktsignales int.CLK zum Zeitpunkt t2 gestoppt, was ähnlich zu dem Betrieb der internen Takterzeugungsschaltung entsprechend der ersten Ausführungsform, die in Fig. 6 gezeigt ist, ist.

Wie in Fig. 11 gezeigt ist, erreicht, wenn das Chipauswahlsignal ext./CS einen aktiven niedrigen Pegel zum Zeitpunkt t3 erreicht, das Ausschaltzurücksetzsignal PDRS als Reaktion einen aktiven Zustand und das Signal ZPDE ändert sich als Reaktion in einen aktiven hohen Pegel. Gesteuert durch das Signal ZPDE wird ein Erzeugungsbetrieb des internen Taktsignales int.CLK zum Zeitpunkt t4 gestartet.

Das Signal CS0 wird als Reaktion auf die steigende Flanke des internen Taktsignales int.CLK zum Zeitpunkt t4 aktiviert und wird als Reaktion auf die fallende Flanke des internen Taktsignales int.CLK zum Zeitpunkt t5 deaktiviert. Als Reaktion auf die Deaktivierung des Signales CS0 erreicht das zweite Ausschaltsetzsignal PDS2 einen aktiven niedrigen Pegel und als Reaktion kehrt das Signal ZPDE wieder in einen inaktiven niedrigen Pegel zurück.

Genauer wird für die interne Takterzeugungsschaltung entsprechend der dritten Ausführungsform, während die interne Schaltung eines SDRAM ihren Betrieb durchführt (das Signal φACT ist auf einen hohen Pegel), die invertierte Version davon in den ersten Eingabeknoten der NAND-Schaltung 514 eingegeben und das Signal ZPDE wird somit auf einem hohen Pegel fixiert. Wenn das Signal ext./CS einen aktiven niedrigen Pegel erreicht, wird weiterhin in dem Standby- Zustand das Signal ZPDE zuerst auf einen hohen Pegel geändert, wie mit Bezug zu Fig. 11 beschrieben wurde. Wenn jedoch das Signal ext./CS auf einen hohen Pegel zurückkehrt und keine Anweisung zum Aktivieren der internen Schaltung eingegeben ist, wird das Signal φACT auf dem niedrigen Pegel gehalten und somit kehrt das Signal ZPDE wieder in einen inaktiven niedrigen Pegel zurück. Somit wird wie in der internen Takterzeugungsschaltung entsprechend der zweiten Ausführungsform, wenn eine NOP-Anweisung in einem Standby- Zustand extern angelegt ist, der Zustand, bei dem ein Erzeugungsbetrieb des internen Taktsignales gestartet wird, nicht beibehalten. Und dies erhöht das Unterdrücken des elektrischen Verbrauches in dem Standby-Zustand.

4. Ausführungsform

Fig. 12 ist ein schematisches Blockschaltbild, das eine Anordnung einer internen Takterzeugungsschaltung 600 entsprechend einer vierten Ausführungsform zeigt.

Eine Standby-Erfassungsschaltung 602 in der Anordnung der internen Takterzeugungsschaltung 600 unterscheidet sich von der Anordnung der Standby-Erfassungsschaltung 500 entsprechend der dritten Ausführungsform, die in Fig. 10 gezeigt ist, darin, daß die Standby-Erfassungsschaltung 600 entsprechend der vierten Ausführungsform so aufgebaut ist, daß das Ausschaltrücksetzsignal PDRS von einem Inverter 606, der eine Ausgabe einer AND-Schaltung 604, die die invertierte Version des Chipauswahlsignales ext./CS und die invertierte Version des externen Taktsignales Ext.CLK empfängt, empfängt, ausgegeben wird.

Der Rest der Anordnung ist ähnlich zu der Anordnung der Standby-Erfassungsschaltung 500 entsprechend der dritten Ausführungsform, die in Fig. 10 gezeigt ist, und daher sind identische Teile durch identische Bezugszeichen bestimmt und eine Beschreibung davon wird nicht wiederholt.

Das Signal ext./CS wird bezüglich des SDRAM asynchron eingegeben. Wenn das Signal ext./CS einen aktiven niedrigen Pegel während einem hohen Pegel des externen Taktsignales Ext.CLK erreicht, erreicht somit das Signal ZPDE sofort einen aktiven hohen Pegel in der Standby-Erfassungsschaltung 500 entsprechend der dritten Ausführungsform und ein Signal mit einer ungenügenden Pulslänge wird unbeabsichtigt als internes Taktsignal int.CLK erzeugt, wie im folgenden beschrieben wird.

Fig. 13 ist ein Zeitablaufdiagramm zum Darstellen eines Betriebes der in Fig. 12 gezeigten internen Takterzeugungsschaltung.

Wenn das Signal φACT in einen inaktiven niedrigen Pegel zum Zeitpunkt t1 fällt, wird als Reaktion das Ausschaltsetzsignal PDS1 aktiviert und das Signal ZPDE fällt auf einen niedrigen Pegel. Als Reaktion wird ein Erzeugungsbetrieb eines internen Taktsignales int.CLK zum Zeitpunkt t2 gestoppt.

Für die Standby-Erfassungsschaltung 500 entsprechend der in Fig. 10 gezeigten dritten Ausführungsform erreicht, wenn das Chipauswahlsignal ext./CS in einen aktiven niedrigen Pegel zum Zeitpunkt t3' fällt, bei dem das externe Taktsignal Ext.CLK auf einem hohen Pegel ist und eine ausreichende Zeit vorhanden ist, bis es eine niedrigen Pegel erreicht, das Ausschaltzurücksetzsignal PDRS als Reaktion einen aktiven Zustand und das Signal ZPDE steigt auf einen aktiven hohen Pegel an. Als Reaktion steigt das interne Taktsignal int.CLK auf einen hohen Pegel zum Zeitpunkt t4' und als Reaktion auf eine fallende Flanke des externen Taktsignales Ext.CLK fällt das interne Taktsignal int.CLK auf einen niedrigen Pegel zum Zeitpunkt t5'.

In anderen Worten wird ein internes Taktsignal int.CLK (das durch eine gestrichelte Linie in der Figur bezeichnet ist), das während der Zeitdauer vom Zeitpunkt t4' bis zum Zeitpunkt t5' aktiviert ist, in Abhängigkeit des Timings der Aktivierung des externen Taktsignales Ext.CLK und des Timings der Aktivierung des Chipauswahlsignales ext./CS aktiviert.

Im Gegensatz dazu kann mit der Standby-Erfassungsschaltung entsprechend der vierten Ausführungsform ein kompletteres internes Taktsignal erzeugt werden, wie durch die durchgezogene Linie in Fig. 13 gezeigt ist, anders als ein solches internes Taktsignal, das oben beschrieben wurde.

Genauer wird, sogar wenn das Chipauswahlsignal ext./CS einen aktiven niedrigen Pegel zum Zeitpunkt t3 erreicht, das Ausschaltzurücksetzsignal PDRS nicht in einen aktiven niedrigen Pegel geändert, bis das externe Taktsignal Ext.CLK fällt. Folglich erreicht das Signal ZPDE keinen aktiven hohen Pegel bis das externe Taktsignal Ext.CLK einen inaktiven Pegel erreicht. Somit wird die Änderung des internen Taktsignales int.CLK in einen aktiven hohen Pegel aufgrund der Aktivierung des Signales ZPDE als Reaktion auf die nächste steigende Flanke des externen Taktsignales Ext.CLK bedingt.

Somit steigt das interne Taktsignal int.CLK auf einen aktiven Zustand zum Zeitpunkt t4 und fällt dann auf einen niedrigen Pegel zum Zeitpunkt t5 als Reaktion, wenn das externe Taktsignal Ext.CLK wieder auf einen niedrigen Pegel fällt.

Als Reaktion fällt das Signal CS0 auf einen niedrigen Pegel, so daß das Ausschaltsetzsignal PDS2 sich in einen aktiven Zustand ändert. Als Reaktion auf die Aktivierung des Signales PDS2 kehrt das Signal ZPDE wieder in einen inaktiven niedrigen Pegel zurück.

Die interne Takterzeugungsschaltung entsprechend der vierten Ausführungsform ist so aufgebaut, daß das Ausschaltrücksetzsignal PDRS als Reaktion auf die Signale Ext.CLK und ext./CS, die in die NOR-Schaltung 604 eingegeben werden, erzeugt wird, so daß das Signal ZPDE einen aktiven hohen Pegel nur erreicht, wenn die Signale ext./CS und Ext.CLK jeweils einen niedrigen Pegel erreichen, wie mit Bezug zu Fig. 13 beschrieben wurde.

Somit wird entsprechend der vierten Ausführungsform das interne Taktsignal int.CLK nicht fehlerhaft in Abhängigkeit des Timings der Aktivierung des externen Taktsignales Ext.CLK und des Timings der Aktivierung des Chipauswahlsignales ext./CS erzeugt.

5. Ausführungsform

Fig. 14 ist ein schematisches Blockschaltbild, das eine Anordnung einer internen Takterzeugungsschaltung 700 entsprechend einer fünften Ausführungsform zeigt.

Die Anordnung der internen Takterzeugungsschaltung 700 unterscheidet sich von der der internen Takterzeugungsschaltung 600, die in Fig. 12 gezeigt ist, darin, daß das Ausschaltzurücksetzsignal PDRS in einer Standby-Erfassungsschaltung 702 der internen Takterzeugungsschaltung entsprechend der fünften Ausführungsform erzeugt wird, wie im folgenden beschrieben wird.

Genauer weist die Standby-Erfassungsschaltung 702 eine NOR-Schaltung 703, die das Chipauswahlsignal ext./CS an einem Eingabeknoten und ein Massepotential an dem anderen Eingabeknoten empfängt, eine NOR-Schaltung 704, die das externe Taktsignal Ext.CLK an einem Eingabeknoten und ein Massepotential an dem anderen Eingabeknoten empfängt, eine Verzögerungsschaltung 706, die eine Ausgabe der NOR-Schaltung 704 empfängt und sie ausgibt, nachdem sie sie für eine vorbestimmte Zeitdauer verzögert hat, und eine NAND-Schaltung 708, die eine Ausgabe der Verzögerungsschaltung 706 und eine Ausgabe der NOR-Schaltung 703 derart empfängt, daß das Ausschaltzurücksetzsignal PDRS ausgegeben wird, auf.

Der Rest der Anordnung ist ähnlich zu der Anordnung der internen Takterzeugungsschaltung entsprechend der vierten Ausführungsform, die in Fig. 12 gezeigt ist, und somit werden identische Teile durch identische Bezugszeichen bezeichnet und die Beschreibung davon wird nicht wiederholt.

Für die interne Takterzeugungsschaltung entsprechend der vierten Ausführungsform, die in Fig. 12 gezeigt ist, kann die Möglichkeit, daß das Ausschaltzurücksetzsignal PDRS nicht zufriedenstellend erzeugt wird, wenn das externe Taktsignal Ext.CLK einen hohen Pegel erreicht, direkt nachdem das Chipauswahlsignal ext./CS einen aktiven niedrigen Pegel erreicht, d. h. wenn das Einstellen des Chipauswahlsignales ext./CS schwierig bezüglich dem externen Taktsignal Ext.CLK ist, nicht verneint werden. Im Gegensatz dazu wird eine solche Situation in der Standby-Erfassungsschaltung 702 entsprechend der fünften Ausführungsform nicht verursacht.

Fig. 15 ist ein Timing-Diagramm zum Darstellen eines Betriebes der in Fig. 14 gezeigten internen Takterzeugungsschaltung.

Der Betrieb der internen Takterzeugungsschaltung, die in Fig. 14 gezeigt ist, ist ähnlich zu dem der internen Takterzeugungsschaltung entsprechend der vierten Ausführungsform, die in Fig. 13 gezeigt ist, darin, daß wenn das Signal φACT einen inaktiven niedrigen Pegel zum Zeitpunkt t1 erreicht, der Erzeugungsbetrieb des internen Taktsignales int.CLK zum Zeitpunkt t2 als Reaktion beendet wird.

Für die interne Takterzeugungsschaltung entsprechend der fünften Ausführungsform ist, wenn das externe Taktsignal Ext.CLK einen hohen Pegel erreicht, direkt nachdem das Chipauswahlsignal ext./CS zum Zeitpunkt t3 aktiviert ist, das Zurücksetz-Timing zum Deaktivieren (hoher Pegel) des Ausschaltzurücksetzsignales nach seiner Aktivierung zum Zeitpunkt t4 als Reaktion auf eine fallende Flanke des Chipauswahlsignales ext./CS von dem Zeitpunkt, wenn das externe Taktsignal Ext.CLK auf einen hohen Pegel ansteigt, durch eine Zeitdauer, die durch die Verzögerungsschaltung 706 bestimmt ist, verzögert.

Somit weist der Aktivierungspuls des Ausschaltrücksetzsignales in diesem Beispiel ebenfalls nicht nachteilig eine außergewöhnliche reduzierte Pulslänge auf.

Wenn das Ausschaltrücksetzsignal PDRS zum Zeitpunkt t4 aktiviert ist, steigt das Signal ZPDE als Reaktion auf einen hohen Pegel an. Wenn das Signal ZPDE aktiviert ist und das externe Taktsignal Ext.CLK auf einen hohen Pegel ansteigt, wird als Reaktion der Erzeugungsbetrieb des internen Taktsignales int.CLK zum Zeitpunkt t5 gestartet.

Wenn das interne Taktsignal int.CLK auf einen hohen Pegel zum Zeitpunkt t5 ansteigt und dann zum Zeitpunkt t6 auf einen niedrigen Pegel fällt, fällt als Reaktion ebenfalls das Signal CS0 auf einen niedrigen Pegel.

Als Reaktion auf die fallende Flanke des Signales CS0 erreicht das Ausschaltsetzsignal PDS2 einen aktiven niedrigen Pegel und als Reaktion kehrt das Signal ZPDE wieder in einen inaktiven niedrigen Pegel zurück.

Wenn eine NOP-Anweisung in der fünften Ausführungsform in einem Standby- Zustand eingegeben wird, wird daher der Zustand, daß der Erzeugungsbetrieb des internen Taktsignales int.CLK gestartet ist, nicht aufrechterhalten und der elektrische Verbrauch in dem Standby-Zustand kann somit unterdrückt werden.

Sogar wenn das externe Taktsignal Ext.CLK direkt nach der Aktivierung des Chipauswahlsignales ext./CS auf einen hohen Pegel ansteigt, ist zusätzlich die Erzeugung des Ausschaltzurücksetzsignales PDRS sichergestellt und folglich wird die Standby-Erfassungsschaltung 702 nicht fehlerhaft arbeiten.


Anspruch[de]
  1. 1. Synchrone Halbleiterspeichereinrichtung, die mit einem externen Taktsignal (Ext.CLK), das aus einer Folge von Pulsen gebildet ist, derart synchronisiert ist, daß eine Mehrzahl von externen Signalen, einschließlich einem Steuersignal und einem Adressensignal, empfangen werden und daß ein gespeicherter Datenwert ausgegeben wird, mit

    einem Speicherzellenfeld (71a-71b') mit einer Mehrzahl von Speicherzellen, die in einer Matrix angeordnet sind,

    einem internen Takterzeugungsmittel (200), das das externe Taktsignal (Ext.CLK) empfängt, zum Erzeugen eines internen Taktsignales (int.CLK), wobei das interne Takterzeugungsmittel (200) einen Betrieb zum Erzeugen des internen Taktsignales (int.CLK) als Reaktion auf die Aktivierung eines Chipauswahlsignales (ext./CS), das das Freigeben einer Kommunikation der externen Signale zwischen der synchronen Halbleiterspeichereinrichtung und dem Äußeren bezeichnet, aktiviert und

    den Betrieb zum Erzeugen des internen Taktsignales (int.CLK) als Reaktion auf die Deaktivierung eines internen Schaltungsaktivierungssignales (φACT), das einen Betrieb zum Auswählen der Speicherzelle aktiviert, deaktiviert,

    einem Steuermittel (62, 63, 65, 66, 68), das zum Ausgeben des internen Schaltungsaktivierungssignales (φACT) auf die externen Signale reagiert und das zum Steuern eines Dateneingabe-/-ausgabebetriebes der synchronen Halbleiterspeichereinrichtung auf das interne Taktsignal (int.CLK) und die externen Signale reagiert,

    einem Auswahlmittel (52a-52b', 53a-53b'), das durch das Steuermittel (62, 63, 65, 66, 68) gesteuert ist, das mit dem internen Taktsignal (int.CLK) synchronisiert ist und das auf das Adressensignal zum Auswählen einer entsprechenden Speicherzelle des Speicherzellenfeldes (71a-71b') reagiert, und

    einem Dateneingabe-/-ausgabemittel (55a-55b', 56a-56b', 57a, 57b, 58a, 58b, 59a-59b', 60a-60b', 69a, 69b, 70a, 70b), das mit dem internen Taktsignal (int.CLK) synchronisiert ist, zum Empfangen und Übertragen eines gespeicherten Datenwertes zwischen der ausgewählten Speicherzelle und dem Äußeren.
  2. 2. Synchrone Halbleiterspeichereinrichtung nach Anspruch 1, bei der

    die externen Signale ein externes Zeilenadressenauslösesignal (ext./RAS), ein externes Spaltenadressenauslösesignal (ext./CAS) und ein externes Schreibfreigabesignal (ext./WE) aufweisen und

    das Steuermittel (62, 63, 65, 66, 68) das interne Schaltungsaktivierungssignal (φACT) als Reaktion aktiviert, wenn an einer Aktivierungsflanke des externen Taktsignales (Ext.CLK) das externe Zeilenadressenauslösesignal (ext./RAS) in einem aktiven Zustand ist und das externe Spaltenadressenauslösesignal (ext./CAS) und das externe Schreibfreigabesignal (ext./WE) jeweils in einem inaktiven Zustand sind.
  3. 3. Synchrone Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, bei der

    das interne Takterzeugungsmittel (200)

    ein durch ein Taktaktivierungssignal (ZPDE) gesteuertes Takteingabesteuermittel (204) zum Starten und Stoppen des Ausgebens des extern empfangenen externen Taktsignales (Ext.CLK),

    ein Standby-Erfassungsmittel (202), das zum Aktivieren des Taktsignales (ZPDE) auf die Aktivierung des Chipauswahlsignales (ext./CS) reagiert und das zum Deaktivieren des Taktaktivierungssignales (ZPDE) auf die Deaktivierung des internen Schaltungsaktivierungssignales (φACT) reagiert, und

    ein Taktpuffermittel (206), das eine Ausgabe des Takteingabesteuermittels (204) empfängt und in ein internes Taktsignal (int.CLK) konvertiert,

    aufweist.
  4. 4. Synchrone Halbleiterspeichereinrichtung nach Anspruch 3, bei der das Standby-Erfassungsmittel (202)

    einen auf eine Aktivierungsflanke des Chipauswahlsignales (ext./CS) reagierenden Chipauswahlsignalpuffer (210, 212) zum Aktivieren eines Ausschaltrücksetzsignales (PDRS),

    ein auf die Deaktivierung des internen Schaltungsaktivierungssignales (φACT) reagierendes erstes Pulserzeugungsmittel (216, 218, 220) zum Ausgeben eines Ausschaltsetzsignales (PDS) mit einer vorbestimmten Pulslänge,

    ein erstes NAND-Gatter (222) mit zwei Eingängen, das das Taktaktivierungssignal (φACT) an einem ersten Eingabeknoten und das Ausschaltsetzsignal (PDS) an einem zweiten Eingabeknoten empfängt, und

    ein zweites NAND-Gatter (214) mit zwei Eingängen, das das Ausschaltrücksetzsignal (PDRS) an einem ersten Eingabeknoten und eine Ausgabe des ersten NAND-Gatters (222) mit zwei Eingängen an einem zweiten Eingabeknoten empfängt und das Taktaktivierungssignal (ZPDE) ausgibt,

    aufweist.
  5. 5. Synchrone Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, bei der das

    Steuermittel (62, 63, 65, 66, 68) ein Standby-Bestimmungssignal (NOP) zum Bestimmen eines Standby-Betriebes der synchronen Halbleiterspeichereinrichtung als Reaktion auf die Aktivierung des Chipauswahlsignales (ext./CS) und der externen Signale, während das interne Schaltungsaktivierungssignal (φACT) deaktiviert ist, ausgibt und

    das interne Takterzeugungsmittel (200)

    ein durch ein Taktaktivierungssignal (ZPDE) gesteuertes Takteingabesteuermittel (204) zum Starten und Stoppen des Ausgebens des extern empfangenen externen Taktsignales (Ext.CLK),

    ein Standby-Erfassungsmittel (400), das zum Aktivieren des Taktaktivierungssignales (ZPDE) auf die Aktivierung des Chipauswahlsignales (ext./CS) reagiert und das zum Deaktivieren des Taktaktivierungssignales (ZPDE) auf eines von der Deaktivierung des internen Schaltungsaktivierungssignales (φACT) und der Aktivierung des Standby-Bestimmungssignales (NOP) reagiert, und

    ein Taktpuffermittel (206), das eine Ausgabe des Takteingabesteuermittels (204) empfängt und in das interne Taktsignal (int.CLK) umwandelt,

    aufweist.
  6. 6. Synchrone Halbleiterspeichereinrichtung nach Anspruch 5, bei der

    die externen Signale ein externes Zeilenadressenauslösesignal (ext./RAS), ein externes Spaltenadressenauslösesignal (ext./CAS) und ein externes Schreibfreigabesignal (ext./WE) aufweisen und

    das Steuermittel (62, 63, 65, 66, 68) als Reaktion das Standby-Bestimmungssignal (NOP) aktiviert, wenn an einer Aktivierungsflanke des externen Taktsignales (Ext.CLK) das Chipauswahlsignal (ext./CS) in einem aktiven Zustand ist und das externe Zeilenadressenauslösesignal (ext./RAS), das externe Spaltenadressenauslösesignal (ext./CAS) und das externe Schreibfreigabesignal (ext./WE) jeweils in einem inaktiven Zustand sind.
  7. 7. Synchrone Halbleiterspeichereinrichtung nach Anspruch 4 oder 5, bei der

    das Standby-Erfassungsmittel (400)

    einen Chipauswahlsignalpuffer (210, 212), der auf eine Aktivierungsflanke des Chipauswahlsignales (ext./CS) reagiert, zum Aktivieren eines Ausschaltrücksetzsignales (PDRS),

    ein erstes Pulserzeugungsmittel (216, 218, 220), das auf die Deaktivierung des internen Schaltungsaktivierungssignales (φACT) reagiert, zum Ausgeben eines ersten Ausschaltsetzsignales (PDS1) mit einer vorbestimmten Pulslänge,

    ein zweites Pulserzeugungsmittel (402, 404, 406), das auf die Aktivierung des Standby-Bestimmungssignales (NOP) reagiert, zum Ausgeben eines zweiten Ausschaltsetzsignales (PDS2) mit einer vorbestimmten Pulslänge,

    ein NAND-Gatter (422) mit drei Eingängen, das das Taktaktivierungssignal (ZPDE) an einen ersten Eingabeknoten, das erste Ausschaltsetzsignal (PDS1) an einem zweiten Eingabeknoten und das zweite Ausschaltsetzsignal (PDS2) an einem dritten Eingabeknoten empfängt, und

    ein NAND-Gatter (214) mit zwei Eingängen, das das Ausschaltrücksetzsignal (PDRS) an einem ersten Eingabeknoten und eine Ausgabe des NAND-Gatters (422) mit drei Eingängen an einem zweiten Eingabeknoten empfängt und das Taktaktivierungssignal (ZPDE) ausgibt,

    aufweist.
  8. 8. Synchrone Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 7, bei der das interne Takterzeugungsmittel (200)

    ein Takteingabesteuermittel (204), das durch ein Taktaktivierungssignal (φACT) gesteuert ist, zum Starten und Stoppen des Ausgebens des externen Taktsignales (Ext.CLK), das extern empfangen ist,

    ein Standby-Erfassungsmittel (500, 602, 702), das das Taktaktivierungssignal (ZPDE) aktiviert, während das interne Schaltungsaktivierungssignal (φACT) aktiviert ist, und das das Taktaktivierungssignal (ZPDE) als Reaktion auf die Aktivierung des Chipauswahlsignales (ext./CS) aktiviert und das Taktaktivierungssignal (ZPDE) als Reaktion auf die Deaktivierung des Chipauswahlsignales (ext./CS) deaktiviert, während das interne Schaltungsaktivierungssignal (φACT) deaktiviert ist, und

    ein Taktpuffermittel (204, 206), das eine Ausgabe des Takteingabesteuermittels (200) empfängt und in das interne Taktsignal (int.CLK) umwandelt,

    aufweist.
  9. 9. Synchrone Halbleiterspeichereinrichtung nach Anspruch 8, bei der das Standby-Erfassungsmittel (500)

    einen Chipauswahlsignalpuffer (210, 212), der auf eine Aktivierungsflanke des Chipauswahlsignales (ext./CS) reagiert, zum Aktivieren eines Ausschaltrücksetzsignales (PDRS),

    ein erstes Pulserzeugungsmittel (216, 218, 220), das auf die Deaktivierung des internen Schaltungsaktivierungssignales (φACT) reagiert, zum Ausgeben eines ersten Ausschaltsetzsignales (PDS1) mit einer vorbestimmten Pulslänge,

    ein zweites Pulserzeugungsmittel (502, 504, 506), das auf eine Deaktivierungsflanke eines interne Taktsignales (int.CLK), das nach der Aktivierung des Chipauswahlsignales (ext./CS) erzeugt ist, reagiert, zum Ausgeben eines zweiten Ausschaltsetzsignales (PDS2) mit einer vorbestimmten Pulslänge,

    ein erstes NAND-Gatter (522) mit drei Eingängen, das das Taktaktivierungssignal (ZPDE) an einem ersten Eingabeknoten, das erste Ausschaltsetzsignal (PDS1) an einem zweiten Eingabeknoten und das zweite Ausschaltsetzsignal (PDS2) an einem dritten Eingabeknoten empfängt, und

    ein zweites NAND-Gatter (514) mit drei Eingängen, das eine invertierte Version des internen Schaltungsaktivierungssignales (φACT) an einem ersten Eingabeknoten, das Ausschaltrücksetzsignal (PDRS) an einem zweiten Eingabeknoten und eine Ausgabe des ersten NAND-Gatters (522) mit drei Eingängen an einem dritten Eingabeknoten empfängt und das Taktaktivierungssignal (ZPDE) ausgibt, aufweist.
  10. 10. Synchrone Halbleiterspeichereinrichtung nach Anspruch 8, bei der das Standby-Erfassungsmittel (602)

    einen Chipauswahlsignalpuffer (604, 606), der auf die Aktivierung des Chipauswahlsignales (ext./CS) und die Deaktivierung des externen Taktsignales (Ext.CLK) reagiert, zum Aktivieren eines Ausschaltrücksetzsignales (PDRS),

    ein erstes Pulserzeugungsmittel (216, 218, 220), das auf die Deaktivierung des internen Schaltungsaktivierungssignales (φACT) reagiert, zum Ausgeben eines ersten Ausschaltsetzsignales (PDS1) mit einer vorbestimmten Pulslänge,

    ein zweites Pulserzeugungsmittel (502, 504, 506), das auf eine Deaktivierungsflanke eines internen Taktsignales (int.CLK), das nach der Aktivierung des Chipauswahlsignales (ext./CS) erzeugt ist, reagiert, zum Ausgeben eines zweiten Ausschaltsetzsignales (PDS2) mit einer vorbestimmten Pulslänge,

    ein erstes NAND-Gatter (522) mit drei Eingängen, das das Taktaktivierungssignal (ZPDE) an einem ersten Eingabeknoten, das erste Ausschaltsetzsignal (PDS1) an einem zweiten Eingabeknoten und das zweite Ausschaltsetzsignal (PDS2) an einem dritten Eingabeknoten empfängt, und

    ein zweites NAND-Gatter (514) mit drei Eingängen, das ein invertierte Version des internen Schaltungsaktivierungssignales (φACT) an einem ersten Eingabeknoten, das Ausschaltrücksetzsignal (PDRS) an einem zweiten Eingabeknoten und eine Ausgabe des ersten NAND-Gatters (522) mit drei Eingängen an einem dritten Eingabeknoten empfängt und das Taktaktivierungssignal (ZPDE) ausgibt,

    aufweist.
  11. 11. Synchrone Halbleiterspeichereinrichtung nach Anspruch 8, bei der das Standby-Erfassungsmittel (702)

    einen Chipauswahlsignalpuffer (703, 708), der auf die Aktivierung des Chipauswahlsignales (ext./CS) und einen Ablauf einer vorbestimmten Zeitdauer nach der Deaktivierung eines externen Taktsignales (Ext.CLK) reagiert, zum Aktivieren eines Ausschaltrücksetzsignales (PDRS),

    ein erstes Pulserzeugungsmittel (216, 218, 220), das auf die Deaktivierung des internen Schaltungsaktivierungssignales (φACT) reagiert, zum Ausgeben eines ersten Ausschaltsetzsignales (PDS1) mit einer vorbestimmten Pulslänge,

    ein zweites Pulserzeugungsmittel (502, 504, 506), das auf eine Deaktivierungsflanke eines internen Taktsignales (int.CLK), das nach der Aktivierung des Chipauswahlsignales (ext./CS) erzeugt ist, reagiert, zum Ausgeben eines zweiten Ausschaltsetzsignales (PDS2) mit einer vorbestimmten Pulslänge,

    ein erstes NAND-Gatter (522) mit drei Eingängen, das das Taktaktivierungssignal (ZPDE) an einem ersten Eingabeknoten, das erste Ausschaltsetzsignal (PDS1) an einem zweiten Eingabeknoten und das zweite Ausschaltsetzsignal (PDS2) an einem dritten Eingabeknoten empfängt, und

    ein zweites NAND-Gatter (514) mit drei Eingängen, das eine invertierte Version des internen Schaltungsaktivierungssignales (φACT) an einem ersten Eingabeknoten, das Ausschaltrücksetzsignal (PDRS) an einem zweiten Eingabeknoten und eine Ausgabe des ersten NAND-Gatters (522) mit drei Eingängen an einem dritten Eingabeknoten empfängt und das Taktaktivierungssignal (ZPDE) ausgibt,

    aufweist.






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