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Dokumentenidentifikation DE10305822A1 06.11.2003
Titel Halbleiterspeichervorrichtung
Anmelder Mitsubishi Denki K.K., Tokio/Tokyo, JP
Erfinder Tsukikawa, Yasuhiko, Tokio/Tokyo, JP;
Ariki, Takuya, Tokio/Tokyo, JP;
Tanida, Susumu, Tokio/Tokyo, JP;
Maruyama, Yukiko, Tokio/Tokyo, JP
Vertreter Prüfer und Kollegen, 81545 München
DE-Anmeldedatum 12.02.2003
DE-Aktenzeichen 10305822
Offenlegungstag 06.11.2003
Veröffentlichungstag im Patentblatt 06.11.2003
IPC-Hauptklasse G11C 11/407
Zusammenfassung Eine Speicherzelle (1) ist durch einen Lesezugriffstransistor (6) zum Datenlesen, einen Wiederherstellungszugriffstransistor (7) zum Datenwiederherstellen und einen Speicherkondensator (8) zum Datenspeichern gebildet. Der Lesezugriffstransistor koppelt den Speicherkondensator an eine Lesebitleitung (SBL) gemäß einem Signal auf einer Lesewortleitung (SWL). Der Wiederherstellungszugriffstransistor koppelt die Speicherkapazität an eine Wiederherstellungsbitleitung (RBL), die separat von der Lesebitleitung angeordnet ist, gemäß einem Signal auf einer Wiederherstellungswortleitung (RWL). Elektrische Ladungen in dem Speicherkondensator werden an einem Leseverstärker (2) über die Lesebitleitung übertragen, und die Lesedaten in einem Leseverstärker werden an den ursprünglichen Speicherkondensator durch einen Wiederherstellungsverstärker (3) und den Wiederherstellungszugriffstransistor übertragen. Ausgangssignalleitungen des Leseverstärkers sind elektrisch von den Lese- und Wiederherstellungsbitleitungen isoliert. Dadurch ist es möglich, die Zugriffszeit einer Halbleiterspeichervorrichtung zu reduzieren.

Beschreibung[de]

Die Erfindung betrifft eine Halbleiterspeichervorrichtung, und insbesondere eine Halbleiterspeichervorrichtung mit einem Speicherzellenaufbau, bei dem Daten in Form von elektrischen Ladungen in einem Kondensator gespeichert werden. Die Erfindung betrifft insbesondere einen Aufbau und ein Speicherzellenlayout zur Erzielung hoher Zugriffsgeschwindigkeiten auf eine dynamische Speicherzelle.

Fig. 38 zeigt einen Aufbau einer herkömmlichen DRAM (Dynamic Random Access Memory)-Zelle. Die in Fig. 38 gezeigte DRAM-Zelle MC enthält: einen Speicherkondensator MQ zum Speichern von Information; und einen Zugriffstransistor MT, der in Antwort auf ein Signal auf einer Wortleitung WL selektiv leitend wird, um einen Speicherkondensator MQ an eine Bitleitung BL zu koppeln. In Fig. 38 ist der Zugriffstransistor MP durch einen N-Kanal MOS-Transistor, der ein Isolationsgatefeldeffekttransistor ist, gebildet.

Der Speicherkondensator MQ erhält eine vorbestimmte Spannung an seiner Hauptelektrode (Zellenplattenelektrode) und speichert elektrische Ladung entsprechend einer Speicherinformation in einem Speicherknoten SN.

Eine komplementäre Bitleitung /BL ist parallel zu der Bitleitung BL angordnet. An einer Kreuzung zwischen einer komplementären Bitleitung /BL und einer Wortleitung WL ist keine Speicherzelle angeordnet. Die Bitleitungen BL und /BL sind mit einer Bitleitungsausgleichsschaltung BLEQ versehen, die in Antwort auf ein Ausgleichsbefehlssignal EQ zum Ausgleichen der Bitleitungen BL und /BL auf eine vorgeschriebene Spannung aktiviert wird, und mit einem Leseverstärker SA, der in Antwort auf ein Leseverstärkeraktivierungssignal SE aktiviert wird, um die Potentiale auf der Bitleitung BL und /BL zu verstärken und zu halten. Der Leseverstärker SA ist normalerweise durch kreuzgekoppelte N- Kanal MOS-Transistoren und durch kreuzgekoppelte P-Kanal MOS- Transistoren gebildet und treibt bei Aktivierung die Bitleitungen BL und /BL gemäß den Speicherzellenspeicherdaten auf die Leistungsversorgungsspannung und die Massespannung.

Ein derartiger Aufbau wird als eine gefaltete Bitleitungskonfiguration (folded bit line configuration) bezeichnet, bei der Bitleitungen BL und /BL in Paaren auf einer Seite eines Leseverstärkers parallel zueinander angeordnet sind, die Speicherzellendaten auf einer Bitleitung (BL) gelesen werden, und eine Referenzspannung bei der Leseoperation durch die andere Bitleitung (/BL) angelegt wird.

Fig. 39 zeigt ein Signalwellenformdiagramm, das die Operationen beim Datenlesen von einer Speicherzelle, wie in Fig. 38 gezeigt, darstellt. Im folgenden wird eine kurze Beschreibung des Lesens von Daten von der in Fig. 38 gezeigten Speicherzelle unter Bezugnahme auf Fig. 39 beschrieben.

In einem Standby-Zustand ist das Ausgleichsanweisungssignal EQ in einem aktiven Zustand (H-Pegel) und die Bitleitungsausgleichsschaltung BLEQ ist in einem aktiven Zustand, um die Bitleitungen BL und /BL auf einen Spannungspegel einer Zwischenspannung (VDD/2) auszugleichen. Der Leseverstärker SA ist in einem inaktiven Zustand.

Wenn eine Reihenauswahlanweisung (ACT) extern angelegt wird, wird das Ausgleichsanweisungssignal EQ deaktiviert, um eine Ausgleichsoperation auf den Bitleitungen BL und /BL durchzuführen. In diesem Zustand sind die Bitleitungen BL und /BL in einem Floating-Zustand bei Ausgleichsspannungspegel.

In dem Speicherzellenkondensator MQ ist beim Speichern von H- Pegeldaten ein Spannungspegel SN (H) an einem Speicherknoten SN (H) am Speicherknoten (SN) auf dem Leistungsversorgungsspannungspegel, während beim Speichern von L-Pegeldaten der Spannungspegel SN (L) am Speicherknoten SN auf dem Massespannungspegel ist.

Die Wortleitung WL wird dann gemäß einem Adressensignal ausgewählt und der Spannungspegel angehoben. Gemäß der Anhebung der Spannung auf der Wortleitung WL wird der Zugriffstransistor MP leitend, um elektrische Ladungen, die sich in dem Speicherkondensator MQ angesammelt haben, auf der Bitleitung BL zu übertragen.

Da die Bitleitung BL auf einen Zwischenspannungspegel gesetzt ist, wenn der Zugriffstransistor MT leitend wird, verringert sich das Potential SN (H) am Speicherknoten SN beim Speichern von H-Pegeldaten, während sich das Potential SN (L) am Speicherknoten SN beim Speichern von L-Pegeldaten erhöht. In Fig. 39 sind Spannungsänderungen gezeigt, wenn H-Pegeldaten und L- Pegeldaten auf der Bitleitung BL übertragen werden. Die komplementäre Bitleitung /BL hält die Zwischenspannung, wie in Fig. 39 durch eine unterbrochene Linie gezeigt.

Wenn das Leseverstärkeraktivierungssignal SE aktiviert wird, verstärkt der Leseverstärker SA eine kleine Potentialdifferenz zwischen den Bitleitungen BL und /BL (eine Leseoperation wird durchgeführt), um gemäß den Speicherdaten die Spannungen auf den Bitleitungen BL und /BL auf die Leistungsversorgungsspannung VDD und den Massespannungspegel zu steuern. Nach der Leseoperation des Leseverstärkers SA werden die Spannungen SN (L) und SN (H) an den Speicherknoten SN jeweils durch den Leseverstärker über die Bitleitung BL (/BL) angesteuert, um die ursprünglichen Spannungspegel wiederherzustellen.

Dann wird ein Spaltenauswahlgate (nicht gezeigt) gemäß einem Spaltenadressensignal in einen leitfähigen Zustand gebracht, und eine Spannung, die durch den Leseverstärker SA gehalten wird, wird an die Ausgangspufferschaltung über einen internen Datenbus übertragen.

Da die elektrischen Ladungen, die sich in dem Speicherkondensator MQ angesammelt haben, auf der Bitleitung BL bei einem Lesen entladen werden, werden die Speicherdaten in dem Speicherkondensator MQ zerstört (ein zerstörendes Auslesen wird durchgeführt). Folglich wird die Wortleitung WL für eine Weile nach Beendigung der Leseoperation in einem aktiven Zustand gehalten, um ein Potential am Speicherknoten SW des Speicherzellenkondensators MQ durch den Zugriffstransistor MT wiederherzustellen (eine Wiederherstelloperation wird durchgeführt).

Nach dem Auslesen von Speicherzellendaten wird beispielsweise eine Vorladeanweisung (PRQ) angelegt, und die ausgewählte Wortleitung WL wird in einen nicht ausgewählten Zustand gebracht, um den Zugriffstransistor MT in den nicht leitenden Zustand zu schalten. Der Leseverstärker SA wird deaktiviert und die Ausgleichsschaltung BLEQ wird erneut aktiviert, um die Bitleitungen BL und /BL auf die vorgeschriebene Spannung zu aktivieren, wodurch ein Speicherzyklus beendet wird.

Fig. 40 zeigt ein Signalwellenformdiagramm, dass das Schreiben von Daten in die in Fig. 38 gezeigte Speicherzelle MC zeigt. Im folgenden wird unter Bezugnahme auf Fig. 40 die Datenschreiboperation kurz beschrieben.

Beim Datenschreiben wird eine Wortleitung WL ausgewählt, gefolgt von einer Aktivierung des Leseverstärkers SA, und ähnlich wie beim Datenlesen werden eine Lese- und Halteoperation bezüglich der Daten in der Speicherzelle MC durchgeführt.

Wenn eine Datenschreibanweisung (SCHREIBEN) extern angelegt wird, wird eine Spaltenauswahloperation gemäß einem Spaltenadressensignal durchgeführt, um das Spaltenauswahlsignal CSL zu aktivieren. Ein Spaltenauswahlgate (nicht gezeigt) wird gemäß dem Spaltenauswahlsignal CSL leitend, damit Schreibdaten auf den Bitleitungen BL und /BL übertragen werden können. Die Potentiale auf den Bitleitungen BL und /BL ändern sich gemäß den Schreibdaten, und in Antwort darauf ändert sich ein Potential am Speicherknoten SN einer ausgewählten Speicherzelle gemäß den Schreibdaten.

Die Wortleitung WL hält ihren ausgewählten Zustand bis nach Beendigung des Schreibens von Schreibdaten in den Speicherknoten SN der ausgewählten Speicherzelle. An nicht ausgewählte Speicherzellen, die mit der ausgewählten Wortleitung WL verbunden sind, werden keine Daten gesendet, sondern es wird lediglich eine Wiederherstellungsoperation durchgeführt, um die Spannungen SN (H) und SN (L) an den Speicherknoten SN jeweils wieder auf den Leistungsversorgungsspannungspegel und den Massespannungspegel zu steuern.

Bei Beendigung des Datenschreibens wird die ausgewählte Wortleitung WL gemäß einer Vorladeanweisung (PRG) auf einen nicht ausgewählten Zustand gebracht, und das Leseverstärkeraktivierungssignal SE wird deaktiviert, um den Leseverstärker SA zu deaktivieren. Das Ausgleichsanweisungssignal EQ wird dann aktiviert, um die Bitleitungen BL und /BL auf den ursprünglichen Zwischenspannungspegel zu steuern.

Die DRAM-Zellen sind jeweils durch einen Zugriffstransistor und einen Speicherkondensator gebildet, und haben, verglichen mit einem SRAM (Static Random Access Memory), eine kleinere Anzahl von Komponenten und benötigen weniger Platz. Demzufolge ist das DRAM weit verbreitet bei Speichern, die eine große Kapazität aufweisen, beispielsweise Hauptspeicher.

In dem DRAM wird jedoch eine dynamische Operation durchgeführt, um die Bitleitungen auf einen vorgeschriebenen Spannungspegel im Standby-Zustand auszugleichen. Typischerweise sind für einen Lesezyklus (oder Schreibzyklus) 70 ns erforderlich. Die Gründe für einen derartigen langen Schreib/Lese-Zyklus in einem DRAM sind folgende.

Einer der Gründe ist der, dass nach einer Leseoperation eine Wiederherstellungsoperation durchgeführt wird, und eine Wortleitung kann nur deaktiviert werden, nachdem die Lese- und Wiederherstellungsoperationen beendet sind. Folglich ist eine Zykluszeit länger als die Summe einer Lesezeit und einer Wiederherstellungszeit. Ein zweiter Grund ist der, dass ein Bitleitungspaar auf einen vorgeschriebenen Spannungspegel ausgeglichen werden muss, nach Beendigung der Wiederherstellungsoperation, um für den nächsten Lese/Schreib-Zyklus bereit zu sein. Wie in Fig. 41 gezeigt, ist folglich eine eigentliche Zykluszeit tcyc gegeben durch die Summe aus einer Lesezeit tsen vom Anlegen einer Reihenauswahlanweisung bis zur Beendigung einer Leseoperation, einer Wiederherstellungszeit tres vom Schreiben der ursprünglichen Daten in die Speicherzelle nach der Leseoperation, und einer Ausgleichszeit teq bis die Bitleitungen auf einen ursprünglichen vorgeschriebenen Spannungspegel nach Beendigung der Wiederherstellungsoperation ausgeglichen sind (nachdem eine Wortleitung auf einen inaktiven Zustand gebracht ist). Ein drittes Grund liegt darin, daß es erforderlich ist, die Bitleitungen BL und /BL, die vollständig auf die Leistungsversorgungsspannung VDD und die Massespannung GND eingeschwungen sind, auf den Zwischenspannungspegel auszugleichen, wodurch für das Ausgleichen eine lange Zeit erforderlich wird.

Eine Folge derartiger Operationen, wie Wortleitungsauswahl, Leseoperation, Wiederherstellungsoperation und Ausgleichsoperation wird als Zufallszugriffszyklus bezeichnet, und die Gesamtzeit einer derartigen Folge von Operationen wird als Zufallszugriffszykluszeit (oder Zykluszeit) bezeichnet.

Da in dem DRAM eine Zufallszugriffszykluszeit 70 ns beträgt, also länger ist als in dem SRAM, kann keine hohe Zugriffsgeschwindigkeit erreicht werden. Speziell bei einem Zufallszugriff ist die Betriebsgeschwindigkeit in der Größenordnung von 15 MHz, wodurch das Problem entsteht, daß das DRAM nicht in einem Verarbeitungssystem verwendet werden kann, das bei einem Operationszyklus der Größenordnung von beispielsweise 100 MHz arbeitet.

Aufgabe der Erfindung ist die Schaffung einer Halbleiterspeichervorrichtung, die in der Lage ist eine Zufallszugriffszykluszeit zu reduzieren.

Eine Halbleiterspeichervorrichtung gemäß einem ersten Aspekt der Erfindung enthält: eine Mehrzahl von Speicherzellen, die in Reihen und Spalten angeordnet sind, die jeweils einen Kondensator aufweisen, um Information zu speichern, und einen ersten und zweiten Zugriffstransistor, die gemeinsam an eine Elektrode des Kondensators gekoppelt sind; eine Mehrzahl von ersten Wortleitung, die entsprechend den jeweiligen Speicherzellenreihen angeordnet sind, die jeweils an die ersten Zugriffstransistoren der Speicherzellen auf einer entsprechenden Reihe gekoppelt sind, um die ersten Zugriffstransistoren der Speicherzellen auf der entsprechenden Reihe in einen leitenden Zustand zu bringen, wenn sie ausgewählt sind, eine Mehrzahl von zweiten Wortleitungen, die entsprechend den jeweiligen Speicherzellenreihen angeordnet sind, die jeweils mit den zweiten Zugriffstransistoren der Speicherzellen auf einer entsprechenden Reihe gekoppelt sind, um die zweiten Zugriffstransistoren der Speicherzellen auf der entsprechenden Reihe in einen leitenden Zustand zu bringen, wenn diese ausgewählt sind; eine Mehrzahl von ersten Bitleitung, die entsprechend den Speicherzellenspalten angeordnet sind, die jeweils an die ersten Zugriffstransistoren der Speicherzellen auf einer entsprechenden Spalte gekoppelt sind, um Daten zu übertragen, die durch einen ersten Zugriffstransistor einer Speicherzelle auf der entsprechenden Spalte übertragen werden; eine Mehrzahl von zweiten Bitleitungen, die entsprechend den Speicherzellenspalten angeordnet sind, die jeweils an die zweiten Zugriffstransistoren der Speicherzellen auf einer entsprechenden Spalte gekoppelt sind, uni Schreibdaten an eine Speicherzelle auf der entsprechenden Spalte zu übertragen; und eine Mehrzahl von Leseverstärkern, die entsprechend der Mehrzahl der ersten Bitleitungen angeordnet sind, jeweils zum Lesen und Verstärken von Daten auf einer entsprechenden ersten Bitleitung, bei einer Aktivierung.

Die Halbleiterspeichervorrichtung gemäß dem ersten Aspekt der Erfindung enthält ferner eine Mehrzahl von Wiederherstellungsschaltungen, die entsprechend der Mehrzahl der zweiten Bitleitungen und der Mehrzahl der ersten Leseverstärker angeordnet sind, jeweils zum Halten verstärkter Daten von mindestens einem der entsprechenden ersten Leseverstärker, um bei Aktivierung eine entsprechende zweite Bitleitung gemäß einem Haltesignal anzusteuern.

Eine Halbleiterspeichervorrichtung gemäß einem zweiten Aspekt der Erfindung enthält: eine Mehrzahl von aktiven Regionen, die jeweils eine vorgeschriebene Breite aufweisen und fortlaufend sich entlang einer Spaltenrichtung erstreckend angeordnet sind; eine Mehrzahl von ersten Bitleitungen, die parallel zu den aktiven Regionen angeordnet sind; eine Mehrzahl von zweiten Bitleitungen, die parallel zu den aktiven Regionen angeordnet sind, um eine vorgeschriebene Folge mit den ersten Bitleitungen zu bilden; eine Mehrzahl von ersten Wortleitungen, die in einer Richtung angeordnet sind, die sich mit den aktiven Regionen kreuzt; eine Mehrzahl von zweiten Wortleitungen, die in einer Richtung angeordnet sind, die die aktiven Regionen in eine vorgeschriebene Folge mit der Mehrzahl der ersten Wortleitungen schneidet; eine Mehrzahl von ersten Anschlußleitern, die in einer Spaltenrichtung mit vorgeschriebenen Abständen entsprechend den jeweiligen aktiven Regionen angeordnet sind, jeweils zur elektrischen Kopplung einer entsprechenden aktiven Region an eine entsprechende erste Bitleitung; eine Mehrzahl von zweiten Anschlußleitern, die in einer Spaltenrichtung mit vorgeschriebenen Abständen entsprechend den jeweiligen aktiven Regionen angeordnet sind, jeweils zur elektrischen Kopplung einer entsprechenden aktiven Region an eine entsprechende zweite Bitleitung; und eine Mehrzahl von Speicherkondensatoren, die jeweils einen Speicherelektrodenleiter aufweisen, der entsprechend der aktiven Region zwischen den ersten und zweiten Anschlußleitern in Spaltenrichtung angeordnet und elektrisch mit einer entsprechenden aktiven Region gekoppelt sind. Die Speicherelektrodenleiter bilden jeweils einen Teil eines Speicherknotens zum Speichern von Daten einer Speicherzelle.

In jeder der aktiven Regionen ist ein erster Zugriffstransistor in einer Region gebildet, die eine erste Wortleitung kreuzt, und ein zweiter Zugriffstransistor ist in einer Region gebildet, die eine zweite Wortleitung kreuzt. Jede Speicherzelle ist durch den ersten und den zweiten Zugriffstransistor und einen Kondensator gebildet, der einen Speicherelektrodenleiter aufweist, der zwischen dem ersten und zweiten Transistor angeordnet ist.

Durch das Bilden einer Speicherzelle durch einen Kondensator und zwei Zugriffstransistoren, unter Verwendung einer ersten Bitleitung für das Lesen von Speicherzellendaten und unter Verwendung einer zweiten Bitleitung für das Wiederherstellen von Speicherzellendaten, können eine Leseoperation und eine Wiederherstellungsoperation in verzahnter (überlappender) Weise durchgeführt werden. Folglich kann nach Beendigung einer Leseoperation eine andere Reihe ausgewählt werden, ohne Warten zu müssen, bis eine Wiederherstellungsoperation beendet ist, und eine Wiederherstellungszeit und eine Ausgleichszeit können nach außen verborgen sein, um eine Zykluszeit zu reduzieren.

Durch Anordnen der aktiven Regionen derart, daß sie sich in einer Spaltenrichtung erstrecken, kann ein Besetzungsbereich einer Speicherzellenbildungsregion, die Speicherzellen anordnet, reduziert und das Layout der Speicherzellen vereinfacht werden. Durch Anordnen der ersten und zweiten Bitleitung parallel zu den aktiven Regionen kann darüber hinaus eine einfachere Verbindung der ersten und zweiten Bitleitung mit den aktiven Regionen erfolgen. Folglich können die Speicherzellen in allen Kreuzungsbereichen zwischen Wortleitungen und Bitleitungen angeordnet werden, mit einem Aufbau einer Speicherzelle, die durch einen Kondensator und zwei Zugriffstransistoren gebildet ist, wodurch eine hochdichte Anordnung von Speicherzellen erreicht wird.

Die oben genannten und andere Aufgaben, Merkmale, Aspekte und Vorteile der Erfindung werden durch die folgende detaillierte Beschreibung unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert. Es zeigen:

Fig. 1 einen Aufbau eines Hauptbereichs einer Halbleiterspeichervorrichtung gemäß einem ersten Ausführungsbeispiel der Erfindung;

Fig. 2 eine Signalwellenform, die Operationen der Halbleiterspeichervorrichtung gemäß Fig. 1 repräsentiert;

Fig. 3 ein Diagramm, das die Zykluszeiten einer Halbleiterspeichervorrichtung gemäß der Erfindung und gemäß einer herkömmlichen Halbleiterspeichervorrichtung zeigt;

Fig. 4 einen schematischen Aufbau eines Bereichs in Bezug auf eine Reihenauswahl der Halbleiterspeichervorrichtung gemäß dem ersten Ausführungsbeispiel der Erfindung;

Fig. 5 ein Beispiel eines Aufbaus eines Bereichs, der reihenbezogene Auswahlsignale der Halbleiterspeichervorrichtung gemäß dem ersten Ausführungsbeispiel der Erfindung erzeugt;

Fig. 6 eine Signalwellenform der Operationen des in Fig. 5 gezeigten reihenbezogenen Steuersignalerzeugungsabschnitts;

Fig. 7 einen schematischen Aufbau eines Hauptbereichs einer Halbleiterspeichervorrichtung gemäß einem zweiten Ausführungsbeispiel der Erfindung;

Fig. 8 einen Aufbau eines Hauptbereichs einer Halbleiterspeichervorrichtung gemäß einem dritten Ausführungsbeispiel der Erfindung;

Fig. 9 einen schematischen Aufbau einer ersten Modifikation des dritten Ausführungsbeispiels der Erfindung;

Fig. 10 einen schematischen Aufbau einer zweiten Modifikation des dritten Ausführungsbeispiels der Erfindung;

Fig. 11 einen Aufbau eines Wiederherstellungsverstärkers und von Auswahlgates gemäß Fig. 10;

Fig. 12 einen schematischen Aufbau eines Hauptbereichs einer Halbleiterspeichervorrichtung gemäß einem vierten Ausführungsbeispiel der Erfindung;

Fig. 13 ein Beispiel eines Aufbaus eines Bereichs gemäß Fig. 12, der ein Bitleitungsisolationsanweisungssignal erzeugt;

Fig. 14 einen Hauptbereich einer Halbleiterspeichervorrichtung gemäß einem fünften Ausführungsbeispiel der Erfindung;

Fig. 15 den Aufbau eines Bereichs gemäß Fig. 14, der ein Bitleitungsisolationsanweisungssignal zeigt;

Fig. 16 eine Signalwellenform, die Operationen einer Schaltung gemäß Fig. 15 repräsentiert;

Fig. 17 einen Hauptbereich einer Halbleiterspeichervorrichtung gemäß einem sechsten Ausführungsbeispiel der Erfindung;

Fig. 18 eine Signalwellenform, die Operationen einer Halbleiterspeichervorrichtung, wie in Fig. 17 gezeigt, repräsentiert;

Fig. 19 schematisch ein Beispiel eines Aufbaus eines Bereichs, der Steuersignale erzeugt, wie in Fig. 17 gezeigt;

Fig. 20 einen Hauptbereich einer Halbleiterspeichervorrichtung gemäß einem siebenten Ausführungsbeispiel der Erfindung;

Fig. 21 eine Signalwellenform, die Operationen einer Halbleiterspeichervorrichtung, wie in Fig. 20 gezeigt, repräsentiert;

Fig. 22 einen Hauptbereich einer Halbleiterspeichervorrichtung gemäß einem achten Ausführungsbeispiel der Erfindung zeigt;

Fig. 23 eine Signalwellenform, die Operationen der Halbleiterspeichervorrichtung, wie in Fig. 22 gezeigt, repräsentiert;

Fig. 24 einen Aufbau einer Speichermatrix ("memory mat") in der Halbleiterspeichervorrichtung gemäß einem neunten Ausführungsbeispiel der Erfindung;

Fig. 25 einen Aufbau eines Bereichs eines Lese/Wiederherstellungs-Verstärkers, der an einem Ende einer Speichermatrix angeordnet ist;

Fig. 26 einen Aufbau eines Hauptbereichs einer Halbleiterspeichervorrichtung gemäß einem zehnten Ausführungsbeispiel der Erfindung;

Fig. 27 eine Signalwellenform, die Operationen der Halbleiterspeichervorrichtung, wie in Fig. 26 gezeigt, repräsentiert;

Fig. 28 ein Beispiel eines Bereichs, der Steuersignale, wie in Fig. 26 gezeigt, erzeugt;

Fig. 29 eine Modifikation des zehnten Ausführungsbeispiel der Erfindung;

Fig. 30 schematisch ein Layout eines Speicherarrays gemäß einem elften Ausführungsbeispiel der Erfindung;

Fig. 31 schematisch eine Querschnittstruktur einer Speicherzelle gemäß Fig. 30;

Fig. 32 schematisch eine Querschnittstruktur eines Bereichs der Anschlußverbindungen gemäß Fig. 30;

Fig. 33 ein Layout eines Speicherzellenarrays gemäß einem zwölften Ausführungsbeispiel der Erfindung;

Fig. 34 schematisch die Anordnung von Lese/Wiederherstellungs-Verstärkern in dem Speicherzellenlayout, wie in Fig. 33 gezeigt;

Fig. 35 schematisch ein Layout eines Speicherzellenarrays gemäß einem 13. Ausführungsbeispiel der Erfindung;

Fig. 36A ein Diagramm, das schematisch ein Layout von Speicherzellen gemäß einem 14. Ausführungsbeispiel der Erfindung zeigt; und Fig. 36B ein Diagramm, das schematisch die Anordnung von Lese/Wiederherstellungs-Verstärkern entsprechend dem Layout gemäß Fig. 36A zeigt;

Fig. 37A ein Layout von Speicherzellen gemäß einem 15. Ausführungsbeispiel der Erfindung, und Fig. 37B schematisch die Anordnung von Lese/Wiederherstellungs-Verstärkern entsprechend dem Layout gemäß Fig. 37A;

Fig. 38 schematisch einen Aufbau eines Speicherarrayabschnitts eines herkömmlichen DRAMs;

Fig. 39 eine Signalwellenform, die die Operationen beim Datenlesen des DRAM gemäß Fig. 38 zeigt;

Fig. 40 eine Signalwellenform, die Operationen beim Datenschreiben des DRAM gemäß Fig. 38 zeigt; und

Fig. 41 ein Diagramm, das eine Zykluszeit eines herkömmlichen DRAM zeigt.

Erstes Ausführungsbeispiel

Fig. 1 zeigt ein Diagramm eines Aufbaus eines Hauptbereichs einer Halbleiterspeichervorrichtung gemäß einem ersten Ausführungsbeispiel der Erfindung. Die Speicherzellen 1 sind in Reihen und Spalten in einer offenen Bitleitungskonfiguration (open bit line configuration) angeordnet. In Fig. 1 sind repräsentativ jeweils zwei Speicherzellen 1R und 1L gezeigt. Für die Speicherzelle 1R sind eine Lesebitleitung SBL_R und eine Wiederherstellungsbitleitung RBL_R angeordnet, und für die Speicherzelle 1L sind eine Lesebitleitung SBL_L und eine Wiederherstellungsbitleitung RBL_L angeordnet.

Die Lesebitleitungen SBL_R und SBL_L sind an Leseverstärker 2 gekoppelt. Der Leseverstärker 2 verstärkt in einem aktiven Zustand die Potentiale auf den Lesebitleitungen SBL_R und SBL_L differentiell, um die Ausgangssignale auf den Leseausgangsleitungen /D_R und /D_L auszugeben. Die Leseausgangsleitungen /D_R und /D_L sind elektrisch von den Lesebitleitungen SBL_R und SBL_L isoliert. Folglich übertragen nur die Lesebitleitung SBL_R und SBL_L die Daten der ausgewählten Speicherzelle. Daten, die durch den Leseverstärker 2 verstärkt worden sind, werden nicht auf den Lesebitleitungen SBL_R und SBL_L übertragen.

Ausgleichstransistoren 5R und 5L sind für jeweilige Lesebitleitungen SBL_R und SBL_L bereitgestellt. Der Ausgleichstransistor 5R wird in Antwort auf eine Aktivierung des Ausgleichsanweisungssignals EQ_R leitend, um eine Vorladespannung VBL auf der Lesebitleitung SBL_R zu übertragen. Der Ausgleichstransistor 5L wird in Antwort auf die Aktivierung des Ausgleichsanweisungssignals EQ_L leitend, um eine Vorladespannung VBL auf der Lesebitleitung SBL_L zu übertragen.

Die Speicherzellen 1R und 1L enthalten jeweils: einen Speicherkondensator 8 zum Speichern von Information in Form von elektrischen Ladungen; einen Lesezugriffstransistor 6, der in Antwort auf ein Signal auf einer Lesewortleitung SWL (SWL_R und SWL_L) leitend wird, um den entsprechenden Speicherkondensator 8 mit der entsprechenden Lesebitleitung SBL (SBL_R und SBL_L) zu verbinden; und einen Wiederherstellungszugriffstransistor 7, der in Antwort auf ein Signal auf einer Wiederherstellungswortleitung RWL (RWL_R und RWL_L) leitend wird, um den entsprechenden Speicherkondensator 8 mit der Lesebitleitung RBL (RBL_R und RBL_L) zu verbinden.

Die Speicherzelle 1 (1R und 1L) wird also durch einen Speicherkondensator und zwei Zugriffstransistoren gebildet.

Der Lesezugriffstransistor 6 und der Wiederherstellungzugriffstransistor 7 sind jeweils an die Lesewortleitung SWL und die Wiederherstellungswortleitung RWL gekoppelt, die zu unterschiedlichen Zeiten in einen ausgewählten Zustand gebracht werden.

Der Leseverstärker 2 enthält: einen N-Kanal MOS-Transistor N1, der bei Aktivierung des Leseverstärkeraktivierungssignals SE leitend wird, um eine Leseoperation des Leseverstärkers 2 zu aktivieren; einen N-Kanal MOS-Transistor N2, der zwischen die Leseausgangsleitung /D_R und den MOS-Transistor N1 geschaltet ist, der ein Gate aufweist, das mit der Lesebitleitung SBL_L verbunden ist; einen N-Kanal MOS-Transistor N3, der zwischen die Leseausgangsleitung /D_R und den MOS-Transistor N1 geschaltet ist, und ein Gate aufweist, das mit der Lesebitleitung SBL_R verbunden ist; einen P-Kanal MOS-Transistor P1, der zwischen einen Leistungsversorgungsknoten und eine Leseausgangsleitung /D_L geschaltet ist, und ein Gate aufweist, das mit der Leseausgangsleitung /D_R verbunden ist; einen P-Kanal MOS-Transistor P2, der zwischen einen Leistungsversorgungsknoten und die Leseausgangsleitung /D_R geschaltet ist, und ein Gate aufweist, das mit der Leseausgangsleitung /D_L verbunden ist; und einen P- Kanal MOS-Transistor P3, der bei Deaktivierung des Leseverstärkeraktivierungssignals SE leitend wird, um die Leseausgangsleitungen /D_L und /D_R elektrisch kurzzuschließen.

Die Leseeingangsknoten des Leseverstärkers 2 sind in einem hochohmigen Zustand an die Bitleitungen SBL_L und SBL_L gekoppelt, und verstärken eine Potentialdifferenz zwischen den Lesebitleitungen SBL_L und SBL_R ohne die Potentiale auf den Lesebitleitungen SBL_L und SBL_R zu beeinflussen.

Da der Gateanschluß und der Drainanschluß des MOS-Transistors P1 und P2 jeweils miteinander verbunden sind, arbeiten die MOS- Transistoren P1 und P2 als Dioden, wenn der MOS-Transistor P3 leitend wird, um die Leseausgangsleitungen /D_L und /D_R auf den Leistungsversorgungsspannungspegel auszugleichen.

Der Wiederherstellungsverstärker 3 enthält: eine Differentialstufe 10, die differentiell Signale auf der Leseausgangsleitung /D_L und /D_R verstärkt; ein Transfergate 11, das bei Aktivierung des Transferanweisungssignals DTF leitend wird, um Ausgangssignale der Differentialstufe 10 zu übertragen; und eine Verriegelungsschaltung 12 zum Verstärken und Halten von Signalen, die durch das Transfergate 11 gesendet werden.

Die Differentialstufe 10 enthält: einen N-Kanal MOS-Transistor N4, der ein Gate aufweist, das mit der Leseausgangsleitung /D_L verbunden ist; und einen N-Kanal MOS-Transistor N5, der ein Gate aufweist, das mit der Leseausgangsleitung /D_R verbunden ist.

Die MOS-Transistoren N4 und N5 haben jeweils einen Sourceanschluß (Source), der an den Masseknoten gekoppelt ist.

Die Differentialstufe 10 führt eine Verstärkungsoperation durch, ohne die Ausgangssignale des Leseverstärkers 2 zu beeinflussen. Der Leseverstärker 2 ist lediglich notwendig, um die Gatekapazitäten der MOS-Transistoren N4 und N5 der Differentialstufe anzusteuern, und folglich kann ein Treibervermögen der Leseschaltung 2 kleiner sein, wodurch ein Layoutbereich des Leseverstärkers 2 reduziert wird.

Die Transfergates 3 enthalten N-Kanal MOS-Transistoren N6 und N7, die entsprechend den jeweiligen MOS-Transistoren N4 und N5 angeordnet sind, und bei Aktivierung eines Transferanweisungssignals DTF leitend werden.

Die Verriegelungsschaltung 12 enthält Inverter IV1 und IV2, die antiparallel zueinander angeordnet sind. Der Begriff "antiparallel" kennzeichnet einen Aufbau, bei dem ein Eingang jedes Inverters mit einem Ausgang des anderen Inverters verbunden ist. Der Ausgang des Inverters IV1 ist folglich an den Eingang des Inverters IV2 gekoppelt, und der Ausgang des Inverters IV2 ist an den Eingang des Inverters IV1 gekoppelt. Die Verriegelungsschaltung 12 ist eine Inverterverriegelung und verstärkt und verriegelt komplementäre Signale, die durch das Transfergate 11 übertragen werden. Die Verriegelungsknoten der Verriegelungsschaltung 12 sind an die Wiederherstellungsbitleitungen RBL_R und RBL_L gekoppelt.

Das Spaltenauswahlgate 4 enthält N-Kanal MOS-Transistoren N8 und N9, die mit Verriegelungsknoten der Verriegelungsschaltung 12 verbunden sind, oder mit Wiederherstellungsbitleitungen RBL_L und RBL_R, und haben Gates, die ein Spaltenauswahlsignal CSL empfangen. Die Wiederherstellungsbitleitung RBL_R ist mit der internen Datenleitung I/O durch den MOS-Transistor N9 verbunden, und die Wiederherstellungsbitleitung RBL_L ist mit der internen Datenleitung ZI/O durch den MOS-Transistor N8 verbunden.

Fig. 2 zeigt ein Signalwellenformdiagramm, das Operationen beim Datenlesen gemäß dem in Fig. 1 gezeigten Aufbau repräsentiert. In Fig. 2 sind Betriebswellenformen beim Datenlesen für einen Fall gezeigt, bei dem eine Speicherzelle 1R des Speicherblocks auf der rechten Seite ausgewählt ist. Im folgenden wird eine Beschreibung der Operationen des in Fig. 1 gezeigten Aufbaus unter Bezugnahme auf Fig. 2 gegeben.

Die Ausgleichsanweisungssignale EQ_R und. EQ_L sind im Standby- Zustand beide auf H-Pegel, und die Lesebitleitungen SBL_R und SBL_L sind auf einen vorgeschriebenen Spannungspegel VBL ausgeglichen. Die Ausgleichsspannung VBL kann ein Spannungspegel bei halber Leistungsversorgungsspannung VDD liegen, entweder größer oder kleiner als die Zwischenspannung VDD/2, und ausreichend, um eine Spannung in einem Bereich zu sein, wo die Leseempfindlichkeit des Leseverstärkers 2 am besten ist.

Wenn ein Zugriffszyklus beginnt, wird das Ausgleichsanweisungssignal EQ_R gemäß einem angelegten Adressensignal deaktiviert, um eine Ausgleichsoperation der Lesebitleitung SBL_R zu beenden. Das Ausgleichsanweisungssignal EQ_L behält seinen aktiven Zustand.

Die Lesewortleitung SWL_R wird dann gemäß dem Adressensignal ausgewählt, um einen Spannungspegel von dieser anzuheben. Ein Auswahlspannungspegel der Lesewortleitung SWL_R kann ein Leistungsversorgungsspannungspegel VDD sein, oder alternativ ein verstärkter Spannungspegel Vpp, der größer ist als die Leistungsversorgungsspannung VDD.

In einem Fall, bei dem ein Spannungspegel auf einer ausgewählten Wortleitung die Leistungsversorgsspannung VDD ist, ist es nicht notwendig, eine verstärkte Spannung zu erzeugen, wodurch der Stromverbrauch reduziert werden kann. In einem Fall, bei dem ein Spannungspegel auf einer ausgewählten Wortleitung der verstärkte Spannungspegel Vpp ist, kann ein Treibervermögen des Zugriffstransistors 6 der Speicherzelle 1 größer sein, wodurch eine hohe Übertragungsgeschwindigkeit der angesammelten elektrischen Ladung in dem Speicherkondensator 8 an die entsprechende Lesebitleitung SBL erreicht wird. In einem Fall, bei dem eine Auswahlspannung einer Wortleitung eine verstärkte Spannung ist, braucht es jedoch lange, bis eine Spannung auf einer ausgewählten Leitung auf den verstärkten Spannungspegel angehoben ist. Unter Berücksichtigung dieser Faktoren ist folglich ein optimaler Spannungspegel als ein Auswahlspannungspegel auf der Lesewortleitung derart gesetzt, daß die Leseoperation schnellstmöglich gestartet werden kann.

Wenn die Lesewortleitung SWL_R ausgewählt ist, und einen angehobenen Spannungspegel aufweist, wird der Lesezugriffstransistor 6 in der Speicherzelle 1R leitend, um elektrische Ladungen, die sich in dem Speicherknoten SN_R des Speicherzellenkondensators 8 angesammelt haben, auf der Lesebitleitung SBL_R zu übertragen. Die Lesebitleitung SBL_R ist mit dem Gate des MOS-Transistors N3 des Leseverstärkers 2 verbunden. Ein Spannungspegel auf der Lesebitleitung SBL_R ist ein Spannungspegel, der sich gemäß der elektrischen Ladung, die von dem Speicherkondensator gelesen wird, ändert, und die Lesebitleitung SBL_R überträgt lediglich ein kleines Amplitudensignal.

Wenn die Lesewortleitung SWL_R ausgewählt ist und elektrische Ladungen auf der Lesebitleitung SBL_R übertragen werden, wird ein Leseverstärkeraktivierungssignal SE aktiviert, um deh MOS- Transistor N1 leitend zu machen, und der Leseverstärker führt eine Leseoperation durch. Die Spannungspegel auf den Leseausgangsleitungen /D_L und /D_R werden von der Leistungsversorgungsspannung geändert, die ein Vorladepegel ist, durch die MOS- Transistoren N2 und N3. Änderungen des Potentials auf den Leseausgangsleitungen /D_L und /D_R, die durch das Antreiben durch die MOS-Transistoren N2 und N3 erzeugt worden sind, werden durch die MOS-Transistoren P1 und P2 mit hoher Geschwindigkeit verstärkt. Entsprechend wird gemäß einem Potential auf der Lesebitleitung SBL_R eine der Leseausgangsleitungen /D_L und /D_R auf das Massepotential entladen, während die andere Leseausgangsleitung bei hohem Pegel gehalten wird. Der Grund warum die H-Pegel Spannungen auf den Leseausgangsleitungen. /D_L und /D_R kleiner sind als die Leistungsversorgungsspannung VDD ist der, daß die MOS-Transistoren N2 und N3 beide eingeschaltet sind, um Ströme zu liefern.

Wenn das Leseverstärkeraktivierungssignal SE aktiviert ist, und die Spannungspegel auf den Leseausgangsleitungen /D_L und /D_R auf einen hohen Pegel und auf einen niedrigen Pegel bestimmt sind, dann wird das Transferanweisungssignal DTE aktiviert, und in einen aktiven Zustand für eine vorgeschriebene Zeitdauer gehalten, um das Transfergate 3 leitend zu machen. In Antwort darauf werden die Verriegelungsknoten der Verriegelungsschaltung 20 durch die Differentialstufe 10 gemäß den Potentialen auf den Leseausgangsleitungen /D_L und /D_R und den Potentialpegeln auf den Verriegelungsknoten der Verriegelungsschaltung 12 geliefert, oder Potentialpegel auf den Wiederherstellungsbitleitungen RBL_L und RBL_R werden durch Inverter in der Verriegelungsschaltung 12 verstärkt, um auf H-Pegel und L-Pegel zu wechseln. Die Potentialpegel auf den Wiederherstellungsbitleitungen RBL_L und RBL_R werden durch die Verriegelungsschaltung 12 verriegelt (gehalten).

Wenn das Transferanweisungssignal DTF aktiviert ist, und die Potentiale auf den Wiederherstellungsbitleitungen RBL_L und RBL_R eindeutig werden, wird die Wiederherstellungswortleitung RWL_R aktiviert, um den Wiederherstellungszugriffstransistor 7 der ausgewählten Speicherzelle leitend zu machen. In Antwort darauf wird ein Signal beim Leistungsversorgungsspannungspegel oder Massespannungspegel an den Speicherknoten SN_R des Kondensators 8 übertragen, um ein Potential an dem Speicherknoten SN_R auf einen ursprünglichen Potentialpegel zu bringen. Fig. 2 zeigt ein Potential SN (H), wenn der Speicherkonten SN_R Daten bei H-Pegel speichert, und ein Potential SN (L), wenn der Speicherknoten SN_R Daten bei L-Pegel speichert.

Die Wiederherstellungswortleitung RWL_R wird in einem ausgewählten Zustand deaktiviert, bevor eine Aktivierung des Transferanweisungssignals DTF erfolgt. Die deaktivierte Wiederherstellungswortleitung ist eine Wiederherstellungswortleitung, die gemäß einem Adressensignal in einem vorangegangenen Zyklus ausgewählt worden ist.

Das Leseverstärkeraktivierungssignal SE wird deaktiviert, nachdem das Datentransferanweisungssignal DTF aktiviert worden ist, und Ausgangssignale des Leseverstärkers 2 werden an die Wiederherstellungsschaltung 12 übertragen. Wenn das Leseverstärkeraktivierungssignal SE deaktiviert ist, wird die Lesewortleitung SWL_R deaktiviert, und dann wird das Ausgleichsanweisungssignal EQ_R aktiviert, um ein Potential auf der Lesebitleitung SBL_R wieder auf einen ursprünglichen Ausgleichsspannungspegel VBL zu bringen.

Die Wiederherstellungswortleitung RWL_R hält ihren aktiven Zustand, und die Spaltenauswahloperation kann mit einer entsprechenden Zeitablaufsteuerung während einer Zeitperiode durchgeführt werden, wenn die Wiederherstellungswortleitung RWL_R in einem aktiven Zustand ist.

Nach Beendigung der Leseoperation und nach einer Übertragung der verstärkten Daten des Leseverstärkers 2 an die Verriegelungsschaltung kann eine Lesewortleitung in einen nicht ausgewählten Zustand gebracht werden, und dadurch kann eine andere Lesewortleitung ausgewählt werden. In einem her kömmlichen DRAM besteht die Notwendigkeit zur Durchführung einer Folge von Operationen zur Aktivierung einer Wiederherstellungswortleitung, einer Leseoperation, einer Wiederherstellungsoperation, einer Deaktivierung einer ausgewählten Wortleitung und einer Ausgleichsoperation auf den Bitleitungen, in dieser Reihenfolge. Gemäß dem ersten Ausführungsbeispiel können nach einer Aktivierung einer ausgewählten Wortleitung und nach einer Leseoperation eine Deaktivierung einer ausgewählten Wortleitung und ein Ausgleichen von Bitleitungen im wesentlichen gleichzeitig parallel durchgeführt werden. Die Reihenfolge, Deaktivieren einer ausgewählten Lesewortleitung und Ausgleichen auf den Lesebitleitungen ist nicht restriktiv und irgendein Schritt kann zuerst ausgeführt werden. Wenn das Ausgleichen von Lesebitleitungen nach der. Deaktivierung einer ausgewählten Wortleitung erfolgt, kann das Ausgleichen ohne nachteilige Beeinflussung der sich angehäuften elektrischen Ladung in dem Speicherknoten SN einer ausgewählten Speicherzelle erfolgen.

Wenn dagegen eine ausgewählte Wortleitung nach dem Ausgleichen auf den Lesebitleitungen deaktiviert wird, wird eine Ausgleichsspannung VBL an den Speicherknoten SN einer Speicherzelle übertragen. Da eine Spannung, die vollständig eingeschwungen ist, an eine ausgewählte Speicherzelle durch die Verriegelungsschaltung 12 über die Wiederherstellungsbitleitung RBL übertragen wird, und da die Wiederherstellungswortleitung RWL ihren ausgewählten Zustand selbst nach Deaktivierung einer ausgewählten Lesewortleitung SWL hält, können in diesem Fall Speicherzellendaten korrekt wiederhergestellt werden. In diesem Fall kann eine Ausgleichszeitablaufsteuerung schneller sein, um dadurch einer Auswahlzeitablaufsteuerung einer Lesewortleitung im nächsten Zyklus vorauszueilen (da das Ausgleichen auf Bitleitungen bei einer vorauseilenden Zeitgebung beendet werden kann). Darüber hinaus können das Deaktivieren einer ausgewählten Lesewortleitung und das Ausgleichen von Lesebitleitungen im wesentlichen gleichzeitig durchgeführt werden. In diesem Fall kann die Steuerungszeitgebung leicht eingestellt werden.

Die gelesenen Daten von einer Speicherzelle werden lediglich auf einer Lesebitleitung übertragen, jedoch werden keine Ausgangssignale des Leseverstärkers 2 auf Lesebitleitungen übertragen. Folglich ist eine Amplitude einer Spannung auf einer Lesebitleitung kleiner, wodurch ein Ausgleichen der Lesebitleitungen in kurzer Zeit abgeschlossen werden kann.

Daten, die gemäß dem Datentransferanweisungssignal DTE an die Verriegelungsschaltung 12 übertragen werden, werden auf Wiederherstellungsbitleitungen RBL_R und RBL_L übertragen. Nachdem die Verriegelungsdaten in der Verriegelungsschaltung 12 auf den Wiederherstellungsbitleitungen RBL_R und RBL_L übertragen worden sind, wird die Wiederherstellungswortleitung RWL_R aktiviert. Der Aktivierungspegel (Auswahlspannungspegel) der Wiederherstellungswortleitung RWL kann gleich der Leistungsversorgungsspannung VDD oder einer verstärkten Spannung sein, die größer als die Leistungsversorgungsspannung VDD ist. Wenn ein Spannungspegel auf der Wiederherstellungswortleitung RWL eine verstärkte Spannung ist, kann ein Treibvermögen des Wiederherstellungszugriffstransistors 7 groß sein, wodurch die Verriegelungsdaten der Verriegelungsschaltung 12 mit hoher Geschwindigkeit für eine Wiederherstellung an den Leseknoten SN_R übertragen werden können. Außerdem kann ein Signal beim Leistungsversorgungsspannungspegel an den Speicherknoten SN_R des Speicherkondensators 8 ohne Verlust eine Schwellenwertspannung über den Wiederherstellungszugriffstransistor 7 übertragen werden. In einem Fall der verstärkten Spannung braucht es einige Zeit, um die ausgewählte Wiederherstellungswortleitung auf die verstärkte Spannung zu bringen. In einem Fall, bei dem der Aktivierungspegel (Auswahlspannungspegel) auf der Wiederherstellungswortleitung die Leistungsversorgungsspannung ist, ist es dagegen nicht notwendig, eine verstärkte Spannung zu verwenden, wodurch eine Reduzierung des Stromverbrauchs erreicht wird, und ferner eine Verringerung der Zeit, die erforderlich ist, um eine Wiederherstellungswortleitung auf den ausgewählten Spannungspegel anzuheben. Da der H-Pegel der Wiederherstellungsbitleitung RBL (RBL_R oder RBL_L) in diesem Fall gleich der Leistungsversorgungsspannung VDD ist, wird ein H-Pegel der Speicherdaten in einer Speicherzelle gleich einem Spannungspegel, der um die Schwellenwertspannung Vth des Wiederherstellungszugriffstransistors 7 kleiner ist als die Leistungsversorgungsspannung VDD. Obwohl speziell beim Datenzugriff kein Problem auftritt, wird eine Datenhaltecharakteristik verschlechtert, da sich die in den Speicherzellenkondensator 8 angesammelten elektrische Ladungsmenge reduziert. Folglich wird unter Berücksichtigung dieser Faktoren der Aktivierungspegel einer Wiederherstellungswortleitung auf einen optimalen Spannungspegel eingestellt (gesetzt).

Die Wiederherstellungswortleitung RWL_R wird deaktiviert, bevor das Datentransferanweisungssignal DTF im nächsten Zyklus aktiviert wird.

In einem Fall, bei dem die Lesewortleitung SWL_R bei Aktivierung der Wiederherstellungswortleitung RWL_R aktiv ist, bildet sich eine Zeitperiode, während der die Wiederherstellungsbitleitung RWL_R und die Lesebitleitung SBL_R elektrisch kurzgeschlossen sind. In diesem Fall ist jedoch eine Zeitdauer, während der die Lesewortleitung SWL_R und die Wiederherstellungswortleitung RWL_R beide im ausgewählten Zustand sind, kurz, und die Lesebitleitung SBL_R wird zuverlässig auf die Ausgleichsspannung VBL durch den Ausgleichstransistor 5R ausgeglichen, nachdem die Lesewortleitung SWL_R deaktiviert ist. Die Wiederherstellungsbitleitung RBL_R wird auch auf der Leistungsversorgungsspannung oder dem Massespannungspegel durch die Verriegelungsschaltung 12 gehalten, und die Speicherzelle 1R weist zuverlässig wiederhergestellte Speicherdaten auf.

Unter Berücksichtigung der oben genannten Operationsfolge, was die Leseoperationsseite betrifft, werden nur eine Aktivierung einer Lesewortleitung und eine Leseoperation sequentiell durchgeführt, und folglich ist es nicht notwendig, die Wiederherstellungsoperation zu berücksichtigen. Somit kann eine Zykluszeit, um eine Zeit, die zur Wiederherstellung erforderlich ist, kürzer sein. Da das Deaktivieren einer Lesewortleitung und das Ausgleichen von Lesebitleitungen darüber hinaus im wesentlichen gleichzeitig parallel durchgeführt werden können, kann die Zykluszeit weiter reduziert werden. Da eine Spannung auf einer Lesebitleitung SBL sich nur um ein kleines Potential ändert, kann ferner eine Zeitdauer kürzer sein, verglichen mit einem Aufbau, bei dem die Bitleitungsspannung in einem in Bezug auf die Amplitude in einem vollständig eingeschwungenen Zustand ist.

Was die Wiederherstellungsoperation betrifft, so wird ein Wiederherstellungszustand über die gesamte Zeitdauer aufrechterhalten, bis eine Datentransferanweisungssignal DTF im nächsten Zyklus aktiviert ist, nach einer Datenübertragung von einem Leseverstärker an einen Wiederherstellungsverstärker gemäß der Datentransferanweisung DTF. Folglich sind eine Leseoperation und eine Ausgleichsoperation nicht notwendig, und eine Zykluszeit kann stark reduziert werden. Im Wiederherstellungsverstärker 3führt die Verriegelungsschaltung 12 ununterbrochen eine Verriegelungsoperation durch, die Wiederherstellungsbitleitungen RBL_L und RBL_R sind auf H-Pegel oder L-Pegel während der gesamten Zeitdauer gesetzt und eine Ausgleichsoperation auf den Wiederherstellungsbitleitungen wird nicht durchgeführt. Folglich kann eine Zykluszeit zur Wiederherstellung stark reduziert werden.

Fig. 3 zeigt ein Diagramm, das eine Spannungsänderung auf Bitleitungen in einem normalen DRAM und in dem erfindungsgemäßen DRAM zeigt. Wie in Fig. 3 gezeigt, hat in einem normalen DRAM eine Bitleitung einen Spannungspegel, der sich jedesmal ändert, wenn eine Leseoperation, eine Wiederherstellungsoperation und eine Ausgleichsoperation durchgeführt werden. Folglich ist in einem herkömmlichen DRAM eine Zykluszeit gegeben durch die Summe einer Lesezeitperiode, einer Wiederherstellungszeitperiode und einer Ausgleichszeitperiode. In einer Ausgleichszeitperiode ist es erforderlich, daß Bitleitungen BL von Spannungspegeln der Leistungsversorgungsspannung VDD und der Massespannung GND auf den gleichen Spannungspegel bei einer Zwischenspannung von VDD/2 ausgeglichen werden.

Gemäß dem erfindungsgemäßen Aufbau ändern sich dagegen Spannungen auf Lesebitleitungen SBL nur von den Ausgleichsspannungen gemäß den Speicherdaten in einer Speicherzelle, und schwingen sich nicht vollständig auf die Leistungsversorgungsspannung VDD oder die Massespannung GND ein. In einem Fall, bei dem eine Zykluszeit durch die Summe einer Lesezeit und einer Ausgleichszeit gegeben ist, muß eine Ausgleichsoperation nur eine kleine Potentialdifferenz ausgleichen. Folglich kann die Ausgleichszeit für Lesebitleitungen stark reduziert werden, verglichen mit einer Ausgleichszeit bei einem herkömmlichen DRAM.

In Wiederherstellungsbitleitungen RBL sind Spannungen auf diesen vollständig in Bezug auf die Amplitude auf die Leistungsversorgungsspannung VDD und die Massespannung GND eingeschwungen, und keine Ausgleichszeit ist bereitgestellt. Der Datenzugriff erfolgt während einer Wiederherstellungszeitdauer. Beim Datenzugriff wird das Spaltenauswahlgate 4 durch das Spaltenauswahlsignal SCL leitend, um die Verriegelungsknoten der Verriegelungsschaltung 12 oder Wiederherstellungsbitleitungen RBL_R und RBL_L mit internen Datenleitungen I/O und ZI/O zu verbinden, so daß ein Datenlesen und -schreiben durchgeführt werden kann.

Es ist lediglich erforderlich, daß der Datenzugriff während einer Zeitperiode eines ausgewählten Zustands der Wiederherstellungswortleitung RWL (RWL_R) durchgeführt wird. In Fig. 2 ist es daher nicht erforderlich, eine Reihenauswahloperation und eine Spaltenauswahloperation in einer Zufallszugriffszykluszeit durchzuführen. Eine Spaltenauswahloperation kann in einem Zyklus durchgeführt werden, der einem Zufallszugriffszyklus folgt, während dem eine Reihenauswahloperation durchgeführt wird. In dem DRAM können Spalten- und Reihenauswahloperationen parallel zueinander durchgeführt werden. In diesem Fall können der Reihenzugriff zur Durchführung einer Reihenauswahl und der Spaltenzugriff zur Durchführung einer Spaltenauswahl gleichzeitig vorgesehen werden, oder ein Reihenzugriff und ein Spaltenzugriff können extern im Zeitmultiplex bestimmt werden, ähnlich wie bei einem herkömmlichen DRAM. Wenn eine Wartezeit existiert, die eine vorgeschriebene Zeit zwischen der Bestimmung eines Datenlesens und einer externen Datenausgabe anzeigt, kann ein Hochgeschwindigkeitsdatenzugriff erreicht werden, indem der Reihenzugriff und der Spaltenzugriff intern in Pipelineart durchgeführt werden.

Der Leseverstärker 2 ist direkt mit den Lesebitleitungen SBL_R und SBL_L verbunden, und die Wiederherstellungsschaltung 4 ist direkt mit den Wiederherstellungsbitleitungen RBL_L und RBL_R verbunden. Folglich können Signale mit hoher Geschwindigkeit übertragen werden, wodurch das Lesen und das Wiederherstellen mit hoher Geschwindigkeit durchgeführt werden kann.

Bei der Anordnung der Speicherzellen ist eine Spalte der Speicherzellen mit jedem der Paare der Lesebitleitungen und der Wiederherstellungsbitleitungen verbunden, die auf jeder Seite der Wiederherstellungsschaltung 4 und des Leseverstärkers 2 angeordnet sind. Der Leseverstärker 2 liest Daten auf der Lesebitleitung, auf der Speicherzellendaten gelesen werden, wobei die andere Lesebitleitung als eine Referenzbitleitung verwendet wird, und die Wiederherstellungsschaltung 4 die Wiederherstellungsbitleitungen, die auf beiden Seiten von dieser angeordnet sind, werden gemäß den Ausgangsdaten des Leseverstärkers 2 ansteuert. Ein derartiger Aufbau von Bitleitungen wird "offene Bitleitungskonfiguration" genannt.

Fig. 4 zeigt ein Diagramm, das schematisch einen Aufbau eines Bereichs zeigt, der mit der Reihenauswahl der Halbleiterspeichervorrichtung gemäß dem ersten Ausführungsbeispiel der Erfindung in Verbindung steht. In Fig. 4 enthält die Reihenauswahlschaltung einen Reihendekoder 20, der in Antwort auf die Aktivierung eines Reihenadressendekodierfreigabesignals RADE ein Adressensignal AD dekodiert, das zur Erzeugung eines Wortleitungsbestimmungssignals angelegt wird, bei Aktivierung; einen Lesewortleitungstreiber 21, der in Antwort auf die Aktivierung eines Lesewortleitungstreiberzeitsignals RXTS aktiviert wird, um die Lesewortleitung SWL in den ausgewählten Zustand gemäß dem Wortleitungsbestimmungssignal von dem Reihendekoder 20 zu bringen; eine Verriegelungsschaltung 20 zur Verriegelung eines Ausgangssignals des Reihendekoders 20 in Antwort auf ein Verriegelungsanweisungssignal LTH; und einen Wiederherstellungswortleitungstreiber 23, der in Antwort auf das Wiederherstellungswortleitungstreiberzeitsignal RXTR aktiviert wird, um die Wiederherstellungswortleitung RWL in einen ausgewählten Zustand gemäß einem Verriegelungssignal von der Verriegelungsschaltung 22 zu treiben.

Der Lesewortleitungstreiber 21, wie in Fig. 4 gezeigt, ist entsprechend jeder Lesewortleitung SWL angeordnet, und eine Verriegelungsschaltung 22 und ein Wiederherstellungswortleitungstreiber 23 sind entsprechend jeder Wiederherstellungswortleitung RWL bereitgestellt.

Nachdem der Wiederherstellungswortleitungstreiber 23 die Wiederherstellungswortleitung RWL in einen ausgewählten Zustand in Antwort auf die Aktivierung des Wiederherstellungswortleitungstreiberzeitsignals RXTR gebracht hat, kann die Lesewortleitung SWL im nächsten Zyklus durch die Verriegelungsschaltung 22 in den ausgewählten Zustand gemäß einem nachfolgenden anderen Adressensignals durch den Lesewortleitungstreiber 23 gebracht werden.

Die Verriegelungsschaltung 22 muß nur einen derartigen Aufbau aufweisen, daß ein Ausgangssignal des Reihendekoders 20 bei Aktivierung des Verriegelungsanweisungssignals übernommen und gehalten wird. Beispielsweise kann sie durch ein Übertragungsgate gebildet werden, das in Antwort auf das Verriegelungsanweisungssignal arbeitet, und durch eine Inverterverriegelung zur Verriegelung und Ausgabe eines über das Übertragungsgate übertragenen Signals.

Fig. 5 zeigt ein Diagramm, das schematisch einen Aufbau der Schaltung zur Erzeugung der reihenbezogenen Steuersignale der Halbleiterspeichervorrichtung gemäß dem ersten Ausführungsbeispiel der Erfindung verdeutlicht. In dem Aufbau der reihenbezogenen Steuerschaltung, wie in Fig. 5 gezeigt, werden die Steuersignale, die mit einer Lesewortleitung in Verbindung stehen, gemäß er Aktivierung und der Deaktivierung eines Reihenzugriffsanweisungssignals ACT aktiviert. Das Reihenzugriffsanweisungssignal ACT kann in der Form eines kurzen Impulses (Stoßimpuls) mit einer vorgeschriebenen Breite erzeugt werden, wenn eine Reihenzugriffsanweisung anliegt, oder alternativ als ein Signal, dessen Aktivierung und Deaktivierung gemäß einer Reihenzugriffsanweisung und einer Vorladeanweisung gesteuert wird. Eine Lesezykluszeit wird durch das Reihenzugriffsanweisungssignal ACT bestimmt. Für die Zugriffssequenz werden eine Reihenzugriffsanweisung und eine Spaltenzugriffsanweisung gleichzeitig angelegt, oder eine Reihenzugriffsanweisung und eine Spaltenzugriffsanweisung können in zeitmultigeplexter Weise angelegt sein.

Wie in Fig. 5 gezeigt, enthält eine reihenbezogene Steuerungsschaltung eine Reihendekodersteuerschaltung 30 zur Aktivierung eines Reihendekoderfreigabesignals RADE in Antwort auf die Aktivierung des Reihenzugriffsanweisungssignal ACT; eine Ausgleichssteuerungsschaltung 31 zur Deaktivierung des Bitleitungsausgleichsanweisungssignals EQ in Antwort auf die Aktivierung des Reihenzugriffsanweisungssignals ACT; eine Lesewortleitungssteuerungsschaltung 32 zur Aktivierung eines Lesewortleitungstreiberzeitsignals RXTS in Antwort auf das Reihenzugriffsanweisungssignal ACT; eine Leseverstärkersteuerungsschaltung 33 zur Aktivierung des Leseverstärkersteuerungssignals SE in Antwort auf die Aktivierung des Lesewortleitungstreiberzeitsignals RXTS; eine Transfersteuerungsschaltung 34 zur Aktivierung des Transferanweisungssignals DTF in Antwort auf die Aktivierung eines Leseverstärkeraktivierungssignals SE, um das Transferanweisungssignal während einer vorgeschriebenen Zeitdauer in dem aktiven Zustand zu halten; eine Wiederherstellungswortleitungssteuerungsschaltung 35 zur Erzeugung eines Wiederherstellungswortleitungstreiberzeitsignals RXTR in Antwort auf das Leseverstärkeraktivierungssignal SE und das Transferanweisungssignal DTF; und eine Verriegelungssteuerungsschaltung 36 zur Erzeugung eines Verriegelungsanweisungssignals LTH, das in Antwort auf die Aktivierung des Übertragungsanweisungssignals DTF während einer vorgeschriebenen Zeitdauer in einem aktiven Zustand gehalten wird.

Die Steuerungsschaltungen 30 bis 33 sind im wesentlichen durch Verzögerungsschaltungen gebildet, und jede aktiviert Signale RADE, RXTS und SE, und deaktiviert das Ausgleichsanweisungssignal EQ bei vorgeschriebenen Zeitgebungen in Antwort auf die Aktivierung des Reihenzugriffsanweisungssignals ACT.

Die Transfersteuerungsschaltung 34 aktiviert das Transferanweisungssignal DTF in Form eines kurzen Impulses, wenn eine vorgeschriebene Zeitdauer nach der Aktivierung des Leseverstärkeraktivierungssignals SE vorbei ist.

Die Wiederherstellungswortleitungssteuerungsschaltung 35 deaktiviert das Wortleitungstreiberzeitsignal RXTR, wenn eine vorgeschriebene Zeitdauer nach der Aktivierung des Leseverstärkeraktivierungssignals SE vorbei ist, und aktiviert das Wiederherstellungswortleitungstreiberzeitsignal RXTR, wenn eine vorgeschriebene Zeitdauer nach Aktivierung des Transferanweisungssignals DTF vorbei ist.

Das Lesewortleitungstreiberzeitsignal RXTS kann anstelle des Leseverstärkersaktivierungssignals SE an die Wortleitungssteuerungsschaltung 35 angelegt werden. Eine Wiederherstellungswortleitung wird deaktiviert, nachdem eine Lesewortleitung gemäß dem Lesewortleitungstreiberzeitsignal RXTS in den ausgewählten Zustand gebracht worden ist.

Die Verriegelungssteuerungsschaltung 36 aktiviert das Verriegelungsanweisungssignal LTH in Antwort auf die Aktivierung des Transferanweisungssignals DTF, um das Verriegelungsanweisungssignal LTH während einer vorgeschriebenen Zeitdauer in einem aktiven Zustand zu halten.

Eine Lesezugriffszykluszeit ist durch das Reihenzugriffsanweisungssignal ACT definiert. Wenn das Reihenzugriffsanweisungssignal ACT deaktiviert ist, wird das Reihendekoderfreigabesignal RADE von der Reihendekodersteuerungsschaltung 30 deaktiviert, um den Reihendekoder 20 zu deaktivieren.

Die Ausgleichssteuerungsschaltung 31 deaktiviert und hält das Bitleitungsausgleichssignal EQ in einem inaktiven Zustand für eine vorgeschriebene Zeitdauer. Die Lesewortleitungssteuerungsschaltung 32 aktiviert und hält das Lesewortleitungstreiberzeitsignal RXTS in einem aktiven Zustand für eine vorgeschriebene Zeitdauer. Die Leseverstärkersteuerungsschaltung 33 aktiviert/deaktiviert das Leseverstärkeraktivierungssignal SE gemäß dem Lesewortleitungstreiberzeitsignal RXTS.

Alternativ kann ein Deaktivierungsablauf der Ausgangssignale der Steuerungsschaltungen 30, 32 und 33, und ein Aktivierungszeitablauf eines Ausgangssignals der Ausgleichssteuerungsschaltung 31 bestimmt werden, durch Deaktivierung des Reihenzugriffsanweisungssignals ACT.

Eine Spaltenverriegelungszeitdauer ist durch Aktivierung des Wiederherstellungswortleitungstreiberzeitsignals RXTR bestimmt, um eine interne Spaltenauswahloperation zu erlauben. Eine Zeitdauer der Spaltenverriegelung kann durch Aktivierung des Transferanweisungssignals DTF bestimmt sein.

Ein Bitleitungsaufbau ist, eine offene Bitleitungskonfiguration, wie in Fig. 1 gezeigt, und die Bitleitungen sind auf beiden Seiten der Leseverstärker 2 und der Wiederherstellungsverstärker 3 angeordnet. Die Speicherzellen sind demnach in eine Mehrzahl von Gruppen unterteilt. Wie in Fig. 5 gezeigt, ist die reihenbezogene Steuerungsschaltung eine Hauptreihensteuerungsschaltung, die gemeinsam für die Mehrzahl von Gruppen angeordnet ist. Ein reihenbezogenes Steuerungssignal für eine entsprechende Speicherzellengruppe wird in einer lokalen reihenbezogenen Steuerungsschaltung erzeugt, die entsprechend jeder Gruppe angeordnet ist, gemäß einem hauptreihenbezogenen Signal von der reihenbezogenen Hauptsteuerungsschaltung basierend auf einem Blockauswahlsignal BS, das eine Speicherzellengruppe bestimmt.

In dem Fall, bei dem die in Fig. 5 gezeigte reihenbezogene Steuerungsschaltung eine reihenbezogene lokale Steuerungsschaltung ist, die entsprechend jeder Speicherzellengruppe angeordnet ist, kann eine reihenbezogene lokale Steuerungsschaltung gemäß dem Reihenzugriffsanweisungssignal ACT und dem Blockauswahlsignal BS aktiviert werden, um ein Reihensteuerungssignal für eine entsprechende Speicherzellengruppe zu erzeugen. Im folgenden werden die Operationen der in Fig. 5 gezeigten reihenbezogenen Steuerungsschaltung beschrieben, unter Bezugnahme auf ein Zeitablaufdiagramm, das in Fig. 6 gezeigt ist. In der folgenden Beschreibung wird eine Kombination mit dem Blockauswahlsignal BS nicht beschrieben, da die Erzeugung von reihenbezogenen Steuerungssignalen von einem Aufbau einer reihenbezogenen Steuerungsschaltung abhängt, wie oben beschrieben. Die reihenbezogenen Steuerungssignale für eine ausgewählte Speicherzellengruppe werden gemäß einer im folgenden beschriebenen Sequenz aktiviert/deaktiviert.

Wenn das Reihenzugriffsanweisungssignal ACT aktiviert ist, wird das Ausgleichsanweisungssignal EQ von der Ausgleichsteuerungsschaltung 31 deaktiviert, und das Reihendekoderfreigabesignal RADE von der Dekodersteuerungsschaltung 30 wird auch aktiviert. In Antwort darauf wird der in Fig. 4 gezeigte Reihendekoder 20 aktiviert, um eine angelegte Adresse zu übernehmen, um eine Dekodieroperation durchzuführen. Eine Ausgleichsoperation wird in einer ausgewählten Speicherzellengruppe (Block) in Antwort auf die Deaktivierung des Ausgleichsanweisungssignals EQ abgeschlossen.

Die Lesewortleitungssteuerungsschaltung 32 aktiviert das Wiederherstellungswortleitungstreiberzeitsignal RXTS, wenn eine vorgeschriebene Zeitdauer nach der Deaktivierung des Ausgleichsanweisungssignals EQ vergangen ist. Die Leseverstärkersteuerungsschaltung aktiviert das Leseverstärkeraktivierungssignal 55, wenn eine vorgeschriebene Zeitdauer nach Aktivierung des Lesewortleitungstreiberzeitsignals RXTS vorbei ist. Der Leseverstärker 2, wie in Fig. 1 gezeigt, führt auf den Leseausgangsleitungen /D_L und /D_R eine Leseoperation in Antwort auf die Aktivierung des Leseverstärkeraktivierungssignals SE durch, um Signale zu erzeugen, die den Speicherdaten in einer ausgewählten Speicherzelle entsprechen.

Wenn das Leseverstärkeraktivierungssignal SE aktiviert ist, deaktiviert die Steuerungsschaltung 35 zur Wiederherstellung einer Wortleitung das Wiederherstellungswortleitungstreiberzeitsignal RXTR, um eine Wiederherstellungsoperation für die ausgewählten Speicherzellendaten vorzubereiten. Die Wiederherstellungswortleitung RWL im ausgewählten Zustand wird in den inaktiven Zustand gebracht.

Nach der Deaktivierung des Wiederherstellungswortleitungstreiberzeitsignals RXTR hält eine Transfersteuerungsschaltung 34 das Transferanweisungssignal DTF in einem aktiven Zustand für eine vorgeschriebene Zeitdauer in Antwort auf die Aktivierung des Leseverstärkeraktivierungssignals SE. Die Transfersteuerungsschaltung 34 ist beispielsweise durch eine Pulserzeugungsschaltung (zur Erzeugung eines kurzen Impulses) gebildet. Wenn das Transferanweisungssignal DTF aktiviert ist, wird das Transfergate 11 in dem in Fig. 1 gezeigten Wiederherstellungsverstärker leitend, und Daten, die durch den Leseverstärker 2 verstärkt worden sind, werden an die Verriegelungsschaltung 12 übertragen.

Wenn dagegen das Transferanweisungssignal DTF aktiv ist, aktiviert die Verriegelungssteuerungsschaltung 36 das Verriegelungsanweisungssignal LTH und hält dieses für eine vorgeschriebene Zeitdauer in einem aktiven Zustand. Die Verriegelungsschaltung 22, wie in Fig. 4 gezeigt, übernimmt die Ausgangssignale des Reihendekoders 24 in Antwort auf die Aktivierung des Verriegelungsanweisungssignals LTH und hält diese. Das Wiederherstellungswortleitungsbestimmungssignal, das eine Wiederherstellungswortleitung bestimmt, die im nächsten Zyklus auszuwählen ist, wird durch eine Verriegelungsoperation der Verriegelungsschaltung 22 gehalten. Zu diesem Zeitpunkt ist das Wiederherstellungswortleitungstreiberzeitsignal RSTR immer noch in einem inaktiven Zustand, um die Wiederherstellungswortleitung RWL in einem inaktiven Zustand zu halten.

Wenn das Verriegelungstransferanweisungssignal LTH deaktiviert ist, um die Verriegelungsschaltung 22 in einen Verriegelungszustand zu bringen, aktiviert die Wiederherstellungswortleitungssteuerungsschaltung 35 das Wiederherstellungswortleitungstreiberzeitsignal RXTR in Antwort auf die Aktivierung des Transferanweisungssignals DTF. Zur Aktivierung des Wiederherstellungswortleitungstreiberzeitsignals RXTR ist es notwendig, daß ein Signalpotential auf Wiederherstellungsbitleitungen genau bestimmt ist. Das Wiederherstellungswortleitungstreiberzeitsignal RXTR kann durch Aktivierung des Transferanweisungssignals DTF aktiviert werden, oder nachdem das Transferanweisungssignal DTF deaktiviert und eine Transferoperation abgeschlossen ist.

Der in Fig. 4 gezeigte Wiederherstellungswortleitungstreiber 23 wird gemäß der Aktivierung des Wiederherstellungswortleitungstreiberzeitsignals RXTR aktiviert, um eine entsprechende Wiederherstellungswortleitung in einen ausgewählten Zustand gemäß einem Wiederherstellungswortleitungsbestimmungssignal, das in der Verriegelungsschaltung 22 verriegelt ist, zu treiben.

Wenn die Wiederherstellungswortleitung aktiviert ist, wird das Reihenzugriffsanweisungssignal ACT deaktiviert, das Ausgleichsanweisungssignal EQ von der Ausgleichssteuerungsschaltung 31 wird aktiviert und das Lesewortleitungstreiberzeitsignal RXTS wird deaktiviert. Die Aktivierung des Ausgleichsanweisungssignals EQ kann gleichzeitig mit der Deaktivierung des Lesewortleitungstreiberzeitsignals RXTS erfolgen. Das Ausgleichsanweisungssignal EQ kann aktiviert werden, wenn das Lesewortleitungstreiberzeitsignal RXTS im aktiven Zustand ist, oder aktiviert werden, nachdem das Lesewortleitungstreiberzeitsignal RXTS deaktiviert ist.

Da die Leseausgangsleitungen des Leseverstärkers 2 von den Lesebitleitungen elektrisch isoliert sind, kann eine korrekte Wiederherstellungsoperation durchgeführt werden, wenn eine Transferoperation für Ausgangssignale des Leseverstärkers 2 an den Wiederherstellungsverstärker 3 abgeschlossen ist, unabhängig von einer zeitlichen Beziehung zwischen der Aktivierung des Ausgleichsanweisungssignals EQ und der Deaktivierung des Lesewortleitungstreiberzeitsignals RXTS.

Wenn das Lesewortleitungstreiberzeitsignal RXTS deaktiviert ist, ist das Leseverstärkeraktivierungssignal SE deaktiviert. Die Deaktivierung des Leseverstärkeraktivierungssignals SE kann in Antwort auf die Aktivierung des Ausgleichsanweisungssignals EQ erfolgen.

Wenn das Reihenzugriffsanweisungssignal ACT deaktiviert wird, wird auch ein Reihendekoderfreigabesignal RADE deaktiviert, um den Reihendekoder 20 in einen Standby-Zustand zurückzubringen.

Die Wiederherstellungswortleitungssteuerungsschaltung 35 kann durch eine erste Verzögerungsschaltung gebildet sein, die das Leseverstärkeraktivierungssignal SE um eine vorgeschriebene Zeit verzögert; eine zweite Verzögerungsschaltung, die das Transferanweisungssignal DTF mit einer vorgeschriebenen Zeit verzögert; und ein Setz/Zurücksetz-Flipflop, das in Antwort auf die Aktivierung des Ausgangssignals von der ersten Verzögerungsschaltung zurücksetzt und in Antwort auf die Aktivierung eines Ausgangssignals von der zweiten Verzögerungsschaltung 2 setzt.

Darüber hinaus kann eine Transfersteuerungsschaltung 34 zur Erzeugung des Transferanweisungssignals DTF derart aufgebaut sein, daß sie das Transferanweisungssignal DTF aktiviert und für eine vorgeschriebene Zeitdauer in dem aktiven Zustand hält, in Antwort auf die Deaktivierung des Wiederherstellungswortleitungstreiberzeitsignals RXTR.

Durch Verwendung der in Fig. 4 gezeigten Verriegelungsschaltung 22 zur Verriegelung des Wortleitungsbestimmungssignals, das von dem Reihendekoder 20 ausgegeben wird, kann eine Aktivierung/Deaktivierung der Lesewortleitungen SWL und Wiederherstellungswortleitungen RWL unabhängig durchgeführt werden.

Als Konfigurationen für den Lesewortleitungstreiber 21 und den Wiederherstellungswortleitungstreiber 23 kann ein Wortleitungstreiber verwendet werden, der in einem herkömmlichen DRAM verwendet wird. Ein Aufbau, der folglich in Antwort auf Wortleitungstreiberzeitsignale RXTS und RXTR zum Treiben der Lesewortleitung SWL und der Wiederherstellungswortleitung RWL gemäß dem Wortleitungsbestimmungssignal aktiviert wird, kann also als Aufbau für die Wortleitungstreiber 21 und 23 verwendet werden.

Alternativ kann als ein Aufbau der Wortleitungstreiber 21 und 23 eine Konfiguration ausgewählt werden, bei der die Wortleitungstreiberzeitsignale RXTS und RXTR jeweils an eine entsprechende Lesewortleitung SWL und eine Wiederherstellungswortleitung RWL gemäß einem Wortleitungsbestimmungssignal übertragen werden.

Im Falle des in Fig. 4 gezeigten Aufbaus kann ein Reihendekoder 20 gemeinsam für eine Lesewortleitung und eine Wiederherstellungswortleitung angeordnet sein, wodurch ein Schaltungsbesetzungsbereich reduziert werden kann.

Darüber hinaus können alternativ ein Lesereihendekoder zur Erzeugung eines Lesewortleitungsbestimmungssignals und ein Wiederherstellungsreihendekoder zur Erzeugung eines Wiederherstellungswortleitungsbestimmungssignals separat angeordnet werden. In diesem Fall können Worttreiberschaltungen, die jeweils für die Lesewortleitung SWL und die Wiederherstellungswortleitung RWL angeordnet sind, auf beiden Seiten einander gegenüberliegend angeordnet werden. Selbst in einem Fall, bei dem ein Abstand zwischen den Wortleitungen kleiner wird, können Wortleitungstreiberschaltungen in Wortleitungsabständen angeordnet werden, indem die Lese- und Wiederherstellungswortleitungstreiberschaltungen auf beiden Seiten der Wortleitungen SWL und RWL einander gegenüberliegend angeordnet werden.

Die Lesewortleitung SWL wird zur Übertragung von Speicherdaten in einer ausgewählten Speicherzelle verwendet, jedoch nicht bei einer Wiederherstellungsoperation. Solange folglich ein kapazitives Kopplungsrauschen zwischen der Lesewortleitung und den Lesebitleitungen oder den Wiederherstellungsbitleitungen eine Leseoperation oder eine Wiederherstellungsoperation nicht beeinflußt, kann eine Lesewortleitung SWL jederzeit nach Aktivierung eines Leseverstärkers deaktiviert werden.

Gemäß dem ersten Ausführungsbeispiel der Erfindung, wie oben beschrieben, wird eine Speicherzelle durch einen Speicherkondensator gebildet, einen Zugriffstransistor und einen Wiederherstellungszugriffstransistor, und darüber hinaus sind Lesewortleitungen und Lesebitleitungen separat von Wiederherstellungswortleitungen und Wiederherstellungsbitleitungen angeordnet. Eine Leseoperation und eine Wiederherstellungsoperation können unabhängig durchgeführt werden. Während der Wiederherstellung kann folglich eine Leseoperation beendet und eine Auswahl einer Speicherzelle in dem nächsten Zyklus durchgeführt werden, und darüber hinaus kann ein Zugriff auf Speicherzellendaten während der Leseoperation erfolgen. Durch das Lesen und das Wiederherstellen in verschachtelter (überlappender) Weise kann eine hohe Zugriffsgeschwindigkeit erzielt werden.

Da ein Leseverstärker über eine hohe Eingangsimpedanz an die Lesebitleitungen gekoppelt ist, sind die Leseausgangssignalleitungen und die Lesebitleitungen elektrisch isoliert. Folglich kann eine Potentialamplitude auf einer Lesebitleitung kleiner sein, und eine Zeit, die zum Ausgleich von Lesebitleitungen erforderlich ist, kann reduziert werden. Ferner kann der Leistungsverbrauch verringert werden.

(Zweites Ausführungsbeispiel)

Fig. 7 zeigt ein Diagramm, das einen Aufbau eines Hauptbereichs einer Halbleiterspeichervorrichtung gemäß einem zweiten Ausführungsbeispiel der Erfindung verdeutlicht. In dem zweiten Ausführungsbeispiel sind ebenfalls Speicherzellen MC in Reihen und Spalten angeordnet. Wie in Fig. 7 gezeigt, sind repräsentativ Speicherzellen MC1 und MC2 gezeigt, die in einer Reihe und zwei Spalten angeordnet sind. Die Lesewortleitung SWL und die Wiederherstellungswortleitung RWL sind entsprechend einer Speicherzellenreihe angeordnet. Gemäß dem zweiten Ausführungsbeispiel sind für den Leseverstärker 2 Lesebitleitungen SBL und /SBL paarweise sich parallel zueinander in gleicher Richtung erstreckend angeordnet. Darüber hinaus sind für den Wiederherstellungsverstärker 3 Wiederherstellungsbitleitungen RBL und /RBL paarweise sich parallel zueinander in gleicher Richtung erstreckend angeordnet.

Ähnlich wie gemäß dem ersten Ausführungsbeispiel enthalten die Speicherzellen MC1 und MC2 jeweils einen Lesezugriffstransistor 6, einen Wiederherstellungszugriffstransistor 7 und einen Speicherkondensator 8.

Die Lesebitleitungen SBL und /SBL sind mit dem Leseverstärker 2 gekoppelt, und die Wiederherstellungsbitleitungen RBL und /RBL werden durch den Wiederherstellungsverstärker 3 angesteuert. Die Speicherzellen MC1 und MC2, die einen Leseverstärker 2 und Wiederherstellungsverstärker 3 gemeinsam verwenden, speichern zueinander komplementäre Daten. Wenn die Lesewortleitung SWL ausgewählt ist, werden speziell die Lesezugriffstransistoren 6 der Speicherzellen MC1 und MC2 beide leitend, um Daten, die komplementär zueinander sind, von dem Speicherknoten SN und /SN auf den Lesebitleitungen SBL und /SBL jeweils zu übertragen. Entsprechend werden 1-Bit Daten durch zwei Speicherzellen gespeichert.

Der Leseverstärker 2 hat den gleichen Aufbau wie gemäß dem ersten Ausführungsbeispiel, und die Gates der MOS-Transistoren N2 und N3 an der Eingangsstufe (Differentialstufe) sind mit den Lesebitleitungen SBL und /SBL gekoppelt, und erhalten Daten, die von den Speicherzellen MC1 und MC2 mit einer hoher Eingangsimpedanz zur Verstärkung gelesen werden. Der Aufbau des Leseverstärkers 2 ist gleich dem gemäß dem ersten Ausführungsbeispiel, und demzufolge werden gleiche Bezugsziffern verwendet, um entsprechende Komponenten zu bezeichnen, die nicht erneut beschrieben werden.

Der Wiederherstellungsverstärker 3 enthält, ähnlich wie gemäß dem ersten Ausführungsbeispiel, eine Differentialstufe 10 zur Verstärkung der komplementären Ausgangssignale vom Leseverstärker 2; ein Transfergate 11 zur Übertragung von Ausgangssignalen von der Differentialstufe 10 in Antwort auf ein Transferanweisungssignal DTF; und eine Verriegelungsschaltung 12, die von dem Transfergate 11 übertragene Daten verriegelt. Komplementäre Daten werden durch die Verriegelungsschaltung 12 erzeugt, an die Wiederherstellungsbitleitungen RBL und /RBL übertragen, und ferner an die Speicherknoten SN und /SN der jeweiligen Speicherzellen MC1 und MC2 durch entsprechende Wiederherstellungszugriffstransistoren 7 übertragen.

Ein derartiger Aufbau wird als "gefaltete Bitleitungskonfiguration" bezeichnet, bei der die Lesebitleitungen SBL und /SBL als Paar auf der gleichen Seite relativ zu dem Leseverstärker 2 angeordnet sind, und die Wiederherstellungsbitleitungen RBL und /RBL sind als Paar auf der gleichen Seite relativ zu dem Wiederherstellungsverstärker 3 angeordnet. Zum Ausgleichen jeweiliger Lesebitleitungen SBL und /SBL auf eine vorgeschriebene Spannung VBL sind Ausgleichstransistoren 5a und 5b bereitgestellt.

Die Verriegelungsknoten des Wiederherstellungsverstärkers 3, oder die Wiederherstellungsbitleitungen RBL und /RBL sind an das Spaltenauswahlgate 4 gekoppelt. Das Spaltenauswahlgate 4 wird, wenn es ausgewählt ist, durch das Spaltenauswahlsignal SCL leitend, um die internen Datenleitungen I/O und ZI/O an die jeweiligen Wiederherstellungsbitleitungen RBL und /RBL zu koppeln.

In der in Fig. 7 gezeigten gefalteten Bitleitungsstruktur wird eine Folge von Operationen ähnlich wie gemäß dem ersten Ausführungsbeispiel durchgeführt, umfassend eine Leseoperation, eine Transferoperation von Lesedaten an den Wiederherstellungsverstärker 3, und eine Wiederherstellungsoperation zur Übertragung von Daten von dem Wiederherstellungsverstärker 3 an die Speicherzellen. Gemäß dem zweiten Ausführungsbeispiel kann folglich eine Zykluszeit stark reduziert werden.

Komplementäre Daten werden in den Speicherzellen MC1 und MC2 gehalten, und 1-Bit Daten werden durch zwei Speicherzellen gespeichert. Ein derartiger Aufbau ist äquivalent zu dem Aufbau zum Speichern von 1-Bit Daten durch zwei Speicherkondensatoren 8, wobei eine Auffrischzeit ("refresh time") sehr viel länger sein kann. In einem Fall, bei dem eine Kapazität eines Speicherkondensators verdoppelt ist, erhöht sich die Bitleitungslesespannung um einen Faktor von etwa 1,5 und eine Spannungsabfallrate an Speicherknoten der Speicherkondensatoren verschlechtert sich um einen Faktor von etwa 2. Folglich kann ein Auffrischzyklus in etwa auf das dreifache erhöht werden.

In einem Fall, bei dem komplementäre Daten in Speicherknoten SN und /SN gespeichert werden, wie in Fig. 7 gezeigt, wird eine positive Lesespannung auf einer Lesebitleitung übertragen, während eine negative Lesespannung auf der anderen Lesebitleitung übertragen wird. Die absoluten Werte der Lesespannungen von H-Pegeldaten und L-Pegeldaten sind gleich. Da eine Spannungsdifferenz zwischen den Lesebitleitungen SBL und /SBL doppelt so groß wird wie in einem Fall, bei dem Daten von einer Speicherzelle auf einer Lesebitleitung ausgelesen werden, während die andere Lesebitleitung auf der Ausgleichsspannung VBL gehalten und als eine Referenzbitleitung verwendet wird, kann folglich eine hohe Lesegeschwindigkeit erzielt werden. Wenn eine Lesetoleranz die gleiche ist, kann in diesem Fall ein Aktivierungszeitablauf des Leseverstärkers 2 besser sein.

In einem Fall, bei dem das Substrat der Speicherzellen MC1 und MC2 auf eine negative Spannung vorgespannt ist, fällt ein Potentialpegel an dem Speicherknoten SN oder /SN, der L-Pegeldaten speichert, auf eine negative Spannung von Massespannung ab, aufgrund eines Verbindungsverluststrom. Selbst wenn elektrische Ladungen in Speicherknoten, die H-Pegeldaten und die L-Pegeldaten speichern, verlorengehen, aufgrund eines Verluststroms oder dergleichen, kann eine Spannungsdifferenz zwischen komplementären Daten aufrechterhalten werden. Ein Auffrischzyklus kann bis zu einer Zeitperiode verlängert werden, bei der die Potentialdifferenz letztendlich unter eine Lesetoleranz des Leseverstärkers 2 fällt, um weiter die Anzahl der Auffrischzeitpunkte signifikant zu reduzieren.

Es ist nicht unbedingt erforderlich eine Zwischenspannung als Ausgleichsspannung VBL zu verwenden, die halb so groß wie die Leistungsversorgungsspannung VDD ist. Selbst wenn die Ausgleichsspannung VBL die Leistungsversorgungsspannung VDD ist oder die Massespannung GND, oder selbst wenn die Ausgleichsspannung VBL irgendeine Spannung zwischen der Leistungsversorgungsspannung und der Massespannung ist, können Daten mit umgekehrten logischen Pegeln auf den Lesebitleitungen SBL und /SBL von jeweiligen Speicherzellen MC1 und MC2 gelesen werden. Da folglich zwischen Lesebitleitungen SBL und /SBL immer eine Potentialdifferenz erzeugt wird, unabhängig von dem Spannungspegel der Ausgleichsspannung VBL, kann eine Leseoperation zuverlässig durch den Leseverstärker 2 erfolgen. Somit kann für die Lesebitleitungen ein Vorspannungspegel, der für den Betrieb des Leseverstärkers 2 optimal ist, für die Ausgleichsspannung VBL verwendet werden, und durch Setzen der Ausgleichsspannung VBL auf einen Pegel in einem sogenannten Trefferbereich des Leseverstärkers kann eine hohe Lesegeschwindigkeit erzielt werden.

In einem Schreib- oder Wiederherstellungsbetrieb werden komplementäre Daten auf Wiederherstellungsbitleitungen RBL und /RBL übertragen. Die Daten bei dem Leistungsversorgungsspannungspegel und dem Massespannungspegel werden auf jeweiligen Wiederherstellungsbitleitungen paarweise übertragen. In einem Fall, bei dem ein Fehler auftritt, beispielsweise ein geringes Treibervermögen oder ein hoher parasitärer Widerstand in einem der Wiederherstellungstransistoren 7 der jeweiligen Speicherzellen MC1 und MC2, erfolgt nur eine unzureichende Wiederherstellung in einer Speicherzelle mit dem defekten Wiederherstellungszugriffstransistor. In diesem Fall kann eine ausreichende Wiederherstellung an einem Speicherknoten eines Speicherkondensators der anderen Speicherzelle durchgeführt werden. Folglich ist es nicht notwendig, eine Wiederherstellungszeit unter Berücksichtigung einer Eigenschaft des fehlerhaften Wiederherstellungszugriffstransistors zu bestimmen, wodurch eine hohe Wiederherstellungsgeschwindigkeit erzielt wird. Mit dem Aufbau zum Speichern von 1- Bit Daten durch Verwendung von 2 Speicherzellen kann die Wiederherstellungsoperation mit dem fehlerhaften Zugriffstransistor durchgeführt werden, der äquivalent als normaler Zugriffstransistor verwendet wird, selbst wenn ein Wiederherstellungszugriffstransistor in einer der Speicherzellen in einem Paar ein defekter Zugriffstransistor ist, um die defekte Speicherzelle zu reparieren, mit der Folge einer erhöhten Produktionsausbeute.

Gemäß dem zweiten Ausführungsbeispiel der Erfindung, wie oben beschrieben, sind Bitleitungen in einer gefalteten Bitleitungskonfiguration ("folded bit line configuration") angeordnet, und 1-Bit Daten sind durch zwei Speicherzellen gespeichert, und komplementäre Daten werden auf Bitleitungen paarweise übertragen.

Somit können die Lese- und Wiederherstellungszeiten reduziert, und die Zugriffsgeschwindigkeit weiter erhöht werden. Daher hinaus kann das Auffrischintervall verlängert werden, wodurch 0der Leistungsverbrauch reduziert wird.

Drittes Ausführungsbeispiel

Fig. 8 zeigt ein Diagramm, das einen Aufbau eines Hauptbereichs einer Halbleiterspeichervorrichtung gemäß einem dritten Ausführungsbeispiel der Erfindung verdeutlicht. In Fig. 8 sind Lesebitleitungen SBL und Wiederherstellungsbitleitungen RBL in der gefalteten Bitleitungskonfiguration angeordnet. In dem in Fig. 8 gezeigten Aufbau ist ein Speicherzellenarray in zwei Speicherzellenarrays MAR und MAL unterteilt. Die Wiederherstellungsbitleitungen RBL und /RBL sind kontinuierlich angeordnet, und erstrecken sich gemeinsam über Speicherzellenarrays MAR und MAL. Folglich teilen sich die Speicherzellen in den Speicherarrays MAR und MAL den Wiederherstellungsverstärker 3.

Für einen Leseverstärker ist dagegen eine Lesedifferentialstufe 22R an die Lesebitleitungen SBL_R und /SBL_R in dem Speicherarray MAR gekoppelt, und eine Lesedifferentialstufe 22L ist an die Lesebitleitungen SBL_L und SBL_R in dem Speicherarray MAL gekoppelt. Die Lesedifferentialstufen 22R und 22L enthalten jeweils MOS-Transistoren, die jeweils Gates aufweisen, die mit entsprechenden Lesebitleitungen verbunden sind. Die Lesedifferentialstufe 22R wird durch ein Leseaktivierungssignal SE_R aktiviert, und die Lesedifferentialstufe 22L wird durch ein Leseaktivierungssignal SE_L aktiviert. Die Lesedifferentialstufen 22R und 22L sind gemeinsam an eine Leselastschaltung 2A gekoppelt. Die Leselastschaltung 2A enthält kreuzgekoppelte P- Kanal MOS-Transistoren, und lädt die Leseausgangssignalleitungen /D und D auf den Leistungsversorgungsspannungspegel VDD, wenn das Leseverstärkeraktivierungssignal SE deaktiviert ist.

In dem Speicherarray MAR sind die Speicherzellen MC1R und MC2R auf der gleichen Reihe und in dem Speicherarray MAL angeordnet, die Speicherzellen MC1L und MC2L sind auf der gleichen Reihe angeordnet. 1-Bit Daten werden in Speicherzellen MC1R und MC2R gespeichert, und 1-Bit Daten werden mit Speicherzellen MC1L und MC2L gespeichert.

Die Ausgleichstransistoren 5ar und 5br, die in Antwort auf das Ausgleichsanweisungssignal EQ_R leitend werden, sind mit jeweiligen Lesebitleitungen SBL_R und /SBL_R verbunden. Die Ausgleichstransistoren 5a1 und 5b1, die in Antwort auf das Ausgleichsanweisungssignal EQ_L leitend werden, sind mit den jeweiligen Lesebitleitungen SBL_L und /SBL_L verbunden.

In dem in Fig. 8 gezeigten Aufbau, wenn eine Speicherzelle beispielsweise in dem Speicherarray MAR ausgewählt ist, wird die Lesewortleitung SWL_R zuerst in den ausgewählten Zustand gebracht, um zueinander komplementäre Speicherdaten in den Speicherzellen MC1R und MC2R auf Lesebitleitungen SBL_R und /SBL_R auszulesen. Das Speicherarray MAR auf der linken Seite hält den nicht ausgewählten Zustand, und die Lesebitleitungen SLB_L und /SBL_L werden auf die Ausgleichsspannung VBL ausgeglichen.

Das Leseverstärkeraktivierungssignal SE_R wird dann aktiviert, um die Lesedifferentialstufe 22R zu aktivieren, um eine Potentialdifferenz zwischen den Lesebitleitungen SBL_R und /SBL_R zu verstärken, um eines der Potentiale auf den Leseausgangsleitungen D und /D zu verringern. Lagegen wird das Leseverstärkeraktiverungssignal SE gleichzeitig mit Aktivierung des Leseverstärkeraktivierungssignals SE R aktiviert, um die Leselastschaltung 2A zu aktivieren, um die Potentiale auf den Leseausgangssignalleitungen D und /D auf hohem Pegel zu halten. Die Lesedifferentialstufe 22L ist zu diesem Zeitpunkt in einem nicht aktiven Zustand, und in der Lesedifferentialstufe 22L ist der MOS-Transistor N1 in einem nicht leitenden Zustand. Folglich kann eine verstärkte Potentialdifferenz einer Potentialdifferenz, die zwischen den Lesebitleitungen SBL_R und /SBL_R erzeugt worden ist, auf den Leseausgangsleitungen D und /D erzeugt werden, mit Hilfe der Leselastschaltung 2A, selbst wenn die MOS-Transistoren N2 und N3 durch die Ausgleichsspannung VBL in der Lesedifferentialstufe 22L leitend werden. Wenn die Ausgleichsspannung VBL beispielsweise einen Zwischenpegel aufweist, ist die Ausgleichsspannung auf den Leseausgangsleitungen D und /DL gleich dem Leistungsversorgungsspannungspegel und die differenziellen MOS-Transistoren N2 und N3 in der Lesedifferentialstufe 22L können als Entkopplungstransistoren dienen, wodurch eine korrekte Leseoperation ermöglicht wird.

Wenn das Transferanweisungssignal DTF nach Beendigung einer Leseoperation bei einer vorgeschriebenen Zeitablaufsteuerung aktiviert wird oder nach dem Start einer Leseoperation, wird eine Potentialdifferenz zwischen Leseausgangssignalleitungen D und /D an die Verriegelungsschaltung 12 übertragen, und die Wiederherstellungsbitleitungen RBL und /RBL werden auf den Leistungsversorgungsspannungspegel und den Massespannungspegel gebracht.

Die Wiederherstellungswortleitung RWL_R wird in den ausgewählten Zustand in Antwort auf die Aktivierung des Transferanweisungssignals DTE gebracht, um die Wiederherstellungszugriffstransistoren der Speicherzellen MC1R und MC2R leitend zu schalten, um dadurch eine Wiederherstellung der Speicherzellendaten durchzuführen.

In dem in Fig. 8 gezeigten Aufbau teilen sich die Speicherarrays MAR und MAL den Wiederherstellungsverstärker 3 und die Leselastschaltung 2A. Folglich kann ein Layoutbereich des Lese- und Wiederherstellungsverstärkers als ganzes reduziert werden.

Erste Modifikation

Fig. 9 zeigt ein Diagramm, das schematisch einen Aufbau einer ersten Modifikation des ersten Ausführungsbeispiels der Erfindung zeigt. Wie in Fig. 9 gezeigt, sind in dem Speicherarray MAR Lesebitleitungen SBL_R und /SBL_R an die Lesedifferentialstufe 22R gekoppelt, und die Wiederherstellungsbitleitungen RBL_R und /RBL_R sind an den Wiederherstellungsverstärker 3R gekoppelt.

In dem Speicherarray MAL sind die Lesebitleitungen SBL_L und /SBL_L an die Lesedifferentialstufe 22L gekoppelt, und die Wiederherstellungsbitleitungen RBL_L und /RBL_L sind an den Wiederherstellungsverstärker 3L gekoppelt.

Die Lesedifferentialstufen 22R und 22L werden durch jeweilige Leseverstärkeraktivierungssignale SE_R und SE_L aktiviert. Die Lesedifferentialstufen 22R und 22L sind gemeinsam an die Leselastschaltung 2A gekoppelt. Die Leselastschaltung 2A treibt die Leseausgangsleitung /D und D in Antwort auf die Aktivierung des Leseverstärkeraktivierungssignals SE. Die Leseverstärkeraktivierungssignale SE_R und SE_L werden gemäß dem Blockauswahlsignal und dem Leseverstärkeraktivierungssignal SE aktiviert.

Die Wiederherstellungsverstärker 3R und 3L übernehmen in Antwort auf jeweilige Transferanweisungssignale DTF_R und DTF_L Signale auf den Leseausgangsleitungen D und /D und halten diese.

In dem in Figur. 9 gezeigten Aufbau sind die Lesedifferentialstufen und die Wiederherstellungsverstärker entsprechend den jeweiligen Speicherarrays MAR und MAL angeordnet, und die Leselastschaltung 2A wird von den Speicherarrays MAR und MAL gemeinsam verwendet. In diesem Aufbau kann folglich auch ein Layoutbereich der Leseverstärker im ganzen reduziert werden, verglichen mit einem Aufbau, bei dem die Wiederherstellungsverstärker und die Leseverstärker separat für die jeweiligen Speicherarrays MAR und MAL angeordnet sind.

Der Wiederherstellungsverstärker 3R treibt lediglich die Wiederherstellungsbitleitungen RBL_R und /RBL_R des Speicherarrays MAR, und der Wiederherstellungsverstärker 3L treibt auch lediglich die Wiederherstellungsbitleitungen RBL_L und /RBL_L des Speicherarrays MAL. Folglich wird eine Last auf einem Wiederherstellungsverstärker reduziert, verglichen mit einem Aufbau, bei dem ein Wiederherstellungsverstärker von Speicherarrays MAR und MAL gemeinsam verwendet wird, wodurch eine schnelle Wiederherstellungsoperation erhalten wird.

Zweite Modifikation

Fig. 10 zeigt ein Diagramm, das schematisch einen Aufbau einer zweiten Modifikation des dritten Ausführungsbeispiels der Erfindung zeigt.

Wie in Fig. 10 gezeigt, ist der Leseverstärker 2R an die Lesebitleitungen SBL_R und /SBL_R des Speicherarrays MAR gekoppelt, und der Leseverstärker 2L ist mit den Bitleitungen SBL_L und /SBL_L des Speicherarrays MAL gekoppelt. Der Leseverstärker 2R ist an den Wiederherstellungsverstärker 3 durch das Auswahlgate 25R gekoppelt, und der Leseverstärker 2L ist durch das Auswahlgate 25L an den Wiederherstellungsverstärker 3 gekoppelt. Die Leseverstärker 2L und 2R enthalten jeweils eine Lesedifferentialstufe und eine Leselastschaltung.

Der Wiederherstellungsverstärker 3 ist mit den Wiederherstellungsbitleitungen RBL und /RBL verbunden, die sich Tn einer Richtung erstrecken, die gemeinsam ist zu der Richtung der Speicherarrays MAR und MAL. Die Leseverstärker 2R und 2L sind speziell für jeweilige Speicherarrays MAR und MAL angeordnet, während der Wiederherstellungsverstärker 3 von den Speicherarrays MAR und MAL gemeinsam verwendet wird.

Fig. 11 zeigt ein Diagramm, das beispielhaft einen bestimmten Aufbau der Auswahlgates 25L und 25R zeigt, und den in Fig. 10 gezeigten Wiederherstellungsverstärker 3. In dem in Fig. 11 gezeigten Aufbau sind der Wiederherstellungsverstärker 3 und die Auswahlgates 25L und 25R in den Wiederherstellungsverstärker 3 integriert.

Wie in Fig. 11 gezeigt, enthält der Wiederherstellungsverstärker 3N-Kanal MOS-Transistoren N10 und N12, die Gates aufweisen, die mit den Leseausgangsleitungen /D_L und D_L des Leseverstärkers 2L verbunden sind; einen N-Kanal MOS-Transistor N11, der in Reihe zwischen die Wiederherstellungsbitleitungen RBL und den MOS-Transistor N10 geschaltet ist, und das Transferanweisungssignal DTF L an seinem Gate empfängt, und einen N-Kanal MOS- Transistor N13, der in Reihe zwischen die Wiederherstellungsbitleitung /RBL und den MOS-Transistor N12 geschaltet ist, und das Transferanweisungssignal DTF L an seinem Gate empfängt N-Kanal MOS-Transistoren N20 und N22, die ein Gate aufweisen, das mit den jeweiligen Leseausgangsleitungen /D_R und D_R des Leseverstärkers 2R verbunden ist; und N-Kanal MOS-Transistoren N21 und N23, die in Reihe zwischen die Wiederherstellungsbitleitungen /RBL, RBL und den MOS-Transistoren N20, N22 jeweils geschaltet sind. Das Transferanweisungssignal DTF_R wird an die Gates der MOS-Transistoren N21 und N23 angelegt.

Die Transferanweisungssignale DTF_R und DTF L werden in Kombinationen von jeweiligen Blockauswahlsignalen erzeugt, die Speicherarrays MAR und MAL bestimmen, und dem Transferanweisungssignal DTF.

Wenn beispielsweise das Speicherarray MAR ausgewählt wird, ist folglich das Transferanweisungssignal DTF_R aktiviert, um die MOS-Transistoren N21 und N22 leitend zu schalten, und die Verriegelungsschaltung 12 verriegelt die Daten, die auf den Leseausgangsleitungen /D_R und D_R auftreten, um die Wiederherstellungsbitleitungen RBL und /RBL anzutreiben. In diesem Fall ist das Transferanweisungssignal DTF_L in einem inaktiven Zustand, und die MOS-Transistoren N11 und N13 bleiben nicht leitend.

Die Verriegelungsschaltung 12 des Wiederherstellungsverstärkers 3 kann von den Speicherarrays MAR und MAL gemeinsam verwendet werden, wodurch eine Reduzierung der Größe des Layouts der Wiederherstellungsverstärker als ganzes möglich wird.

Gemäß dem dritten Ausführungsbeispiel der Erfindung, wie oben beschrieben, teilen sich Speicherarrays, die auf beiden Seiten der Leseverstärker angeordnet sind, und/oder Wiederherstellungsverstärker mindestens einen Bereich der Leseverstärker und der Wiederherstellungsverstärker, wodurch der Arraylayoutbereich reduziert werden kann.

Viertes Ausführungsbeispiel

Fig. 12 zeigt ein Diagramm, das schematisch einen Aufbau eines Hauptbereichs einer Halbleiterspeichervorrichtung gemäß einem vierten Ausführungsbeispiel der Erfindung zeigt. In Fig. 12 sind die Bitleitungen in dem gefalteten Bitleitungsaufbau (gefaltete Bitleitungskonfiguration) angeordnet. Die Lesebitleitungen SBL_R und /SBL_R des Speicherarrays MAR auf der rechten Seite sind an gemeinsame Lesebitleitungen CSBL und /CSBL durch ein Bitleitungsisolationsgate 40R gekoppelt. Die Lesebitleitungen SBL_L und /SBL_L des Speicherarrays MAL auf der linken Seite sind an gemeinsame Lesebitleitungen CSBL und /CSBL durch ein Bitleitungsisolationsgate 40L gekoppelt. Der Leseverstärker 2 ist an gemeinsame Lesebitleitungen CSBL und /CSBL gekoppelt. Der Leseverstärker 2 führt eine Leseoperation in Antwort auf die Aktivierung des Leseverstärkeraktivierungssignals SE durch.

Das Bitleitungsisolationsgate 40R wird leitend, wenn ein Bitleitungsisolationsanweisungssignal BLI_R auf H-Pegel ist, um die Lesebitleitungen SBL_R und /SBL_R an die jeweiligen gemeinsamen Lesebitleitungen CSBL und /CSBL zu koppeln.

Dagegen wird das Bitleitungsisolationsgate 40L leitend, wenn ein Bitleitungsisolationsanweisungssignal BLI_L auf H-Pegel ist, um die Lesebitleitungen SBL_L und /SBL_L an jeweilige gemeinsame Lesebitleitungen CSBL und /CSBL zu koppeln.

Das Bitleitungsisolationsanweisungssignal BLI_R wird auf L-Pegel gebracht, wenn das Speicherarray MAL ausgewählt ist, während das Bitleitungsisolationsanweisungssignal BLI_L auf L-Pegel gebracht wird, wenn das Speicherarray MAR ausgewählt ist.

Folglich werden bei einer Leseoperation nur die Lesebitleitungen eines ausgewählten Speicherarrays mit dem Leseverstärker 2 verbunden, wodurch eine Eingangskapazität des Leseverstärkers 2 reduziert werden kann. Somit kann ein Kapazitätsverhältnis eines Leseeingangsknotens zu einer Speicherkapazität groß sein, um eine große Spannungsänderung an Eingangsknoten des Leseverstärkers 2 gemäß den Speicherzellendaten zu erzeugen, und eine Leseoperation kann korrekt durchgeführt werden. Bei gleichen Lesetoleranzen kann die Lesestartzeitablaufsteuerung früher beginnen.

Fig. 13 zeigt ein Diagramm, das ein Beispiels eines Aufbaus eines Bereichs zeigt, der ein in Fig. 12 gezeigtes Bitleitungsisolationsanweisungssignal erzeugt. Wie in Fig. 13 gezeigt, enthält der Bitleitungsisolationsanweisungserzeugungsabschnitt eine NAND-Schaltung 42 zum Empfangen eines Blockauswahlsignals BS_L, das ein Speicherarray MAL bestimmt, und eines Reihenzugriffsanweisungssignals ACT, um ein Bitleitungsisolationsanweisungssignal BLI_R zu erzeugen; und eine NAND-Schaltung 43 zum Empfangen eines Blockauswahlsignals BS_R, das ein Speicherarray MAR bestimmt, und eines Reihenzugriffsanweisungssignals ACT, um das Bitleitungsisolationsanweisungssignal BLI_L zu erzeugen.

Wenn das Reihenzugriffsanweisungssignal ACT in einem inaktiven Zustand ist, sind die Bitleitungsisolationsanweisungssignale BLI_R und BLI_L beide auf H-Pegel. Wenn das Blockauswahlsignal BS_L den H-Pegel annimmt, wird das Bitleitungsisolationsanweisungssignal BLI_R auf L-Pegel gesetzt, während einer Zeitdauer, bei der das Reihenzugriffsanweisungssignal ACT auf H-Pegel ist, um die Lesebitleitungen SBL_R und /SBL_R vom Leseverstärker 2 zu isolieren. Wenn dagegen das Blockauswahlsignal BS_R ausgewählt ist, ist das Bitleitungsisolationsanweisungssignal BLI_L auf L- Pegel gesetzt, während einer Zeitperiode, bei der das Reihenzugriffsanweisungssignal ACT sich in einem aktiven Zustand befindet, um die Lesebitleitungen SBL_L und /SBL_L vom Leseverstärker 2 zu isolieren.

In einem Fall, bei dem die Ausgleichsspannung VBL auf den Lesebitleitungen SBL und /SBL auf einem Zwischenspannungspegel ist, können die Speicherzellendaten ausreichend an den Leseverstärker 2 selbst dann übertragen werden, wenn die Bitleitungsisolationsanweisungssignale BLI_R und BLI_L auf einen Leistungsversorgungsspannungspegel gesetzt sind, da eine Potentialamplitude auf den Lesebitleitungen SBL und /SBL klein ist. In einem Fall, bei dem die Bitleitungsausgleichsspannung VBL gleich dem Leistungsversorgungsspannungspegel ist, oder bei dem die Speicherzellendaten mit hoher Geschwindigkeit an den Leseverstärker 2 übertragen werden, ist für die NAND-Schaltungen 42 und 43, wie in Fig. 13 gezeigt, eine Pegelschiebefunktion vorgesehen, um einen H-Pegel der Bitleitungsisolationsanweisungssignale BLI_R und BLI_L auf einen verstärkten Spannungspegel zu setzen, der größer als die Leistungsversorgungsspannung ist.

Für den Wiederherstellungsverstärker 3 kann irgendeine der Konfigurationen verwendet werden, die unter Bezugnahme auf die Fig. 9 bis 11 gemäß dem vierten Ausführungsbeispiel beschrieben worden sind.

Gemäß dem fünften Ausführungsbeispiel der Erfindung sind, wie oben beschrieben, die Lesebitleitungen über das Bitleitungsisolationsgate mit dem Leseverstärker verbunden, und der Leseverstärker 2, der Signale an den Gates der MOS-Transistoren empfängt, kann von den Speicherarrays MAR und MAL gemeinsam verwendet werden, wodurch ein Layoutbereichs der Leseverstärker reduziert werden kann.

Eine Last an den Leseeingangsknoten eines Leseverstärkers kann reduziert werden, und die Speicherzellendaten können an die Leseeingangsknoten mit hoher Geschwindigkeit übertragen werden, um eine Leseoperation durchzuführen.

Fünftes Ausführungsbeispiel

Fig. 14 zeigt ein Diagramm, das schematisch einen Hauptbereich einer Halbleiterspeichervorrichtung gemäß einem fünften Ausführungsbeispiel der Erfindung zeigt. Wie in Fig. 14 gezeigt, sind, die Wiederherstellungsbitleitungen RBL_R und /RBL_R des Speicherarrays MAR mit jeweiligen Wiederherstellungsbitleitungen CRBL und /CRBL durch ein Wiederherstellungsbitleitungsisolationsgate 45R gekoppelt. Die Wiederherstellungsbitleitungen RBL_L und /RBL_L des Speicherarrays MAL sind an jeweilige gemeinsame Wiederherstellungsbitleitungen CRBL und /CRBL durch ein Wiederherstellungsbitleitungsisolationsgate 45L gekoppelt. Der Wiederherstellungsverstärker 3 übernimmt von einem nicht gezeigten Leseverstärker Daten gemäß dem Transferanweisungssignal DTF und verriegelt diese, um die Wiederherstellungsbitleitungen eines ausgewählten Speicherarrays gemäß den Verriegelungsdaten zu treiben.

Der Wiederherstellungsverstärker 3 ist nur zum Ansteuern der Wiederherstellungsbitleitungen eines ausgewählten Speicherarrays erforderlich, wodurch eine Reduzierung der Treiberlast möglich wird, sowie eine schnelle Wiederherstellungsoperation einer ausgewählten Speicherzelle. Da eine Lastkapazität von wiederherzustellenden Wiederherstellungsbitleitungen um die Hälfte reduziert wird, kann ein Stromverbrauch bei der Wiederherstellungsoperation verringert werden.

Das Wiederherstellungsbitleitungsisolationsgate 45R wird selektiv leitend gemäß dem Wiederherstellungsbitleitungsisolationsanweisungssignal RBLI_R, und das Wiederherstellungsbitleitungsisolationsgate 45L wird selektiv leitend gemäß dem Wiederherstellungsbitleitungsisolationsanweisungssignal RBLI_L. Da der Wiederherstellungsverstärker 3 Signale bei dem Leistungsversorgungspegel und den Massespannungspegel sendet, ist der H-Pegel der Wiederherstellungsbitleitungsisolationsanweisungssignale RBLI_L und RBLI_R vorzugsweise auf einen verstärkten Spannungspegel gesetzt, der größer als die Leistungsversorgungsspannung ist. In einem Fall, bei dem eine Spannung einer aktivierten Wiederherstellungswortleitung auf dem Leistungsversorgungsspannungspegel ist, und ein Spannungspegel von H-Pegel Daten, die in einer Speicherzelle gepeichert sind, um eine Schwellenwertspannung eines Wiederherstellungszugriffstransistors kleiner ist als die Leistungsversorgungsspannung, besteht keine Notwendigkeit, den H-Pegel von Wiederherstellungsbitleitungsisolationsanweisungssignalen RBLI_L und RBLI_R auf den verstärkten Spannungspegel zu setzen.

Fig. 15 zeigt ein Beispiel eines Aufbaus eines Bereichs zur Erzeugung eines Wiederherstellungsbitleitungsisolationsanweisungssignals, wie in Fig. 14 gezeigt. In Fig. 15 enthält ein Abschnitt zur Erzeugung eines Wiederherstellungsbitleitungsisolationsanweisungssignals eine Verzögerungsschaltung 50 zur Verzögerung des Transferanweisungssignals DTF um eine vorgeschriebene Zeit; eine Verzögerungsschaltung 51 zur Verzögerung des Leseverstärkeraktivierungssignals SE um eine vorgeschriebene Zeit; ein Setz/Zurücksetz-Flipflop 52, das in Antwort auf das Ansteigen eines Ausgangssignals der Verzögerungsschaltung 50 setzt, und in Antwort auf ein Ansteigen eines Ausgangssignals der Verzögerungsschaltung 51 zurücksetzt, um ein gemeinsames Isolationssteuersignal BLICT zu erzeugen; eine NAND-Schaltung 53 zum Empfangen eines Verrieglungsblockauswahlsignals BS_LL und eines gemeinsamen Isolationssteuersignals BLICT, um das Wiederherstellungsbitleitungsisolationsanweisungssignal RBLI_R zu erzeugen; und eine NAND-Schaltung 54 zum Empfangen eines Wiederherstellungsbitleitungsisolationssteuersignals BLICT und. eines Verriegelungsblockauswahlsignals BS_RL, um das Wiederherstellungsbitleitungsisolationsanweisungssignal RBLI_L zu erzeugen.

Die Verriegelungsblockauswahlsignale BS_LL und BS_RL werden von den Verriegelungsschaltungen erzeugt, die die Blockauswahlsignale BS_L und BS_R übernehmen, die von einem Blockdekoder ausgegeben werden, der eine Blockadresse dekodiert, die ein Speicherarray bestimmt, gemäß dem Transferanweisungssignal DTF (siehe Fig. 3).

In dem in Fig. 15 gezeigten Aufbau, wenn eine vorgeschriebene Zeitperiode nach der Aktivierung des Leseverstärkeraktivierungssignals SE vergangen ist, wird ein gemeinsames Isolationssteuersignal BLICT auf L-Pegel zurückgesetzt, und die Wiederherstellungsbitleitungsisolationsanweisungssignale RBLI_L und RBLI_R erreichen beide H-Pegel. Ein H-Pegel der Signale, die von den NAND-Schaltungen 53 und 54 ausgegeben werden, können der Leistungsversorgungsspannungspegel oder der verstärkte Spannungspegel sein.

Wenn das Wiederherstellungsbitleitungsisolationssteuersignal BLICT aktiv ist, werden die Wiederherstellungsbitleitungen, die durch die in dem vorangegangenen Zyklus verriegelten Verriegelungsblockauswahlsignale BS_LL und BS_RL getrennt sind, mit dem Wiederherstellungsverstärker verbunden. Wie in Fig. 16 gezeigt, nimmt ein Wiederherstellungswortleitungstreiberzeitsignal RXTR den inaktiven Zustand in Antwort auf das Leseverstärkeraktivierungssignal SE und ein Lesewortleitungstreibersignal ein, vor der Aktivierung des Transferanweisungssignals DTF, und eine Wiederherstellungswortleitung, die in dem vorangegangenen Zyklus ausgewählt worden ist, wird in den nicht ausgewählten Zustand gesteuert. In diesem Zustand sind die Wiederherstellungsbitleitungsisolationsanweisungssignale RBLI_R und RBLI_L beide auf H-Pegel, um die Wiederherstellungsbitleitungsisolationsgates 45R und 45L leitend zu schalten.

Wenn das Transferanweisungssignal DTF aktiviert wird, wird das Setz/Zurücksetz-Flipflop 52 gemäß einem Ausgangssignal der Verzögerungsschaltung 50 gesetzt, und das gemeinsame Isolationssteuersignal BLICT wird erneut aktiviert, um gemäß den Verriegelungsblockauswahlsignalen BS_LL und BS_RL eines der Wiederherstellungsbitleitungsisolationsanweisungssignale RBLI_L und RBLI_R auf H-Pegel zu setzen, und das andere auf L-Pegel. Anschließend wird das Wiederherstellungswortleitungstreiberzeitsignal RXTR aktiviert, und eine Wiederherstellungsoperation für eine Speicherzelle wird durchgeführt, die mit einer ausgewählten Wiederherstellungswortleitung verbunden ist.

Gemäß dem fünften Ausführungsbeispiel der Erfindung, wie oben beschrieben, in einem Aufbau, bei dem der Wiederherstellungsverstärker 3 von den Speicherarrays MAR und MAL gemeinsam verwendet wird, werden die Wiederherstellungsbitleitungsisolationsgates verwendet, um eine durch den Wiederherstellungsverstärker 3 angesteuerte Last zu reduzieren, wodurch eine schnelle Wiederherstellungsoperation möglich wird.

Darüber hinaus wird eine Lastkapazität der Wiederherstellungsbitleitungen, die anzusteuern sind, reduziert, wodurch der Stromverbrauch bei der Wiederherstellungsoperation reduziert wird.

Da darüber hinaus ein Wiederherstellungsverstärker durch die Speicherarrays gemeinsam verwendet wird, kann ein Layoutbereich der Wiederherstellungsverstärker reduziert werden, verglichen mit einem Aufbau, bei dem die Wiederherstellungsverstärker für jeweilige Speicherarrays angeordnet sind.

Derartige Konfigurationen, die Isolationsgates für einen Leseverstärker und für einen Wiederherstellungsverstärker verwenden, wie in den Fig. 12 und 14 gezeigt, können in Kombination verwendet werden.

Sechstes Ausführungsbeispiel

Fig. 17 zeigt schematisch ein Diagramm eines Hauptbereichs einer Halbleiterspeichervorrichtung gemäß einem sechsten Ausführungsbeispiel der Erfindung. Der in Fig. 17 gezeigte Aufbau unterscheidet sich von dem in Fig. 1 gezeigten in folgender Weise. Ein Ausgleichstransistor 55R, der in Antwort auf ein Wiederherstellungsbitleitungsausgleichsanweisungssignal REQ leitend wird, ist für die Wiederherstellungsbitleitung RBL_R angeordnet, und ein Ausgleichstransistor 55L, der in Antwort auf das Wiederherstellungsbitleitungsausgleichsanweisungssignal REQ leitend wird, ist für die Wiederherstellungsbitleitung RBL_L angeordnet. Die Ausgleichstransistoren 55R und 55L übertragen in einem leitenden Zustand eine Wiederherstellungsbitleitungsausgleichsspannung RVBL an die entsprechenden Wiederherstellungsbitleitungen RBL_R und RBL_L.

In dem Wiederherstellungsverstärker 3 ist eine Verriegelungsschaltung 12 durch dreistufige Inverterpuffer IV3 und IV4 gebildet, die einen hohen Ausgangsimpedanzzustand in Antwort auf die Aktivierung des Wiederherstellungsbitleitungsausgleichsanweisungssignal REQ einnehmen. Der andere Bereich des in Fig. 17 gezeigten Aufbaus entspricht einem Aufbau gemäß Fig. 1, wobei gleiche Bezugsziffern für entsprechend Komponenten verwendet werden, die nicht erneute beschrieben werden.

In dem in Fig. 17 gezeigten Aufbau werden die Wiederherstellungsbitleitungen RBL_R und RBL_L einmal auf die Ausgleichsspannung RVBL vor der Wiederherstellungsoperation ausgeglichen. Startspannungen auf den Wiederherstellungsbitleitungen RBL_R und RBL_L sind, wenn die Wiederherstellungsspannungen übertragen werden, auf dem gleichen Spannungspegel, so daß die Zeitabläufe, bei denen die Spannungen auf den Wiederherstellungsbitleitungen RBL_R und RBL_L bestimmt sind, jederzeit konstant sind, unabhängig von den übertragenen Daten.

Fig. 18 zeigt ein Zeitdiagramm, das die Operationen des in Fig. 17 gezeigten Aufbaus repräsentiert. Es folgt unter Bezugnahme auf Fig. 18 eine Beschreibung der Operationen des in Fig. 17 gezeigten Aufbaus.

Es wird ein Fall betrachtet, bei dem eine Lesewortleitung SWL_R eines Speicherarrays auf der rechten Seite ausgewählt ist. Wenn ein Lesezyklus (Zufallszugriffszyklus), dar durch eine Reihenzugriffsanweisung definiert ist, beginnt, wird ein Ausgleichsanweisungssignal EQ_R deaktiviert, um den Ausgleich der Lesebitleitungen SBL_R zu beenden. Die Lesewortleitung SWL_R wird ausgewählt, und die Speicherdaten in der Speicherzelle 1R werden auf der Lesebitleitung SBL_R übertragen. Der Leseverstärker 2 wird in Antwort auf die Aktivierung des Leseverstärkeraktivierungssignals SE aktiviert, um Potentiale auf den Lesebitleitungen SBL_R und SBL_L differentiell zu verstärken, um resultierende Signale auf den jeweiligen Leseausgangsleitungen /D_R und /D_L zu übertragen. In diesem Fall ist die Lesebitleitung SBL_L durch den Ausgleichstransistor 5L auf die Ausgleichsspannung ausgeglichen.

Wenn die Lesewortleitung SWL_R aktiviert ist (auf den ausgewählten Zustand gesteuert), wird nach Ablauf einer vorgeschriebenen Zeit die Wiederherstellungswortleitung RWL vom ausgewählten Zustand in den nicht ausgewählten Zustand gesteuert. Das Wiederherstellungsbitleitungsausgleichsanweisungssignal REQ wird in Antwort auf die Deaktivierung der Wiederherstellungswortleitung RWL aktiviert und für eine vorgeschriebene Zeitdauer aktiv gehalten, um die Wiederherstellungsbitleitungen RBL_R und RBL_L auf die Ausgleichsspannung RVBL auszugleichen. Zu diesem Zeitpunkt ist die Verriegelungsschaltung 12 in dem Wiederherstellungsverstärker 3 in einem Ausgangshochimpedanzzustand. Wenn die Ausgleichsoperation auf den Wiederherstellungsbitleitungen RBL_R und /RBL_R beendet ist, wird das Transferanweisungssignal DTF aktiviert. Daten, die durch die Leseverstärker 2 verstärkt worden sind, werden an den Wiederherstellungsverstärker 3 übertragen, um darin gehalten zu werden, und die Spannungspegel auf den Wiederherstellungsbitleitungen RBL_R und RBL_L werden gemäß den Transferdaten geändert.

Wenn eine vorgeschriebene Zeit nach der Aktivierung des Transferanweisungssignals DTF vergangen ist, wird die Wiederherstellungswortleitung RWL_R in den ausgewählten Zustand gesteuert, um die ursprünglichen Daten an den Leseknoten SN_R der Speicherzelle 1R zurückzuschreiben.

Wenn eine Toleranz in der Zykluszeit vorliegt, können Änderungsstartspannungen auf den Wiederherstellungsbitleitungen RBL_R und RBL_L auf den gleichen Spannungspegel gesetzt werden, und zwar zu jeder Zeit beim Ausgleichen der Wiederherstellungsbitleitungen. Die Zeitabläufe, bei denen die Signale auf den Wiederherstellungsbitleitungen genau bestimmt werden, können die gleichen sein, wie zu den übrigen Zeiten, selbst wenn die augenblicklichen Wiederherstellungsdaten umgekehrte Daten der Wiederherstellungsdaten in den vorherigen Zyklus sind.

Die Ausgleichsspannung RVBL auf den Wiederherstellungsbitleitungen sind auf den Leistungsversorgungsspannungspegel gesetzt, wie in Fig. 18 gezeigt. Die Ausgleichsspannungen auf den Wiederherstellungsbitleitungen können jedoch gleich dem Massespannungspegel sein, oder einer Spannung zwischen der Leistungsversorgungsspannung und der Massespannung.

Ein Zeitablauf, bei dem der Ausgleich der Wiederherstellungsbitleitung RBL_R und RBL_L beendet ist, und ein Zeitablauf der Aktivierung des Datenübertragungsanweisungssignals DTF können gleich sein. Darüber hinaus kann das Datentransferanweisungs- Signal DTF nach Beendigung des Ausgleichs der Wiederherstellungsbitleitungen aktiviert werden.

Fig. 19 zeigt schematisch den Aufbau eines Bereichs zur Erzeugung von Steuersignalen gemäß Fig. 17. Der Aufbau eines in Fig. 19 gezeigten Abschnitts zur Erzeugung eines reihenbezogenen Steuersignals unterscheidet sich von dem Aufbau des in Fig. 5 gezeigten Abschnitts zur Erzeugung eines reihenbezogenen Steuersignals in folgender Weise. Eine Wiederherstellungswortleitungssteuerungsschaltung 35, die das Wiederherstellungswortleitungstreiberzeitsignal RXTR erzeugt, deaktiviert das Wiederherstellungswortleitungstreiberzeitsignal RXTR in Antwort auf und nach Verstreichen einer vorbestimmten Zeitperiode seit Aktivierung des Lesewortleitungstreiberzeitsignals RXTS von der Lesewortleitungssteuerungsschaltung 32, und aktiviert dann das Wiederherstellungswortleitungstreiberzeitsignal RXTR in Antwort auf und nach Verstreichen einer vorbestimmten Zeitperiode seit Aktivierung des Übertragungsanweisungssignals DTF von der Transfersteuerungsschaltung 60.

Das Wiederherstellungsbitleitungsausgleichsanweisungssignal REQ wird von einer Impulserzeugungsschaltung 62 (zur Erzeugung eines kurzen Impulses) erzeugt, um ein Pulssignal in der Form eines Stoßimpulses in. Antwort auf das Wiederherstellungswortleitungstreiberzeitsignal RXTR zu erzeugen. Die Impulserzeugungsschaltung 62 erzeugt ein Stoßimpulssignal, das eine vorgeschriebene Zeitdauer aufweist, in Antwort auf die Deaktivierung des Wiederherstellungswortleitungstreiberzeitsignals RXTR, um ein Wiederherstellungsbitleitungsausgleichsanweisungssignal REQ zu erzeugen.

Die Transfersteuerungsschaltung 60 erzeugt ein Impulssignal mit einer vorgeschriebenen Zeitbreite (Zeitdauer), wenn das Leseverstärkeraktivierungssignal SE von der Leseverstärkersteuerungsschaltung 33 in einem aktiven Zustand (bei H-Pegel) ist, in Antwort auf ein Fallen des Wiederherstellungsbitleitungsausgleichsanweisungssignals REQ von der Impulserzeugungsschaltung 62, um das Transferanweisungssignal DTF zu erzeugen. Die Transfersteuerungsschaltung 60 ist beispielsweise durch ein AND-Gatter gebildet, das ein Auffrischbitleitungsausgleichsanweisungssignal REQ und das Leseverstärkeraktivierungssignal SE empfängt, und eine Impulserzeugungsschaltung, die ein Impulssignal erzeugt, das eine vorgeschriebene Zeitdauer aufweist, in Antwort auf ein Fallen eines Ausgangssignals des AND-Gatters. Nach Beendigung der Leseoperation durch einen Leseverstärker und einer Ausgleichsoperation für die Wiederherstellungsbitleitungen wird das Transferanweisungssignal DTF aktiviert, und die Ausgangssignale des Leseverstärkers 2 werden an den Wiederherstellungsverstärker 3 übertragen.

Der andere Bereich des Aufbaus der in Fig. 19 gezeigten reihenbezogenen Steuerungsschaltung ist gleich dem der in Fig. 5 gezeigten reihenbezogenen Steuerungsschaltung, wobei gleiche Bezugsziffern für entsprechende Komponenten verwendet werden, deren Beschreibung nicht wiederholt wird.

Gemäß dem sechsten Ausführungsbeispiel der Erfindung, wie oben beschrieben, werden die Wiederherstellungsbitleitungen auf einen vorbestimmten Spannungspegel für eine vorgeschriebene Zeitdauer ausgeglichen, bevor Daten an den Wiederherstellungsverstärker von einem Leseverstärker übertragen werden, und die Startspannung auf den Wiederherstellungsbitleitungen, wenn die Wiederherstellungsdaten übertragen werden, ist zu allen Zeitpunkten auf den gleichen Spannungspegel gesetzt. Folglich können die Wiederherstellungsdaten zuverlässig an eine ausgewählte Speicherzelle übertragen werden. Speziell wenn die Ausgleichsspannung RVBL auf den Wiederherstellungsbitleitungen bei der Zwischenspannung liegt, wird eine Potentialänderung auf den Wiederherstellungsbitleitungen kleiner, wodurch ein schnelles Einschwingen auf die Wiederherstellungsbitleitungsspannungen erreicht wird.

Siebentes Ausführungsbeispiel

Fig. 20 zeigt ein Diagramm eines Bereichs einer Halbleiterspeichervorrichtung gemäß einem siebenten Ausführungsbeispiel der Erfindung. Der in Fig. 20 gezeigte Aufbau unterscheidet sich von dem in Fig. 1 gezeigten Aufbau in folgenden Punkten: die Verriegelungsschaltung 12 des Wiederherstellungsverstärkers 3 ist durch Inverter IV5 und IV6 gebildet. Eine Spannung VSG, die größer als die Massespannung ist, wird als L-Pegel Leistungsversorgungsspannung an die Inverter IV5 und IV6 angelegt. Der, andere Bereich des Aufbaus gemäß Fig. 20 ist gleich dem Aufbau entsprechend dem Bereich des in Fig. 1 gezeigten Aufbaus, und gleiche Bezugszeichen werden für entsprechende Komponenten verwendet, deren Beschreibung nicht wiederholt wird.

Fig. 21 zeigt ein Zeitdiagramm, das Operationen des in Fig. 20 gezeigten Aufbaus repräsentiert. In dem in Fig. 21 gezeigten Operationswellenformdiagramm ist in der Verriegelungsschaltung 12 des Wiederherstellungsverstärkers 3 die L-Pegel Leistungsversorgungsspannung auf einer Spannung VSG, die größer ist als die Massespannung. Folglich ist der L-Pegel auf den Wiederherstellungsbitleitungen RBL_R und RBL_L auf die Spannung VSG eingestellt, die größer als die Massespannung GND ist. Wenn die Wiederherstellungsbitleitungen auf dem Massespannungspegel GND sind, während die Wiederherstellungswortleitung RWL_R in dem nicht ausgewählten Zustand ist, wird eine Gate-Source-Spannung des Wiederherstellungszugriffstransistors 7 Null Volt. Wenn die H-Pegeldaten in dem Speicherknoten SN_R gespeichert sind, fließt ein Nebenschwellenwertverluststrom in dem Wiederherstellungszugriffstransistor 7, und elektrische Ladungen fließen von dem Speicherknoten SN_R auf der Wiederherstellungsbitleitung RBL_R, wodurch eine Verschlechterung der Datenspeichereigenschaften möglich ist.

Durch Einstellen einer Spannung bei L-Pegel auf den Wiederherstellungsbitleitungen RBL_R und RBL_L auf die Spannung VSG, die größer als der Massespannungspegel GND ist, wird eine Gate- Source-Spannung des Wiederherstellungszugriffstransistors 7 eine negative Spannung, wodurch der Wiederherstellungszugriffstransistor 7 auf einen umgekehrt vorgespannten Zustand gesetzt wird, selbst wenn er sich im nicht ausgewählten Zustand befindet. Folglich kann der Wiederherstellungszugriffstransistor in einen "tieferen" Aus-Zustand gesetzt werden, um Nebenschwellenwertverlustströme zu unterdrücken und das Abfließen von elektrischen Ladungen von dem Speicherknoten SN (SN_R und SN_L) zu verhindern, wodurch die elektrische Ladehalteeigenschaft einer Speicherzelle verbessert werden kann.

Gemäß dem siebenten Ausführungsbeispiel der Erfindung, wie oben beschrieben, wird eine L-Pegelspannung auf den Wiederherstellungsbitleitungen auf einen Spannungspegel gesetzt, der größer als die Massespannung ist, wobei eine Gate-Source- Spannung des Wiederherstellungszugriffstransistors im nicht ausgewählten Zustand auf einen umgekehrt vorgespannten Zustand gesetzt werden kann, wodurch eine Unterdrückung des Nebenwertschwellenwertverluststroms möglich ist, und eine elektrische Ladungshalteeigenschaft verbessert wird.

Achtes Ausführungsbeispiel

Fig. 22 zeigt ein Diagramm eines Hauptbereichs einer Halbleiterspeichervorrichtung gemäß einem achten Ausführungsbeispiel der Erfindung. Der in Fig. 22 gezeigte Aufbau unterscheidet sich von dem in Fig. 20 gezeigten Aufbau in folgenden Punkten:

ein Wiederherstellungstransistor 55R, der in Antwort auf das Wiederherstellungsbitleitungsausgleichsanweisungssignal REQ leitend wird, ist für die Wiederherstellungsbitleitung RBL_R angeordnet, und ein Wiederherstellungstransistor 55L, der in Antwort auf das Wiederherstellungsbitleitungsausgleichsanweisungssignal REQ leitend wird, ist für die Wiederherstellungsbitleitung RBL_L angeordnet. Die Wiederherstellungstransistoren 55R und 55L, übertragen in leitendem Zustand die Ausgleichsspannung RVBL auf den Wiederherstellungsbitleitungen RBL_R und RBL_L.

In dem Wiederherstellungsverstärker 3 nehmen die Inverter IV7 und IV8, die die Verriegelungsschaltung 12 bilden, einen hohen Ausgangsimpedanzzustand bei Aktivierung des Wiederherstellungsbitleitungsausgleichsanweisungssignal REQ an. Die Spannung VSG, die größer als die Massespannung GND ist, wird an die Inverter IV7 und IV8 als L-Pegel Leistungsversorgungsspannung anstelle der Massespannung angelegt.

Der übrige in Fig. 22 gezeigte Aufbau ist gleich dem in Fig. 20 gezeigten Aufbau, wobei gleiche Bezugsziffern entsprechende Komponenten kennzeichnen, deren Beschreibung nicht erneut vorgenommen wird.

Fig. 23 zeigt ein Signalwellenformdiagramm, das Operationen des in Fig. 22 gezeigten Aufbaus repräsentiert. Wie in Fig. 23 gezeigt, sind die Wiederherstellungsbitleitungen RBL_R und RBL_L nach Ausgleichen auf die Ausgleichsspannung RVBL entsprechend den Wiederherstellungsdaten auf H-Pegel und L-Pegel gesteuert. Der L-Pegel der Wiederherstellungsbitleitungen RBL_R und RBL_L ist der Spannungspegel VSG, der größer als die Massespannung GND ist. In einem Aufbau, bei dem die Wiederherstellungsbitleitungen RBL_R und. RBL_L auf die Ausgleichsspannung RVBL ausgeglichen sind, kann die Datenhalteeigenschaft einer Speicherzelle verbessert werden, ähnlich wie gemäß dem siebenten Ausführungsbeispiel, indem das L-Pegelpotential auf den Wiederherstellungsbitleitungen auf einen Spannungspegel gesetzt wird, der größer als der Massespannungspegel ist.

Beim Ausgleich der Wiederherstellungsbitleitungen kann eine Amplitude eines Potentials auf diesen reduziert werden (in einem Fall, bei dem, die Ausgleichsspannung RVBL größer ist als die Spannung VSG), wodurch die Zeit verkürzt wird, die erforderlich ist, um die Wiederherstellungsbitleitungen auszugleichen.

Ähnlich wie gemäß dem sechsten Ausführungsbeispiel kann durch Ausgleichen der Wiederherstellungsbitleitungen auf einen vorgeschriebenen Spannungspegel eine hohe Wiederherstellungsgeschwindigkeit bei geringem Stromverbrauch erreicht werden.

Neuntes Ausführungsbeispiel

Fig. 24 zeigt ein Diagramm, das schematisch einen Aufbau einer Speichermatrix ("memory mat") mm einer Halbleiterspeichervorrichtung gemäß einem neunten Ausführungsbeispiel der Erfindung zeigt. Wie in Fig. 24 gezeigt, enthält die Speichermatrix mm Speicherarrays MA0 bis MAm, die jeweils eine Mehrzahl von Speicherzellen aufweisen, die in Reihen und Spalten angeordnet sind; Lesewiederherstellungsverstärkerbänder SRB1 bis SRBm; die zwischen den Speicherarrays MA0 bis MAm angeordnet sind; und Lesewiederherstellungsverstärkerbänder SRB0 und SRBm+1, die außerhalb der Speicherarrays MA0 und MAm angeordnet sind.

In der in Fig. 24 gezeigten Speichermatrix mm sind die Lesewiederherstellungsverstärker abwechselnd auf beiden Seiten von jedem der Speicherarrays MA0 bis MAm angeordnet. Die Lesewiederherstellungsverstärker sind also in einem gemeinsam verwendeten Leseverstärkeraufbau abwechselnd angeordnet. Für die Konfigurationen eines Leseverstärkers und eine Wiederherstellungsverstärkers, die von benachbarten Speicherarrays gemeinsam verwendet werden, kann irgendeine der Konfigurationen der Speicherarrays gemäß den dritten bis fünften Ausführungsbeispielen verwendet werden.

Die Lesewiederherstellungsverstärkerbänder SRB0 und SRBm+1 sind an jeweiligen Enden der Speichermatrix angeordnet, und jeweils mit Lese/Wiederherstellungs-Bitleitungen nur an einem Ende davon verbunden. Die Bitleitungen sind an die Gates der MOS-Transistoren an der Eingangsdifferentialstufe eines Leseverstärkers gekoppelt. Wenn die Lesebitleitungen folglich auf die Ausgleichsspannung VBL ausgeglichen sind, unterscheidet sich die Anordnung der Leseverstärker und der Wiederherstellungsverstärker der Lesewiederherstellungsverstärkerbänder SRB0 und SRBm+1, die an beiden Enden der Speichermatrix angeordnet sind, von der Anordnung der Leseverstärker und Wiederherstellungsverstärker der anderen Lesewiederherstellungsverstärkerbänder SRB1 bis SRBm.

Fig. 25 zeigt ein Diagramm eines Aufbauas eines Bereichs, der mit einem Leseverstärker und einem Wiederherstellungsverstärker eines in Fig. 24 gezeigten Lesewiederherstellungsverstärkerbandes SRB0 in Verbindung steht. In dem Lesewiederherstellungsverstärker SRBm+1 ist der Aufbau in umgekehrter Beziehung (links rechts Beziehung) des in Fig. 5 gezeigten Aufbaus angeordnet.

In Fig. 25 ist in dem Leseverstärker 2 das Gate des MOS- Transistors N3 an seiner Differenzialstufe mit der Lesebitleitung SBL_R verbunden, und ein Ausgleichstransistor 5% der in Antwort auf das Ausgleichsanweisungssignal EQ_R leitend wird, ist für die Lesebitleitung SBR_R angeordnet. Da dagegen kein Speicherarray in einem Bereich auf der linken Seite des Leseverstärkers 2 vorhanden ist, ist ein Referenztransistor 65, der jederzeit in einem Ein-Zustand ist und die Ausgleichsspannung VBL überträgt, mit dem Gate des MOS-Transistors N2 des Leseverstärkers 2 verbunden.

In dem Wiederherstellungsverstärker 3 ist ein Ausgangsabschnitt des Inverters IV1 der Verriegelungsschaltung 12 mit der Wiederherstellungsbitleitung RBL_R verbunden. Der Ausgangsabschnitt des Inverters IV2 der Verriegelungsschaltung 12 ist nur mit dem Eingang des Inverters IV1 verbunden, und keine Signalleitung entsprechend einer Wiederherstellungsbitleitung ist für den Eingangsabschnitt des Inverters IV1 angeordnet. Ein Spaltenauswahlgate 4 ist für die Verriegelungsknoten der Verriegelungsschaltung 12 bereitgestellt. Im übrigen ist der Aufbau gleich dem Aufbau gemäß Fig. 1, wobei gleiche Bezugsziffern entsprechende Komponenten kennzeichnen, die nicht erneut beschrieben werden.

In dem Leseverstärker 2 sind die Kapazitätswerte, die mit den Gates der MOS-Transistoren N2 und N3 verbunden sind, voneinander verschieden. Der Leseverstärker 2 führt jedoch nur eine Differenzverstärkung der Potentiale an den Gates der MOS- Transistoren N2 und N3 durch, er kann selbst in einem Zustand, bei dem die Kapazitätswerte seiner Leseeingangsknoten nicht in einem ausgeglichenen Zustand sind, eine korrekte Leseoperation durchführen, solange die Lesespannung VEL zu jederzeit an dem Gate des MOS-Transistors N2 anliegt.

Der Leseverstärker 2 wird aktiviert, wenn das entsprechende Speicherarray MAO ausgewählt ist. In ähnlicher Weise wird das Ausgleichsanweisungssignal EQ_R für den Ausgleichstransistor 5R deaktiviert, wenn das Speicherarray MA0 ausgewählt ist.

Der Wiederherstellungsverstärker 3 empfängt lediglich verstärkte Daten von dem Leseverstärker 2 und verriegelt diese, in Antwort auf das Transferanweisungssignal DTF. Folglich treten selbst dann keine Probleme auf, wenn die Kapazitätswerte der Verriegelungsknoten der Verriegelungsschaltung 12 in einem nicht ausgeglichenen Zustand sind. Speziell werden komplementäre Daten in den Verriegelungsknoten der Verriegelungsschaltung 12 gespeichert. In dem in Fig. 25 gezeigten Aufbau ist ein Spannungspegel am Eingangsknoten des Inverters IV1 der Verriegelungsschaltung 12 durch die Differentialstufe 10 gemäß den Transferdaten von dem Leseverstärker 2 angesteuert, und dann werden die Verriegelungsknoten durch die Inverter IV12 und IV2 angesteuert. Somit werden komplementäre Daten korrekt in der Verriegelungsschaltung 12 gehalten.

Selbst wenn die Verriegelungsknoten der Verriegelungsschaltung 12 beim Datenschreiben an die interne Datenleitung I/O und ZI/O durch das Spaltenauswahlgate 14 gekoppelt sind, wenn das Spaltenauswahlsignal CSL im ausgewählten Zustand ist, werden komplementäre Daten an die Verriegelungsknoten der Verriegelungsschaltung 12 durch den Schreibtreiber übertragen, der die internen Schreibdaten erzeugt. Die Schreibdaten können in der Verriegelungsschaltung 12 korrekt verriegelt werden.

Beim Datenschreiben kann der Inverter IV2 der Verriegelungsschaltung 12 in einen Ausgangshochimpedanzzustand gesetzt werden, wenn das. Schreibanweisungssignal WE sich in einem aktiven Zustand befindet.

In dem in Fig. 24 gezeigten Aufbau kann ein Ausgleichstransistor für die Wiederherstellungsbitleitung RBL_R angeordnet sein, und in diesem Fall ist die Verriegelungsschaltung 12 in den Ausgangshochimpedanzzustand gesetzt, wenn das Wiederherstellungsbitleitungsausgleichsanweisungssignal aktiv ist.

Gemäß dem oben beschriebenen Ausführungsbeispiel ist ein Referenztransistor, der eine Ausgleichsspannung überträgt, mit dem Referenzeingangsknoten des Leseverstärkers verbunden, wenn ein Leseverstärker an einem Ende eines Speicher-MAT angeordnet ist. Selbst in einem Fall, bei dem die Bitleitungen nur auf einer Seite des Leseverstärkers angeordnet sind, kann folglich die Lesereferenzspannung korrekt an den Leseverstärkereingangsknoten angelegt werden.

Darüber hinaus werden für den Wiederherstellungsverstärker die Wiederherstellungsbitleitungen entsprechend den Lesedaten von einem entsprechenden Leseverstärker selbst dann korrekt angesteuert, wenn die Wiederherstellungsbitleitungen nur auf einer Seite angeordnet sind, und die Lastkapazitätswerte der Verriegelungsknoten sich nicht im Gleichgewichtszustand befinden.

Darüber hinaus besteht keine Notwendigkeit für Dummybitleitungen und Dummyzellen, um die Lasten an den Knoten eines Leseverstärkers und eines Wiederherstellungsverstärkers auszugleichen, wodurch eine Vergrößerung des Arraybereichs verhindert wird.

Zehntes Ausführungsbeispiel

Fig. 26 zeigt ein Diagramm eines Aufbaus eines Hauptbereichs einer Halbleiterspeichervorrichtung gemäß einem zehnten Ausführungsbeispiel der Erfindung. Der in Fig. 26 gezeigte Aufbau unterscheidet sich von dem in Fig. 1 gezeigten Aufbau des Leseverstärkers 2 und des Wiederherstellungsverstärkers 3. Der Leseverstärker 2 enthält N-Kanal MOS-Transistoren N1 und N2, die Gates aufweisen, die mit jeweiligen Lesebitleitungen SBL_R und SBL_L verbunden sind, und eine Differentialstufe bilden; P-Kanal MOS-Transistoren P1 und P2, die Gate- und Drainanschlüsse aufweisen, die kreuzgekoppelt sind; und einen P-Kanal MOS- Transistor P4, der in Antwort auf die Aktivierung des Leseverstärkeraktivierungssignals /SE leitend wird, um die Leistungsversorgungsspannung an die Sourceanschlüsse der MOS-Transistoren P1 und P2 zu liefern. Die MOS-Transistoren N1 und N2 haben Sourceanschlüsse, die mit den Masseknoten gekoppelt sind und normal leitend bleiben.

In dem Aufbau des Leseverstärkers 2, wenn das Leseverstärkeraktivierungssignal /SE im nicht aktiven Zustand ist, ist der MOS-Transistor P4 in einem Aus-Zustand, und die MOS-Transistoren N1 und N2 empfangen die Ausgleichsspannung an ihren Gateanschlüssen, und die Leseausgangsleitungen /D_R und /D_L sind auf den Massespannungspegel vorgeladen.

Der Wiederherstellungsverstärker 3 enthält eine Differentialstufe 10, um die Signale auf den Leseausgangsleitungen /D_R und /D_L differentiell zu verstärken, und eine Verriegelungsschaltung 12, um die Ausgangssignale der Differentialstufe 10 zu halten.

Da die Leseausgangsleitungen /D_R und /D_L auf den Massespannungspegel im Standby-Zustand vorgeladen sind, sind die N- Kanal MOS-Transistoren N7 und N6, die in der Differentialstufe 10 enthalten sind, im Standby-Zustand nicht leitend. Wenn der Leseverstärker 2 aktiviert ist, um die Spannungspegel auf den Leseausgangsleitungen /D_R und /D_L zu aktivieren, gemäß den Ausgangsdaten des Leseverstärkers 2, erreicht eine der Leseausgangsleitungen /D_R und /D_L den H-Pegel, und in Antwort darauf werden die Verriegelungsknoten der Verriegelungsschaltung 12 auf die Spannungspegel gesetzt, die den Ausgangsdaten des Leseverstärkers 2 entsprechen. Wenn eine Leseoperation des Leseverstärkers 2 beendet ist, verriegelt die Verriegelungsschaltung 12 in dem Wiederherstellungsverstärker 3 die Ausgangsdaten des Leseverstärkers. Folglich besteht insbesondere keine Notwendigkeit, Transfergates zur Steuerung des Datentransfers an die Verriegelungsschaltung 2 von dem Leseverstärker 2 bereitzustellen, wodurch der Layoutbereich der Wiederherstellungsleseverstärker reduziert werden kann. Darüber hinaus ist keine Steuerung des Datentransfers an die Wiederherstellungsverstärker 3 vom Leseverstärker 2 erforderlich, wodurch die Gesamtsteuerung vereinfacht wird.

Fig. 27 zeigt ein Signalwellenformdiagramm, das die Operationen einer in Fig. 26 gezeigten Halbleiterspeichervorrichtung repräsentiert. In Fig. 27 sind Operationswellenformen für einen Fall gezeigt, bei dem die Speicherzelle 1R auf der rechten Seite ausgewählt ist. Im Standby-Zustand ist das Leseverstärkeraktivierungssignal /SE auf H-Pegel, und der Leseverstärker befindet sich in einem inaktiven Zustand, um die Leseausgangsleitungen /D_R und /D_L beide auf dem Massespannungspegel zu halten. Folglich ist in dem Wiederherstellungsverstärker 3 das Transfergate 10 in einem nicht leitenden Zustand, und die Verriegelungsschaltung 12 verriegelt die Daten, die einem vorangegangenen Zyklus gelesen worden sind.

Außerdem sind die Ausgleichsanweisungssignale EQ_R und EQ_L beide auf H-Pegel, und die Lesebitleitungen SBL_R und SBL_L sind auf die Ausgleichsspannung VBL ausgeglichen.

Wenn ein aktiver Zyklus, bei dem eine Speicherzelle ausgewählt ist, beginnt, erreicht das Ausgleichsanweisungssignal EQ_R den Massespannungspegel, um eine Ausgleichsoperation auf der Lesebitleitung SBL_R zu beenden. Das Ausgleichsanweisungssignal EQ_L für die Lesebitleitung SBL_L hält den aktiven Zustand.

Dann wird die Lesewortleitung SWL_R ausgewählt, und Speicherdaten der Speicherzelle 1R werden auf der Lesebitleitung SBL_R übertragen, um den Spannungspegel darauf zu ändern.

Dann wird das Leseverstärkeraktivierungssignal /SE aktiviert.

Die Wiederherstellungswortleitung RWL, die sich zu diesem Zeitpunkt in einem ausgewählten Zustand befindet, wird vor der Aktivierung des Leseverstärkeraktivierungssignals /SE in einen nicht ausgewählten Zustand gesteuert. Ein Zeitablauf der Deaktivierung der Wiederherstellungswortleitung kann der Gleiche sein, wie für die Aktivierung des Leseverstärkeraktivierungssignals /SE.

Wenn das Leseverstärkeraktivierungssignal /SE aktiv ist, werden die Spannungspegel auf den Leseausgangsleitungen /D_R und /D_L auf die Spannungspegel entsprechend den Lesedaten gesetzt. Eine Leseausgangsleitung bei höherem Potential der Leseausgangsleitungen /D_L und /D_L wird fast bis auf den Leistungsversorgungsspannungspegel gesteuert.

Wenn eine der Leseausgangsleitungen /D_R und /D_L den H-Pegel annimmt, wird von MOS-Transistoren N6 und N7 in der Differentialstufe 10 des Wiederherstellungsverstärkers 3 der MOS-Transistor leitend, der ein Signal bei H-Pegel an seinem Gate empfängt, und in Antwort darauf werden die Potentiale an den Verriegelungsknoten der Verriegelungsschaltung 12 auf Potentialpegel gesetzt, die den durch die Differentialstufe 10 übertragenen Lesedaten entsprechen. In Fig. 27 ist als Beispiel der Zustand gezeigt, bei dem die Verriegelungsdaten in der Verriegelungsschaltung 12 invertiert sind.

Wenn eine Verriegelungsoperation der Verriegelungsschaltung 12 beendet ist, wird eine Wiederherstellungswortleitung RWL_R ausgewählt, um die Daten an den Speicherknoten SN_R der ausgewählten Speicherzelle 1R zurückzuschreiben.

Die Lesewortleitung SWL_R wird aktiviert, nach Beendigung der Datenübertragung an den Wiederherstellungsverstärker 3 von dem Leseverstärker 2. In dem Wiederherstellungsverstärker 3 sind keine Transfergates angeordnet, um die Daten von dem Leseverstärker 2 an den Wiederherstellungsverstärker 3 zu übertragen. Folglich kann die Lesewortleitung SWL_R bei einem schnelleren Zeitablauf deaktiviert werden, als die Aktivierung der Wiederherstellungswortleitung RWL_R erfolgt.

Nach der Datenübertragung an den Wiederherstellungsverstärker 3 wird das Leseverstärkeraktivierungssignal /SE deaktiviert, und das Ausgleichsanweisungssignal EQ_R wird aktiviert. Die Deaktivierung des Leseverstärkeraktivierungssignals /SE kann bei der gleichen Zeitablaufsteuerung erfolgen, wie die Aktivierung der Wiederherstellungswortleitung RWL_R erfolgt, oder die Wiederherstellungswortleitung RWL_R kann zu einem Zeitpunkt aktiviert werden, nach der Aktivierung des Leseverstärkeraktivierungssignals /SE.

Wenn das Leseverstärkeraktivierungssignal /SE deaktiviert ist, nehmen die Leseausgangsleitungen /D_R und /D_L beide den Massespannungspegel ein, und in dem Wiederherstellungsverstärker 3 nehmen die MOS-Transistoren N6 und N7 bei der Differentialstufe 10 den Aus-Zustand ein, um die Leseausgangsleitungen /D_R und /D_L von der Verriegelungsschaltung 12 zu isolieren. Die Spaltenauswahloperation wird dann durchgeführt, während die Wiederherstellungswortleitung RWL_R im ausgewählten Zustand ist, und es erfolgt ein Datenzugriff für den Wiederherstellungsverstärker 3.

Fig. 28 zeigt ein Diagramm, das ein Beispiel eines Aufbaus eines Bereichs zeigt, um die in Fig. 26 gezeigten Steuersignale zu erzeugen. Ein Aufbau der reihenbezogenen Auswahlschaltung ist gleich dem Aufbau gemäß Fig. 4, und ein Wiederherstellungswortleitungsadressenbestimmungssignal ist durch eine Verriegelungsschaltung, die an einer vorangehenden Stufe eines Wiederherstellungswortleitungstreibers angeordnet ist, gehalten.

Wie in Fig. 28 gezeigt, enthält eine Schaltung zur Erzeugung eines reihenbezogenen Steuersignals eine Ausgleichssteuerungsschaltung 70 zur Deaktivierung des Ausgleichsanweisungssignals EQ in Antwort auf die Aktivierung des Reihenzugriffsanweisungssignals RACT, das in der Form eines kurzen Impulses erzeugt ist; und eine Reihendekodersteuerungsschaltung 72, die in Antwort auf die Deaktivierung des Ausgleichsanweisungssignals EQ das Reihenadressendekoderfreigabesignal RADE aktiviert. Das Reihenadressendekoderfreigabesignal RADE von der Reihendekodersteuerungsschaltung 72 wird an den in Fig. 4 gezeigten Reihendekoder 20 angelegt.

Wenn eine Reihenzugriffsanweisung erfolgt, wird ein Reihenzugriffsanweisungssignal RACT als Triggerpuls beispielsweise durch einen Befehlsdekoder erzeugt. In einem derartigen Fall kann ein aufeinanderfolgender Zugriff sichergestellt werden, ohne speziell einen Vorladebefehl anzulegen, um ein Speicherarray in einen vorgeladenen Zustand zu bringen. Um eine Wiederherstellungswortleitung im ausgewählten Zustand in einen inaktiven Zustand zu bringen, kann auch ein Vorladebefehl angelegt werden.

Die reihenbezogene Steuersignalerzeugungsschaltung enthält ferner eine Lesewortleitungssteuerungsschaltung 74 zur Aktivierung des Lesewortleitungstreiberzeitsignals RXTS in Antwort auf die Aktivierung des Reihenzugriffsanweisungssignals RACT; eine Leseverstärkersteuerungsschaltung 75 zur Aktivierung des Leseverstärkeraktivierungssignals /SE in Antwort auf die Aktivierung des Lesewortleitungstreiberzeitsignals RXTS; eine Verriegelungssteuerungsschaltung 76 zur Aktivierung des Verriegelungsanweisungssignals LTH in Antwort auf die Aktivierung des Leseverstärkeraktivierungssignals /SE; und eine Wiederherstellungswortleitungssteuerungsschaltung 77 zur Deaktivierung des Auffrischwortleitungstreiberzeitsignals RXTR in Antwort auf die Aktivierung des Lesewortleitungstreiberzeitsignals RXTS, und zur Aktivierung des Wiederherstellungswortleitungstreiberzeitsignals RVTR in Antwort auf die Aktivierung des Verriegelungsanweisungssignals LTH.

Die Lesewortleitungssteuerungsschaltung 74 deaktiviert das Lesewortleitungstreiberzeitsignal RXTS nach einer vorgeschriebenen Zeitdauer, die seit der Aktivierung des Lesewortleitungstreiberzeitsignals RXTS vergangen ist.

Die Ausgleichssteuerungsschaltung 70 aktiviert dagegen das Ausgleichsanweisungssignal EQ in Antwort auf die Deaktivierung des Leseverstärkeraktivierungssignals /SE, und die Reihendekodersteuerungsschaltung 72 deaktiviert das Reihenadressendekoderfreigabesignal RADE in Antwort auf das Ausgleichsanweisungssignal REQ.

Die Leseverstärkersteuerungsschaltung 75 aktiviert das Leseverstärkeraktivierungssignal /SE nach Ablauf einer vorgeschriebenen Zeitdauer seit der Aktivierung des Lesewortleitungstreiberzeitsignals RXTS. Die Leseverstärkersteuerungsschaltung 75 deaktiviert ferner das Leseverstärkeraktivierungssignal /SE nach Verstreichen einer vorgeschriebenen Zeitdauer seit der Deaktivierung des Lesewortleitungstreiberzeitsignals RXTS.

Die Verriegelungssteuerungsschaltung 76 erzeugt das Verriegelungsanweisungssignal LTH in Antwort auf die Aktivierung des Leseverstärkeraktivierungssignals /SE, um eine Verriegelungsschaltung, die für eine Wiederherstellungswortleitungsauswahlschaltung angeordnet ist, dazu zu veranlassen, ein von dem Reihendekoder ausgegebenen Wortleitungsbestimmungssignal zu übernehmen und zu verriegeln. Die Verriegelungsschaltung 76 kann das Verriegelungsanweisungssignal LTH bei einem schnelleren Zeitablauf aktivieren, als die Aktivierung des Leseverstärkeraktivierungssignals /SE erfolgt, in Antwort auf die Aktivierung des Lesewortleitungstreiberzeitsignals RXTS.

Die Wiederherstellungswortleitungssteuerungsschaltung 77 deaktiviert das Wiederherstellungswortleitungstreiberzeitsignal RSTR nach Ablauf einer vorgeschriebenen Zeitdauer seit der Aktivierung des Lesewortleitungstreiberzeitsignals RXTS, und dann, wenn das Verriegelungsanweisungssignal aktiviert wird, aktiviert sie erneut das Wiederherstellungswortleitungstreiberzeitsignal RXTR. Dadurch wird das Wiederherstellungswortleitungstreiberzeitsignal RXTR zu einem Zeitpunkt deaktiviert, bevor die Aktivierung des Leseverstärkers erfolgt, oder zum gleichen Zeitpunkt, und nach der Deaktivierung des Leseverstärkeraktivierungssignal /SE erneut aktiviert.

Modifikation

Fig. 29 zeigt ein Diagramm einer Modifikation des zehnten Ausführungsbeispiels der Erfindung. Wie in Fig. 29 gezeigt, enthält eine Spaltenauswahlschaltung ein Schreibspaltenauswahlgate 4w, das selektiv in Antwort auf das Schreibspaltenauswahlsignal WCSL leitend wird; und ein Lesespaltenauswahlgate 4r, das selektiv in Antwort auf ein Lesespaltenauswahlsignal RCSL leitend wird.

Das Schreibspaltenauswahlgate 4w enthält N-Kanal MOS- Transistoren N8 und N9, die die Verriegelungsknoten (Eingangs/Ausgangs-Knoten des Inverters IV1) der Verriegelungsschaltung 12 an die internen Schreibdatenbusleitungen WDB und ZWDB in Antwort auf die Aktivierung des Schreibspaltenauswahlsignals WCSL koppeln.

Das Lesespaltenauswahlgate 4r enthält N-Kanal MOS-Transistoren N40 und N41, die elektrisch die Leseausgangsleitungen /D_R und /D_L an die jeweiligen internen Lesedatenbusleitungen RDB und ZRDB in Antwort auf die Aktivierung des Schreibspaltenauswahlsignals RCSL koppeln.

Aufgrund des Lesespaltenauswahlgates 4r, das für die Leseausgangsleitungen /D_R und /D_L angeordnet ist, kann eine Datenleseoperation vor Beendigung einer Verriegelungsoperation durch den Wiederherstellungsverstärker 3 durchgeführt werden, wodurch eine hohe Zugriffsgeschwindigkeit ermöglicht wird.

Das "pull-up" Element (im folgenden als Hochziehelement bezeichnet) ist normalerweise für jede der internen Lesedatenbusleitungen RDB und ZRDB angeordnet, um ein Signal mit einer kleinen Amplitude an einen Vorverstärker zu übertragen. Es ist folglich nicht notwendig, die Leseausgangsleitungen /D_R und /D_L des Leseverstärkers 2 auf den CMOS-Pegel zu steuern, wodurch eine Hochgeschwindigkeitsübertragung der internen Lesedaten an den Vorverstärker bei der nachfolgenden Stufe möglich wird.

Gemäß dem zehnten Ausführungsbeispiel der Erfindung, wie oben beschrieben, werden die Leseausgangsleitungen auf die Massespannung vorgeladen. Es sind keine Transfergates erforderlich, um die Daten an den Wiederherstellungsverstärker vom Leseverstärker zu übertragen, wodurch der Layoutbereich der Lese/Wiederherstellungs-Verstärker reduziert werden kann.

Die Leseverstärker und die Wiederherstellungsverstärker gemäß den Ausführungsbeispielen 1 bis 10 können jeweils irgendeinen Aufbau aufweisen, vorausgesetzt, daß die Daten auf den Lesebitleitungen . gelesen werden, und die Lesedaten durch einen Wiederherstellungsverstärker verriegelt werden, und die Daten über Wiederherstellungsbitleitungen an eine Speicherzelle zurückgeschrieben werden.

In den in den Fig. 26 und 29 gezeigten Konfigurationen muß die Ausgleichsspannung VBL auf den Lesebitleitungen nur einen Spannungspegel aufweisen, bei dem die MOS-Transistoren N1 und N2 des Leseverstärkers 2 leitend werden. Dies kann ein Spannungspegel der Zwischenspannung sein, oder ein größerer. In einem Fall, bei dem die Ausgleichsspannung VBL ein Leistungsversorgungsspannungspegel VDD ist, kann durch Verwendung einer Dummyzelle zur Übertragung der Speicherdaten der Dummyzelle an eine Referenzlesebitleitung zur Erzeugung eines Referenzpotentials eine korrekte Leseoperation durchgeführt werden.

Elftes Ausführungsbeispiel

Fig. 30 zeigt ein Diagramm, das schematisch ein Layout eines Speicherarrays gemäß einem elften Ausführungsbeispiel der Erfindung zeigt. Wie in Fig. 30 gezeigt, sind die Lesewortleitungen SWL und die Wiederherstellungswortleitungen RWL abwechselnd angeordnet, mit zwei Wortleitungen vom gleichen Typ, die eine Einheit bilden. Die Bezugszeichen SWL und RWL werden verwendet, um allgemein sämtliche Lesewortleitungen und sämtliche Wiederherstellungswortleitungen jeweils zu kennzeichnen. In Fig. 30 sind Lesewortleitungen SWL0 bis SLW3 und Wiederherstellungswortleitungen RWL1 bis RWL4 repräsentativ dargestellt.

Die aktiven Regionen 90, die sich kontinuierlich in einer Spaltenrichtung erstrecken, sind mit einem vorbestimmten Intervall in Reihenrichtung angeordnet. Die Speicherzellentransistoren (Zugriffstransistoren) sind mit aktiven Regionen 90 gebildet. In der folgenden Beschreibung ist eine aktive Region als eine mit Verunreinigungen injizierte Region (Diffusionsregion) definiert, einschließlich einen Kanalbereich eines Zugriffstransistors.

Die Lesebitleitung SBL und die Wiederherstellungsbitleitung RBL sind an jeweiligen beiden Seiten jeder aktiven Region 90 parallel zu der aktiven Region 90 angeordnet. Die Referenzzeichen SBL und RBL werden verwendet, um allgemein jeweils die Lesebitleitungen und die Wiederherstellungsbitleitungen zu kennzeichnen. In Fig. 30 sind die Lesebitleitungen SBL0 bis SBL3 die Wiederherstellungsbitleitungen RBL0 bis RBL3 repräsentativ dargestellt.

In dem in Fig. 30 gezeigten Layout sind die Lesebitleitungen SBL und die Wiederherstellungsbitleitungen RBL, die sich in Reihenrichtung erstrecken, abwechselnd zueinander angeordnet. Ein bestimmtes Layout der Lesebitleitungen SBL und der Wiederherstellungsbitleitungen RBL wird später im einzelnen beschriebenen.

Entsprechend den aktiven Regionen 90 sind erste Anschlußverbindungen 92 zur Verbindung der Lesezugriffstransistoren 7 mit den Lesebitleitungen SBL bei vorgeschriebenen Intervallen in Spaltenrichtung angeordnet. Darüber hinaus sind zweite Anschlußverbindungen 93 zur Verbindung der Zugriffstransistoren 7 mit den Wiederherstellungsbitleitungen RBL bei vorgeschriebenen Intervallen in Spaltenrichtung angeordnet. Die ersten Anschlußverbindungen 92 sind jeweils zwischen den Lesewortleitungen paarweise angeordnet, während die zweiten Anschlußverbindungen 93 jeweils zwischen den Wiederherstellungswortleitungen als Paar angeordnet sind.

Eine Anschlußverbindung 94, die mit der aktiven Region 90 verbunden ist, ist in einer Region zwischen den ersten und zweiten Anschlußverbindungen 92 und 93 bereitgestellt. Die Anschlußverbindungen 94 dienen jeweils zur Verbindung eines Speicherelektrodenknotens eines Speicherkondensators 8 mit einer aktiven Region eines Zugriffstransistors. Als Struktur des Speicherkondensators 8 wird beispielsweise eine gestapelte Kondensatorstruktur angenommen.

Der Lesezugriffstransistor 6 kann durch die ersten Anschlußverbindung 92, die aktive Region 90a und die dritte Anschlußverbindung 94 gebildet werden. Der Wiederherstellungszugriffstransistor 7 ist durch die dritte Anschlußverbindung 94, die aktive Region 90b und die zweite Anschlußverbindung 93 gebildet.

Die erste Anschlußverbindung 92 wird von den Lesezugriffstransistoren der Speicherzellen benachbart in Spaltenrichtung gemeinsam verwendet, und die zweite Anschlußverbindung 93 wird von Wiederherstellungszugriffstransistoren der Speicherzellen benachbart in Spaltenrichtung gemeinsam verwendet. Eine Speicherzelle MC ist durch einen Speicherkondensator 8, einen Lesezugriffstransistor 6 und einen Wiederherstellungszugriffstransistor 7 gebildet. Wie in Fig. 30 gezeigt, ist folglich eine Speicherzelle durch eine Speicherzelleneinheit MCU gebildet.

Die Anschlußverbindung 92 wird von benachbarten zweiten Lesezugriffstransistoren gemeinsam verwendet, und die zweite Anschlußverbindung 93 wird vom benachbarten zweiten Wiederherstellungszugriffstransistoren gemeinsam verwendet, wodurch ein Layoutbereich erheblich reduziert werden kann, verglichen mit einem Aufbau, bei dem die Anschlußverbindungen für individuelle Transistoren angeordnet sind.

Da die erste Anschlußverbindung 92, die den Lesezugriffstransistor 6 und die Lesebitleitung SBL miteinander verbindet, von benachbarten Speicherzelleneinheiten gemeinsam verwendet wird, können aktive Transistorregionen von benachbarten zwei Wiederherstellungszugriffstransistoren 91a und 91b in einen durchgehenden Bereich ohne Unterbrechung gelegt werden. Da die Anschlußverbindung 93 in ähnlicher Weise von den Wiederherstellungszugriffstransistoren 91c und 91d gemeinsam verwendet wird, können in ähnlicher Weise die aktiven Transistorbereiche für die Wiederherstellungszugriffstransistoren 91c und 91d in einen durchgehenden Bereich ohne Unterbrechung gelegt werden.

Darüber hinaus wird die Anschlußverbindung 94, die den Speicherkondensator 8 mit einem Speicherknoten verbindet, auch von dem Lesezugriffstransistor 91b und dem Wiederherstellungszugriffstransistor 91c gemeinsam verwendet, und die aktiven Transistorregionen für den Lesezugriffstransistor 91b und den Wiederherstellungszugriffstransistor 91c können fortlaufend erweitert werden. Folglich sind die aktiven Regionen der Zugriffstransistoren, die in Spaltenrichtung ausgerichtet sind, alle in einer durchgehenden aktiven Region gebildet, und die aktiven Transistorregionen können derart angeordnet werden, daß sie sich geradlinig entlang der Spaltenrichtung erstrecken. Folglich ist ein Bereich, der die aktiven Regionen isoliert, nur ein Bereich, der benachbarte aktive Regionen 90 in Reihenrichtung isoliert. Es gibt keinen Bereich, wo eine aktive Region in Reihenrichtung wegsteht (sich erstreckt), wodurch ein Layout der aktiven Regionen erleichtert und ferner eine genaue Verarbeitung der Zugriffstransistoren erheblich verbessert wird.

In der aktiven Region 90, wenn eine Isolationsregion zwischen den Speicherzellen benachbart in Spaltenrichtung angeordnet ist, ist eine Mikroverarbeitung der Speicherzelle schwierig, aufgrund des Vorhandenseins der Isolationsregion, die zwischen benachbarten Speicherzellen in Spaltenrichtung angeordnet ist. Durch das Erstrecken der aktiven Region 90 fortlaufend in Spaltenrichtung ist eine Berücksichtigung derartiger Isolationsbereiche in Spaltenrichtung nicht notwendig, sondern es ist lediglich erforderlich, die Isolationsregionen in Reihenrichtung zu berücksichtigen, wodurch die Isolation zwischen aktiven Regionen 90 und die Mikroverarbeitung erheblich vereinfacht werden.

In einem Fall, bei dem ein Bitleitungsabstand (ein Abstand zwischen benachbarten Bitleitungen) 2F ist, und ein Wortleitungsabstand (ein Abstand zwischen benachbarten Wortleitungen) 2F ist, ergibt sich ein Besetzungsbereich einer Speicherzelleneinheit MCU durch 4F × 4F. In diesem Fall bezeichnet F die minimale Designgröße.

Fig. 31 zeigt schematisch eine Querschnittstruktur einer Speicherzelle des in Fig. 30 gezeigten Layouts. In Fig. 31 sind die Verunreinigungsregionen 101a bis 101d voneinander beabstandet auf einer Oberfläche einer Halbleitersubstratregion 100 gebildet. Die Verunreinigungsregionen 101a bis 101d sind in einer aktiven Region 90 gebildet. Bei der Bildung der aktiven Region 90 erfolgt eine Verunreinigungsimplantierung mit Wortleitungen (Lesewortleitungen und Wiederherstellungswortleitungen), die als Maske verwendet werden, um die Verunreinigungsregionen zu bilden, und folglich enthält die aktive Region 90 Kanalregionen zwischen den Verunreinigungsregionen 101a bis 101d. Für die Kanalregionen erfolgt im allgemeinen eine Verunreinigungsimplantation, um die Schwellenwertspannungen der Zugriffstransistoren einzustellen.

Die Verunreinigungsregion 101 ist mit einer Speicherknotenelektrode 101a durch eine Anschlußverbindung 94a verbunden. Die Verunreinigungsregion 101b ist über einen Kontakt 98, der die Anschlußverbindung 92 enthält, mit einer leitenden Zwischenverbindungsleitung 104 verbunden, die als Lesebitleitung SBL dient. Die Verunreinigungsregion 101c ist mit einer Speicherknotenelektrode 102b durch die Anschlußverbindung 94b verbunden. Die Verunreinigungsregion 101d ist über einen Kontakt 99, der die Anschlußverbindung 93 enthält, mit einer leitenden Zwischenverbindungsleitung 105 verbunden, die als Wiederherstellungsbitleitung RBL dient. Im folgenden wird der Aufbau der Kontakte 98 und 99 beschrieben.

Eine Zellenplattenelektrodenschicht 107 ist derart gebildet, daß sie zu Speicherknotenelektroden 102a und 102b weist, in einer oberen Schicht über den Speicherknotenelektroden 102a und 102b. Eine leitende Zwischenverbindungsleitung 103a, die als Wortleitung SWL dient, ist auf einer Substratregionoberfläche zwischen den Verunreinigungsregionen 101a und 101b gebildet, wobei ein nicht gezeigter Gateisolationsfilm dazwischenliegend angeordnet ist. Eine leitende Zwischenverbindungsleitung 103b, die als Lesewortleitung SWL dient, ist auf einer Substratregionoberfläche zwischen den Verunreinigungsregionen 101b und 101c angeordnet, wobei ein nicht gezeigter Gateisolationsfilm dazwischenliegend angeordnet ist. Eine leitfähige Zwischenverbindungsleitung 103c, die als Lesewortleitung SWL dient, ist auf einer Substratregionoberfläche zwischen Verunreinigungsregionen 101c und 101d angeordnet, wobei ein nicht gezeigter Gateisolationsfilm dazwischenliegend angeordnet ist.

Wie in Fig. 31 gezeigt, ist kein Elementisolationsfilm zur Isolation zwischen Speicherzellen angeordnet, und folglich können die Zugriffstransistoren fortlaufend gebildet werden.

In dem in Fig. 31 gezeigten Aufbau können die Lesebitleitung SBL und die Wiederherstellungsbitleitung RBL durch leitende Zwischenverbindungsleitungen in der gleichen Zwischenverbindungsschicht gebildet werden, oder durch leitende Zwischenverbindungsleitungen in unterschiedlichen Zwischenverbindungsschichten. In dem in Fig. 31 gezeigten Aufbau sind die leitende Zwischenverbindungsleitung 103, die als eine Lesebitleitung SBL dient, und die leitende Zwischenverbindungsleitung 105, die als Wiederherstellungsbitleitung RBL dient, in einer oberen Schicht über der Zellenplattenelektrode 107 gebildet, wodurch folglich eine sogenannte CUB (Capacitor Under Bitline)- Struktur erreicht wird. Als Speicherkondensatorstruktur kann jedoch ein Speicherkondensator mit einer sogenannten COB (Capacitor over Bitline)-Struktur verwendet werden, bei dem die Lesebitleitung und die Wiederherstellungsbitleitung in einer unteren Schicht unterhalb der Speicherknotenelektrodenschicht 102a und 102b gebildet sind. Darüber hinaus kann eine andere Struktur verwendet werden, bei der die Lesebitleitung SBL und die Wiederherstellungsbitleitung RBL in verschiedenen Zwischenverbindungsschichten gebildet sind, die die Zellenplattenelektrodenschicht 107 sandwichartig einschließen.

Fig. 32 zeigt ein Diagramm, das schematisch eine Querschnittstruktur eines Verbindungsabschnitts zwischen einer Bitleitung (Lesebitleitung und Wiederherstellungsbitleitung) und einer aktiven Region zeigt, wobei eine Anschlußverbindung verwendet wird. Wie in Fig. 32 gezeigt, ist die Anschlußzwischenverbindungsleitung 104, die als Lesebitleitung SBL dient, durch einen Kontaktanschluß 110 mit der Anschlußverbindung 92 verbunden. Die Anschlußverbindung 92 erstreckt sich weit auf einer aktiven Region in der Reihenrichtung, und ist mit der Verunreinigungsregion 101 durch einen Kontaktanschluß 111 verbunden. Ein in Fig. 31 gezeigter Kontakt 98 ist durch Kontaktanschlüsse 110 und 111 und den Verbindungsanschluß 92 gebildet. Der in Fig. 31 gezeigte Kontakt 99 ist durch den Kontaktanschluß 110 für die leitende Zwischenverbindungsleitung 105 der Wiederherstellungsbitleitung RBL, die Anschlußverbindung 93 und den Kontaktanschluß 111 für die Anschlußverbindung 93 gebildet.

Durch Verwendung der Anschlußverbindungen 92 und 93 können auch die Lesebitleitung SBL und die Wiederherstellungsbitleitung RBL elektrisch mit der Verunreinigungsregion 101 der aktiven Region 90 zuverlässig verbunden werden, selbst bei einem Aufbau, bei dem die aktive Region 90 und die Bitleitungen SBL und RBL derart angeordnet sind, daß sie sich parallel zueinander in Spaltenrichtung erstrecken.

Gemäß dem elften Ausführungsbeispiel der Erfindung, wie oben beschrieben, werden die aktiven Regionen derart angeordnet, daß sie sich fortlaufend in Spaltenrichtung erstrecken, und Anschlußverbindungen, die eine aktive Region mit der Lesebitleitung und einer Wiederherstellungsbitleitung verbinden, sind derartig gebildet, daß sie von benachbarten Speicherzellen gemeinsam verwendet werden. Der Miniaturisierungsprozeß kann für eine aktive Region jederzeit angewendet werden, wodurch der Layoutbereich eines Speicherarrays reduziert werden kann.

In dem Layout der in Fig. 30 gezeigten Speicherzelle erfolgt eine hochdichte Anordnung der Speicherzellen, die für eine offene Bitleitungskonfiguration geeignet ist. In dem Aufbau, bei dem 1-Bit Daten durch zwei Speicherzellen gespeichert werden, sind jedoch die Bitleitungen in der gefalteten Bitleitungskonfiguration angeordnet. In dem Fall, bei dem 1-Bit Daten durch eine Speicherzelle gespeichert werden, sind die Bitleitungen in der offenen Bitleitungskonfiguration angeordnet.

Zwölftes Ausführungsbeispiel

Fig. 33 zeigt schematisch ein Layout eines Speicherarrays einer Halbleiterspeicherzelle gemäß einem 12. Ausführungsbeispiel der Erfindung. Wie in Fig. 33 gezeigt, ist das Layout der Speicherzellen gleich dem Layout gemäß Fig. 30. Die aktive Region 90ist also derart angeordnet, daß sie sich fortlaufend linear entlang der Spaltenrichtung erstreckt, und die Lesewortleitungen SWL und die Wiederherstellungswortleitungen RWL sind abwechselnd angeordnet, wobei zwei Leitungen eine Einheit bilden. Die Lesebitleitungen SBL und die Wiederherstellungsbitleitungen RBL sind abwechselnd zueinander in Reihenrichtung angeordnet. Ein Wortabstand (ein Abstand zwischen benachbarten Wortleitungen, einschließlich den Lesewortleitungen und den Wiederherstellungswortleitungen) beträgt 2F. Dagegen beträgt ein Abstand zwischen Lesebitleitungen 3F, und ähnlich beträgt ein Abstand zwischen Wiederherstellungsbitleitungen RBL 3F. In diesem Fall beträgt ein Layoutbereich einer Speicherzelleneinheit MCU, die eine Speicherzelle bildet, 4F × 3F = 12F2.

Die Lesebitleitung SBL und die Wiederherstellungsbitleitung RBL sind durch leitende Zwischenverbindungsleitungen in unterschiedlichen Zwischenverbindungsschichten gebildet. Folglich kann der Abstand zwischen den Lesebitleitungen auf 3F verringert werden, also kleiner als 4F sein.

In einem Standard DRAM beträgt die Länge einer Grundaufbaueinheit, die als eine Speicherzelle dient, gleich 2F, und die Breite 4F, und ein Layoutbereich davon ist durch 8F2 gegeben. Entsprechend wird eine Zellendichte auf 2/3 reduziert, verglichen mit einem Standard-DRAM. Ein Bereich der Grundaufbaueinheit (Speicherzelleneinheit) ist jedoch 1,5 mal größer als bei einem Standard-DRAM, wodurch der Kapazitätswert eines Speicherzellenkondensators leicht erhöht werden kann. Darüber hinaus kann mehr elektrische Ladung in einer Speicherzelle angesammelt werden, mit dem Ergebnis einer besseren Stabilität einer DRAM-Operation.

Eine in Fig. 33 gezeigte Arrayanordnung ist für die offene Bitleitungskonfiguration geeignet, wie beispielsweise gemäß dem ersten Ausführungsbeispiel gezeigt. Speziell ist ein Abstand zweiten den Lesebitleitungen SBL gleich 3F, 1,5 mal größer als ein Bitleitungsabstand 2F des Standard-DRAM. Folglich ist eine Kapazität, die zwischen benachbarten Bitleitungen gekoppelt ist, klein, wodurch eine bessere Immunität gegen Rauschen zwischen benachbarten Bitleitungen erhalten werden kann, was im allgemeinen ein Schwachpunkt einer offenen Bitleitungskonfiguration.

Die Lesebitleitungen SBL und die Wiederherstellungsbitleitungen RBL sind abwechselnd in Reihenrichtung angeordnet, und die Lesebitleitung SBL ist zwischen Wiederherstellungsbitleitungen RBL eingeschlossen. Ein Spannungspegel auf der Wiederherstellungsbitleitung ist auf den Massespannungspegel oder den Leistungsversorgungsspannungspegel durch einen Wiederherstellungsverstärker zu Beginn einer Leseoperation gesetzt. Folglich dienen die Wiederherstellungsbitleitungen RBL als Abschirmzwischenverbindungen für die Lesebitleitung SBL in einer Leseoperation, und das Rauschen, das durch die Koppelkapazität zwischen Lesebitleitungen verursacht wird, kann unterdrückt werden, um ein korrektes Lesen und Schreiben von Speicherzellendaten zu ermöglichen.

Die Abstände der Lesebitleitungen SBL, der Wiederherstellungsbitleitungen RBL und der aktiven Regionen 90 betragen 3F. Dies liegt daran, daß eine aktive Region 90 und eine Wiederherstellungsbitleitung RBL für eine Speicherzelle in der Reihenrichtung angeordnet sind, ähnlich zu der Lesebitleitung SBL.

Da die Abstände folglich größer sind, verglichen mit dem Fall, bei dem die Bitleitungsabstände 2F betragen, wie bei der Standard DRAM-Zelle, kann eine Verarbeitungstoleranz bei der Mikroverarbeitung ausreichend groß sein, und die Mikroverarbeitung kann einfach durchgeführt werden.

Fig. 34 zeigt ein Diagramm, das schematisch die Anordnung von Lese/Wiederherstellungs-Verstärkern in dem in Fig. 33 gezeigten Speicherzellenlayout verdeutlicht. In Fig. 34 sind drei Speicherarrays MRAA, MRAB und MRAC in Spaltenrichtung angeordnet. In den Speicherarrays MRAA, MRAB und MRAC sind ein Paar von ungeradzahligen Lesebitleitungen SBLo und ungeradzahligen Wiederherstellungsbitleitungen RBLo und ein Paar von geradzahligen Lesebitleitungen SBLe und geradzahligen Wiederherstellungsbitleitungen SBLe abwechselnd mit einem Abstand von 3F angeordnet. In einem Lese/Wiederherstellungs-Verstärkerband zwischen Speicherarrays MRAA und MRAB ist ein ungeradzahliger Lese/Wiederherstellungs-Verstärker SLAo für ungeradzahlige Lesebitleitungen SBLo und /SBLo und ungeradzahlige Wiederherstellungsbitleitungen RBLo und /RNLo angeordnet.

In einem Lese/Wiederherstellungs-Verstärkerband zwischen Speicherarrays MRAB und MRAC ist ein geradzahliger Lese/Wiederherstellungs-Verstärker SLAe für geradzahlige Lesebitleitungen SBLe und /SBLe und geradzahlige Wiederherstellungsbitleitungen RBLe und /RNLe angeordnet.

Wie in Fig. 34 gezeigt, kann durch dass abwechselnde Anordnen der Lese/Wiederherstellungs-Verstärker auf beiden Seiten jedes Speicherarrays MRAA bis MRAC ein Abstand zwischen Lese/Wiederherstellungs-Verstärkern SRAo und SRAe auf 6F gesetzt werden, mit einem Abstand zwischen den Lesebitleitungen und den Wiederherstellungsbitleitungen von 3F. Folglich können Lese/Wiederherstellungs-Verstärker mit einer ausreichenden Toleranz plaziert werden. In einem Fall der Standard DRAM beträgt ein Bitleitungsabstand 2F, und in einem Fall der abwechselnden Anordnung von Leseverstärkern beträgt ein Abstand zwischen Leseverstärkern 8F, da es erforderlich ist, einen Leseverstärker für vier Bitleitungen anzuordnen. In einem Fall, bei dem die Lese/Wiederherstellungs-Verstärker abwechselnd angeordnet sind, wie in Fig. 34 gezeigt, können die Lese/Wiederherstellungs-Verstärker mit einer ausreichenden Toleranz angeordnet werden, obwohl ein Abstand kleiner ist, als der Abstand zwischen abwechselnd angeordneten Leseverstärkern bei dem Standard DRAM.

Bei abwechselnd angeordneten Lese/Wiederherstellungs-Verstärkern, wie in Fig. 34 gezeigt, werden Speicherzellendaten auf Lesebitleitungen eines ausgewählten Speicherarrays gelesen, und ein Speicherarray, das sich einen Lese/Wiederherstellungs- Verstärker mit dem ausgewählten Speicherarray teilt, hat Bitleitungen, die im vorgeladenen Zustand bleiben. Was die Wiederherstellungsbitleitungen betrifft, hängt die Art der Änderungen der Spannungen auf den Wiederherstellungsbitleitungen eines ausgewählten Speicherarrays davon ab, wie der Wiederherstellungsverstärker mit den Wiederherstellungsbitleitungen verbunden ist. Ein Wiederherstellungsbitleitungsisolationsgate ist angeordnet, und eine Wiederherstellungsbitleitung ist direkt mit einem Wiederherstellungsverstärker verbunden. In einem ausgewählten Speicherarray ändern sich Spannungspegel auf Wiederherstellungsbitleitungen gemäß den gelesenen Daten.

Jede der Wiederherstellungsbitleitungen RBL und Lesebitleitungen SBL kann über der anderen angeordnet sein. Da die leitenden Zwischenverbindungsleitungen in der unteren Zwischenverbindungsschicht einen höheren Grad an Gleichheit aufweisen, als die in einer oberen Zwischenverbindungsschicht, kann das Mustern der unteren Zwischenverbindungsschichtleitungen leichter durchgeführt werden. Folglich können in der unteren Schicht die leitenden Zwischenverbindungsleitungen mit einer gewünschten Eigenschaft einfach gebildet werden, ohne daß beispielsweise eine Musterabweichung Einfluß nimmt. Folglich, ist es ausreichend zu bestimmen, welche der Lesebitleitungen und Wiederherstellungsbitleitungen in einer oberen Zwischenverbindungsschicht gebildet wird, entsprechend einer Eigenschaft, die für die Lesebitleitungen und die Wiederherstellungsbitleitungen erforderlich ist.

Gemäß dem 12. Ausführungsbeispiel der Erfindung, wie oben beschrieben, sind die Abstände zwischen den Lesebitleitungen und den Wiederherstellungsbitleitungen größer als ein Wortleitungsabstand. Die Speicherzellen können mit einer Toleranz plaziert werden, und eine Kapazität eines Speicherzellenkondensators kann erhöht werden. Durch Verwendung der offenen Bitleitungskonfiguration können Lese/Wiederherstellungs-Verstärker abwechselnd angeordnet werden, wodurch es möglich wird, die Lese/Wiederherstellungs-Verstärker mit einer Toleranz anzuordnen. Darüber hinaus sind die Wiederherstellungsbitleitungen und die Lesebitleitungen in unterschiedlichen Zwischenverbindungsschichten gebildet, wodurch der Abstand der Lesebitleitungen und der Wiederherstellungsbitleitungen größer ist, als der Abstand zwischen Wortleitungen.

13. Ausführungsbeispiel

Fig. 35 zeigt schematisch ein Layout des Speicherarrays gemäß einem 13. Ausführungsbeispiel der Erfindung. In dem in Fig. 35 gezeigten Layout sind die aktiven Regionen 90 fortlaufend geradlinig entlang der Spaltenrichtung angeordnet. Darüber hinaus sind die Anschlußverbindungen 92, jeweils zur Verbindung einer aktiven Region mit einer Lesebitleitung SBL, und die Anschlußverbindungen 93, jeweils zur Verbindung einer aktiven Region mit der Wiederherstellungsbitleitung RBL, abwechselnd mit einem vorgeschriebenen Abstand in Spaltenrichtung angeordnet. Die Anschlußverbindung 94 zur Verbindung einer aktiven Region 90 mit einem Kondensatorspeicherknoten ist zwischen den Verbindungsanschlüssen 92 und 93 angeordnet.

In dem in Fig. 35 gezeigten Speicherzellenlayout sind Lesebitleitungen SBL und Wiederherstellungsbitleitungen RBL in der gleichen Zwischenverbindungsschicht gebildet. Ein Layoutbereich der Speicherzelleneinheit MCU beträgt 4F × 3F. Zwei Wortleitungen sind in einer Speicherzelleneinheit MCU angeordnet, und eine Lesebitleitung SBL und eine Wiederherstellungsbitleitung RBL sind in einer Speicherzelleneinheit MCU angeordnet. Folglich beträgt ein Abstand zwischen Wortleitungen gleich 2F, während ein Abstand zwischen Bitleitungen gleich 1,5F ist. Der "Bitleitungsabstand" bezeichnet einen Abstand oder ein Intervall zwischen benachbarten Bitleitungen, einschließlich den Lesebitleitungen und den Wiederherstellungsbitleitungen. Ein Abstand zwischen den Lesebitleitungen SBL beträgt folglich 3F und ein Abstand zwischen Wiederherstellungswortleitungen beträgt 3F.

In dem in Fig. 35 gezeigten Layout des Speicherarrays ist der Abstand zwischen Bitleitungen gleich 5F, und das Layout ist verglichen mit dem in Fig. 33 gezeigten Layout in Bezug auf eine Mikroverarbeitung und in Bezug auf Rauschen zwischen Bitleitungen nachteilig. Die Lesebitleitungen und die Wiederherstellungsbitleitungen sind bei diesem Layout abwechselnd angeordnet, und die leitenden Zwischenverbindungsleitungen sind in der gleichen Zwischenverbindungsschicht. Folglich können die Wiederherstellungsbitleitungen als Abschirmzwischenverbindung für die Lesebitleitungen dienen, und Zwischenbitleitungsrauschen der Lesebitleitungen kann reduziert werden, wodurch eine korrekte Übertragung der Lesespannung mit einer kleinen Amplitude möglich wird.

Nachdem Daten, die durch einen Leseverstärker verstärkt worden sind, gehalten werden, wird die Wiederherstellungsbitleitung RBL gemäß den gehaltenen Daten in einer Verriegelungsschaltung angesteuert. Da die Wiederherstellungsbitleitungen durch die Verriegelungsschaltungen angesteuert werden, kann ein Einfluß von Rauschen, der zwischen Wiederherstellungsbitleitungen verursacht wird, unterdrückt werden, um die Wiederherstellungsbitleitungen gemäß den Verriegelungsdaten korrekt anzusteuern. Selbst wenn das Rauschen auf einer Lesebitleitung auftritt, kann die Wiederherstellung in einer Speicherzelle durch den Wiederherstellungsverstärker korrekt durchgeführt werden.

In dem in Fig. 35 gezeigten Speicherarraylayout kann ein Bereich des Speicherzellenkondensators 8 größer sein, ähnlich wie ein Speicherkondensator gemäß dem in Fig. 33 gezeigten 12. Ausführungsbeispiel, wodurch eine ausreichende elektrische Ladungsmenge in einem Speicherknoten angesammelt werden kann, um einen stabilen Speicherbetrieb sicherzustellen.

Da die Lesebitleitungen SBL und die Wiederherstellungsbitleitungen RBL in dem in Fig. 35 gezeigten Layout gebildet werden, indem leitfähige Zwischenverbindungsleitungen in der gleichen Zwischenverbindungsschicht verwendet werden, kann die Anzahl der Zwischenverbindungsschichten reduziert werden, wodurch Herstellungskosten verringert werden können.

In dem in Fig. 35 gezeigten Layout sind die Bitleitungen in der offenen Bitleitungskonfiguration angeordnet, und eine Anordnung der abwechselnd, angeordneten gemeinsam verwendeten Lese/Wiederherstellungs-Verstärker wird in ähnlicher Weise verwendet, wie gemäß Fig. 34. Ein Abstand der Lese/Wiederherstellungs-Verstärker beträgt in diesem Fall 6F, ähnlich wie bei der in Fig. 34 gezeigten Anordnung.

Da die Lesebitleitungen und die Wiederherstellungsbitleitungen gemäß dem oben beschriebenen 13. Ausführungsbeispiel der Erfindung in der gleichen Zwischenverbindungsschicht gebildet sind, kann ein Bitleitungsabstand kleiner sein, als ein Wortleitungsabstand. Die Speicherzellen können mit hoher Dichte angeordnet werden, ohne einen Kapazitätswert eines Speicherzellenkondensators zu reduzieren. Darüber hinaus kann die Anzahl der Zwischenverbindungsschichten reduziert werden, um die Herstellungskosten zu verringern.

14. Ausführungsbeispiel

Fig. 36A zeigt ein Diagramm, das schematisch ein Layout von Speicherzellen gemäß einem 14. Ausführungsbeispiel verdeutlicht. In dem in Fig. 36A gezeigten Layout ist die Anordnung der aktiven Regionen 90 und der Anschlußverbindungen 92 bis 94 gleich der in Fig. 30 gezeigten. Ein Wortleitungsabstand beträgt 2F. Die Lesebitleitungen SBL und die Wiederherstellungsbitleitungen RBL sind in verschiedenen Schichten gebildet. Ein Abstand zwischen den Lesebitleitungen SBL beträgt 2F, und ein Abstand zwischen Wiederherstellungsbitleitungen RBL beträgt ebenfalls 2F. In diesem Fall beträgt ein Layoutbereich einer Speicherzelleneinheit MCU gleich 4F × 2F = 8F2, ähnlich wie der Layoutbereich einer normalen DRAM-Zelle. Folglich ist ein Bereich eines Speicherzellenkondensators ausreichend sichergestellt, um elektrische Ladung anzusammeln.

Ein Abstand zwischen Lesebitleitungen SBL und zwischen Wiederherstellungsbitleitungen RBL beträgt 2F, und ist gleich einem Bitleitungsabstand eines normalen DRAM. Die Lesebitleitungen SEL und die Wiederherstellungsbitleitungen RBL sind in unterschiedlichen Zwischenverbindungsschichten gebildet, wobei die Lesebitleitungen SBL und die Wiederherstellungsbitleitungen RBL in einem Prozeß gebildet werden können, der ähnlich einem Herstellungsprozeß für ein normales DRAM ist, und folglich treten diesbezüglich keine Probleme auf.

Da die offene Bitleitungskonfiguration verwendet wird, speichert ein Speicherkondensator 8 1-Bit. Folglich können Speicherzellen mit gleicher Dichte angeordnet werden, wie bei standardmäßigen DRAM-Zellen.

Fig. 36B zeigt ein Diagramm einer Anordnung von Lese/Wiederherstellungs-Verstärkern in dem in Fig. 36A gezeigten Layout. Wie in Fig. 36B gezeigt, sind die Lesebitleitungen SBL und die Wiederherstellungsbitleitungen RBL in der offenen Bitleitungskonfiguration angeordnet, und ein Lese/Wiederherstellungs-Verstärkerband ist zwischen zwei Speicherarrays angeordnet. Die Lese/Wiederherstellungs- Verstärker SBAo, die ungeradzahligen Lesebitleitungen SBLo und ungeradzahligen Wiederherstellungsbitleitungen RBLo entsprechen, sind in einem Lese/Wiederherstellungs-Verstärkerband auf einer Seite eines Speicherarrays angeordnet.

In einem Lese/Wiederherstellungs-Verstärkerband auf der anderen Seite des Speicherarrays sind Lese/Wiederherstellungs-Verstärker SRAe angeordnet, die geradzahligen Lesebitleitungen SBLe und geradzahligen Wiederherstellungsbitleitungen RBLe entsprechen. Die Lese/Wiederherstellungs-Verstärker SRAo und SRAe sind abwechselnd auf beiden Seiten des Speicherarrays einander gegenüberliegend angeordnet. In einem Lese/Wiederherstellungs-Verstärkerband ist ein Lese/Wiederherstellungs-Verstärker angeordnet, wobei eine Lesebitleitung und eine Wiederherstellungsbitleitung zwischen benachbarten Lese/Wiederherstellungs-Verstärkern plaziert sind. Folglich beträgt ein Abstand zwischen Lese/Wiederherstellungs-Verstärkern SRAo und SRAe gleich 4F. In einem normalen DRAM beträgt ein Abstand in einer Konfiguration mit abwechselnd angeordneten Leseverstärkern zwischen Leseverstärkern gleich 8F. Die Lesebitleitungen und die Wiederherstellungsbitleitungen sind jedoch in unterschiedlichen Zwischenverbindungsschichten und in der offenen Bitleitungskonfiguration angeordnet, und folglich können die Lese/Wiederherstellungs-Verstärker zufriedendstellend mit einem Abstand von 4F angeordnet werden.

Gemäß dem 14. Ausführungsbeispiel der Erfindung, wie oben beschrieben, ist ein Abstand zwischen Lesebitleitungen und Wiederherstellungsbitleitungen gleich einem Wortleitungsabstand. Es kann eine Speicherzelleneinheit mit dem gleichen Bereich realisiert werden, wie ein Einheitszellenbereich einer standardmäßigen DRAM-Zelle, um den Speicherzelleneinheitsbereich genauso zu erhalten, wie in einem standardmäßigen DRAM, um einen ausreichend großen Speicherzellenkondensator zu implementieren. Durch Verwendung der offenen Bitleitungskonfiguration kann darüber hinaus die gleiche Zellendichte wie in einem Standard DRAM erzielt werden, wodurch eine hochdichte Anordnung der Speicherzellen möglich wird.

15. Ausführungsbeispiel

Fig. 37A zeigt schematisch ein Layout von Speicherzellen gemäß einem fünften Ausführungsbeispiel der Erfindung. Der Grundaufbau des in Fig. 37A gezeigten Layouts ist gleich dem Layout gemäß Fig. 30. Ein Wortleitungsabstand beträgt 2F. Außerdem sind Lesebitleitungen und Wiederherstellungsbitleitungen abwechselnd angeordnet. In den Lesebitleitungen sind jedoch komplementäre Lesebitleitungen SBL und /SBL abwechselnd angeordnet, und darüber hinaus sind komplementäre Wiederherstellungsbitleitungen RBL und /RBL abwechselnd angeordnet. In Fig. 37A sind repräsentativ Lesebitleitungen SBL0 und SBL1 und Lesebitleitungen /SBL0 und /SBL1 gezeigt. Bezüglich der Wiederherstellungsbitleitungen sind repräsentativ die Wiederherstellungsbitleitungen RBL0 und RBL1 und die komplementären Wiederherstellungsbitleitungen /RBL0 und /RBL1 gezeigt.

Die Lesebitleitungen SBL und /SBL und die Wiederherstellungsbitleitungen RBL und /RBL sind in unterschiedlichen Schichten gebildet. Ein Abstand zwischen den Lesebitleitungen oder ein Abstand zwischen Lesebitleitungen, die komplementär zueinander sind, beträgt 2F, und ein Abstand zwischen Wiederherstellungsbitleitungen (ein Abstand zwischen den Wiederherstellungsbitleitung, die komplementär zueinander sind) beträgt ebenfalls 2F.

In dem in Fig. 37A gezeigten Speicherzellenaufbau werden 1-Bit Daten durch zwei Speicherzellen gespeichert. Ein Bereich der Speicherzelleneinheit MCU ist 4F × 2F und gleich wie bei einem normalen DRAM. Da ein Grundeinheitsbereich zur Speicherung von 1-Bit Daten durch zwei Speicherzelleneinheiten MCU gebildet ist, die benachbart zueinander in Reihenrichtung liegen, beträgt ein Bereich einer Einheit TMC zur Speicherung von 1-Bit Daten gleich 4F × 4F. In der in Fig. 37A gezeigten Anordnung kann eine Bitleitungsanordnung, die gegen Rauschen widerstandsfähig ist, implementiert werden, indem die sogenannte gefaltete Bitleitungskonfiguration verwendet wird, wodurch ein korrekter Lesebetrieb ermöglicht wird.

Fig. 37B zeigt ein Diagramm, das schematisch ein Beispiel der Anordnung von Lese/Wiederherstellungs-Verstärkern in dem in Fig. 37A gezeigten Layout verdeutlicht. Wie in Fig. 37B gezeigt, ist in eitern Leseverstärkerband ein Lese/Wiederherstellungs-Verstärker SRAo für ein ungeradzahliges Lesebitleitungspaar SBLo und /SBLo und ein ungeradzahliges Wiederherstellungsbitleitungspaar RBLo und /RBLo angeordnet. In dem anderen Leseverstärkerband ist ein hese/Wiederherstellungs- Verstärker SRAe für ein geradzahliges Lesebitleitungspaar SBLe und /SBLe und ein geradzahliges Wiederherstellungsbitleitungspaar RBLe und /RBLe angeordnet.

In einem Leseverstärkerband ist ein Lese/Wiederherstellungs-Verstärker für ein geradzahliges Lesebitleitungspaar und ein geradzahliges Wiederherstellungsbitleitungspaar angeordnet, und in dem anderen Leseverstärkerband ist ein Lese/Wiederherstellungs- Verstärker für ein ungeradzahliges Lesebitleitungspaar und ein ungeradzahliges Wiederherstellungsbitleitungspaar angeordnet. Folglich beträgt ein Abstand zwischen Lese/Wiederherstellungs- Verstärkern in einem Leseverstärkerband gleich 8F, und Lese/Wiederherstellungs-Verstärker können mit einer Toleranz angeordnet werden.

Gemäß dem 15. Ausführungsbeispiel sind die Lesebitleitungen SBL und /SBL und die Wiederherstellungsbitleitungen RBL und /RBL in unterschiedlichen Zwischenverbindungsschichten gebildet. In diesem Fall kann jedes der Lesebitleitungspaare und Wiederherstellungsbitleitungspaare in einer oberen Schicht gebildet sein. Welches der Lesebitleitungspaare und Wiederherstellungsbitleitungspaare in einer oberen Schicht gebildet wird, muß nur entsprechend den Eigenschaften bestimmt werden, die für die Lesebitleitungspaare und die Wiederherstellungsbitleitungspaare erforderlich sind.

Gemäß dem 15. Ausführungsbeispiel der Erfindung, wie oben beschrieben, sind die Bitleitungen in der gefalteten Bitleitungskonfiguration angeordnet, wobei 1-Bit Daten durch zwei Speicherzellen gespeichert werden, und ein Abstand zwischen den Lesebitleitungen und zwischen Wiederherstellungsbitleitungen gleich einem Wortleitungsabstand ist. Ein Abstand zwischen Lese/Wiederherstellungs-Verstärkern in einer Konfiguration von abwechselnd angeordneten Lese/Wiederherstellungs-Verstärkern kann entsprechend groß gebildet werden.

Darüber hinaus werden 1-Bit Daten mit zwei Speicherzellen gespeichert, und die Daten können stabil gespeichert werden.

Gemäß der oben beschriebenen Erfindung ist eine Speicherzelle durch einen Kondensator und zwei Zugriffstransistoren gebildet, und die zwei Zugriffstransistoren sind jeweils mit einer Lesebitleitung verbunden, die mit einem Leseverstärker und mit einer Wiederherstellungsbitleitung verbunden ist, die mit einer Wiederherstellungsschaltung verbunden ist. Folglich können eine Leseoperation und eine Wiederherstellungsoperation über separate und verschiedene Wege durchgeführt werden, und darüber hinaus können eine Leseoperation und eine Wiederherstellungsoperation individuell deaktiviert werden. Folglich kann eine Reihenauswahl für eine Leseoperation in einer Wiederherstellungsoperation durchgeführt werden, wodurch eine Reihenzugriffszeit für eine Reihenauswahl reduziert werden kann, wodurch eine hohe Zugriffsgeschwindigkeit erhalten wird.

Durch Anordnen von aktiven Regionen, sich fortlaufend in Spaltenrichtung erstreckend, durch Anordnen von ersten und zweiten Bitleitungen parallel zu den aktiven Regionen und durch Anordnen von Anschlußverbindungen für die ersten Bitleitungen, Anschlußverbindungen für die zweiten Bitleitungen und Anschlußverbindungen für die Kondensatoren in der Spaltenrichtung in vorgeschriebenen Abständen, können die Speicherzellen mit hoher Dichte angeordnet werden, um die Lesebitleitungen und die Wiederherstellungsbitleitungen effizient anzuordnen.

Darüber hinaus sind aktive Regionen fortlaufend geradlinig entlang der Spaltenrichtung angeordnet, und es besteht kein Bedarf zur Bildung von Regionen zur Isolation der aktiven Regionen in Spaltenrichtung, wodurch die Mikroverarbeitung der aktiven Regionen leichter wird.

Obwohl die Erfindung im vorangegangenen im einzelnen beschrieben und erklärt worden ist, ist es selbstverständlich, daß dies nur beispielhaft geschehen ist und den Schutzbereich der Erfindung nicht einschränkt. Dieser wird alleine durch die beigefügten Ansprüche bestimmt.


Anspruch[de]
  1. 1. Halbleiterspeichervorrichtung, mit

    einer Mehrzahl von Speicherzellen (1R, 1L), die in Reihen und Spalten angeordnet sind, jeweils mit einem Kondensator (8) zur Speicherung von Information und einem ersten und zweiten Zugriffstransistor (6, 7), die gemeinsam an eine Elektrode des Kondensators (8) gekoppelt sind,

    einer Mehrzahl von ersten Wortleitungen (SWL_L, SWL_R), die entsprechend den jeweiligen Speicherzellenreihen angeordnet und jeweils an die ersten Zugriffstransistoren der Speicherzellen auf einer entsprechenden Reihe gekoppelt sind, zur Steuerung der ersten Zugriffstransistoren der Speicherzellen auf der entsprechenden Reihe in den leitenden Zustand, bei einer Auswahl derselben,

    einer Mehrzahl von zweiten Wortleitungen (RWL_L, RWL_R), die entsprechend den Speicherzellenreihen angeordnet und jeweils an die zweiten Zugriffstransistoren der Speicherzellen auf einer entsprechenden Reihe gekoppelt sind, zur Steuerung der zweiten Zugriffstransistoren der Speicherzellen auf der entsprechenden Reihe in einen leitenden Zustand, bei einer Auswahl derselben,

    einer Mehrzahl von ersten Bitleitungen (SBL_L, SBL_R), die entsprechend den Speicherzellenspalten angeordnet und jeweils an die ersten Zugriffstransistoren (6) der Speicherzellen auf einer entsprechenden Spalte gekoppelt sind, zur Übertragung von Daten, die durch einen ersten Zugriffstransistor einer ausgewählten Speicherzelle auf der entsprechenden Spalte übertragen werden,

    einer Mehrzahl von zweiten Bitleitungen (RBL_L, RBL_R), die entsprechend den Speicherzellenspalten angeordnet und jeweils an die zweiten Zugriffstransistoren (7) der Speicherzellen auf einer entsprechenden Spalte gekoppelt sind, zur Übertragung von Schreibdaten an eine ausgewählte Speicherzelle auf der entsprechenden Spalte; und

    einer Mehrzahl von Leseverstärkern (2), die entsprechend der Mehrzahl der ersten Bitleitungen angeordnet sind, jeweils zum Lesen und Verstärken von Daten auf einer entsprechenden ersten Bitleitung, bei Aktivierung, und

    einer Mehrzahl von Wiederherstellungsschaltungen (3), die entsprechend der Mehrzahl der zweiten Bitleitungen und der Mehrzahl der ersten Leseverstärker angeordnet sind, jeweils zur Verriegelung von zumindest verstärkten Daten durch einen entsprechenden ersten Leseverstärker, um bei Aktivierung eine entsprechende zweite Bitleitung gemäß einem Verriegelungssignal anzusteuern.
  2. 2. Halbleiterspeichervorrichtung nach Anspruch 1, bei der jede der Wiederherstellungsschaltungen (3) ein Verriegelungsgate (10) enthält, zum Empfangen eines Ausgangssignals eines entsprechenden Leseverstärkers (2) über eine hohe Eingangsimpedanz, und zum Verstärken und Halten des empfangenen Ausgangssignals.
  3. 3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, bei der jede der Wiederherstellungsschaltungen (3)

    eine Transferschaltung (10, 11) aufweist, die entsprechend einem entsprechenden Leseverstärker (2) angeordnet ist und ein Ausgangssignal des entsprechenden Leseverstärkers durch eine Hocheingangsimpedanz empfängt, um das Ausgangssignal des entsprechenden Leseverstärkers in Antwort auf ein Transferanweisungssignal zu übertragen, und

    eine Verriegelungsschaltung (12) aufweist, zum Halten eines Transfersignals von der Transferschaltung und zum Steuern einer entsprechenden zweiten Bitleitung gemäß dem gehaltenen Transfersignal.
  4. 4. Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, ferner mit Bitleitungsinitialisierungsschaltungen (5L, 5R, 5a, 5b; 5ar, 5al, 5lr, 5bl), die entsprechend den ersten Bitleitungen (SBL_L, SEL_R) angeordnet sind, die jeweils nach einer Leseoperation eines entsprechenden Leseverstärkers (2) und vor einer Wiederherstellungsoperation eine r entsprechenden Wiederherstellungsschaltung (3) aktiviert werden, und bei Aktivierung eine Spannung auf einer entsprechenden ersten Bitleitung auf eine vorgeschriebene Spannung setzen.
  5. 5. Halbleiterspeichervorrichtung nach einem der vorangegangenen Ansprüche, bei der jeder der Leseverstärker (2) eine Verstärkungsschaltung (N2, N3, P1, P2) aufweist, zum Empfangen eines Potentials auf einer entsprechenden ersten Bitleitung (SBL_L, SBL_R) über eine hohe Eingangsimpedanz und zum Verstärken des empfangenen Potentials, um verstärkte Daten an eine entsprechende Wiederherstellungsschaltung auszugeben.
  6. 6. Halbleiterspeichervorrichtung nach einem der vorangegangenen Ansprüche, ferner mit einer Reihenauswahlschaltung (21, 23) zum Steuern einer ersten Wortleitung und einer zweiten Wortleitung in einen ausgewählten Zustand bei unterschiedlichen Zeitgebungen gemäß einem angelegten Adressensignal.
  7. 7. Halbleiterspeichervorrichtung nach einem der vorangegangenen Ansprüche, bei der jede der Wiederherstellungsschaltungen (3)

    ein Transfergate (11) aufweist, das für eine vorgeschriebene Zeitdauer, während die Wiederherstellungsschaltung aktiv ist, leitend ist, zur Übertragung eines Ausgangssignals des entsprechenden Leseverstärkers, und

    eine Verriegelungsschaltung (12)aufweist, zum Halten eines durch das Transfergate übertragenen Signals, wobei

    die Reihenauswahlschaltung (21, 23) vor der Aktivierung des Transfergates (11) eine zweite Wortleitung (RWL_L, RWL_R) in einen ausgewählten Zustand deaktiviert.
  8. 8. Halbleiterspeichervorrichtung nach einem der vorangegangenen Ansprüche, ferner mit zweiten Bitleitungsinitialisierungsschaltungen (55R, 55L), die entsprechend den zweiten Bitleitungen angeordnet sind, jeweils zum Setzen einer entsprechenden zweiten Bitleitung auf eine vorgeschriebene Spannung, bei Aktivierung.
  9. 9. Halbleiterspeichervorrichtung nach einem der vorangegangenen Ansprüche, ferner mit einem Lesespaltenauswahlgate (4, 4r), das entsprechend jedem der Leseverstärker (2) angeordnet ist und gemäß einem Spaltenauswahlsignal leitend wird, um, wenn leitend, ein Ausgangssignal eines entsprechenden Leseverstärkers auf einer internen Datenleitung zu übertragen, wobei jeder der Leseverstärker (2) einen Leseausgangsknoten (/D_L, /D_R) aufweist, der von einem Verriegelungsknoten einer entsprechenden Wiederherstellungsschaltung (3) elektrisch isoliert ist.
  10. 10. Halbleiterspeichervorrichtung nach einem der vorangegangenen Ansprüche, ferner mit einem Schreibspaltenauswahlgate (4, 4w), das entsprechend jeder der Wiederherstellungsschaltungen (3) angeordnet ist und in Antwort auf ein Spaltenauswahlsignal leitend wird, um, wenn leitend, Daten auf einer internen Datenleitung an einen Verriegelungsknoten einer entsprechenden Wiederherstellungsschaltung (3) zu übertragen.
  11. 11. Halbleiterspeichervorrichtung nach einem der vorangegangenen Ansprüche, bei der jeder der Leseverstärker (2)

    eine Differentialstufe aufweist, die durch einen ersten und einen zweiten isolierten Gatetransistor (N2, N3) gebildet ist, die Gates aufweisen, die jeweils an eine entsprechende erste Bitleitung (SBL_L) und Referenzbitleitung (SBL_R) gekoppelt sind, und Potentiale auf der entsprechenden ersten Bitleitung und Referenzbitleitung differentiell verstärken; und

    eine Lastschaltungsstufe (P1, P2) aufweist, die an die Differentialstufe gekoppelt ist und bei Aktivierung ein Ausgangssignal der Differentialstufe verstärkt und hält.
  12. 12. Halbleiterspeichervorrichtung nach einem der vorangegangenen Ansprüche, bei der jeder der Leseverstärker (2) komplementäre Signale ausgibt, und jede der Wiederherstellungsschaltungen (3)

    eine Differentialstufe (10) aufweist, zum Empfangen der komplementären Ausgangssignalen eines entsprechenden Leseverstärkers an Gates mit hoher Eingangsimpedanz, um die komplementären Ausgangssignale differentiell zu verstärken; und

    eine Verriegelungsschaltung (12) aufweist, zum Verstärken und Halten der Ausgangssignale von der Differentialstufe.
  13. 13. Halbleiterspeichervorrichtung nach einem der vorangegangenen Ansprüche, bei der die ersten und zweiten Bitleitungen (SBL_L, /SBL_L, SBL_R, /SBL_R) in einer gefalteten Bitleitungskonfiguration angeordnet sind.
  14. 14. Halbleiterspeichervorrichtung nach einem der vorangegangenen Ansprüche, bei der die ersten und zweiten Bitleitungen (SBL_R, RBL_R) auf einer Seite der entsprechenden Leseverstärker (2) und entsprechenden Wiederherstellungsschaltungen (3) parallel zueinander angeordnet sind, wobei

    jeder der Leseverstärker (2) eine Differenzverstärkerschaltung aufweist, die einen ersten Knoten aufweist, der an eine entsprechende erste Bitleitung (SBL_R) gekoppelt ist, und einen zweiten Knoten aufweist, zur differentiellen Verstärkung der Spannungen des ersten und zweiten Knotens, bei Aktivierung, und

    die Halbleiterspeichervorrichtung ferner

    einen ersten Initialisierungstransistor (5R) aufweist, der für jede der ersten Bitleitungen angeordnet ist, um bei Aktivierung eine entsprechende erste Bitleitung und den ersten Knoten eines entsprechenden Leseverstärkers auf einen vorgeschriebenen Spannungspegel zu setzen, und

    einen zweiten Initialisierungstransistor (65) aufweist, der entsprechend zu jedem der zweiten Knoten des Leseverstärkers angeordnet ist, um, wenn leitend, einen entsprechenden zweiten Knoten auf einen vorgeschriebenen Spannungspegel zu setzen, wobei

    jede der Wiederherstellungsschaltungen (3) komplementäre Ausgangssignale eines entsprechenden Leseverstärkers empfängt, um eine entsprechende zweite Bitleitung, die auf der einen Seite angeordnet ist, anzusteuern.
  15. 15. Halbleiterspeichervorrichtung nach einem der vorangegangenen Ansprüche, bei der jede der Speicherzellen (MCU) derart angeordnet ist, daß 1-Bit Daten durch Speicherzellen gespeichert werden, die zueinander komplementäre Daten speichern.
  16. 16. Halbleiterspeichervorrichtung, mit

    einer Mehrzahl von aktiven Regionen (90), die jeweils eine vorgeschriebene Breite aufweisen und fortlaufend in Spaltenrichtung sich erstreckend angeordnet sind,

    einer Mehrzahl von ersten Bitleitungen (SBL0 bis SBL3; SBLo, SBLe; SBLo, /SBLo, SBLe, /SBLe), die parallel zu den aktiven Regionen angeordnet sind,

    einer Mehrzahl von zweiten Bitleitungen (RBL0 bis RBL3; RBLe, RBLo; RBLo, /RBLo; RBLe, /RBLe), die parallel zu den aktiven Regionen angeordnet sind, wobei die ersten Bitleitungen und die zweiten Bitleitungen in einer vorgeschriebenen Reihenfolge in Reihenrichtung in einem zweidimensionalen Layout angeordnet sind,

    einer Mehrzahl von ersten Wortleitungen (SWL0 bis SWL3), die in einer Richtung angeordnet sind, die sich mit den aktiven Regionen schneidet,

    einer Mehrzahl von zweiten Wortleitungen (RWL0 bis RWL4), die in einer Richtung, die sich mit den aktiven Regionen schneidet, und in einer vorgeschriebenen Reihenfolge mit der Mehrzahl der ersten Wortleitungen angeordnet sind,

    einer Mehrzahl von ersten Anschlußverbindungen (92), die in der Spaltenrichtung mit vorgeschriebenen Intervallen entsprechend den aktiven Regionen angeordnet sind, um entsprechende aktive Regionen mit entsprechenden ersten Bitleitungen elektrisch zu verbinden,

    einer Mehrzahl von zweiten Anschlußverbindungen (93), die in der Spaltenrichtung mit vorgeschriebenen Intervallen entsprechend den aktiven Regionen angeordnet sind, und entsprechende aktive Regionen mit den entsprechenden zweiten Bitleitungen elektrisch koppeln, und

    einer Mehrzahl von Speicherzellenkondensatoren (8), die jeweils Speicherelektrodenanschlüsse (94) aufweisen, die entsprechend der aktiven Region zwischen dem ersten Anschluß und dem zweiten Anschluß in Spaltenrichtung angeordnet sind, um die entsprechenden aktiven Regionen elektrisch zu koppeln, wobei der Speicherelektrodenanschluß einen Teil eines Speicherknotens bildet, der Daten einer Speicherzelle (MCU) speichert,

    wobei in jeder der aktiven Regionen ein erster Zugriffstransistor (6; 91a, 91b) in einer Kreuzungsregion mit einer erster Wortleitung gebildet ist, und ein zweiter Zugriffstransistor (7; 91c, 91d) in einer Kreuzungsregion mit einer zweiten Wortleitung gebildet ist, und

    jede der Speicherzellen (MCU) durch den ersten und zweiten Zugriffstransistor und einen Kondensator gebildet wird, der den Speicherelektrodenanschluß aufweist, der zwischen dem ersten und zweiten Transistor angeordnet ist.
  17. 17. Halbleiterspeichervorrichtung nach Anspruch 16, bei der ein Abstand (2F) zwischen den ersten Bitleitungen (SBL) und ein Abstand (2F) zwischen den zweiten Bitleitungen (RBL) gleich einem Abstand (2F) zwischen Wortleitungen sind, die die ersten und zweiten Wortleitungen (SW1, RWL) aufweisen, wobei der Abstand ein Intervall zwischen benachbarten Leitungen anzeigt.
  18. 18. Halbleiterspeichervorrichtung nach Anspruch 16, bei der

    die ersten und zweiten Bitleitungen Anschlußzwischenverbindungsleitungen sind, die in voneinander verschiedenen Zwischenverbindungsschichten gebildet sind, und

    ein Abstand (2F) zwischen den ersten Bitleitungen (SBL) und ein Abstand (3F) zwischen den zweiten Bitleitungen (RBL) größer ist als ein Abstand (2F) zwischen Wortleitungen, die die ersten und zweiten Wortleitung (SWL, RWL) aufweisen, wobei der Abstand ein Intervall zwischen benachbarten Leitungen anzeigt.






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