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Dokumentenidentifikation DE10307912A1 04.12.2003
Titel Speichersteuerschaltung, Halbleiterspeicherschaltung und Halbleiterspeichersystem und zugehörige Speichersteuer- und Datenschreibverfahren
Anmelder Samsung Electronics Co., Ltd., Suwon, Kyonggi, KR
Erfinder Jang, Seong-Jin, Seongnam, Gyeonggi, KR;
Kwak, Jin-Seok, Suwon, Gyeonggi, KR
Vertreter Patentanwälte Ruff, Wilhelm, Beier, Dauster & Partner, 70174 Stuttgart
DE-Anmeldedatum 19.02.2003
DE-Aktenzeichen 10307912
Offenlegungstag 04.12.2003
Veröffentlichungstag im Patentblatt 04.12.2003
IPC-Hauptklasse G11C 11/407
IPC-Nebenklasse G11C 7/22   
Zusammenfassung Die Erfindung bezieht sich auf eine Speichersteuerschaltung (52), eine Halbleiterspeicherschaltung (500) und ein Halbleiterspeichersystem (50), wobei die Speichersteuerschaltung (52) ein Datenabtastsignal (DQS) erzeugt, und auf zugehörige Verfahren zum Steuern der Halbleiterschaltung und zum Schreiben von Daten in die Halbleiterschaltung.
Erfindungsgemäß erzeugt die Speichersteuerschaltung (52) ein Datenladesignal (DL), das mit dem Datenabtastsignal (DQS) synchronisiert ist.
Verwendung z. B. für SDRAM-Halbleiterspeicherbausteine.

Beschreibung[de]

Die Erfindung betrifft eine Speichersteuerschaltung nach dem Oberbegriff des Patentanspruchs 1, eine Halbleiterspeicherschaltung nach dem Oberbegriff des Patentanspruchs 4 und ein Halbleiterspeichersystem sowie zugehörige Speichersteuerverfahren und Datenschreibverfahren.

Die Betriebsgeschwindigkeit und die Leistung eines SDRAMs (synchroner dynamischer Speicher mit direktem Zugriff) sind besser als die eines DRAM (dynamischer Speicher mit direktem Zugriff), der asynchron arbeitet, wenn der SDRAM mit einem externen Systemtaktsignal synchronisiert arbeitet und häufige sequentielle Datenlese- und Datenschreibvorgänge durchführt.

Die Betriebsgeschwindigkeit und die Leistung des SDRAMs werden weiter verbessert, wenn sowohl die ansteigende als auch die abfallende Flanke des Systemtaktsignals für die Datenlese- und Datenschreibvorgänge benutzt werden, d. h. dass die Taktsignalrate effektiv verdoppelt wird. Dieser Speichertyp wird als ein SDRAM mit doppelter Datenrate (DDR) bezeichnet. Bei einem DDR-SDRAM wird ein Datenabtastsignal, das normalerweise als "DQS" bezeichnet wird, in Verbindung mit dem Systemtaktsignal benutzt, um Speicherdaten abzutasten und zu takten.

Der DDR-SDRAM verwendet auch ein 4-Bit-Vorabrufdatenverarbeitungsverfahren. Normalerweise werden Eingangsdaten, die parallel angeordnet sind, bei einem Schreibvorgang von einem DDR-SDRAM mit 4-Bit-Vorabruftechnik synchronisiert mit dem Datenabtastsignal DQS eingegeben und ein Schreibbefehl wird synchronisiert mit einem externen Taktsignal eingegeben. Die Daten werden am Ende in einem Speicherzellenfeld gespeichert. Der Speicherbaustein ist durch einen Parameter tDQSS einer Eingangs/Ausgangs-Schnittstelle charakterisiert. Der Parameter tDQSS der Eingangs/Ausgangs-Schnittstelle wird durch Unterschiede in den Arbeitsbereichen des Datenabtastsignals DQS und des externen Taktsignals EXTCLK hervorgerufen.

Fig. 1 zeigt ein schematisches Blockschaltbild eines herkömmlichen Speichersystems 10. Das Speichersystem 10 umfasst eine Speichersteuerschaltung 12, die Daten und Steuersignale an eine Speicherschaltung 14, die eine SDRAM-Schaltung sein kann, überträgt und von dieser empfängt. Die Speicherschaltung 14 umfasst einen SDRAM-Speicher 18, der SDRAM-Speicherzellen umfasst, eine SDRAM-Dateneingangsschaltung 100, die das Schreiben von Daten in die SDRAM-Speicherzellen steuert, und andere Schaltungen 20 zum Ausführen von Funktionen der Speicherschaltung 14.

Eine Schnittstelle zwischen der Speichersteuerschaltung 12 und der Speicherschaltung 14 überträgt Adressensignale ADDR und Datensignale DIN. Die Schnittstelle überträgt auch verschiedenartige Steuer- und Zeitablaufsignale, die das Datenabtastsignal DQS, das externe Taktsignal EXTCLK und Befehle CMDs umfassen können, die ein Chipauswahlsignal CSB, ein Zeilenadressenabtastsignal RASB, ein Spaltenadressenabtastsignal CASB und ein Schreibfreigabesignal WEB enthalten können.

Fig. 2 zeigt ein schematisches Blockschaltbild eines Teils der in Fig. 1 dargestellten SDRAM-Dateneingangsschaltung 100. Wie aus Fig. 2 ersichtlich ist, empfängt die SDRAM-Dateneingangsschaltung 100 das Datenabtastsignal DQS und das externe Taktsignal EXTCLK. Dementsprechend arbeitet die Schaltung 100 in den beiden Arbeitsbereichen des Datenabtastsignals DQS und des externen Taktsignals EXTCLK und umfasst Schaltungen, die in den beiden verschiedenen Arbeitsbereichen arbeiten.

Eine Schaltung 101 des Datenabtastsignalarbeitsbereichs umfasst einen Dateneingangspuffer 110, in den die Eingangsdaten DIN eingegeben werden und der interne Eingangsdaten PDIN ausgibt, einen Datenabtastsignaleingangspuffer 120, in den das Datenabtastsignal DQS eingegeben wird und der ein internes Datenabtastsignal PDQS ausgibt, einen Inverter 130 zum Erzeugen eines invertierten Datenabtastsignals PDQSB und eine Mehrzahl von Flip-Flop-Schaltungen.

Eine Schaltung 103 des externen Taktsignalarbeitsbereichs umfasst einen Taktsignaleingangspuffer 170, der das externe Taktsignal EXTCLK empfängt und ein internes Taktsignal PCLK ausgibt, eine Mehrzahl von Befehlseingangsspeicher 180, in welche Befehlssignale wie das Chipauswahlsignal CSB, das Zeilenadressenabtastsignal RASB, das Spaltenadressenabtastsignal CASB und das Schreibfreigabesignal WEB eingegeben werden, einen Befehlsdecoder 190, in den die gepufferten Befehlssignale eingegeben werden und der ein internes Schreibsignal WRITE ausgibt, und einen internen Schaltungsblock 192, in den das interne Taktsignal PCLK eingegeben wird. Das interne Schreibsignal WRITE wird in den Takteingangspuffer 170 eingegeben und dazu benutzt, das interne Taktsignal PCLK zu erzeugen. Dementsprechend ist das interne Taktsignal PCLK mit dem externen Taktsignal EXTCLK synchronisiert. Daraus resultiert, dass das interne Taktsignal PCLK Informationen im Zusammenhang mit der Zeitsteuerung des Schreibbefehls trägt.

Die Dateneingangsschaltung 100 ist als serielle Eingangs- und parallele Ausgangsschaltung dargestellt, die mit einem 4-Bit-Vorabrufverfahren arbeitet. Das bedeutet, dass vier Bits von seriellen Daten des Dateneingangs DIN in den Dateneingangspuffer eingegeben werden und als interne Daten PDIN(1 bis 4) an die Mehrzahl von Flip-Flop-Schaltungen ausgegeben werden, die als Folge die vier Bits von seriellen Daten synchronisiert mit einer ansteigenden und einer abfallenden Flanke des invertierten internen Datenabtastsignals PDQSB in vier Bits von parallelen Daten umwandeln. Die vier Bits von parallelen Daten werden in Abhängigkeit von einem vom Systemtaktsignal abgeleiteten Taktsignal in ein Speicherfeld geschrieben. Das Systemtaktsignal und das externe Taktsignal EXTCLK sind in dieser Spezifikation die gleichen Signale.

Die Eingangsdaten DIN werden sequentiell eingegeben und parallel an vorbestimmten internen Knoten angeordnet, die nachfolgend als erste Gruppe von Datenleitungen DF1, DS1, DF2 und DS2 bezeichnet werden und auf die sequentiell Daten eingegeben werden. Die Bezeichnungen der Knoten entsprechen den Bezeichnungen der Signale, die an die Knoten übertragen werden.

Fig. 3 zeigt ein schematisches Schaltbild der in Fig. 2 dargestellten Flip- Flop-Schaltung 150. Die Flip-Flop-Schaltung 150 puffert in Abhängigkeit von einem niedrigen Pegel des Signals PDQSB die internen Dateneingangssignale PDIN. Fig. 4 zeigt einen schematischen Aufbau weiterer Flip-Flop-Schaltungen 160 bis 163 von Fig. 2. Die Flip-Flop-Schaltungen 160 bis 163 puffern in Abhängigkeit von einem niedrigen Pegel des Signals PDQSB ihr Eingangssignal und geben in Abhängigkeit von einem hohen Pegel des Signals PDQSB intern zwischengespeicherte Daten aus. Die ausgegebenen Daten der Flip-Flop-Schaltungen 160 bis 163 sind in einer 4-Bit parallelen Konfiguration angeordnet. Weitere in Fig. 2 dargestellte Flip-Flop-Schaltungen 164 bis 167 haben den gleichen Aufbau wie die in Fig. 4 dargestellte Flip-Flop-Schaltung. Die auf die erste Gruppe von Datenleitungen DF1, DS1, DF2 und DS2 geladenen Daten werden in Abhängigkeit vom internen Taktsignal PCLK auf eine zweite Gruppe von Datenleitungen DI1, DI2, DI3 und DI4 durch die Flip-Flop- Schaltungen 164 bis 167 vorabgerufen. Das bedeutet, dass die Daten auf der ersten Gruppe von Datenleitungen DF1, DS1, DF2 und DS2 bei einem niedrigen Pegel des internen Taktsignals PCLK an die zweite Gruppe von Datenleitungen DI1, DI2, DI3 und DI4 übertragen werden. Die zweiten Datenleitungen DI1, DI2, DI3 und DI4 werden parallel verarbeitet und deren Daten parallel in das Speicherzellenfeld geschrieben.

In der SDRAM-Dateneingangsschaltung 100 ist das Datenabtastsignal DQS ein Referenzsignal, mit dem die 4-Bit-Daten auf den ersten Datenleitungen angeordnet werden, und das interne Taktsignal PCLK, das die Zeitsteuerung des Schreibbefehls umfasst, ist ein Referenzsignal, mit dem die Daten auf den zweiten Datenleitungen parallel vorabgerufen werden. Das bedeutet, dass die Anordnung der 4-Bit-Daten auf den ersten Datenleitungen in dem Arbeitsbereich des Datenabtastsignals DQS und der parallele Vorabrufvorgang der 4-Bit-Daten in dem Arbeitsbereich des externen Taktsignals EXTCLK abläuft. Dementsprechend ist der Parameter tDQSS der Eingangs/Ausgangs-Schnittstelle so definiert, dass er die Unterschiede in den Arbeitsbereichen charakterisiert.

Fig. 5A und Fig. 5B zeigen Zeitablaufdiagramme eines Schreibvorgangs der in Fig. 2 dargestellten Schaltung. Aus Fig. 5A und Fig. 5B ist ersichtlich, dass bei einer Taktsignalperiode C2 und bei einer Taktsignalperiode C4 ein erster bzw. ein zweiter Schreibbefehl WRITE1 bzw. WRITE2 eingegeben werden. Das Datenabtastsignal DQS wird von einer Taktperiode C3 eingegeben. Die Eingangsdaten DIN D1 bis D8 werden synchronisiert mit der ansteigenden und der abfallenden Flanke des Datenabtastsignals DQS eingegeben. Die Daten D1 bis D4 werden seriell mit dem ersten Schreibbefehl WRITE1 eingegeben. Die Daten D5 bis D8 werden seriell mit dem zweiten Schreibbefehl WRITE2 eingegeben. Bei jeder ansteigenden Flanke des invertierten internen Datenabtastsignals PDQSB sind die geladenen Daten: unbekannt-unbekannt-D1-D2, D1- D2-D3-D4, D3-D4-D5-D6, D5-D6-D7-D8. Danach werden die Daten auf den ersten Datenleitungen DF1, DS1, DF2 und DS2 in Abhängigkeit vom internen Taktsignal PCLK auf die zweiten Datenleitungen DI1, DI2, DI3 und DI4 geladen.

Die Fig. 5A und 5B zeigen zwei im Hinblick auf einen relativen Zeitablauf zwischen dem Auftreten des Datenabtastsignals DQS und dem Auftreten des externen Taktsignals EXTCLK unterschiedliche Fälle, d. h. FALL I bzw. FALL II. Die Fig. 5A und 5B zeigen für Vergleichszwecke jeweils auch einen Idealfall IDEAL. Der Parameter tDQSS ist in den Diagrammen als Zeitdauer zwischen dem Auftreten einer ansteigenden Flanke des externen Taktsignals EXTCLK mit einem Schreibbefehl und dem Auftreten einer ersten ansteigenden Flanke des Datenabtastsignals DQS dargestellt. Im Idealfall erscheint die ansteigende Flanke des Signals DQS gleichzeitig mit der ansteigenden Flanke des Signals EXTCLK zu Beginn der Taktperiode C3. Der Parameter tDQSSmin im Fall I (siehe Fig. 5a) zeigt eine Zeitdauer oder ein verzögertes Signal DQS, bei dem das Signal DQS vor der ansteigenden Flanke des Signals EXTCLK bei der Taktperiode C3 auftritt, und der Parameter tDQSSmax im Fall II (siehe Fig. 5B) zeigt eine Zeitdauer oder das verzögertes Signal DQS, bei dem das Signal DQS nach der ansteigenden Flanke des Signals EXTCLK bei der Taktperiode C3 auftritt.

Bezugnehmend auf den Fall II in Fig. 5B wird ersichtlich, dass wenn der Parameter tDQSSmax größer wird, ein interner Parameter tDQSSmax kleiner wird. Bezugnehmend auf den Fall I in Fig. 5A wird ersichtlich, dass wenn der Parameter tDQSSmin kleiner wird, ein interner Parameter tDQSSmax kleiner wird. Die internen Parameter tDQSSmax und tDQSSmin sind ein Maß für die Toleranz der internen Zeitsteuerung, als interne Toleranz 1 (IM1) bzw. interne Toleranz 2 (IM2) bezeichnet, für das Signal PCLK in einem Speicherschreibvorabruffenster. Wenn eine der beiden Zeittoleranzen des internen Taktsignals PCLK verkleinert wird, dann kann ein Hochfrequenzbetrieb der Schaltung schlechter werden. Das bedeutet im Fall II, dass wenn die Zeittoleranz IM1 (interner Parameter tDQSSmax) substantiell verkleinert wird, Anforderungen an eine Aufbauzeit der Schaltung, beispielsweise der Flip-Flop-Schaltungen 164 bis 167, verletzt werden, wodurch die Schaltung versagen kann. Auf der anderen Seite können im Fall I, wenn die Zeittoleranz IM2 (interner Parameter tDQSSmin) substantiell verkleinert wird, Haltezeitanforderungen der Schaltung, beispielsweise der Flip-Flop-Schaltungen 164 bis 167, verletzt werden, was ebenfalls zu einem Versagen der Schaltung führen kann. Dementsprechend werden, wenn die Betriebsfrequenz der Schaltung erhöht wird, die Probleme verschärft.

Hierbei muss das interne Taktsignal PCLK zwischen dem Startzeitpunkt der Daten und dem Endzeitpunkt der Daten erzeugt werden, um die Daten D1, D2, D3 und D4 auf den ersten Datenleitungen DF1, DS2, DF2 und DS2 vorabzurufen. Je größer die Zeittoleranzen der Parameter tDQSSmax und tDQSSmin sind, um so besser ist die Frequenzeigenschaft des Speicherbausteins. Jedoch sind die Zeittoleranzen der Parameter tDQSSmax und tDQSSmin um so schlechter, je größer die Betriebsfrequenz ist. Wenn eine Datenanzahl groß ist, dann sind die Schwankungen in Verarbeitung, Spannung und Temperatur (PVT) größer und die Zeittoleranz des Parameters tDQSS verkleinert sich. Außerdem ist es wegen dieser Schwankungen für einen Fachmann schwieriger, die Schaltung zu entwerfen.

Deshalb ist es Aufgabe der Erfindung, eine Speichersteuerschaltung, eine Halbleiterschaltung, ein Halbleiterspeichersystem und zugehörige Speichersteuer- und Datenschreibverfahren ohne den Schnittstellenparameter tDQSS zur Verfügung zu stellen, die einen zuverlässigen Schreibvorgang bei hohen Frequenzen ermöglichen.

Die Erfindung löst diese Aufgabe durch Bereitstellen einer Speichersteuerschaltung für eine Halbleiterspeicherschaltung mit den Merkmalen des Patentanspruchs 1, einer Halbleiterspeicherschaltung mit den Merkmalen des Patentanspruchs 4, eines Halbleiterspeichersystems mit den Merkmalen des Patentanspruchs 9, eines Steuerverfahrens mit den Merkmalen des Patentanspruchs 11 und eines Datenschreibverfahrens mit den Merkmalen des Anspruchs 14.

Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Weil das Datenabtastsignal und das Datenladesignal erfindungsgemäß miteinander synchronisiert sind, wird in vorteilhafter Weise der Parameter tDQSS überflüssig bzw. eliminiert. Dementsprechend sind die internen Zeittoleranzen in den Ladesignalen ausgeglichen. Daraus resultiert, dass funktionelle Schaltungsparameter, wie eine Aufbauzeit und eine Haltezeit, nicht verletzt werden. Dementsprechend wird ein Hochfrequenzbetrieb der Schaltung und des Systems stark verbessert.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigen:

Fig. 1 ein Blockschaltbild eines herkömmlichen Speichersystems;

Fig. 2 ein Blockschaltbild eines Teils einer in Fig. 1 dargestellten SDRAM-Dateneingangsschaltung;

Fig. 3 ein Schaltbild einer in Fig. 2 dargestellten Flip-Flop- Schaltung;

Fig. 4 ein Schaltbild einer anderen in Fig. 2 dargestellten Flip-Flop- Schaltung;

Fig. 5A und 5B jeweils ein Zeitablaufdiagramm eines Schreibvorgangs der in Fig. 2 dargestellten Schaltung;

Fig. 6 ein Blockschaltbild eines erfindungsgemäßen Speichersystems;

Fig. 7 ein Blockschaltbild einer erfindungsgemäßen Speichersteuerschaltung;

Fig. 8 ein Blockschaltbild einer erfindungsgemäßen SDRAM- Speicherschaltung;

Fig. 9 ein Blockschaltbild einer Datenzwischenspeicherschaltung und eines Parallelladesignalgenerators, die Teil der in Fig. 8 dargestellten Schaltung sind;

Fig. 10A ein Zeitablaufdiagramm eines erfindungsgemäßen Schreibvorgangs; und

Fig. 10B ein Zeitablaufdiagramm, das eine Veränderung einer Aktivierungszeit eines Parallelladesignals PLOAD in dem in Fig. 10A dargestellten Schreibvorgang darstellt.

Nachfolgend werden praktische Ausführungsbeispiele der Erfindung anhand der Fig. 6 bis 10B näher beschrieben.

Fig. 6 zeigt ein Blockschaltbild eines Speichersystems 50 gemäß einem Ausführungsbeispiel der Erfindung. Das System 50 umfasst eine Speichersteuerschaltung 52, die Datensignale und Steuersignale an eine Speicherschaltung 500 überträgt und von der Speicherschaltung 500 empfängt, die als SDRAM-Schaltung ausgeführt sein kann. Die Speicherschaltung 500 umfasst einen SDRAM-Speicher 560, der SDRAM- Speicherzellen enthält, und eine SDRAM-Dateneingangs- und -Steuerschaltung 60, die einen Schreibvorgang von Daten in die SDRAM- Speicherzellen und andere Funktionen der Speicherschaltung 500 steuert.

Eine Schnittstelle zwischen der Speichersteuerschaltung 52 und der Speicherschaltung 500 überträgt Adressensignale ADDR und Datensignale DIN. Die Schnittstelle überträgt auch verschiedenartige Steuer- und Zeitablaufsignale, die ein Datenabtastsignal DQS, ein externes Taktsignal EXTCLK und Befehle CMDs umfassen, die ein Chipauswahlsignal CSB, ein Zeilenadressenabtastsignal RASB, ein Spaltenadressenabtastsignal CASB und ein Schreibfreigabesignal WEB beinhalten können. Erfindungsgemäß umfasst die Schnittstelle zwischen der Speichersteuerschaltung 52 und der Speicherschaltung 500 auch ein externes Datenladesignal DL, das mit dem Datenabtastsignal DQS synchronisiert ist. Das externe Datenladesignal DL wird benutzt, um das Zwischenspeichern der Daten in die Speicherschaltung 500 mit dem Signal DQS zu synchronisieren, so dass der oben zum Stand der Technik erwähnte Parameter tDQSS vermieden wird und als Ergebnis die Parameter für die interne Toleranz des Vorabrufzeitfensters gleich groß sind. Dadurch resultiert eine starke Verbesserung der Hochfrequenzeigenschaften des Systems.

Fig. 7 zeigt ein Blockschaltbild eines Ausführungsbeispiels der erfindungsgemäßen, in Fig. 6 gezeigten Speichersteuerschaltung 52. Die Speichersteuerschaltung 52 umfasst einen Prozessor 71, der wie dargestellt Schnittstellenverbindung mit den anderen Schaltungen hat. Zudem umfasst die Steuerschaltung 52 einen externen Taktsignalgenerator 73 zum Erzeugen und Ausgeben des externen Taktsignals EXTCLK, einen Datenabtastsignalgenerator 75, nachfolgend auch als DQS-Signalgenerator bezeichnet, zum Erzeugen und Ausgeben des Datenabtastsignals DQS, einen Datenladesignalgenerator 77, nachfolgend auch als DL- Signalgenerator bezeichnet, zum Erzeugen und Ausgeben des Datenladesignals DL, einen Datengenerator 79 zum Erzeugen und Ausgeben des Datensignals DIN, einen Adressengenerator 81 zum Erzeugen und Ausgeben der Adressensignale ADDR und einen Befehlsgenerator 83 zum Erzeugen und Ausgeben der verschiedenartigen Befehlssignale, die vom System verwendet werden. Es wird angemerkt, dass obwohl für jedes einzelne Signal oder jede einzelne Signalgruppe ein eigene Signalerzeugungsschaltung dargestellt ist, die Signalerzeugungsschaltungen miteinander kombiniert werden können und/oder einige oder alle Signale vom Prozessor 71 erzeugt werden können. Der DQS- Signalgenerator 75 und der DL-Signalgenerator 77 tauschen in der Darstellung Signale miteinander aus, weil das Datenladesignal DL synchronisiert mit dem Datenabtastsignal DQS erzeugt wird. Die verschiedenartigen Signale werden, wie in Fig. 6 dargestellt ist, an die erfindungsgemäße Speicherschaltung 500 übertragen.

Fig. 8 zeigt ein Blockschaltbild eines Ausführungsbeispiels der erfindungsgemäßen, als SDRAM-Schaltung ausgeführten Speicherschaltung 500. Wie aus Fig. 8 ersichtlich ist, umfasst die SDRAM-Schaltung 500einen Eingangspuffer 510 für das Datenabtastsignal DQS (DQS- Eingangspuffer), in den das Datenabtastsignal DQS eingegeben wird und der das interne Datenabtastsignal PDQS ausgibt, einen Dateneingangspuffer 520, in den Datensignale DIN eingegeben werden und der interne Eingangsdatensignale PDIN ausgibt, einen Eingangspuffer 530 für das Datenladesignal DL (DL-Eingangspuffer), in den das Datenladesignal DL eingegeben wird und der ein internes Datenladesignal PDL ausgibt, einen Datenzwischenspeicher 540, einen Parallelladesignalgenerator 550 und ein Speicherzellenfeld 560. Der Eingangspuffer 510 für das Datenabtastsignal DQS, der Dateneingangspuffer 520 und der Datenladesignal-Eingangspuffer 530 sind wie herkömmliche Eingangspuffer aufgebaut. Der DQS-Eingangspuffer 510 puffert das Datenabtastsignal DQS, der Dateneingangspuffer 520 puffert das Datensignal DIN und der DL-Eingangspuffer 530 puffert das Datenladesignal DL, um die internen Signale PDQS, PDIN bzw. PDL zu erzeugen.

Der Datenzwischenspeicher 540 lädt in Abhängigkeit vom internen Datenabtastsignal PDQS das interne Datensignal PDIN vom Ausgang des Dateneingangspuffers 520 sequentiell und überträgt in Abhängigkeit von einem Parallelladesignal PLOAD, das vom Parallelladesignalgenerator 550 abgegeben wird, ein Ausgangssignal zum Speicherzellenfeld 560. Der Parallelladesignalgenerator 550 empfängt das interne Datenladesignal PDL vom Datenladeeingangspuffer 530 und erzeugt das Parallelladesignal PLOAD in Abhängigkeit vom internen Datenabtastsignal PDQS, das vom DQS-Eingangspuffer 510 abgegeben wird.

Fig. 9 zeigt ein Blockschaltbild des Datenzwischenspeichers 540 und des Parallelladesignalgenerators 550, die Teil der in Fig. 8 dargestellten erfindungsgemäßen Speicherschaltung 500 sind. Wie aus Fig. 9 ersichtlich ist, umfasst der Datenzwischenspeicher 540 einen Inverter 130, der ein invertiertes internes Datenabtastsignal PDQSB erzeugt, eine Datenladeschaltung 542, welche die internen Datensignale PDIN in Abhängigkeit vom invertierten internen Datenabtastsignal PDQSB auf eine erste Gruppe von Datenleitungen DF1, DS1, DF2 und DS2 lädt, und eine Datenzwischenspeicherschaltung 544, welche die Datensignale auf der ersten Gruppe der Datenleitungen DF1, DS1, DF2 und DS2 vorabruft und zwischenspeichert und die zwischengespeicherten Datensignale in Abhängigkeit von dem Parallelladesignal PLOAD zu einer zweiten Gruppe von Datenleitungen D11, D12, D13 und D14 überträgt.

Die Datenladeschaltung 542 umfasst eine Mehrzahl von Flip-Flop- Schaltungen 150 und 160 bis 163. Die erste Flip-Flop-Schaltung 150 hat den gleichen Aufbau wie die in Fig. 3 dargestellte Flip-Flop-Schaltung. Sie puffert in Abhängigkeit von einem hohen Pegel des invertierten internen Datenabtastsignals PDQSB die internen Dateneingangssignale PDIN. Die anderen Flip-Flop-Schaltungen 160 bis 163 haben den gleichen Aufbau wie die in Fig. 4 dargestellte Flip-Flop-Schaltung. Die zweite Flip-Flop-Schaltung 160 puffert in Abhängigkeit von einem niedrigen Pegel des invertierten internen Datenabtastsignals PDQSB die Datensignale PDIN und lädt die zwischengespeicherten Datensignale in Abhängigkeit von einem nachfolgenden hohen Pegel des invertierten internen Datenabtastsignals PDQSB auf die vierte Datenleitung DS2 der ersten Gruppe von Datenleitungen. Die dritte Flip-Flop-Schaltung 161 puffert in Abhängigkeit von einem niedrigen Pegel des invertierten internen Datenabtastsignals PDQSB das Ausgangssignal der ersten Flip-Flop- Schaltung 150 und lädt die zwischengespeicherten Datensignale in Abhängigkeit von einem nachfolgenden hohen Pegel des invertierten internen Datenabtastsignals PDQSB auf die dritte Datenleitung DF2 der ersten Gruppe von Datenleitungen. Die vierte Flip-Flop-Schaltung 162 puffert in Abhängigkeit von einem niedrigen Pegel des invertierten internen Datenabtastsignals PDQSB das Ausgangssignal der ersten Flip-Flop- Schaltung 150 und lädt die zwischengespeicherten Datensignale in Abhängigkeit von einem nachfolgenden hohen Pegel des invertierten internen Datenabtastsignals PDQSB auf die zweite Datenleitung DS1 der ersten Gruppe von Datenleitungen. Die fünfte Flip-Flop-Schaltung 163 puffert in Abhängigkeit von einem niedrigen Pegel des invertierten internen Datenabtastsignals PDQSB das Ausgangssignal der ersten Flip- Flop-Schaltung 150 und lädt die zwischengespeicherten Datensignale in Abhängigkeit von einem nachfolgenden hohen Pegel des invertierten internen Datenabtastsignals PDQSB auf die erste Datenleitung DF1 der ersten Gruppe von Datenleitungen.

Die Datenzwischenspeicherschaltung 544 puffert die Daten der ersten Gruppe von Datenleitungen DF1, DS1, DF2 und DS2 und überträgt die zwischengespeicherten Datensignale auf die zweite Gruppe von Datenleitungen D11, D12, D13 und D14. Sechste bis neunte Flip-Flop- Schaltungen 164 bis 167 haben den gleichen Aufbau wie die in Fig. 4 dargestellte Flip-Flop-Schaltung. Die Datensignale auf den zweiten Datenleitungen D11, D12, D13 und D14 werden im Speicherzellenfeld 560 gespeichert. Die Datenzwischenspeicherschaltung 544 umfasst die sechste Flip-Flop-Schaltung 164, welche die Datensignale auf der ersten Datenleitung DF1 der ersten Gruppe von Datenleitungen in Abhängigkeit vom Parallelladesignal PLOAD zwischenspeichert, die siebte Flip-Flop- Schaltung 165, welche die Datensignale auf der zweiten Datenleitung DS1 der ersten Gruppe von Datenleitungen in Abhängigkeit vom Parallelladesignal PLOAD zwischenspeichert, die achte Flip-Flop-Schaltung 166, welche die Datensignale auf der dritten Datenleitung DF2 der ersten Gruppe von Datenleitungen in Abhängigkeit vom Parallelladesignal PLOAD zwischenspeichert, und die neunte Flip-Flop-Schaltung 167, welche die Datensignale auf der vierten Datenleitung DS2 der ersten Gruppe von Datenleitungen in Abhängigkeit vom Parallelladesignal PLOAD zwischenspeichert.

Der Parallelladesignalgenerator 550 puffert in Abhängigkeit vom internen Datenabtastsignal PDQS das interne Datenladesignal PDL und erzeugt das Parallelladesignal PLOAD. Das Parallelladesignal PLOAD wird bei der vierten ansteigenden Flanke des internen Datenabtastsignals PDQS aktiviert. Der Parallelladesignalgenerator 550 umfasst eine zehnte Flip-Flop-Schaltung 551, die das Datenladesignal DL - das interne Datenladesignal PDL - in Abhängigkeit vom Datenabtastsignal DQS, d. h. vom internen Datenabtastsignal PDQS, zwischenspeichert, eine elfte Flip-Flop-Schaltung 552, die ein Ausgangssignal der zehnten Flip- Flop-Schaltung 551 in Abhängigkeit vom Datenabtastsignal DQS zwischenspeichert, eine zwölfte Flip-Flop-Schaltung 553, die ein Ausgangssignal der elften Flip-Flop-Schaltung 552 in Abhängigkeit vom Datenabtastsignal DQS zwischenspeichert, und eine dreizehnte Flip-Flop- Schaltung 554, die ein Ausgangssignal der zwölften Flip-Flop-Schaltung 553 in Abhängigkeit vom Datenabtastsignal DQS zwischenspeichert.

Die Anzahl der Flip-Flop-Schaltungen zum Aktivieren des Parallelladesignals PLOAD wird durch eine Anzahl einer Schreiblatenz und einer Anzahl von Bündeldaten bestimmt. Die Schreiblatenz ist definiert als Anzahl von Taktsignalperioden in einem Zeitabschnitt zwischen einer Initialisierung des Schreibbefehls und einer ersten Dateneingabe. Die vorliegende Erfindung wird hier beispielhaft für einen Fall beschrieben, in dem die Schreiblatenz eins ist und die Anzahl der Bündeldaten vier ist. Datensignale werden sowohl an der ansteigenden als auch an der abfallenden Flanke des Datenabtastsignals DQS eingegeben, so dass das Parallelladesignal PLOAD nach dem Durchlaufen von vier Flip-Flop- Schaltungen erzeugt wird und die parallelen Datensignale vorlädt. Die Anzahl der Flip-Flop-Schaltungen ist in Abhängigkeit von der Schreiblatenz und der Länge der Datenbündel variabel. Die Schreiblatenz und die Bündellänge werden beim Einschaltvorgang bestimmt. Normalerweise benutzen DRAM-Schaltungen für diese Einstellungen ein Betriebsartensetzregister (MRS).

Fig. 10A zeigt ein Zeitablaufdiagramm eines erfindungsgemäßen Schreibvorgangs. Wie aus der Fig. 10A ersichtlich ist, wird bei einer Taktsignalperiode C2 das Datenladesignal DL zusammen mit einem ersten Schreibbefehl WRITE1 in Abhängigkeit vom Datenabtastsignal DQS eingegeben und bei einer Taktsignalperiode C4 wird das Datenladesignal DL gemeinsam mit einem zweiten Schreibbefehl WRITE2 in Abhängigkeit vom Datenabtastsignal DQS eingegeben. Die Schreibbefehle WRITE1 und WRITE2 werden in Abständen von zwei Taktsignalperioden des externen Taktsignals EXTCLK eingegeben. Im Falle einer DDR- SDRAM-Schaltung werden Datensignale in Abhängigkeit von jeder Flanke des Datenabtastsignals eingeben, d. h. sowohl bei der ansteigenden als auch bei der abfallenden Flanke. Daten D1 bis D4 werden als Bündel beim ersten Schreibbefehl WRITE1 eingegeben. Daten D5 bis D8 werden als Bündel beim zweiten Schreibbefehl WRITE2 eingegeben. Die Eingangsdaten DIN und das Datenladesignal DL werden synchronisiert mit dem Datenabtastsignal DQS eingegeben.

Bei einer Taktsignalperiode C3 werden die Datensignale D1 und D2 auf die Datenleitungen DF2 und DS2 der ersten Gruppe von Datenleitungen in Abhängigkeit vom invertierten internen Datenabtastsignal PDQSB geladen. Bei der Taktsignalperiode C4 werden die Datensignale D1, D2, D3 und D4 auf die Datenleitungen DF1, DS1, DF2 und DS2 der ersten Gruppe von Datenleitungen in Abhängigkeit vom invertierten internen Datenabtastsignal PDQSB geladen. Bei einer Taktsignalperiode C5 werden die Datensignale D3, D4, D5 und D6 auf die Datenleitungen DF1, DS1, DF2 und DS2 der ersten Gruppe von Datenleitungen in Abhängigkeit vom invertierten internen Datenabtastsignal PDQSB geladen. Die Datensignale D4 und D5 werden beim nachfolgenden Schreibbefehl WRITE2 eingegeben. Bei einer Taktperiode C6 werden die Daten D5, D6, D7 und D8 auf die Datenleitungen DF1, DS1, DF2 und DS2 der ersten Gruppe von Datenleitungen in Abhängigkeit vom invertierten internen Datenabtastsignal PDQSB geladen.

Bei der Taktsignalperiode C2 wird das Datenladesignal DL zusammen mit dem ersten Schreibbefehl WRITE1 in Abhängigkeit von der ansteigenden Flanke des Datenabtastsignal DQS eingegeben. Das Signal DL wird vom Parallelladesignalgenerator 550 benutzt, um das interne Parallelladesignal PLOAD bei der Taktsignalperiode C5 zu erzeugen. Weil der Parallelladesignalgenerator 550 vier Flip-Flop-Schaltungen 551 bis 554 umfasst, wird das interne Parallelladesignal PLOAD bei der Taktsignalperiode C5 aktiviert. Bei einer nicht dargestellten möglichen Ausführungsform der Erfindung wird das Parallelladesignal PLOAD von einem Pulsgenerator erzeugt. Bei einer Taktsignalperiode C4 wird das Datenladesignal DL gemeinsam mit dem zweiten Schreibbefehl WRITE2 in Abhängigkeit von der ansteigenden Flanke des Datenabtastsignals DQS eingegeben und vom Parallelladesignalgenerator 550 benutzt, um das interne Parallelladesignal PLOAD bei der Taktsignalperiode C7 zu erzeugen.

Bei der Taktsignalperiode C5 hat das Parallelladesignal PLOAD die internen Zeittoleranzen 1 und 2 mit den Datensignalen D1, D2, D3 und D4 auf den Datenleitungen DF1, DS1, DF2 und DS2 der ersten Gruppe von Datenleitungen. Die internen Zeittoleranzen 1 und 2 sind im gleichen Arbeitsbereich des Datenabtastsignals DQS, weil das Datenladesignal DL synchronisiert mit dem Datenabtastsignal DQS eingegeben wird. Die internen Zeittoleranzen haben die gleiche Zeitdauer. Daraus resultiert, dass die mögliche Verletzung der Haltezeiten oder der Aufbauzeiten, die beim Stand der Technik auftreten kann, vermieden wird. Dementsprechend wird der Hochfrequenzbetrieb stark verbessert. Die Datensignale D1, D2, D3 und D4 auf den Datenleitungen der ersten Gruppe von Datenleitungen werden auf die Datenleitungen der zweiten Gruppe von Datenleitungen DI1, DI2, DI3 und DI4 in Abhängigkeit vom Parallelladesignal PLOAD übertragen. Der Rest des Ablaufs bei der Taktsignalperiode C7 ist gleichartig zum Ablauf bei der Taktsignalperiode C5 und wird deshalb nicht beschrieben.

Daraus resultiert, das die Eingangs/Ausgangs-Parameter tDQSSmin und tDQSSmax zwischen den Arbeitsbereichen des Datenabtastsignals DQS und des externen Taktsignals EXTCLK bei der erfindungsgemäßen Schaltung nicht existieren und das Datenabtastsignal DQS und das Datenladesignal DL immer miteinander synchronisiert sind. Daraus resultiert, dass die Zeitsteuerungstoleranz breiter ist als beim Stand der Technik.

Fig. 10B zeigt ein Zeitablaufdiagramm von Veränderungen des Aktivierungszeitablaufs des Parallelladesignals PLOAD. Der Aktivierungszeitablauf des Parallelladesignals PLOAD wird, wie in Fig. 10B dargestellt ist, durch die Zeitsteuerungsunterschiede der Datenleitungen der ersten Gruppe von Datenleitungen verändert. Der Betrieb des Systems unter den in Fig. 10B dargestellten Bedingungen entspricht dem von Fig. 10A, darum kann auf eine wiederholende Beschreibung verzichtet werden.


Anspruch[de]
  1. 1. Speichersteuerschaltung zum Steuern einer Halbleiterspeicherschaltung (500), mit
    1. - einem Datenabtastsignalgenerator (75) zum Erzeugen eines Datenabtastsignals (DQS) gekennzeichnet durch
    2. - einen Datenladesignalgenerator (77) zum Erzeugen eines Datenladesignals (DL), das mit dem Datenabtastsignal (DQS) synchronisiert ist.
  2. 2. Speichersteuerschaltung nach Anspruch 1, gekennzeichnet durch eine Schnittstelle, die das Datenabtastsignal (DQS) und das Datenladesignal (DL) zum Schreiben von Datensignalen in die Halbleiterspeicherschaltung (500) zur Verfügung stellt.
  3. 3. Speichersteuerschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der Datenladesignalgenerator (77) das Datenladesignal (DL) synchronisiert mit dem Datenabtastsignal (DQS) erzeugt.
  4. 4. Halbleiterspeicherschaltung mit
    1. - einer datenempfangenden Schnittstelle und
    2. - einem Datenspeicher (560) zum Schreiben von Daten in die Halbleiterspeicherschaltung (500),
    dadurch gekennzeichnet, dass
    1. - die Schnittstelle ein Datenabtastsignal (DQS) und ein Datenladesignal (DL) empfängt, das mit dem Datenabtastsignal synchronisiert ist, und
    2. - der Datenspeicher (560) die Daten in Abhängigkeit des Datenabtastsignals (DQS) und des Datenladesignals (DL) in den Halbleiterspeicher (500) schreibt.
  5. 5. Halbleiterspeicherschaltung nach Anspruch 4, dadurch gekennzeichnet, dass sie eine SDRAM-Speicherschaltung umfasst.
  6. 6. Halbleiterspeicherschaltung nach Anspruch 4 oder 5, gekennzeichnet durch eine Ladesignalerzeugungsschaltung (550) zum Erzeugen eines Parallelladesignals (PLOAD) in Abhängigkeit vom Datenladesignal (DL).
  7. 7. Halbleiterspeicherschaltung nach einem der Ansprüche 4 bis 6, gekennzeichnet durch einen Datenzwischenspeicher (540) zum Zwischenspeichern der in der Halbleiterspeicherschaltung zu speichernden Daten.
  8. 8. Halbleiterspeicherschaltung nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, dass eine Speichersteuerschaltung nach einem der Ansprüche 1 bis 3 zur Bereitstellung des Datenabtastsignals und des Datenladesignals an die Halbleiterspeicherschaltung angekoppelt ist.
  9. 9. Halbleiterspeichersystem, gekennzeichnet durch
    1. - eine Speichersteuerschaltung (52) zur Erzeugung eines Datenabtastsignals (DQS) und eines dazu synchronen Datenladesignals (DL) und
    2. - eine Speicherschaltung (500) zum Speichern von Daten, wobei sie das Datenabtastsignal und das Datenladesignal empfängt und Daten in Reaktion auf das Datenabtastsignal und das Datenladesignal schreibt.
  10. 10. Halbleiterspeichersystem nach Anspruch 9, dadurch gekennzeichnet, dass die Speichersteuerschaltung eine solche nach einem der Ansprüche 1 bis 3 ist und/oder die Speicherschaltung eine Halbleiterspeicherschaltung nach einem der Ansprüche 4 bis 8 ist.
  11. 11. Verfahren zum Steuern einer Halbleiterspeicherschaltung (500), dadurch gekennzeichnet, dass zusätzlich zu einem Datenabtastsignal (DQS) ein Datenladesignal (DL) so erzeugt wird, dass es mit dem Datenabtastsignal (DQS) synchronisiert ist.
  12. 12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass das Datenabtastsignal (DQS) und das Datenladesignal (DL) zur Verfügung gestellt werden, um Daten in die Halbleiterspeicherschaltung (500) zu schreiben.
  13. 13. Verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass das Datenabtastsignal (DQS) von einem Datenabtastsignalgenerator (75) und das Datenladesignal (DL) von einem Datenladesignalgenerator (79) erzeugt wird.
  14. 14. Verfahren zum Schreiben von Daten in einen Halbleiterspeicherschaltung (500), dadurch gekennzeichnet, dass
    1. - zusätzlich zu einem Datenabtastsignal (DQS) ein Datenladesignal (DL) so erzeugt und/oder empfangen wird, dass das Datenabtastsignal (DQS) und das Datenladesignal (DL) miteinander synchronisiert sind, und
    2. - in Abhängigkeit vom Datenabtastsignal (DQS) und vom Datenladesignal (DL) Daten in die Halbleiterspeicherschaltung (500) geschrieben werden.
  15. 15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass die Halbleiterspeicherschaltung (500) eine solche nach einem der Ansprüche 4 bis 8 ist.
  16. 16. Verfahren nach einem der Anspruch 14 oder 15, dadurch gekennzeichnet, dass in Abhängigkeit vom Datenladesignal (DL) ein Parallelladesignal (PLOAD) erzeugt wird.
  17. 17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass das Parallelladesignal (PLOAD) von einem Ladesignalgenerator (550) in Abhängigkeit vom Datenladesignal (DL) erzeugt wird.
  18. 18. Verfahren nach einem der Ansprüche 14 bis 17, dadurch gekennzeichnet, dass das Datenabtastsignal (DQS) und das Datenladesignal (DL), die miteinander synchronisiert sind, von einer Schnittstelle in der Halbleiterspeicherschaltung (500) empfangen werden.
  19. 19. Verfahren nach einem der Ansprüche 15 bis 18, dadurch gekennzeichnet, dass die Daten von einer Ladeschaltung (542) in Abhängigkeit vom Datenabtastsignal (DQS) und vom Datenladesignal (DL) in die SDRAM-Speicherschaltung (560) geschrieben werden.
  20. 20. Verfahren nach einem der Ansprüche 15 bis 19, dadurch gekennzeichnet, dass die Daten, die in der SDRAM-Speicherschaltung (560) zu speichern sind, in einem Zwischenspeicher (540) zwischengespeichert werden.
  21. 21. Verfahren nach einem der Ansprüche 14 bis 29, gekennzeichnet durch die Verfahrensschritte zum Steuern einer Halbleiterspeicherschaltung (500) nach einem der Ansprüche 11 bis 13.
  22. 22. Verfahren nach einem der Ansprüche 14 bis 21, dadurch gekennzeichnet, dass das Datenabtastsignal (DQS) und das Datenladesignal (DL) von einer Speichersteuerschaltung (52) erzeugt werden und zur Halbleiterspeicherschaltung (500) übertragen werden.






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