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Dokumentenidentifikation DE19655044C2 11.12.2003
Titel Synchrone dynamische Halbleiterspeichereinrichtung, die eine Fließbandverarbeitungs-Multi-Bit-Vorausles- Architektur verwendet
Anmelder NEC Corp., Tokio/Tokyo, JP;
NEC Electronics Corp., Kawasaki, Kanagawa, JP
Erfinder Takai, Yasuhiro, Tokio/Tokyo, JP
Vertreter Betten & Resch, 80333 München
DE-Anmeldedatum 26.08.1996
DE-Aktenzeichen 19655044
File number of basic patent 19634485.9
Offenlegungstag 27.02.1997
Veröffentlichungstag der Patenterteilung 11.12.2003
Veröffentlichungstag im Patentblatt 11.12.2003
IPC-Hauptklasse G11C 11/407
Zusammenfassung Eine Mehrzahl von Datenpfaden in einer synchronen dynamischen Halbleiterspeichereinrichtung, von denen jeder durch einen Spaltendekoder (2, 2'), einen Leseverstärker (3, 3') und einen Datenverstärker erster Stufe (4, 4') gebildet wird, die zwischen dem Spaltenadreß-Pufferspeicher (1), der eine Burst-Zähler-Funktion aufweist, und einem Datenverstärker zweiter Stufe (6) vorgesehen sind, der ferner mit einer Daten-Zwischenspeicherschaltung (7) verbunden ist.

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf eine synchrone dynamische Direktzugriffsspeicher(DRAM)-Einrichtung, und insbesondere auf eine synchrone DRAM-Einrichtung, die eine Multi-Bit-Vorausles-Architektur in Fließband- oder Pipeline-Verarbeitung verwendet.

In einer ersten bekannten DRAM-Einrichtung wird eine dreistufige Architektur unter Verwendung einer Frequenz von 100 MHz als Taktsignal dazu verwendet, eine Spaltenzugriffs-Freigabesignal (Strobe) (CAS)-Latenzzeit von drei Zyklen zu realisieren (siehe Y. Takai et al., "250 Mbyte/s Synchronous DRAM Using a 3-Stage-Pipelined Architecture", IEEE Journal of Solid-State Circuits, Bd. 29, Nr. 4, S. 426-431, April 1994). Das heißt, nachdem drei Taktzyklen nach dem Ausgeben eines Lesebefehl vergangen sind, werden Daten einer Spaltenadresse, die gleichzeitig mit dem Lesebefehl erzeugt wurde, erzeugt. Dies wird später im Detail erläutert.

Bei der oben erwähnten ersten bekannten synchronen DRAM-Einrichtung ist jedoch die Zugriffszeit noch immer groß.

Bei einer zweiten bekannten synchronen DRAM-Einrichtung wird eine Zwei-Bit-Vorausles-Architektur verwendet. Das heißt, zwei Datenpfade, von denen jeder durch einen Spaltendekoder, einen Ausleseverstärker, einen Datenverstärker erster Stufe und einen Datenverstärker zweiter Stufe gebildet wird, werden zwischen einem Spaltenadreß-Pufferspeicher mit einer Burst-Zählerfunktion und einer Daten-Zwischenspeicherschaltung vorgesehen (siehe Y. Choi et al., "16 Mb Synchronous DRAM with 125-Mbytes/s Data Rate", IEEE Journal of Solid-State Circuits, Bd. 29, Nr. 4, S. 529-533, April 1994). Dies wird ebenfalls später im Detail erläutert.

Bei der oben erwähnten zweiten bekannten synchronen DRAM-Einrichtung wird jedoch, da auch für den Datenverstärker zweiter Stufe ein Zwei-Wege-Aufbau verwendet wird, die Chipfläche vergrößert, was den Integrationsgrad verringert.

Es ist eine Aufgabe der vorliegenden Erfindung, eine synchrone DRAM- Einrichtung zu schaffen, die eine kleine Zugriffszeit sowie einen hohen Integrationsgrad aufweist.

Gemäß der vorliegenden Erfindung sind in einer synchronen DRAM- Einrichtung eine Vielzahl von Datenpfaden vorgesehen, von denen jeder durch einen Spaltendekoder, einen Leseverstärker und einen Datenverstärker erster Stufe gebildet wird, und zwar zwischen einem Spaltenadreß-Pufferspeicher, der eine Burst-Zählerfunktion aufweist und einem Datenverstärker zweiter Stufe, der ferner mit einer Daten-Zwischenspeicherschaltung verbunden ist.

Somit kann, da für den Datenverstärker zweiter Stufe keine Zwei-Wege- Architektur verwendet wird, der Integrationsgrad ohne Vergrößerung der Zugriffszeit vergrößert werden.

Die vorliegende Erfindung wird anhand der Zeichnungen näher beschrieben. Es zeigen

Fig. 1 einen Schaltplan, der eine erste synchrone DRAM-Einrichtung gemäß dem Stand der Technik zeigt;

Fig. 2A bis 2I Zeitablaufsdiagramme, die den Betrieb der Einrichtung aus Fig. 1 zeigen;

Fig. 3 einen Schaltplan, der eine zweite synchrone DRAM-Einrichtung gemäß dem Stand der Technik zeigt;

Fig. 4A bis 4L Zeitablaufsdiagramme, die den Betrieb der Einrichtung aus Fig. 3 zeigen;

Fig. 5 einen Schaltplan, der ein Ausführungsbeispiel der synchronen DRAM-Einrichtung gemäß der vorliegenden Erfindung darstellt;

Fig. 6A bis 6L Zeitablaufsdiagramme, die den Betrieb der Einrichtung aus Fig. 5 zeigen;

Fig. 7 einen Schaltplan der Spaltenadreß-Pufferspeicher von Fig. 3 und 5;

Fig. 8 einen Schaltplan der Spaltendekoder von Fig. 1, 3 und 5;

Fig. 9 einen Schaltplan des zweiten Datenverstärkers aus Fig. 1, 3 und 5; und

Fig. 10 einen Schaltplan der Daten-Zwischenspeicherschaltung aus Fig. 1, 3 und 5.

Vor der Beschreibung des bevorzugten Ausführungsbeispiels werden bekannte synchrone DRAM-Einrichtungen unter Bezugnahme auf Fig. 1, 2A bis 2I, 3 und 4A bis 4L beschrieben.

Bei Fig. 1, die eine erste bekannte synchrone DRAM-Einrichtung zeigt (siehe Y. Takai et al., "250 Mbyte/s Synchronous DRAM Using a 3-Stage-Pipelined Architecture", IEEE Journal of Solid-State Circuits, Bd. 29, Nr. 4, S. 426-431, April 1994), werden drei Stufen I, II und III fließband- oder pipelinemäßig verarbeitet.

Die erste Stufe I umfaßt einen Spaltenadreß-Pufferspeicher, der einen Burst-Zähler zur Erzeugung eines Spalten-Adreßsignals YADD1 einschließt.

Die zweite Stufe II umfaßt einen Spaltendekoder 2 zum Dekodieren des Spalten-Adreßsignals synchron mit einem Taktsignal YSLB1, um ein Spalten- Schaltsignal YSW1 zu erzeugen, um eine der Bitleitungen auszuwählen, die mit Speicherzellen (nicht gezeigt) verbunden sind. Auch verstärkt ein Leseverstärker 3 eine Spannung an der ausgewählten Bitleitung, um eine Spannung an einem Lesebus TIO1 zu erzeugen. Ferner verstärkt ein Datenverstärker erster Stufe 4, der durch eine UND-Schaltung 41 und einen N-Kanal-MOS-Transistor 42 gebildet wird, die Spannung an dem Lesebus RIO1, um eine Spannung an einem Lese- /Schreibbus RWBS1 synchron mit einem Steuersignal PRO1 zu erzeugen. Es ist zu bemerken, daß ein P-Kanal-MOS-Transistor 5 als End- oder Pull-Up- Widerstand verwendet wird, um die Spannung an dem Lese-/Schreibbus RWBS1 anzuheben. Ferner verstärkt ein Datenverstärker zweiter Stufe 6 die Spannung am Lese-/Schreibbus RWBS1 und überträgt synchron mit einem Steuersignal SDE1 dessen verstärkte Spannung an einen Lese-/Schreibbus RWBY.

Die dritte Stufe III umfaßt eine Daten-Zwischenspeicher- oder Latch- Schaltung 7 und eine Pufferschaltung 8. Die Daten-Zwischenspeicherschaltung 7 speichert die Spannung an dem Lese-/Schreibbus RWBY synchron mit einem Steuersignal DLA zwischen. Die Pufferschaltung 8 wird durch ein Ausgangs- Freigabesignal OE freigegeben (in einem Status niedriger Impedanz) oder gesperrt (in einem Zustand hoher Impedanz).

Jede der Stufen I, II und III überträgt Daten in etwa 10 ns, wodurch sie effektiv die Daten durch sich hindurch übertragen.

Der Betrieb der synchronen DRAM-Einrichtung aus Fig. 1 wird als nächstes unter Bezugnahme auf Fig. 2A bis 2I erläutert.

Ein Zwischenspeicher-Freigabesignal LC (nicht gezeigt) und ein Taktsignal CLK, das wie in Fig. 2A gezeigt eine Periodendauer von 10 ns aufweist, werden an den Spaltenadreß-Pufferspeicher 1 geliefert. Als Resultat speichert der Spaltenadreß-Pufferspeicher 1 eine Adresse A1 basierend auf dem Spalten- Adreßsignal Aj in Reaktion auf einen Taktzyklus C1 wie in Fig. 2B gezeigt zwischen. Ferner inkrementiert wie in Fig. 2B gezeigt der Burst-Zähler des Spaltenadreß-Pufferspeichers 1 den Wert des Adreßsignals YADD1 wie etwa A2, A3, A4, . . ..

Das Taktsignal YSLB1 wird in Reaktion auf Taktzyklen C2, C3, C4, C5, . . . des Taktsignals CLK geändert. Deshalb werden wie in Fig. 2C gezeigt das Spalten- Schaltsignal YSW1 und der Lesebus RIO1 so betrieben, daß sie in Reaktion auf Taktzyklen C2, C3, C4, C5, . . . den Werten A1, A2, A3, A4, . . . entsprechen.

Ferner wird wie in Fig. 2D gezeigt das Taktsignal PRO1 in Reaktion auf Taktzyklen C2, C3, C4, C5, . . . des Taktsignals CLK geändert. Deshalb wird wie in Fig. 2E gezeigt, die Spannung des Lese-/Schreibbusses RWBS1 durch den Datenverstärker erster Stufe 4 geändert.

Darüber hinaus wird wie in Fig. 2F gezeigt, das Steuersignal SDE1 in Reaktion auf das Steuersignal PRO1 geändert. Deshalb wird die Spannung des Lese-/Schreibbusses RWBY wie in Fig. 2G gezeigt, durch den Datenverstärker zweiter Stufe 6 geändert.

Ferner wird wie in Fig. 2H gezeigt, das Taktsignal DLA in Reaktion auf Taktzyklen C3, C4, C5, . . . des Taktsignals CLK geändert. Deshalb wird die Spannung des Lese-/Schreibbusses RWBY durch die Daten- Zwischenspeicherschaltung 7 zwischengespeichert. Dann wird die zwischengespeicherte Spannung der Daten-Zwischenspeicherschaltung 7 wie in Fig. 21 gezeigt über die Ausgangs-Freigabeschaltung 8 ausgegeben.

Somit kann in Fig. 1 eine synchrone DRAM-Einrichtung mit einer CAS- Latenzzeit von drei Zyklen realisiert werden. Wenn die Frequenz des Taktsignals CLK 100 MHz ist, ist eine der Zugriffszeit einer DRAM-Einrichtung entsprechende Zeit



3 × 10 ns = 30 ns.

In Fig. 3, die eine zweite bekannte synchrone DRAM-Einrichtung darstellt, wird eine Zwei-Bit-Vorausles-Architektur für die synchrone DRAM-Einrichtung aus Fig. 1 verwendet. Zu diesem Zweck wird zwischen dem Spaltenadreß- Pufferspeicher 1 und der Daten-Zwischenspeicherschaltung 7 aus Fig. 1 ein Zwei- Wege-Aufbau realisiert. Das heißt, zwischen dem Spaltenadreß-Pufferspeicher 1und der Daten-Zwischenspeicherschaltung 7 aus Fig. 1 sind zusätzlich ein Spaltendekoder 2', ein Leseverstärker 3', ein Datenverstärker erster Stufe 4', der durch eine UND-Schaltung 41' und einen N-Kanal-MOS Transistor 42' gebildet wird, ein Pull-Up-P-Kanal-MOS-Transistor 5' und ein Datenverstärker zweiter Stufe 6' vorgesehen. In diesem Fall sind die Datenverstärker zweiter Stufe 6 und 6' über einen Schalter 9 mit der Daten-Zwischenspeicherschaltung 7 verbunden.

Der Betrieb der synchronen DRAM-Einrichtung aus Fig. 3 wird als nächstes unter Bezugnahme auf Fig. 4A bis 41 erläutert.

Ein Zwischenspeicher-Freigabesignal LC (nicht gezeigt) und ein Taktsignal CLK, das wie in Fig. 4A gezeigt eine Periodendauer von 5 ns aufweist, werden an den Spaltenadreß-Pufferspeicher 1 geliefert. Als ein Resultat speichert der Spaltenadreß-Pufferspeicher 1 eine Adresse A1 basierend auf einem Spalten- Adreßsignal Aj in Reaktion auf ein Taktsignal C1 wie in Fig. 4B gezeigt zwischen. Somit erzeugt der Spaltenadreß-Pufferspeicher 1 die Adresse A1 als das Adreßsignal YADD1. Gleichzeitig inkrementiert der Burst-Zähler des Spaltenadreß- Pufferspeichers 1 die Adresse von A1 auf A2 und erzeugt die Adresse A2 wie in Fig. 4D gezeigt als ein Adreßsignal YADD2.

Ferner inkrementiert wie in Fig. 4B gezeigt der Burst-Zähler des Spaltenadreß-Pufferspeichers 1 den Wert des Adreßsignals YADD1 wie etwa A3, A5, . . . um +2 in Reaktion auf Taktzyklen C3, C5, . . ., und der Burst-Zähler des Spaltenadreß-Pufferspeichers 1 inkrementiert wie in Fig. 4D gezeigt den Wert des Adreßsignals YADD2, wie etwa A4, A6, . . . um +2 in Reaktion auf Taktzyklen C3, C5, . . ..

Das Taktsignal YSLB1 wird in Reaktion auf Taktzyklen C3, C5, . . . des Taktsignals CLK geändert. Deshalb werden, wie in Fig. 4C gezeigt, das Spalten- Schaltsignal YSW1 und der Lesebus RIO1 so betrieben, daß sie in Reaktion auf Taktzyklen C3, C5, . . . des Taktsignals CLK den Werten A1, A3, . . . entsprechen.

Auch werden, wie in Fig. 4E gezeigt, das Spalten-Schaltsignal YSW2 und der Lesebus RIO1 so betrieben, daß sie in Reaktion auf Taktzyklen C3, C5, . . . des Taktsignals CLK den Werten A2, A4, . . . entsprechen.

Ferner wird, wie in Fig. 4F gezeigt, das Taktsignal PRO1 in Reaktion auf Taktzyklen C3, C5, . . . des Taktsignals CLK geändert. Deshalb wird, wie in Fig. 4G gezeigt die Spannung des Lese-/Schreibbusses RWS1 durch den Datenverstärker erster Stufe 4 geändert, und die Spannung des Lese-/Schreibbusses RWBS2 wird, wie in Fig. 4H gezeigt, durch den Datenverstärker erster Stufe 4' geändert.

Darüber hinaus wird, wie in Fig. 4I gezeigt, das Steuersignal SDE1 in Reaktion auf das Steuersignal PRO1 geändert, und der Schalter 9 wird durch ein Steuersignal gesteuert, welches die doppelte Frequenz des Steuersignals SDE1 aufweist.

Deshalb wird die Spannung des Lese-/Schreibbusses RWBY wie in Fig. 4J gezeigt geändert.

Ferner wird, wie in Fig. 4K gezeigt, das Steuersignal DLA in Reaktion auf Taktzyklen C5, C6, C7, . . . des Taktsignals CLK geändert. Deshalb wird die Spannung des Lese-/Schreibbusses RWBY durch die Daten- Zwischenspeicherschaltung 7 zwischengespeichert. Dann wird die zwischengespeicherte Spannung der Daten-Zwischenspeicherschaltung 7 über die Ausgangs-Freigabeschaltung 8 wie in Fig. 4L ausgegeben.

Somit kann in Fig. 3 eine synchrone DRAM-Einrichtung mit einer CAS- Latenzzeit von fünf Zyklen realisiert werden. Wenn die Frequenz des Taktsignals CLK 200 MHz ist, so ist eine einer Zugriffszeit einer DRAM-Einrichtung entsprechende Zeit



5 × 5 ns = 25 ns.



Bei der Einrichtung aus Fig. 3 wird jedoch, da der Zwei-Wege-Aufbau verwendet wird, die Chipfläche vergrößert, was den Integrationsgrad verringert.

In Fig. 5, die ein Ausführungsbeispiel der vorliegenden Erfindung darstellt, wird ebenfalls eine Zwei-Bit-Vorausles-Architektur für die synchrone DRAM- Einrichtung aus Fig. 1 verwendet. Zu diesem Zweck wird ein Zwei-Wege-Aufbau zwischen dem Spaltenadreß-Pufferspeicher 1 und dem Datenverstärker zweiter Stufe 6 aus Fig. 1 realisiert. Das heißt, ein Spaltendekoder 2', ein Leseverstärker 3' und ein Datenverstärker erster Stufe 4', der durch eine UND-Schaltung 41' und einen N-Kanal-MOS-Transistor 42' gebildet wird, werden zusätzlich zwischen dem Spaltenadreß-Pufferspeicher 1 und dem Datenverstärker zweiter Stufe 6 aus Fig. 1 vorgesehen. In diesem Fall werden vier Stufen I, II, III und IV fließbandmäßig verarbeitet. Das heißt, die erste Stufe I besteht aus dem Spaltenadreß- Pufferspeicher 1, die zweite Stufe II besteht aus den Dekodern 2 und 2', den Leseverstärkern 3 und 3' und den Datenverstärker erster Stufe 4 und 4', die dritte Stufe 111 besteht aus dem Datenverstärker zweiter Stufe 6, und die vierte Stufe IV besteht aus der Daten-Zwischenspeicherschaltung 7.

Der Betrieb der synchronen DRAM-Einrichtung aus Fig. 5 wird als nächstes unter Bezugnahme auf Fig. 6A bis 6L erläutert.

Wie in Fig. 6A, 6B, 6C, 6E, 6F und 6G gezeigt arbeiten der Spaltenadreß- Pufferspeicher 1, die Dekoder 2 und 2' und die Leserverstärker 3 auf die gleiche Weise wie die in Fig. 3.

Ebenso sind, wie in Fig. 6D und 6G gezeigt, obwohl die Steuersignale PRO1 und PRO2 alle zwei Taktzyklen geändert werden, die Steuersignale PRO1 und PRO2 voneinander um einen Taktzyklus verschoben. Als ein Resultat werden, wie in Fig. 6C, 6F und 6H gezeigt, die Spannung des Lesebusses RIE1 und die Spannung des Lesebusses RIO2 zeitaufgeteilt wie in Fig. 6H gezeigt an den Lese- /Schreibbus RWBS1 ausgegeben.

Ebenso wird, wie in Fig. 61 gezeigt, das Steuersignal SDE1 für jeden Taktzyklus geändert, und dementsprechend verläuft das Steuersignal SDE1 völlig synchron mit dem Taktsignal CLK. Als ein Resultat wird die Spannung des Lese- /Schreibbusses RWBY wie in Fig. 6J gezeigt geändert.

Ferner wird, wie in Fig. 6K gezeigt, das Steuersignal DLA in Reaktion auf Taktzyklen C5, C6, C7, . . . des Taktsignals CLK geändert. Deshalb wird die Spannung des Lese-/Schreibbusses RWBY durch die Daten- Zwischenspeicherschaltung 7 zwischengespeichert. Dann wird die zwischengespeicherte Spannung der Daten-Zwischenspeicherschaltung 7 über die Ausgangs-Freigabeschaltung 8 wie in Fig. 6L gezeigt ausgegeben.

Somit kann sogar in Fig. 5 eine synchrone DRAM-Einrichtung mit einer CAS-Latenzzeit von fünf Taktzyklen realisiert werden. Wenn die Frequenz des Taktsignals CLK 200 MHz ist, so ist eine der Zugriffszeit der DRAM-Einrichtung entsprechende Zeit



5 × 5 ns = 25 ns.

Auch kann bei der synchronen DRAM-Einrichtung aus Fig. 5, da die Anzahl der Datenverstärker zweiter Stufe verglichen mit der aus Fig. 3 verringert ist, die Chipfläche verringert werden, um den Integrationsgrad zu vergrößern.

In Fig. 7, welche einen detaillierten Schaltplan des Spaltenadreß- Pufferspeichers 1 aus Fig. 3 und 5 darstellt, empfängt eine Zwischenspeicherschaltung 11 das Zwischenspeicher-Steuersignal LC, um eine externe 10-Bit-Adresse zwischenzuspeichern, die durch A0, A1, . . ., A8 und A9 bestimmt ist. Die Zwischenspeicherschaltung 11 ist aus Tristate-Pufferschaltungen 110, 111, . . ., 118 und 119 aufgebaut. Die durch die Zwischenspeicherschaltung 11 zwischengespeicherte externe Adresse wird an die Burst-Zähler 12 und 13 geliefert. Die Burst-Zähler 12 und 13 arbeiten in Reaktion auf das Taktsignal CLK.

Die Ausgangsadresse A1', A2', . . ., A9' des Burst-Zählers 12 und die Ausgangsadresse A1", A2", . . ., A9" des Burst-Zählers 13 werden als die Adreßsignale YADD1 und YADD2 über eine Gatterschaltung 14 in Übereinstimmung mit dem externen Adreßbit A0 geliefert.

In Fig. 8, welche einen detaillierten Schaltplan des Spaltendekoders 2 (2') aus Fig. 1, 3 und 5 darstellt, umfaßt der Spaltendekoder 2 (2') Gatterschaltungen 201 bis 204, um eine Spaltenadresse D zu dekodieren, Flip-Flops, die aus zwei Invertern wie etwa 205A und 2058 gebildet werden, um Daten zu speichern, und die Inverter 209 bis 212. Ebenfalls bezeichnen die Bezugszeichen 213 bis 216 Übertragungsgatter, um die Ausgänge der Gatterschaltungen 201 bis 204 in Übereinstimmung mit einem Steuersignal G an die Flip-Flops zu übertragen.

In Fig. 9, die einen detaillierten Schaltplan des zweiten Datenverstärkers 6 (6') aus Fig. 1, 3 und 5 darstellt, umfaßt der zweite Datenverstärker 6 (6') einen Puffer 601, um Daten D zu verstärken, ein Master-Flip-Flop (Zwischenspeicher), das durch die Inverter 602A und 602B gebildet wird, und ein Slave-Flip-Flop (Zwischenspeicher), das durch die Inverter 603A und 603B gebildet wird. Auch ist zwischen dem Puffer 601 und dem Master-Flip-Flop ein erstes Übertragungsgatter vorgesehen, das durch einen P-Kanal-MOS-Transistor 604a und einen N-Kanal- MOS-Transistor 604b gebildet wird, welches durch eine Spannung an einer Klemme C gesteuert wird. Ferner ist zwischem dem Master-Flip-Flop und dem Slave-Flip-Flop ein zweites Übertragungsgatter vorgesehen, das durch einen P- Kanal-MOS-Transistor 605a und einen N-Kanal-MOS-Transistor 605b gebildet wird und das durch die Spannung an der Klemme C gesteuert wird. In diesem Fall ist das zweite Übertragungsgatter ein- bzw. ausgeschaltet, wenn das erste Übertragungsgatter jeweils aus- bzw. eingeschaltet ist.

In Fig. 10, welche einen detaillierten Schaltplan der Daten- Zwischenspeicherschaltung 7 aus Fig. 1, 3 und 5 darstellt, umfaßt die Daten- Zwischenspeicherschaltung 7 ein Master-Flip-Flop (Zwischenspeicher), das durch die Inverter 701a und 701b gebildet wird, und ein Slave-Flip-Flop (Zwischenspeicher), das durch die Inverter 702a und 702b gebildet wird. Auch ist zwischen einer Daten-Anschlußklemme D und dem Master-Flip-Flop ein erstes Übertragungsgatter vorgesehen, das durch einen P-Kanal-MOS-Transistor 703a und einen N-Kanal-MOS-Transistor 703b gebildet wird, welches durch eine Spannung an einer Klemme C gesteuert wird. Ferner ist zwischen dem Master- Flip-Flop und dem Slave-Flip-Flop ein zweites Übertragungsgatter vorgesehen, das durch einen P-Kanal-MOS-Transistor 704a und einen N-Kanal-MOS-Transistor 704b gebildet wird, das durch die Spannung an der Klemme D gesteuert wird. In diesem Fall ist das zweite Übertragungsgatter ein- bzw. ausgeschaltet, wenn das erste Übertragungsgatter jeweils aus- bzw. eingeschaltet ist.

Wie oben erläutert wurde kann gemäß der vorliegenden Erfindung, da die Anzahl der Datenverstärker zweiter Stufe verringert wird, die Chipfläche verringert und somit den Integrationsgrad vergrößert werden. Z. B. ist der Anstieg der Chipfläche lediglich 0,5 Prozent (etwa 0,6 mm2) verglichen mit der bekannten synchronen DRAM-Einrichtung nach Fig. 1.


Anspruch[de]
  1. 1. Synchrone dynamische Halbleiterspeichereinrichtung, welche aufweist:

    einen Spaltenadreß-Pufferspeicher (1), welcher eine Burst-Zähler- Funktion und eine Mehrzahl von Ausgängen (YADD1, YADD2) aufweist,

    eine Mehrzahl von Datenpfaden, von denen jeder mit einem der Ausgänge des Spaltenadreß-Pufferspeichers verbunden ist, wobei jeder der Datenpfade eine Folge von einem Spaltendekoder (2, 2'), einem Leseverstärker (3, 3') und einem Datenverstärker erster Stufe (4, 4') umfaßt,

    einen Lese-/Schreibbus (RWBS1), der mit den Datenpfaden verbunden ist,

    einen Datenverstärker zweiter Stufe (6), der mit dem Lese- /Schreibbus verbunden ist, und

    eine Daten-Zwischenspeicherschaltung (7), die mit dem Datenverstärker zweiter Stufe verbunden ist,

    wobei die Datenpfade synchron mit jedem zweiten Taktzyklus eines Taktsignals (CLK) betrieben werden,

    wobei der Datenverstärker zweiter Stufe und die Daten- Zwischenspeicherschaltung synchron mit jedem einzelnen Taktzyklus des Taktsignals betrieben werden.
  2. 2. Einrichtung nach Anspruch 1, bei der der Datenverstärker erster Stufe von jedem der Datenpfade untereinander zeitaufgeteilt bzw. zeitgemultiplext betrieben wird.






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