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Dokumentenidentifikation DE10341557A1 15.04.2004
Titel DQS-Postambel-Rauschunterdrückung durch Erzwingen einer minimalen Pulslänge
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Alexander, George William, 27703 Durham, N.C., US;
Partsch, Torsten, 27514 Chapel Hill, N.C., US
Vertreter Schoppe, Zimmermann, Stöckeler & Zinkler, 82049 Pullach
DE-Anmeldedatum 09.09.2003
DE-Aktenzeichen 10341557
Offenlegungstag 15.04.2004
Veröffentlichungstag im Patentblatt 15.04.2004
IPC-Hauptklasse G11C 11/407
IPC-Nebenklasse G11C 7/02   
Zusammenfassung Es werden eine Schaltung und ein Verfahren zum Unterdrücken der Wirkung eines Rauschens auf ein Datenübernahmesignal DQS in einem Doppeldatenraten-SDRAM (DDR-SDRAM) geschaffen. Die Schaltung umfaßt eine Dateneingabe-Latch-Schaltung zum Empfangen von zu speichernden Daten und zum Zwischenspeichern der Daten in einem Speicherarray, ansprechend auf ein Steuersignal und einen Steuersignalgenerator zum Erzeugen des Steuersignals, ansprechend auf ein Datenübernahmesignal, wobei das Steuersignal eine vorbestimmte minimale Pulsbreite des Datenübernahmesignals aufweist. Der Steuersignalgenerator umfaßt ein Rücksetz-Setz-Flipflop zum Erzeugen des Steuersignals, wobei das Flipflop durch das Datenübernahmesignal gesetzt wird und ein Tiefpaßfilter zum Empfangen des Datenübernahmesignals und zum Ausgeben eines Rücksetzsignals an das Flipflop, falls das Datenübernahmesignal größer ist als die vorbestimmte minimale Pulsbreite.

Beschreibung[de]

Die vorliegende Erfindung bezieht sich allgemein auf Halbleiterspeichervorrichtungen und insbesondere auf eine Schaltung und ein Verfahren zum Unterdrücken von Rauschen eines Postambel-Datenübernahmesignals (DQS) in einem synchronen dynamischen Doppeldatenraten-Direktzugriffsspeicher (DDR-SDRAM; SDRAM = synchronous dynamic random access memory, synchroner dynamischer Direktzugriffsspeicher, DDR = double data rate, Doppeldatenrate)).

Synchrone dynamische Direktzugriffsspeicher (hiernach als SDRAMs bezeichnet) wurden entwickelt, um eine hohe Betriebsgeschwindigkeit bei DRAM-Bauelementen zu erzielen. Der DRAM arbeitet synchron mit einem externen Taktsignal und umfaßt einen Einzeldatenraten-SDRAM (SDR-SDRAM, SDR = single data rate), einen Doppeldatenraten-SDRAM (DDR-SDRAM) und dergleichen.

Der SDR-SDRAM arbeitet synchron mit ansteigenden Flanken des externen Taktes, so daß eine Dateneinheit innerhalb einer Periode des externen Taktes verarbeitet wird. Im Gegensatz dazu arbeitet der DDR-SDRAM synchron mit ansteigenden und abfallenden Flanken eines Datenübernahmesignals (DQS) (Datenstrobesignals), so daß innerhalb einer Periode des externen Taktes zwei aufeinanderfolgende Dateneinheiten verarbeitet werden. Im Vergleich zu dem SDR-SDRAM erreicht der DDR-SDRAM somit zumindest die doppelte Betriebsgeschwindigkeit, ohne eine Frequenz des externen Taktes zu erhöhen.

1(a) ist ein Zeitgebungsdiagramm, das einen Betrieb eines herkömmlichen DDR-SDRAMs veranschaulicht. Bei DDR-SDRAMs kommen Daten auf beide Flanken des DQS-Signals, d.h. eine ansteigende und eine abfallende Flanke, zentriert an.

Das DQS-Signal kann einem durch einen externen Takt erzeugten Taktsignal (VCLK) um bis zu +/–25 % der Taktzeit, d.h. tDQSSmin bzw. tDQSSmax, vorauseilen oder nacheilen. Nach dem anfänglichen Zwischenspeichern werden die Daten auf separate Datenleitungen (SRWD) aufgeteilt, die die Daten gemäß der Flanke des DQS-Signals, auf das sie ursprünglich zentriert waren, weiter in ein Speicherarray leiten (gerade/ungerade Daten). Bei der abfallenden Flanke des DQS-Signals werden die Daten auf diese separaten Datenleitungen (SRWD) getrieben. Die Daten werden in das Speicherarray getrieben, nachdem sie intern mit der ansteigenden Flanke eines von einem CAS-Signals (CAS = column address strobe, Spaltenadreßübernahme) abgeleiteten Signals intern zwischengespeichert wurden (siehe Latchpunkt in 1). Dieses CAS-Signal ist bezüglich des tDQSS-Werts (einer Zyklusperiode des DQS-Signals) ignorant. Nach dem letzten gültigen DQS-Puls wird das DQS-Signal nicht mehr getrieben, und die Systemabschlußeinrichtung zieht das DQS-Signal in einen Dreizustandspegel, wie in 1(a) bei Punkt A gezeigt ist.

Nach der letzten gültigen DQS-Flanke hört ein außerhalb des Chips befindlicher Treiber, der das DQS-Signal treibt, auf zu treiben, und das DQS-Signal wird von einem Postambelzustand, der als niedriges DQS-Signal vor Datenausgaben definiert ist, in den Dreizustandspegel gezogen. An diesem Punkt wird die DQS-Leitung einem Rauschen von außerhalb des Chips oder der Speichervorrichtung unterworfen, z.B. einem Schaltgeräusch, einem Klingeln usw. Unter Bezugnahme auf 1(b) kann ein Rauschen auf der DQS-Leitung im Fall von tDQSSmin (frühes DQS-Signal) eine falsche abfallende Flanke bewirken, wobei möglicherweise ungültige Daten (iDATA – invalid data) auf die separaten Datenleitungen (SRWDea) gezwungen werden, bevor die korrekten Daten mit der ansteigenden Flanke des CAS-Signals zwischengespeichert werden können (siehe Punkt B in 1(b)). Im Fall von tDQSSmax (spätes DQS-Signal) kann zusätzlich, wie in 1(c) gezeigt ist, ein Rauschen möglicherweise ungültige Daten (iDATA) auf die separaten Datenleitungen bei Punkt C zwingen, wobei dies jedoch nicht die Integrität der in der Speichervorrichtung gespeicherten Daten beeinflußt, da es nach der ansteigenden Flanke des CAS-Signals stattfindet und nicht in das Speicherarray zwischengespeichert wird.

Demnach besteht eine Aufgabe der vorliegenden Erfindung darin, eine Schaltung und ein Verfahren zum Speichern von Daten in einer Speichervorrichtung zu schaffen, die verhindern, daß ein Rauschen ungültige Daten in ein Speicherarray der Speichervorrichtung zwischenspeichert.

Diese Aufgabe wird durch eine Schaltung gemäß Anspruch 1 sowie ein Verfahren gemäß Anspruch 13 gelöst.

Ein weiterer Aspekt der vorliegenden Erfindung besteht darin, eine Schaltung und ein Verfahren zum Speichern von Daten in einer Speichervorrichtung zu schaffen, die bzw. das ein Datenübernahmesignal zwingt, eine minimale Pulsbreite aufzuweisen, die ungültige Daten, die durch unerwünschtes Rauschen zwischengespeichert werden, effektiv eliminiert.

Gemäß einem Aspekt der vorliegenden Erfindung ist eine Schaltung zum Speichern von Daten in einer Speichervorrichtung vorgesehen, die eine Dateneingabe-Latch-Schaltung zum Empfangen von zu speichernden Daten und zum Zwischenspeichern der Daten in einem Speicherarray ansprechend auf ein Steuersignal; und einen Steuersignalgenerator zum Erzeugen des Steuersignals ansprechend auf ein Datenübernahmesignal, wobei das Steuersignal eine vorbestimmte minimale Pulsbreite des Datenübernahmesignals aufweist, umfaßt.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfaßt der Steuersignalgenerator ein Rücksetz-Setz-Flipflop zum Erzeugen des Steuersignals, wobei das Flipflop durch das Datenübernahmesignal gesetzt wird; und ein Tiefpaßfilter zum Empfangen des Datenübernahmesignals und zum Ausgeben eines Rücksetzsignals an das Flipflop, falls das Datenübernahmesignal größer ist als die vorbestimmte minimale Pulsbreite. Der Steuersignalgenerator umfaßt ferner ein zwischen das Tiefpaßfilter und das Flipflop gekoppeltes Verzögerungselement zum Verzögern des Rücksetzens des Flipflops über einen Zeitraum, der größer ist als die vorbestimmte minimale Pulsbreite.

Bei einem weiteren Aspekt der vorliegenden Erfindung umfaßt ein Verfahren zum Speichern von Daten in einer Speichervorrichtung folgende Schritte: Empfangen von Daten auf einem Datenbus; Zwischenspeichern der Daten von dem Datenbus ansprechend auf ein Datenübernahmesignal; und Zwischenspeichern der Daten in ein Speicherarray ansprechend auf ein Steuersignal, wobei das Steuersignal eine vorbestimmte minimale Pulsbreite des Datenübernahmesignals aufweist.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläuter. Es zeigen:

1 ein Zeitgebungsdiagramm eines Betriebs eines herkömmlichen Doppeldatenraten-SDRAMs (DDR-SDRAMs);

2 eine Dateneingabe-Latch-Schaltung für einen DDR-SDRAM gemäß der vorliegenden Erfindung;

3 einen Steuersignalgenerator zum Liefern eines Datenübernahmesignals (DQS) an die Dateneingabe-Latch-Schaltung der 2 gemäß der vorliegenden Erfindung; und

4 ein Zeitgebungsdiagramm eines DDR-SDRAMs gemäß der vorliegenden Erfindung.

Die vorliegende Erfindung bezieht sich auf eine Schaltung und ein Verfahren zum Unterdrücken der Wirkung eines Rauschens auf ein Postambel-Datenübernahmesignal DQS in einem Doppeldatenraten-SDRAM (DDR-SDRAM). Die vorliegende Erfindung erreicht diese Rauschunterdrückung, indem eine vorbestimmte minimale Pulsbreite des DQS-Signals garantiert wird. Auf diese Weise wird eine abfallende Flanke eines Hochfrequenzrauschens auf dem DQS-Signal, das ansonsten ungültige Daten auf einen Datenbus treiben würde, eliminiert.

Unter Bezugnahme auf 2 ist eine Dateneingabe-Latch-Schaltung 100 eines Ausführungsbeispiels der vorliegenden Erfindung vorgesehen. Die Dateneingabe-Latch-Schaltung 100 umfaßt eine Datenanschlußfläche 102 zum Koppeln der Schaltung 100 mit einem Datenbus, einen Empfänger 104 zum Empfangen von Daten von einer externen Quelle, eine Erststufenschaltung 106 zum Zwischenspeichern der empfangenen Daten und eine Zweitstufenschaltung 108 zum Zwischenspeichern der Daten in ein Speicherarray (nicht gezeigt) des DDR-SDRAMs. Die Erststufenschaltung 106 umfaßt ein erstes Transfergatter 110 und einen ersten Zwischenspeicher bzw. Latch 112 zum Zwischenspeichern ungerader Daten von dem Empfänger 104 und ein zweites Transfergatter 114 und einen zweiten Latch 116 zum Zwischenspeichern gerader Daten von dem Empfänger 104. Die Zweitstufenschaltung 108 umfaßt einen ersten Dreizustandsinverter 122 zum Zwischenspeichern der ungeraden Daten in das Speicherarray und einen zweiten Dreizustandsinverter 124 zum Zwischenspeichern der geraden Daten in das Speicherarray. Ferner umfaßt die Dateneingabe-Latch-Schaltung 100 ein drittes Transfergatter 118 und einen dritten Latch 120 zum Zwischenspeichern der geraden Daten von der Erststufenschaltung 106 zu der Zweitstufenschaltung 108.

Die Erststufenschaltung 106 wird durch ein ursprüngliches Datenübernahmesignal DQS gesteuert. Die Zweitstufenschaltung 108 wird durch ein Steuersignal einer DQS-Form gesteuert, das durch einen Steuersignalgenerator erzeugt wird, was nachstehend unter Bezugnahme auf 3 ausführlich beschrieben wird. Das Steuersignal DQS-Form ist das Datenübernahmesignal DQS, dem eine minimale Pulsbreite auferlegt ist. Dieses geformte DQS-Signal (DQS-Form) wird in der zweiten Stufe 108 der DDR-SDRAM-Dateneingabe-Latch-Schaltung verwendet, um zu verhindern, daß ungültige Daten zwischengespeichert werden, während die erste Stufe 106 der Dateneingabe-Latch-Schaltung das ursprüngliche DQS-Signal verwendet, um das Eingabezeitgeben der Daten nicht zu kompromittieren.

Unter Bezugnahme auf 3 umfaßt der Steuersignalgenerator 200 ein Rücksetz-Setz-Flipflop 202, ein Tiefpaßfilter 204 und ein Verzögerungselement 206. Der Steuersignalgenerator 200 formt das ursprüngliche DQS-Signal um, um dem Steuersignal DQS-Form eine minimale Pulsbreite aufzuzwingen. Der ursprüngliche DQS-Puls setzt das Rücksetz-Setz-Flipflop 202. Anschließend wird der DQS-Puls durch das Tiefpaßfilter (LPF – low paß filter) 204 und das Verzögerungselement (DE – delay element) 206 geleitet, um den Rücksetzpuls an dem Rücksetz-Setz-Flipflop 202 zu erzeugen. Das Tiefpaßfilter 204 wird verwendet, um jeden DQS-Hoch-Puls, der kürzer ist als eine vorbestimmte minimale Pulsbreite (Wmin), zu unterdrücken, wie in 4 gezeigt ist. Die minimale Pulsbreite Wmin ist etwas kürzer als eine minimale Pulsbreite des ursprünglichen DQS-Signals an der höchsten festgelegten Frequenz gewählt, um in der Lage zu sein, das Rauschen, jedoch nicht die gültigen DQS-Pulse zu eliminieren. Das Verzögerungselement 206 wird verwendet, um das Rücksetzen des Flipflops 202 zu verzögern, um die minimale Pulsbreite des Ausgangssignal DQS-Form zu erzeugen. Falls ein Puls auf der DQS-Leitung kürzer ist als Wmin, so verbleibt das Signal- DQS-Form in einem logischen hohen Zustand, bis ein Rücksetzsignal von einem gültigen DQS-Puls erzeugt wird. Somit werden keine ungültigen Daten auf den Datenbus geschrieben.

Bei einem weiteren Ausführungsbeispiel können der Steuersignalgenerator, das Tiefpaßfilter 204 und das Verzögerungselement 206 durch eine Pufferkette (Inverterkette) einer schwachen Größe ersetzt werden. Die Pufferkette kann eine Mehrzahl von Puffern, eine Mehrzahl von Invertern oder eine Kombination von Puffern und Invertern umfassen. Vorzugsweise ist die Pufferkette so bemessen, daß jeglicher Signalpuls, der kürzer ist als die vorbestimmte minimale Pulsbreite Wmin, unterdrückt wird, während trotzdem noch die erwünschte Verzögerung hinzugefügt wird, um das Flipflop 202 zu einem Zeitpunkt zurückzusetzen, um das Steuersignal DQS-Form mit der vorbestimmten minimalen Pulsbreite Wmin zu erzeugen.

Ein Betrieb der Dateneingabe-Latch-Schaltung 100 wird in bezug auf das Zeitgebungsdiagramm der 4 kurz beschrieben. Wenn Daten durch die Datenanschlußfläche 102 und den Empfänger 104 empfangen werden, werden ungerade Daten auf eine ansteigende Flanke des DQS-Signals hin zu einem Zeitpunkt t1 über das erste Transfergatter 110 in einen ersten Latch 112 zwischengespeichert, werden gerade Daten auf eine abfallende Flanke des DQS-Signals hin zu einem Zeitpunkt t2 über das zweite Transfergatter 114 in den zweiten Latch 116 zwischengespeichert, und werden die geraden Daten auf eine nachfolgende ansteigende Flanke des ursprünglichen DQS-Signals hin zu einem Zeitpunkt t3 über das Transfergatter 118 in den dritten Latch 120 zwischengespeichert. Zusätzlich setzt die ansteigende Flanke des DQS-Signals das Flipflop 202 des Steuersignalgenerators 200, um das Steuersignal DQS-Form zu erzeugen, Zeitpunkt t1, und das DQS-Signal wird an das Tiefpaßfilter 204 gesandt. Falls das DQS größer ist als die vorbestimmte minimale Pulsbreite Wmin, leitet das Tiefpaßfilter 204 das DQS an das Verzögerungselement weiter, das das Flipflop 202 anschließend zurücksetzt, um DQSForm auszugeben, d.h. eine abfallende Flanke von DQS-Form zu einem Zeitpunkt t2. DQSForm wird anschließend an den ersten und den zweiten Dreizustandsinverter 122, 124 angelegt, um die ungeraden und geraden Daten in das Speicherarray zwischenzuspeichern.

Falls das DQS-Signal geringer ist als die minimale Pulsbreite Wmin (Zeitpunkt t4), läßt das Tiefpaßfilter alternativ dazu das DQS-Signal nicht passieren, und das Flipflop 202 ist weiterhin darauf gesetzt, DQS-Form auszugeben. Wenn zu einem Zeitpunkt t5 ein gültiges DQS-Signal erzeugt wird, wird das Flipflop 202 wie oben beschrieben zurückgesetzt, wobei es DQSForm ausgibt und anschließend korrekte Daten auf den Datenbus zwischenspeichert.


Anspruch[de]
  1. Schaltung zum Speichern von Daten in einer Speichervorrichtung, die folgende Merkmale aufweist:

    eine Dateneingabe-Latch-Schaltung (100) zum Empfangen von zu speichernden Daten und zum Zwischenspeichern der Daten in einem Speicherarray ansprechend auf ein Steuersignal; und

    einen Steuersignalgenerator (200) zum Erzeugen des Steuersignals ansprechend auf ein Datenübernahmesignal, wobei das Steuersignal eine vorbestimmte minimale Pulsbreite (Wmin) des Datenübernahmesignals aufweist.
  2. Schaltung gemäß Anspruch 1, bei der der Steuersignalgenerator (200) folgende Merkmale aufweist:

    ein Rücksetz-Setz-Flipflop (202) zum Erzeugen des Steuersignals, wobei das Flipflop (202) durch das Datenübernahmesignal gesetzt wird; und

    ein Tiefpaßfilter (204) zum Empfangen des Datenübernahmesignals und zum Ausgeben eines Rücksetzsignals an das Flipflop, falls das Datenübernahmesignal größer ist als die vorbestimmte minimale Pulsbreite.
  3. Schaltung gemäß Anspruch 2, bei der der Steuersignalgenerator (200) ferner ein zwischen das Tiefpaßfilter (204) und das Flipflop (202) gekoppeltes Verzögerungselement (206) zum Verzögern des Rücksetzens des Flipflops über einen Zeitraum, der größer ist als die vorbestimmte minimale Pulsbreite (Wmin), umfaßt.
  4. Schaltung gemäß einem der Ansprüche 1 bis 3, bei dem der Steuersignalgenerator (200) folgende Merkmale aufweist:

    ein Rücksetz-Setz-Flipflop (202) zum Erzeugen des Steuersignals, wobei das Flipflop durch das Datenübernahmesignal gesetzt wird; und

    eine Pufferkette zum Empfangen des Datenübernahmesignals und zum Ausgeben eines Rücksetzsignals an das Flipflop, wobei die Pufferkette das Rücksetzsignal um einen Zeitraum, der größer ist als die vorbestimmte minimale Pulsbreite (Wmin), verzögert.
  5. Schaltung gemäß Anspruch 4, bei der die Pufferkette eine Mehrzahl von Invertern umfaßt.
  6. Schaltung gemäß Anspruch 4 oder 5, bei der die Pufferkette zumindest einen Puffer und zumindest einen Inverter umfaßt.
  7. Schaltung gemäß einem der Ansprüche 1 bis 6, bei der die Dateneingabe-Latch-Schaltung (100) eine Erststufenschaltung (106) zum Zwischenspeichern der empfangenen Daten ansprechend auf das Datenübernahmesignal und eine Zweitstufenschaltung (108) zum Zwischenspeichern der empfangenen Daten in das Speicherarray ansprechend auf das Steuersignal umfaßt.
  8. Schaltung gemäß Anspruch 7, bei der die Erststufenschaltung (106) ein erstes Transfergatter (110) und einen ersten Latch (112) zum Zwischenspeichern ungerader Daten ansprechend auf eine ansteigende Flanke des Datenübernahmesignals umfaßt.
  9. Schaltung gemäß Anspruch 8, bei dem die Zweitstufenschaltung (108) ein zweites Transfergatter (114) und einen zweiten Latch (116) zum Zwischenspeichern gerader Daten ansprechend auf eine abfallende Flanke des Datenübernahmesignals umfaßt.
  10. Schaltung gemäß Anspruch 9, die ferner ein drittes Transfergatter (118) und einen dritten Latch (120) zum Zwischenspeichern gerader Daten von der Erststufenschaltung (106) zu der Zweitstufenschaltung (108) umfaßt.
  11. Schaltung gemäß einem der Ansprüche 7 bis 10, bei der die Zweitstufenschaltung (108) einen ersten Tristate-Inverter (122) zum Zwischenspeichern ungerader Daten von der Erststufenschaltung (106) ansprechend auf eine abfallende Flanke des Steuersignals umfaßt.
  12. Schaltung gemäß Anspruch 11, bei der die Zweitstufenschaltung (108) einen zweiten Tristate-Inverter (124) zum Zwischenspeichern gerader Daten von der Erststufenschaltung (106) ansprechend auf eine abfallende Flanke des Steuersignals umfaßt.
  13. Verfahren zum Speichern von Daten in einer Speichervorrichtung, wobei das Verfahren folgende Schritte aufweist:

    Empfangen von Daten auf einem Datenbus;

    Zwischenspeichern der Daten von dem Datenbus ansprechend auf ein Datenübernahmesignal; und

    Zwischenspeichern der Daten in ein Speicherarray ansprechend auf ein Steuersignal, wobei das Steuersignal eine vorbestimmte minimale Pulsbreite (Wmin) des Datenübernahmesignals aufweist.
  14. Verfahren gemäß Anspruch 13, bei dem der Schritt des Zwischenspeicherns der Daten von dem Datenbus ferner folgende Schritte umfaßt:

    Zwischenspeichern ungerader Daten ansprechend auf eine ansteigende Flanke des Datenübernahmesignals; und Zwischenspeichern gerader Daten ansprechend auf eine abfallende Flanke des Datenübernahmesignals.
  15. Verfahren gemäß Anspruch 13 oder 14, bei dem das Zwischenspeichern der Daten in ein Speicherarray ansprechend auf eine abfallende Flanke des Steuersignals durchgeführt wird.
  16. Verfahren gemäß einem der Ansprüche 13 bis 15, bei dem das Steuersignal durch einen Steuersignalgenerator (200) erzeugt wird, der folgende Merkmale aufweist:

    ein Rücksetz-Setz-Flipflop (202) zum Erzeugen des Steuersignals, wobei das Flipflop (202) durch das Datenübernahmesignal gesetzt wird; und

    ein Tiefpaßfilter (204) zum Empfangen des Datenübernahmesignals und zum Ausgeben eines Rücksetzsignals an das Flipflop, falls das Datenübernahmesignal größer ist als die vorbestimmte minimale Pulsbreite.
  17. Schaltung gemäß Anspruch 16, bei der der Steuersignalgenerator (200) ferner ein zwischen das Tiefpaßfilter (204) und das Flipflop (202) gekoppeltes Verzögerungselement (206) zum Verzögern des Rücksetzens des Flipflops um einen Zeitraum, der größer ist als die vorbestimmte minimale Pulsbreite (Wmin), umfaßt.
Es folgen 3 Blatt Zeichnungen






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