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Dokumentenidentifikation DE10346230A1 22.04.2004
Titel Speicherbauelement, Betriebsverfahren, Speichersystem und Speichersteuereinheit
Anmelder Samsung Electronics Co., Ltd., Suwon, Kyonggi, KR
Erfinder Lee, Dong Yang, Yongin, KR;
Lee, Jae Hyeong, Sungnam, KR;
Lee, Jung Bae, Yongin, KR
Vertreter Patentanwälte Ruff, Wilhelm, Beier, Dauster & Partner, 70174 Stuttgart
DE-Anmeldedatum 25.09.2003
DE-Aktenzeichen 10346230
Offenlegungstag 22.04.2004
Veröffentlichungstag im Patentblatt 22.04.2004
IPC-Hauptklasse G11C 11/407
Zusammenfassung Die Erfindung bezieht sich auf ein Speicherbauelement (300) mit Speicherbänken (170), die jeweils eine Mehrzahl von in einer Matrix aus Zeilen und Spalten angeordneten Speicherzellen umfassen, auf ein zugehöriges Betriebsverfahren, auf ein Speichersystem mit mehreren Speicherbauelementen und auf eine zugehörige Speichersteuereinheit.
Erfindungsgemäß sind ein Programmierregister (200) zum Speichern gleichzeitiger Schreibinformation über die Anzahl von Speicherbänken, in denen Daten gespeichert werden, in einem Schreibvorgang sowie eine Steuereinheit (310) zum Auswählen einer der dem Schreibvorgang unterworfenen Speicherbänke in einem Lesevorgang in Reaktion auf die gleichzeitige Schreibinformation zum Auslesen von Speicherzellendaten aus der ausgewählten Bank vorgesehen.
Verwendung z. B. für Halbleiterspeicher vom DRAM-Typ.

Beschreibung[de]

Die Erfindung bezieht sich auf ein Speicherbauelement mit Speicherbänken, die jeweils eine Mehrzahl von in einer Matrix aus Zeilen und Spalten angeordneten Speicherzellen umfassen, auf ein zugehöriges Betriebsverfahren, auf ein Speichersystem mit mehreren Speicherbauelementen und auf eine zugehörige Speichersteuereinheit.

DRAM (dynamischer Speicher mit wahlfreiem Zugriff) ist ein Speichertyp, der ein digitales Signal über einen Bus in Abhängigkeit von der Anforderung einer Zentralprozessoreinheit (CPU) in einem System sendet oder empfängt. Vom Standpunkt der Signal- bzw. Bitübertragung fokussiert sich das Interesse beim DRAM auf die Optimierung der elektrischen Signalübertragung, wie Datenbreite oder Treiberstärke eines Datenausgabepuffers. Insbesondere besteht ein Bedarf nach schneller und hinsichtlich Signal-/Rausch(S/N)-Verhältnis präziser Signalübertragung abhängig von der Anforderung der CPU. Mit Anwendung von DRAMs für Netzwerksysteme ist jedoch eine schnelle und präzise Übertragung von Information von größerer Bedeutung geworden als eine schnelle und präzise Übertragung von Signalen. Vom Standpunkt der Informationsübertragung besteht ein Bedarf an einer gleichmäßigen Datenübertragung zwischen dem DRAM und Übertragungsobjekten. Dementsprechend sind zahlreiche Versuche unternommen worden, um die Übertragungseffizienz ohne Leerlaufzeit auf einem Bus zu steigern.

1 veranschaulicht im Blockschaltbild einen herkömmlichen DRAM 100 mit doppelter Datenrate (DDR). Wie daraus ersichtlich, überträgt der DDR-DRAM 100 Adresssignale ADD zu einer Bankauswahleinheit 120, einem Zeilenpuffer 130 und einem Spaltenpuffer 140 in Reaktion auf ein von einem Adressregister 110 zugeführtes Taktsignal CLK. Ein Ausgangssignal der Bankauswahleinheit 120 und ein Ausgangssignal des Zeilenpuffers 130 werden von einem Zeilendecoder 150 decodiert, und ein Ausgangssignal eines Spaltenpuffers wird durch einen Spaltendecoder 160 decodiert. In einem Speicherblock 170 mit mehreren Bänken werden Speicherzellen ausgewählt, die zu einer durch den Zeilendecoder 150 aktivierten Wortleitung und einer durch den Spaltendecoder 160 aktivierten Bitleitung gehören. In einem Schreibvorgang werden von einem Dateneingaberegister 230 zugeführte Daten DQi in ausgewählte Speicherzellen geschrieben. In einem Lesevorgang werden Daten der ausgewählten Speicherzellen als Ausgabedaten DQi über einen Abtastverstärker (S/A) 180 und einen Ausgabepuffer 220 abgegeben. Das abgegebene Datensignal DQi kann auf verschiedene Weise mit Latenzinformation und Bündellängeninformation mittels einer entsprechenden Steuereinheit 210 versehen werden. Die Latenzinformation und die Bündellängeninformation werden in einem Programmierregister 200 in Abhängigkeit vom zugeführten Taktsignal CLK und mehreren Steuersignalen CKE, /CS, /RAS, /CAS und /WE über ein Zeitsteuerungsregister 190 gespeichert.

Anhand von 2 wird nachfolgend auf die Betriebsweise dieses DDR-DRAMs 100 für den Beispielfall eingegangen, dass ein Zeilentaktzyklus tRC auf 10 Taktzyklen (10×tCK), eine /RAS-zu-/CAS-Verzögerungszeit (tRCD) auf drei Taktzyklen (3×tCK) und eine CAS-Latenz (CL) auf den Wert drei festgelegt sind.

Wie aus 2 zu erkennen, wird bei einem Takt 0 ein erster aktiver Zeilenbefehl A0 zugeführt. Nach Ablauf der Zeitdauer tRCD ab dem Takt 0 wird bei einem Takt 3 ein Lesebefehl R0 relativ zu einem ersten, bei niedrigem Pegel aktiven Zustand zugeführt. Nach einem zu „CL=3" gehörigen Taktzyklus wird ein erster Datenwert Q0 als Datensignal DQi im Takt 6 abgegeben. Beim Takt 10, der erreicht wird, wenn seit dem Takt 0 die Zeit tRC verstrichen ist, wird ein zweiter aktiver Zeilenbefehl A1 zugeführt. Bei einem Takt 13, der erreicht wird, wenn seit dem Takt 10 die Zeit tRC verstrichen ist, wird ein Lesebefehl R1 relativ zu einem zweiten, auf niedrigem Pegel aktiven Zustand zugeführt. Nach dem zu „CL=3" gehörigen Taktzyklus wird bei einem Takt 16 ein zweiter Datenwert Q1 abgegeben.

Wenn ein Netzwerksystem durch Verwenden eines solchen DDR-DRAMs mit dem Trend in Richtung hoher Geschwindigkeit einer Kommunikationseinrichtung realisiert wird, verkürzt sich die Datenzugriffszeit, was die Datenübertragungsdauer verringert. Somit kann ein Betrieb mit hoher Geschwindigkeit erzielt werden. Vom Standpunkt des Netzwerksystems wird erwartet, dass die über Busleitungen im System übertragenen Daten ohne Aufschub oder Leerlaufzeit übertragen werden, d.h. eine hohe Buseffizienz erhalten wird.

Angesichts der vorstehend erläuterten Betriebszeitsteuerung des DDR-DRAMs 100 von 1 beträgt die Buseffizienz zwischen dem ersten Datenwert Q0 und dem zweiten Datenwert Q1, die als Dateneingabe-/ Datenausgabesignal DQ1 geladen werden, lediglich etwa 20%, da der erste Datenwert Q0 nur während zwei von zehn Takten geladen wird. Da pro tRC-Zeit nur ein Zugriff möglich ist, begrenzt dies entsprechend die pro Zeiteinheit übertragbare Datenmenge, so dass dieser herkömmliche DDR-DRAM für Netzwerksysteme nicht gut geeignet ist.

Der Erfindung liegt als technisches Problem die Bereitstellung eines Speicherbauelements, eines Betriebsverfahrens hierfür, eines Speichersystems und einer Speichersteuereinheit zugrunde, mit denen die oben genannten Schwierigkeiten herkömmlicher solcher Systeme und Verfahren wenigstens teilweise behoben werden und die sich insbesondere gut für ein Netzwerksystem eignen, das eine hohe Buseffizienz erfordert.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Speicherbauelementes mit den Merkmalen des Anspruchs 1, eines Betriebsverfahrens hierfür mit den Merkmalen des Anspruchs 6 oder 12, eines Speichersystems mit den Merkmalen des Anspruchs 10 und einer Speichersteuereinheit mit den Merkmalen des Anspruchs 11.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:

1 ein Blockschaltbild eines herkömmlichen DDR-DRAMs,

2 ein Zeitablaufdiagramm für den DDR-DRAM von 1,

3 ein Blockschaltbild eines erfindungsgemäßen Speicherbauelements,

4 ein Blockdiagramm einer Steuerlogik im Speicherbauelement von 3,

5 ein Zeitablaufdiagramm für das Speicherbauelement von 3,

6 ein Blockdiagramm eines erfindungsgemäßen Speichersystems,

7 ein Zeitsteuerungsdiagramm für das Speichersystem von 6 und

8 ein Zeitsteuerungsdiagramm eines herkömmlichen Speichersystems zum Vergleich mit dem Zeitsteuerungsdiagramm von 7.

3 zeigt ein erfindungsgemäßes Speicherbauelement 300 mit einem Adressenregister 110, einer Bankauswahleinheit 120, einem Zeilenpuffer 130, einem Spaltenpuffer 140, einem Zeilendecoder 150, einem Spaltendecoder 160, mehreren Speicherbänken 170, einem Abtastverstärker (S/A) 180, einem Dateneingaberegister 230, einem Zeitsteuerungsregister 190, einem Programmierregister 200, einer Latenz- und Bündellängensteuereinheit 210 und einem Ausgabepuffer 220, ähnlich dem Speicherbauelement 100 von 1. Darüber hinaus umfasst das Speicherbauelement 300 eine Steuereinheit 310 und einen Befehlsdecoder 320 im Unterschied zum Speicherbauelement 100 von 1. Das Programmierregister 200 speichert simultane Schreibinformation. Der Befehlsdecoder 320 erzeugt ein Schreibsignal WRITE und ein Lesesignal READ durch Kombination von Steuersignalen CLK, CKE, ICS, /RAS, /CAS und /WE, die dem Zeitsteuerungsregister 190 zugeführt werden.

4 veranschaulicht genauer die Steuereinheit 310, die eine Bankzustandsspeichereinheit 410, eine Bankzustandsdetektionseinheit 420 und eine tRC-Informationseinheit 430 umfasst. Die Bankzustandsspeichereinheit 410 weist eine Mehrzahl von Registern auf, im gezeigten Beispiel vier Register 411, 412, 413 und 414, und speichert Informationen über eine momentan benutzte Bank in Reaktion auf ein Adresssignal ADD, das Lesesignal READ und das Programmierregister (MRS) 200. Nach Durchführen eines Schreibvorgangs in entsprechende Bänke abhängig von im Programmierregister (MRS) 200 gespeicherter simultaner Schreibinformation initialisiert die Bankzustandsspeichereinheit 410 diejenigen der Register 411 bis 414, die den Bänken in einem Zustand „0" entsprechen. Wenn z.B. das Adresssignal ADD in einem Lesevorgang eine erste Bank BANK0 auswählt, wird im ersten Register 411 der Bankzustandsspeicheeinheit 410 ein Zustand „1" gespeichert. Wenn das Adresssignal ADD eine dritte Bank BANK 2 im nächsten Lesevorgang auswählt, wird im dritten Register 413 der Bankzustandsspeichereinheit 410 ein Zustand „1" gespeichert.

Die Bankzustandsdetektionseinheit 420 überwacht die Werte der Register 411 bis 414 in der Bankzustandsspeichereinheit 410 und stellt fest, ob das zusammen mit einem momentanen Lesevorgang zugeführte Adresssignal ADD Bänke auswählt, die in einem vorhergehenden Lesebefehl benutzt wurden, z.B. die erste Bank BANK0 oder die dritte Bank BANK2. Wenn das momentan zugeführte Adresssignal ADD z.B. die im vorhergehenden Lesebefehl benutzte erste Bank BANK0 auswählt, erlaubt es die Bankzustandsdetektionseinheit 420 der Bankauswahleinheit 120 von 3, so zu arbeiten, dass die zweite Bank BANK1 oder die vierte Bank BANK3 ausgewählt wird, die im vorhergehenden Lesevorgang unbenutzt blieb. Wenn die zweite Bank BANK1 als eine momentan ausgewählte Bank festgelegt wird, ändert die Bankzustandsdetektionseinheit 420 einen Wert „0" des zweiten Registers 412 in der Bankzustandsspeichereinheit 410 in einen Wert „1".

Die tRC-Informationseinheit 430 erzeugt ein Rücksetzsignal RESET immer dann, wenn ein Taktzyklus einer Zeilenzyklusdauer (tRC) verstrichen ist, wodurch die Register 411 bis 414 in der Bankzustandsspeichereinheit 410 auf den Wert „0" zurückgesetzt werden. Nach Durchführen eines Schreibvorgangs in entsprechende Bänke abhängig von der im Programmierregister 200 gespeicherten gleichzeitigen Schreibinformation setzt die tRC-Informationseinheit 430 die den Bänken zugeordneten Register 411 bis 414 auf den Wert „0" zurück.

5 veranschaulicht eine Zeitsteuerung für Lesebetrieb des Speicherbauelements 300 von 3, wie in 2 für das Beispiel, dass die tRC-Zeit auf zehn Taktzyklen (10×tCK), die tRCD-Zeit auf drei Taktzyklen (3×tCK) und der CL-Wert auf drei festgelegt sind.

Wie aus 5 ersichtlich, wird zu einem Takt 0 während eines ersten Zeilenzyklus tRC ein erster, auf niedrigem Pegel aktiver Befehl A0 zugeführt. Nach Ablauf der Zeit tRCD wird beim Takt 3 ein erster Lesebefehl R0 relativ zu einem ersten, auf niedrigem Pegel aktiven Zustand zugeführt. Bei einem Takt 2 wird ein zweiter, auf niedrigem Pegel aktiver Befehl A1 zugeführt. Nach Ablauf der Zeitdauer tRCD relativ zu einem zweiten, auf niedrigem Pegel aktiven Zustand wird ein zweiter Lesebefehl R1 zugeführt. Nach Ablauf der Zeitdauer tRCD ab einem Takt 4, zu dem ein dritter, auf niedrigem Pegel aktiver Befehl A2 zugeführt wird, wird bei einem Takt 7 ein dritter Lesebefehl R2 relativ zu einem dritten, auf niedrigem Pegel aktiven Zustand zugeführt. Nach Ablauf der Zeitdauer tRCD ab einem Takt 6, zu dem ein vierter, auf niedrigem Pegel aktiver Befehl A3 zugeführt wird, wird bei einem Takt 9 ein vierter Lesebefehl R3 relativ zu einem vierten, auf niedrigem Pegel aktiven Zustand zugeführt.

Nach einem „CL=3" entsprechenden Taktzyklus seit dem Takt 3, zu dem der erste Lesebefehl R0 zugeführt wird, wird ein erster Datenwert Q0 im Takt 6 der DQi-Leitung zugeführt. Nach Ablauf des „CL=3" entsprechenden Taktzyklus seit dem Takt 5, zu dem der zweite Lesebefehl R1 zugeführt wurde, wird ein zweiter Datenwert Q1 bei einem Takt 8 abgegeben. Nach Ablauf des „CL=3" entsprechenden Taktzyklus ab dem Takt 7, zu dem der dritte Lesebefehl R2 zugeführt wird, wird ein dritter Datenwert Q2 bei einem Takt 10 abgegeben. Nach Ablauf des „CL=3" entsprechenden Taktzyklus ab dem Takt 9, zu dem der vierte Lesebefehl R3 zugeführt wird, wird ein vierter Datenwert Q3 bei einem Takt 12 abgegeben.

Der erste bis vierte Datenwert Q0 bis Q3 können mit verschiedenen Bits abhängig von der Eingabe/Ausgabe-Konfiguration des Speicherbauelements 300 abgegeben werden, z.B. ×4, ×8, ×16, ×32 etc. Sie können sequentiell mit einem Zeitintervall tRRD erzeugt werden, das der Verzögerung von zeilenaktivem zu zeilenaktivem Zustand entspricht. Die tRRD-Zeit ist eine Minimaldauer, die dazu dient, Fehler zu verhindern, welche ansonsten durch eine Versorgungspegelschwankung aufgrund des Betriebs eines Abtastverstärkers verursacht werden kann. Im Beispiel des Zeitablaufdiagramms von 5 beträgt die tRRD-Zeit etwa zwei Taktzyklen.

Ein zweiter Zeilenzyklus tRC ist weitestgehend identisch zum ersten Zeilenzyklus tRC ab dem Takt 10 und braucht daher hier nicht im Detail erläutert werden.

Als nächstes wird die Leitung für die Dateneingabe-/Datenausgabesignale DQi des Speicherbauelements 300 von 3 mit der oben beschriebenen Zeitsteuerung des Betriebs erläutert. Während acht von zehn Takten werden die ersten bis vierten Datenwerte Q0 bis Q3 geladen, d.h. die Buseffizienz beträgt 80% und ist damit deutlich höher als die herkömmliche Buseffizienz von 20%. Abhängig vom CL-Wert oder der Festlegung der tRCD-Zeit können Daten mit jedem Takt geladen werden, was eine Buseffizienz von bis zu annähernd 100% möglich macht.

Da die vier Bänke BANK0 bis BANK3 in einem Schreibvorgang gleichzeitig geschrieben werden, verringert sich eine nutzbare Speicherkapazität des Speicherbauelements 300 von 3 auf ein Viertel der ursprünglichen Kapazität. Ein Kommunikationsnetzwerk ist jedoch mit einer höheren Buseffizienzfunktion stark bevorzugt, so dass das Speicherbauelement 300 von 3 als Netzwerk-DRAM in einem Kommunikationsnetzwerk geeignet ist.

Nachfolgend wird auf ein erfindungsgemäßes Speichersystem 600 unter Bezugnahme auf 6 näher eingegangen. Wie daraus ersichtlich, umfasst dieses Speichersystem 600 eine Speichersteuereinheit 610, ein erstes Speicherbauelement 620 und ein zweites Speicherbauelement 630. Die Speichersteuereinheit 610 erzeugt ein erstes Chipauswahlsignal CS0 und ein zweites Chipauswahlsignal CS1, um das erste Speicherbauelement 620 bzw. das zweite Speicherbauelement 630 auszuwählen. Abhängig von einem von der Speichersteuereinheit 610 erzeugten Befehl CMD, z.B. READ oder WRITE, werden Betriebsarten für das erste und das zweite Speicherbauelement 620, 630 festgelegt.

Nachfolgend wird auf die Betriebszeitsteuerung für das Speichersystem 600 unter Bezugnahme auf 7 näher eingegangen. Wie aus 7 ersichtlich, aktiviert die Speichersteuereinheit 610 das erste und zweite Chipauswahlsignal CS0, CS1 zusammen mit dem Schreibbefehl WRITE, um das erste und zweite Speicherbauelement 620, 630 auszuwählen. Dadurch werden die gleichen Daten im Schreibvorgang gleichzeitig in das erste und zweite Speicherbauelement 620, 630 geschrieben. Danach aktiviert die Speichersteuereinheit 610 entgegengesetzt das erste und zweite Chipauswahlsignal CS0, CS1 relativ zum Lesebefehl READ. Dadurch werden Daten vom ersten und zweiten Speicherbauelement 620, 630 sukzessiv auf eine nicht gezeigte Datenbusleitung abgegeben.

Wenngleich im gezeigten Beispiel das Speichersystem zwei Speicherbauelemeunte aufweist, versteht es sich, dass die Erfindung in gleicher Weise auf Speichersysteme mit drei oder mehr Speicherbauelementen anwendbar ist. Eine zugehörige Speichersteuereinheit aktiviert jeweils zwei oder mehr Speicherbauelemente in einem Schreibvorgang, um gleichzeitig den Schreibvorgang für die entsprechenden Speicherbauelemente zu instruieren, und sie aktiviert gleichzeitig individuelle zugehörige Speicherbänke in einem Lesevorgang, um den Lesevorgang für die betreffenden Bänke zu instruieren.

Zu Vergleichszwecken ist zusätzlich zum Zeitablaufdiagramm von 7 ein Zeitablaufdiagramm eines herkömmlichen Speichersystems in 8 veranschaulicht. Wie aus 8 ersichtlich, werden in diesem Fall das erste und zweite Chipauswahlsignal CS0, CS1 entgegengesetzt relativ zu einem Schreibbefehl WRITE und einem Lesebefehl READ aktiviert. Immer wenn das erste Speicherbauelement 620 oder das zweite Speicherbauelement 630 durch das erste Chipauswahlsignal CS0 oder das zweite Chipauswahlsignal CS1 ausgewählt wird, wird ein Datenschreibvorgang oder Datenlesevorgang ausgeführt. Dementsprechend ergibt sich keine sukzessive Datenausgabe auf eine Datenbusleitung.

Im Ergebnis ist das Speichersystem 600 von 6 mit dem Betriebssteuerungsverhalten gemäß 7 auch für ein Netzwerksystem geeignet, das eine hohe Buseffizienz erfordert.

Erfindungsgemäß wird nach einem Schreibvorgang in vorgegebene Bänke eines Speicherbauelements ein Lesevorgang aus diesen Bänken so durchgeführt, dass Daten sukzessiv ausgegeben werden. Dadurch ist das Speicherbauelement für ein Netzwerksystem gut geeignet.


Anspruch[de]
  1. Speicherbauelement mit

    – Speicherbänken (170) mit einer Mehrzahl von matrixförmig in Zeilen und Spalten angeordneten Speicherzellen,

    gekennzeichnet durch

    – ein Programmierregister (200) zum Speichern simultaner Schreibinformation über die Anzahl an Speicherbänken, in welchen Daten gespeichert werden, in einem Schreibvorgang und

    – eine Steuereinheit (310) zum Auswählen einer der dem Schreibvorgang unterworfenen Speicherbänke in Reaktion auf die simultane Schreibinformation in einem Lesevorgang, um Speicherzellendaten in der ausgewählten Speicherbank auszulesen.
  2. Speicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass die Steuereinheit folgende Elemente umfasst:

    – eine Bankzustandsspeichereinheit (410) zum Speichern von Information über eine Speicherbank, die durch dem Speicherbauelement zugeführte Adresssignale ausgewählt wird, im Lesevorgang und

    – eine Bankzustandsdetektionseinheit (420) zur Detektion der Information der Bankzustandsspeichereinheit und zum Auswählen einer anderen Speicherbank anstelle der ausgewählten Speicherbank zur Durchführung eines weiteren Lesevorgangs.
  3. Speicherbauelement nach Anspruch 2, weiter dadurch gekennzeichnet, dass die Steuereinheit darauf ausgelegt ist, den Schreibvorgang für entsprechende Speicherbänke in Reaktion auf die gleichzeitige Schreibinformation durchzuführen und dann die Bankzustandsspeichereinheit zurückzusetzen.
  4. Speicherbauelement nach Anspruch 2 oder 3, weiter dadurch gekennzeichnet, dass die Steuereinheit eine tRC-Informationseinheit (430) aufweist, um die Bankzustandsspeichereinheit immer dann zurückzusetzen, wenn ein Taktzyklus einer vorgesehenen Zeilenzyklusdauer des Speicherbauelements abgelaufen ist.
  5. Speicherbauelement nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass das Programmierregister ein Modusregister im Speicherbauelement umfasst.
  6. Betriebsverfahren für ein Speicherbauelement zum Detektieren von Daten durch Auswählen einer von mehreren Speicherbänken, in welche die Daten geschrieben werden,

    gekennzeichnet durch folgende Schritte:

    – Speichern eines gleichzeitigen Schreibsignals, um anzuzeigen, in wieviele Speicherbänke Daten gespeichert werden, in einem Schreibvorgang,

    – Durchführen eines Schreibvorgangs in entsprechende Speicherbänke in Reaktion auf das Signal für gleichzeitiges Schreiben,

    – Auswählen einer der dem Schreibvorgang unterworfenen Speicherbänke zum Durchführen eines Lesevorgangs und Speichern von Information über eine ausgelesene Speicherbank in einer Bankzustandsspeichereinheit und

    – Auswählen einer anderen Speicherbank anstelle der ausgelesenen Speicherbank zur Durchführung eines nächsten Lesevorgangs.
  7. Betriebsverfahren nach Anspruch 6, weiter dadurch gekennzeichnet, dass die Bankzustandsspeichereinheit nach Durchführen des Schreibvorgangs in die betreffenden Speicherbänke in Reaktion auf die gleichzeitige Schreibinformation zurückgesetzt wird.
  8. Betriebsverfahren nach Anspruch 6 oder 7, weiter dadurch gekennzeichnet, dass die Bankzustandsspeichereinheit immer dann zurückgesetzt wird, wenn ein Taktzyklus einer vorgesehenen Zeilenzykluszeit des Speicherbauelements abgelaufen ist.
  9. Betriebsverfahren nach einem der Ansprüche 6 bis 8, weiter dadurch gekennzeichnet, dass das Speichern des gleichzeitigen Schreibsignals ein Speichern desselben in einem Modusregister des Speicherbauelements umfasst.
  10. Speichersystem mit

    – wenigstens zwei Speicherbauelementen (602, 630), dadurch gekennzeichnet, dass

    – die wenigstens zwei Speicherbauelemente jeweils durch wenigstens ein Chipauswahlsignal ausgewählt werden, um einen Schreibvorgang und einen Lesevorgang auszuführen, und

    – eine Speichersteuereinheit (610) vorgesehen ist, um gleichzeitig den Schreibvorgang für zugehörige Speicherbauelemente zu instruieren, indem zwei oder mehr Chipauswahlsignale im Schreibvorgang aktiviert werden, und um individuell Lesevorgänge der betreffenden Speicherbänke durch individuelles Aktivieren eines der Chipauswahlsignale der zugehörigen Speicherbänke zu instruieren.
  11. Speichersteuereinheit, gekennzeichnet durch

    – eine Bankzustandsspeichereinheit (410) zum Speichern von Information über eine Speicherbank, die von Adresssignalen ausgewählt wird, welche einem Speicherbauelement zugeführt werden, und

    – eine Bankzustandsdetektionseinheit zum Detektieren von Information der Bankzustandsspeichereinheit und zum Auswählen einer anderen Speicherbank anstelle der zuvor ausgewählten Speicherbank zum Durchführen eines entsprechenden Lesevorgangs sowie zum Übertragen von Information über die andere Bank zur Bankzustandsspeichereinheit.
  12. Verfahren zum Betrieb eines Speicherbauelements, gekennzeichnet durch folgende Schritte:

    – Aktivieren eines ersten und zweiten Chipauswahlsignals und eines Schreibbefehls zum Auswählen eines ersten und zweiten Speicherbauelements,

    – gleichzeitiges Schreiben von Daten in das erste und zweite Speicherbauelement und

    – Aktivieren des ersten und zweiten Chipauswahlsignals entgegengesetzt relativ zu einem Lesebefehl und sukzessives Ausgeben von Daten des ersten und zweiten Speicherbauelements auf eine Datenbusleitung.
Es folgen 7 Blatt Zeichnungen






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