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Dokumentenidentifikation DE69722914T2 19.05.2004
EP-Veröffentlichungsnummer 0000872847
Titel SPEICHER
Anmelder Oki Electric Industry Co., Ltd., Tokio/Tokyo, JP
Erfinder TAKASUGI, Atushi, Minato-ku, Tokyo 105, JP
Vertreter Betten & Resch, 80333 München
DE-Aktenzeichen 69722914
Vertragsstaaten DE, FR, GB, NL
Sprache des Dokument EN
EP-Anmeldetag 30.10.1997
EP-Aktenzeichen 979096963
WO-Anmeldetag 30.10.1997
PCT-Aktenzeichen PCT/JP97/03954
WO-Veröffentlichungsnummer 0098019309
WO-Veröffentlichungsdatum 07.05.1998
EP-Offenlegungsdatum 21.10.1998
EP date of grant 18.06.2003
Veröffentlichungstag im Patentblatt 19.05.2004
IPC-Hauptklasse G11C 11/407
IPC-Nebenklasse G11C 7/00   

Beschreibung[de]

Die vorliegende Erfindung betrifft die Schaltungsstruktur eines Halbleiterspeichers.

In letzter Zeit ist mit der Verbreitung des Internets und der Verbreitung von Farbkopierern der Markt für digitale Standbildkameras, die fotografische Daten direkt in eine Personalcomputer (PC) lesen, sehr schnell größer geworden.

Ein einfaches Blockdiagramm eines herkömmlichen digitalen Standbildkamerasystems ist in 2 gezeigt. Die interne Verarbeitung des digitalen Standbildkamerasystems wird nachfolgend unter Bezugnahme auf 2 beschrieben. Zum Vereinfachen der Beschreibung wird das digitale Standbildkamerasystem im Folgenden einfach "Kamera" genannt.

Bildinformation wird in die Kamera über eine ladungsgekoppelte Vorrichtung (CCD) a hereingenommen. Als nächstes werden die Bilddaten, die hereingenommen worden sind, durch einen Eingabeabschnitt IC b in ein digitales Signal umgewandelt und in einen Grafikspeicher e hereingenommen. Es ist für Kameras mit mittlerer Qualität oder darüber normal, einen Mehrfachport-DRAM oder einen Speicher, der als VRAM bekannt ist, in einem Grafikpuffer zu verwenden. Dieser Typ von Mehrfachport-DRAM ist ein international standardisierter Speicher mit zwei Ports, nämlich einem DRAM-Port, der genauso wie ein DRAM für einen allgemeinen Einsatz arbeitet, und einem SAM-Port, der zu einem seriellen Zugriff zum Anzeigen eines Bildes auf einer CRT oder einem Flüssigkristallschirm etc. fähig ist.

Daten, die von der CCD hereingenommen sind, können als Bewegtbild, das durch die Augen eines Kameranutzers gesehen wird, entweder als Videoausgabe über ein sequentielles Schreiben in den Mehrfachport-DRAM, einen Videocodierer h, einen D/A-Wandler i und einen Puffer j zugeführt werden, oder tatsächlich auf einer Flüssigkristalltafel k etc. gesehen werden. Dies ist der Schaltungsbetrieb, wenn ein durch eine Fernsehkamera aufgenommenes Bild sofort auf einem Fernsehgerät angeschaut wird und nicht transformiert wird.

Weiterhin gibt es bei einer allgemeinen Kamera einen Verschluss in einem Tasteneingabeabschnitt d, und ab der Zeit, zu welcher veranlasst wird, dass eine Verschlusstaste durch eine digitale Standbildkamerasteuerung c mit einem ROM, einem RAM, einem Mikroprozessorkern und einem Zeitgeber, etc. gedrückt wird, wird eine CCD-Eingabe von a in der Schwebe gehalten bzw. kurzzeitig unterbrochen, und eine Bildkompression einer Bildinformation, die im Mehrfachport-DRAM gespeichert worden ist (ein Bild zu dem Zeitpunkt, zu welchem der Verschluss gedrückt wurde), wird begonnen.

Die im Mehrfachport-DRAM e gespeicherte Information wird als feste Blockinformation hereingenommen, und das Ergebnis eines Vergleichs wird temporär in einem Pufferspeicher f gespeichert (allgemein wird ein DRAM für allgemeine Zwecke verwendet).

Hier hält das SAM-Port des Mehrfachport-DRAM ein Ausgeben eines Videos auf dieselbe Weise wie bevor der Verschluss gedrückt wird, und zwar selbst während die im Mehrfachport-DRAM gespeicherte Bildinformation komprimiert und zum Pufferspeicher f transferiert wird. Zu dieser Zeit wird neue Bildinformation nicht von der CCD übertragen bzw. gesendet, so dass eine Bildausgabe von der Videokamera ein Standbild ist (das komprimierte Bild ist dieses ausgegebene Standbild).

Wenn dieser Grafikspeicher den oben angegebenen Mehrfachport-DRAM mit zwei Ports nicht hat, aber einen herkömmlichen Speicher für allgemeine Zwecke verwendet, wie beispielsweise einen Einzelport-Speicher, gibt es keine Videoausgabe, während ein durch Drücken des Verschlusses erhaltenes Bild komprimiert wird, was anders ausgedrückt bedeutet, dass ein Bild, das von einem Anwender angeschaut wird, vollkommen dunkel ist. Demgemäß ist der kommerzielle Wert bezüglich einer Kamera im Vergleich mit einer Kamera, die einen Mehrfachport-DRAM verwendet, nicht sehr vorteilhaft.

Wenn eine Videoausgabe fortgesetzt ausgegeben wird, während der Verschluss gedrückt wird, und die Bilddaten komprimiert werden, ohne dass dieser Mehrfachport-DRAM verwendet wird, ist gegenwärtig ein neuer, separater Bildspeicher für eine Bildausgabe nötig. Ebenso wird, wie es später beschrieben wird, in Zukunft ein Verfahren zum Ersetzen eines DRAM für allgemeine Zwecke und zum Verwenden eines extrem schnellen synchronen DRAM (SDRAM) und zum Ausführen einer Bildkompression und einer Videoausgabe im Zeitmultiplex betrachtet.

Wenn dieser Typ von neuem separaten Speicher für Grafiken verwendet wird, wird der Montagebereich an einem Port erhöht, wird die Anzahl von Komponenten auch erhöht und steigen daher die Kosten an. Weiterhin wird dann, wenn ein extrem schneller synchroner DRAM (SDRAM) verwendet worden ist, eine Steuerung schwierig, ist es unvermeidbar, dass Zugriffe auf den Speicher mehr als verdoppelt werden (weil eine Kompression und eine Videoausgabe an zwei Ports ausgeführt werden), was garantiert, dass ein Arbeitsspielraum extrem schwierig wird, und wird der Aufbau der Steuerung schwierig.

Als nächstes wird der Mehrfachport-DRAM e in 2 detailliert beschrieben. 3 ist ein Schaltungsdiagramm eines herkömmlichen Mehrfachport-DRAM.

Zuallererst wird die Funktion von Signalen beschrieben, die zum Steuersignalgenerator I in 3 eingegeben werden. Vom Steuersignalgenerator I erzeugte Steuersignale werden tatsächlich zu jeder der in 3 gezeigten Schaltungen eingegeben, aber dies ist zur Vereinfachung weggelassen worden, und diese Signale steuern die Zugriffsoperation des Mehrfachport-DRAM. RAS/ ist ein Zeilenadressenhinweis-, CAS/ ist ein Spaltenadressenhinweis-, WE/ ist ein Schreibfreigabe-, DT/OE/ ist ein Datentransfer- und Ausgabesteuerungs-, SC/ ist ein serielles Takt- und SE/ ist ein serielles Zugriftsfreigabesignal.

Als nächstes wird die Anschlussbeziehung jedes Elements beschrieben.

Wie es in 3 gezeigt ist, sind Speicherzelleneinheiten Cij (i = 1 ~ n, j = 1 ~ m, wobei m, n beliebige ganze Zahlen sind), die aus einem Speicherzellenkondensator und einem Transistor bestehen, an eine Wortleitung WLj (j = 1 ~ m: wobei m eine beliebige ganze Zahl ist) und eine Bitleitung eines Bitleitungspaars BLi, /BLi (i = 1 n: wobei n eine beliebige ganze Zahl ist), die komplementäre Signalleitungen sind, angeschlossen.

Leseverstärker SAk (k = 1 ~ n: wobei n eine beliebige ganze Zahl ist) sind zwischen den Bitleitungspaaren BLi, /BLi angeschlossen. Transistoren Trai, Trai/ (i = 1 ~ n: wobei n eine beliebige ganze Zahl ist), die eine Einrichtung zum Schalten zwischen den Bitleitungen BLi und /BLi bilden, sind zwischen dem linken Endteil der Bitleitungspaare BLi, /BLi und Datenbussen D, /D angeschlossen.

Transistoren Trbi, Trbi/ (i = 1 ~ n: wobei n eine beliebige ganze Zahl ist), die eine Einrichtung zum Schalten zwischen den Bitleitungen BLi und /BLi bilden, und Transistoren Trci, Trci/ (i = 1 ~ n: wobei n eine beliebige ganze Zahl ist), die eine Einrichtung zum Schalten zwischen seriellen Datenbussen SD, /SD bilden, sind zwischen dem rechten Endteil der Bitleitungspaare BLi, /BLi und den seriellen Datenbussen SD, /SD in Reihe geschaltet.

Flip-Flops Fi, (i = 1 ~ n, wobei n eine beliebige ganze Zahl ist), die aus Invertern bestehen, die in entgegengesetzten Richtungen angeschlossen sind, sind zwischen der Anschlussstelle von Trbi, und Trc1 und der Anschlussstelle von Trbi/ und Trci/ angeschlossen.

Auf diese Weise ist eine Spalteneinheit Ci (i = 1 ~ n, wobei n eine beliebige ganze Zahl ist) aus einer Speicherzelleneinheit Cij, den komplementären Signalleitungen, die das Bitleitungspaaren BLi, /BLi bilden, einem Leseverstärker SAk, den Transistoren Trai, Trai/, den Transistoren Trbi, Trbi/, den Transistoren Trci, Trci/ und den Flip-Flops Fi aufgebaut.

Wenn eine Adresse von den Adressenanschlüssen ADD eingegeben wird, gibt ein Adressengenerator D eine Y-Adresse YA aus. Diese Y-Adresse YA wird zu einem Y-Decodieren B eingegeben, und der Y-Decodierer B gibt eine Spalteneinheits-Auswahlsignalausgabe YDi aus. Diese Spalteneinheits-Auswahlsignalausgabe YDi ist ein Signal zum Schalten von Trai und Trai/.

Eine X-Adresse XA, die eine weitere Ausgabe vom Adressengenerator D ist, wird zu einem X-Decodierer A eingegeben, und dieser X-Decodierer A wählt eine Wortleitung WLi aus.

Der Ausgabeabschnitt des Adressengenerators D ist an den Eingabeabschnitt eines seriellen Adressengenerators J angeschlossen, wobei dieser serielle Adressengenerator J eine serielle Adresse SA ausgibt und diese serielle Adresse SA zu einem seriellen Decodieren F eingibt.

Dieser serielle Decodieren F gibt eine Spalteneinheits-Auswahlsignalausgabe SDi zum Schalten von Trci und Trci/ aus.

Datenbusse D, D/ sind an eine Eingabe/Ausgabe-Einheit E mit I/O-Anschlüssen angeschlossen, während die Datenbusse SD, SD/ an eine Eingabe/Ausgabe-Einheit G mit SI/O-Anschlüssen angeschlossen sind.

Als nächstes wird der Betrieb des Mehrfachport-DRAM der 3 unter Bezugnahme auf 4 beschrieben.

Der Betrieb des DRAM wird für jeden Zeitpunkt beschrieben, der in 4 gezeigt ist.

Zuerst fällt zur Zeit t0 RAS/ ab, und eine von den Adressenanschlüssen ADD extern eingegebene X-Adresse XAD wird hereingenommen. Diese X-Adresse XAD wird zum Adressengenerator D eingegeben, und eine interne X-Adresse XA wird erzeugt. Diese interne X-Adresse XA wird zum X-Decodierer eingegeben. Der X-Decodierer wählt eine durch XA ausgewählt Wortleitung aus einer Wortleitungsgruppe aus. Demgemäß steigt WLi zu nahezu derselben Zeit an. Danach wird Information für alle an WLi angeschlossenen Speicherzelleneinheiten (eine sehr kleine Last) zu einer Bitleitung eines Bitleitungspaars transferiert, die zuvor auf eine Hälfte der Leistungsversorgungsspannung, nämlich VCC/2, geladen worden ist, und eine sehr kleine Potentialdifferenz wird über allen komplementären Bitleitungen erzeugt. Diese sehr kleine Potentialdifferenz wird durch einen Leseverstärker verstärkt, und die Potentialdifferenz über allen komplementären Bitleitungen wird auf VCC verstärkt.

Zur Zeit t1 fällt CAS/ ab, und eine von den Adressenanschlüssen ADD extern eingegebene Y-Adresse YAD wird hereingenommen. Diese Y-Adresse YAD wird zum Adressengenerator D eingegeben, und eine interne Y-Adresse YA wird erzeugt und zum Y-Decodierer B eingegeben. Der Y-Decodierer B wählt beispielsweise eine durch YA ausgewählte Spalteneinheit Ci unter einer Gruppe von Spalteneinheiten aus. Das bedeutet, dass eine Y-Decodiererausgabe Ydi ansteigt, Trai, Trai/ EIN-geschaltet werden, und Information, die auf den Bitleitungspaaren BLi, /BLi verstärkt worden ist, zu den Datenbussen D, D/ transferiert wird. Diese Information wird über das Datenbuspaar D, D/ zu einer Eingabe/Ausgabe-Einheit E transferiert und von Ausgangsanschlüssen ausgegeben. Zur Zeit t4 fällt CAS/ ab, und die nächste Y-Adresse YAD von Adressenanschlüssen ADD wird hereingenommen, was gleich der Situation zur Zeit t1 ist (hier wird die Y-Adresse inkrementell eingegeben). Diese YAD wird zum Adressengenerator D eingegeben, eine interne Y-Adresse YA wird erzeugt, und diese interne Y-Adresse YA wird zum Y-Decodierer B eingegeben. Der Y-Decodierer B wählt unter einer Gruppe von Spalteneinheiten eine Spalteneinheit Ci + 1 aus, die durch YA ausgewählt ist. Das bedeutet, dass die Y-Decodiererausgabe Ydi + 1 ansteigt, Trai + 1, Trai + 1/ EIN-geschaltet werden, und Information, die auf den Bitleitungspaaren BLi + 1, /BLi + 1 verstärkt worden ist, zu den Datenbussen D, D/ transferiert wird. Diese Information wird über das Datenbuspaar D, D/ zur Eingabe/Ausgabe-Einheit E transferiert und von Ausgangsanschlüssen ausgegeben. Ein Seitenmodelesen des DRAM-Abschnitts kann durch Wiederholen der obigen Operationen ausgeführt werden.

Zur Zeit t6 steigen RAS/ und CAS/ an und fällt WLi ab.

Zur Zeit t7 werden BLi, BLi/ auf einen Pegel von VCC/2 entzerrt und werden in einen Rücksetzzustand versetzt.

Zur Zeit t8 beginnt der nächste CAS/-Zyklus.

Als nächstes wird auf gleiche Weise der Betrieb eines SAM-Zyklus (unter Nehmen einer Leseoperation als Beispiel) für jeden Zeitpunkt beschrieben, der in 4 gezeigt ist.

Wenn RAS/ im Zyklus vor 4 auf einem niedrigen Pegel ist, ist DT/OE/ in einem Zyklus mit niedrigem Pegel (der Datentransferzyklus genannt wird). In diesem Zyklus wird Information für alle Speicherzellen, die an eine Wortleitung angeschlossen sind, die durch eine eingegebene X-Adresse bestimmt ist, in einem Zug zu einem Datenregister Fi (wobei i = 1 ~ n, hier ist Fi ein Flip-Flop) transferiert, nachdem sie durch die Leseverstärkeroperation verstärkt ist, wie sie zuvor beschrieben worden ist, und zwar durch das Ansteigen eines Transfersignals bzw. Übertragungssignals PDT.

Zur Zeit t2 fällt SE/ ab, was die Vorrichtung in einen Betriebsmode für einen möglichen seriellen Zugriff versetzt.

Zur Zeit t3 steigt synchron zum Ansteigen von SC direkt nach dem Abfallen von SEI zur Zeit t2 eine Ausgabe YSD1 des seriellen Decodierers F entsprechend einer Y-Adresse, die während eines Datentransferzyklus eingegeben wird, an, und im Flip-Flop F1 gespeicherte Daten werden zu Datenbussen H, H/ transferiert, weil Trbi, Trbi/ EIN sind. Die transferierten Daten werden zu einer Eingabe/Ausgabe-Einheit G transferiert und von Anschlüssen SI/O ausgegeben.

Zur Zeit t5 werden synchron zum nächsten Ansteigen von SC Daten einer Adresse, die die Adresse ist, auf die zur Zeit t1 + 1 zugegriffen wird (Flip-Flop F1), von den Anschlüssen SI/O durch dieselbe Schaltungsoperation wie für die Zeit t3 ausgegeben. (Die Ausgabe YSD2 des seriellen Decodierers F steigt an, und im Flip-Flop F2 gespeicherte Daten werden zu Datenbussen H, H/ transferiert, weil Trb2, Trb2/ EIN sind. Die transferierten Daten werden zu der Eingabe/Ausgabe-Einheit G transferiert.) Danach fährt eine serielle Ausgabe synchron zum Ansteigen von SC fort.

Zur Zeit t7 wird SI/O durch das Ansteigen von SE/ in einen Zustand hoher Impedanz versetzt.

Ein weiteres Beispiel eines Mehrfachport-DRAM nach dem Stand der Technik ist in US 5,313,431 offenbart, welches Dokument eine Vorrichtung mit zwei Matrizen von Speicherzellen und zwei seriellen Registern beschreibt. Die Vorrichtung ist so aufgebaut, dass Daten von den Matrizen zu einem oder beiden der seriellen Register transferiert werden können.

Anstelle eines Mehrfachport-DRAM, wie beispielsweise demjenigen, das oben beschrieben ist, kann auch ein Beispiel betrachtet werden, bei welchem ein synchroner DRAM verwendet wird, wie beispielsweise die Vorrichtung, die in US 4 947 373 offenbart ist. Ein synchroner DRAM hat einen Pagingmode, der so schnell wie 80–100 MHz ist, verglichen mit dem Pagingmode von 40–50 MHz eines DRAM für allgemeine Zwecke, so dass es möglich ist, den synchronen DRAM sowohl als Grafikspeicher als auch als Pufferspeicher zu verwenden, selbst wenn er nur ein einziges Port hat, indem ein Vorteil aus der hohen Geschwindigkeit gezogen wird und indem eine Zeitmultiplexverarbeitung durchgeführt wird.

Jedoch wird dann, wenn ein solcher synchroner Speicher verwendet wird, veranlasst, dass das System mit dem Zweifachen der herkömmlichen Geschwindigkeit arbeitet, und da eine Zeitmultiplexverarbeitung ausgeführt wird, ist eine Entwicklung einer Steuerung extrem kompliziert und ist auch eine Entwicklung eines Systembetriebsspielraums schwierig.

Bei einem Bildprozessorsystem, wie beispielsweise dem vorangehenden digitalen Standbildkamerasystem, das eine Bildverarbeitung unter Verwendung eines Pufferspeichers gleichzeitig mit einem Präsentieren eines Bildes auf einer CRT- oder Flüssigkristallanzeige, etc. ausführt und einen beschränkten Montagebereich an einem Systemport hat, kann ein Verwenden eines Mehrfachport-DRAM mit zwei Ports und eines Puffer-DRAM den Montagebereich an einem Systemport nicht reduzieren, und selbst dann, wenn ein synchroner DRAM verwendet wird, ist eine Entwicklung einer Steuerung extrem kompliziert.

Es ist daher eine Aufgabe der vorliegenden Erfindung, einen Speicher zur Verwendung bei einer digitalen Standbildkamera hoher Leistungsfähigkeit zu schaffen, der einfach anzuwenden ist und den verwendeten Leiterplattenoberflächenbereich reduziert.

Gemäß der vorliegenden Erfindung weist eine Halbleiterspeichervorrichtung, die zu einem direkten Zugriff fähig ist, eine erste Adressenerzeugungseinrichtung zum Empfangen externer Adressensignale und zum Erzeugen einer entsprechenden internen X-Adresse und einer entsprechenden internen Y-Adresse auf, eine zweite Adressenerzeugungseinrichtung zum Erzeugen einer seriellen Adresse, eine erste Speichereinrichtung mit einem einzigen Port, die eine erste Matrix von Speichereinheiten aufweist und die an eine erste X-Decodierereinrichtung, die zur internen X-Adresse gehört, und an eine erste Y-Decodierereinrichtung, die zur internen Y-Adresse gehört, angeschlossen ist, und einen ersten Datenbus, der an die erste Y-Decodierereinrichtung angeschlossen ist, eine zweite Speichereinrichtung mit zwei Ports, die eine zweite Matrix von Speichereinheiten aufweist und die an eine zweite X-Decodierereinrichtung, die zu der internen X-Adresse gehört, und eine zweite Y-Decodierereinrichtung, die zu der internen Y-Adresse gehört, angeschlossen ist, einen zweiten Datenbus, der an die zweite Y-Decodierereinrichtung angeschlossen ist und an den ersten Datenbus angeschlossen ist, Datenregistereinrichtungen, die an die zweite Speichermatrix angeschlossen sind, serielle Decodierereinrichtungen, die an die Datenregistereinrichtungen angeschlossen sind und zur seriellen Adresse gehören, und einen dritten Datenbus, der an die seriellen Decodierereinrichtungen angeschlossen ist, eine erste Eingabe/Ausgabe-Einrichtung mit ersten Eingabe/Ausgabe-Anschlüssen, die an den ersten und den zweiten Datenbus angeschlossen sind, eine zweite Eingabe/Ausgabe-Einrichtung mit zweiten Eingabe/Ausgabe-Anschlüssen, die an den dritten Datenbus angeschlossen sind, und eine Steuersignalerzeugungseinrichtung zum Empfangen externer Signale zum Steuern der ersten und der zweiten Speichereinrichtung und zum Erzeugen von internen Steuersignalen zum Steuern von Speicherperipherieschaltungen, die zu einem Speicherzugriff fähig sind.

Auf diese Weise ist es durch Kombinieren eines herkömmlichen Mehrfachport-DRAM mit einem DRAM, der als temporärer Puffer verwendet wird, ohne die Vorzüge zu verlieren, die aus einem herkömmlichen Mehrfachport-Speicher gewonnen werden, möglich, einen Speicher mit einem reduzierten Portbereich und einem exzellenten Preis/Leistungs-Verhältnis zu schaffen.

Nun werden Ausführungsbeispiele der Erfindung anhand eines Beispiels unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, wobei:

1 eine Zeichnung ist, die die Grundschaltung der vorliegenden Erfindung zeigt.

2 eine Zeichnung ist, die ein herkömmliches digitales Standbildkamerasystem zeigt.

3 eine Zeichnung ist, die einen herkömmlichen Mehrfachport-DRAM zeigt.

4 eine Zeichnung ist, die den Betrieb eines herkömmlichen Mehrfachport-DRAM zeigt.

5 eine Zeichnung ist, die ein herkömmliches digitales Standbildkamerasystem zeigt.

6 ein Schaltungsdiagramm eines zweiten Ausführungsbeispiels der vorliegenden Erfindung ist.

7 ein Schaltungsdiagramm eines dritten Ausführungsbeispiels der vorliegenden Erfindung ist.

8 ein Schaltungsdiagramm eines vierten Ausführungsbeispiels der vorliegenden Erfindung ist.

9 eine Zeichnung ist, die einen Mehrfachport-DRAM vom Typ mit zwei Banken zeigt.

10 ein Schaltungsdiagramm eines fünften Ausführungsbeispiels der vorliegenden Erfindung ist.

11 ein Schaltungsdiagramm eines sechsten Ausführungsbeispiels der vorliegenden Erfindung ist.

12 ein Schaltungsdiagramm eines siebten Ausführungsbeispiels der vorliegenden Erfindung ist.

13 ein Schaltungsdiagramm eines achten Ausführungsbeispiels der vorliegenden Erfindung ist.

14 eine Zeichnung ist, die eine automatische Auffrischoperation zeigt.

Die Grundschaltung der vorliegenden Erfindung ist in 1 gezeigt, und 3 zeigt den Schaltungsbetrieb der Schaltung in 1.

Wie es in der Beschreibung des Betriebs eines herkömmlichen Mehrfachport-DRAM beschrieben worden ist, werden Steuersignale, die dieselben wie Steuersignale eines Mehrfachport-DRAM sind, zu einem Steuersignalgenerator I eingegeben, und Signale zum Steuern jedes der Schaltungselemente dieses Speichers werden erzeugt. In diesem Fall sind diese Signale nicht gezeigt, um die Zeichnung zu vereinfachen. Extern eingegebene Steuersignale zum Realisieren des Schaltungsbetriebs dieses Ausführungsbeispiels müssen nicht nur diejenigen sein, die gezeigt sind, sondern es ist beispielsweise möglich, zwei RAS/-Signale für eine Auffrischsteuerung von unterschiedlichen Speicherabschnitten zu haben (dies gilt auch für spätere Ausführungsbeispiele).

Eine extern eingegebene Adresse ADD wird mit einem Adressengenerator D verbunden, und die X-Adresse XA, die vom Adressengenerator D ausgegeben wird, wird zu einem X-Decodierer A und einem X-Decodierer A' eingegeben. Gleichermaßen wird eine Y-Adresse YA, die vom Adressengenerator D ausgegeben wird, zu einem Y-Decodieren B und einem Y-Decodierer B' eingegeben.

Der Adressengenerator D ist an einen seriellen Adressengenerator Y angeschlossen. Eine serielle Adresse SA wird durch den seriellen Adressengenerator J erzeugt und zu einem seriellen Decodierer F eingegeben. Eine eingegebene Y-Adresse bildet eine führende Adresse eines seriellen Zugriffs im Mehrfachport-DRAM, so dass in diesem Fall der serielle Adressengenerator J an den Adressengenerator D angeschlossen ist. Jedoch muss der serielle Adressengenerator J nicht an den Adressengenerator D angeschlossen sein und ein anderes Verfahren kann zum Erzeugen der Adresseneingabe des seriellen Adressengenerators J verwendet werden. Als Beispiel ist es möglich, die führende Adresse eines seriellen Zugriffs unter Verwendung eines internen Rücksetzsignals zu bestimmen.

Die Speicherzellenmatrix C besteht aus einer Vielzahl von Speicherzelleneinheiten Mij (i = 1 ~ n, j = 1 ~ n), und die Speichermatrix C' weist gleichermaßen eine Vielzahl von Speicherzelleneinheiten Mkl (k = 1 ~ m, l = 1 ~ b) auf.

Eine Vielzahl von Wortleitungen ist an den X-Decodierer A angeschlossen und eine bestimmte beliebige Wortleitung BLi wird aus der Vielzahl von Wortleitungen unter Verwendung einer eingegebenen Adresse XA ausgewählt. Diese Wortleitung WLi ist an eine Vielzahl von Speicherausgangseinheiten angeschlossen, und nachdem diese Wortleitung ausgewählt worden ist, wird Information für diese Vielzahl von Speicherzelleneinheiten auf eine angeschlossene Spaltenleitung CLj (Bitleitung) geladen. Der Y-Decodierer B wählt eine beliebige Spaltenleitung CLi unter Verwendung einer eingegebenen Y-Adresse YA aus.

Eine Vielzahl von Wortleitungen ist an den X-Decodierer A' angeschlossen, und eine bestimmte beliebige Wortleitung WLk wird aus der Vielzahl von Wortleitungen unter Verwendung einer eingegebenen Adresse XA ausgewählt. Diese Wortleitung WLk ist an eine Vielzahl von Speicherausgangseinheiten angeschlossen, und nachdem diese Wortleitung ausgewählt worden ist, wird Information für diese Vielzahl von Speicherzelleneinheiten auf eine angeschlossene Spaltenleitung CLI (Bitleitung) geladen. Der Y-Decodierer B' wählt eine beliebige Spaltenleitung CLk unter Verwendung einer eingegebenen Y-Adresse YA aus.

Eine zum X-Decodierer A und zum X-Decodierer A' eingegebene Adresse sind aufeinanderfolgende Adressen (beispielsweise mit einer X-Adresse XA zum Auswählen eines Speichers bei der Speichermatrix C im Bereich 0000000000 ~ 011111111111 wäre eine X-Adresse XA zum Auswählen eines Speichers in der Speichermatrix im Bereich von 1000000000 ~ 111111111111).

Bei diesem Ausführungsbeispiel sind zum Y-Decodierer B und zum Y-Decodierer B' eingegebene Y-Adressen YA genau dieselben. Diese Adressen müssen nicht genau dieselben sein, aber dann, wenn die Vereinfachung eines Musteraufbaus für eine tatsächliche Vorrichtung in Betracht gezogen wird, ist dies allgemein der Fall.

Der Y-Decodierer B transferiert Information von Speicherzelleneinheiten Mij, die durch eine Wortleitung WLi und eine Spaltenleitung CLi ausgewählt worden sind, auf einen Datenbus Z, und die transferierte Information wird von I/O-Anschlüssen über die Eingabe/Ausgabe-Einheit E ausgegeben.

Der Y-Decodierer B' transferiert Information von Speicherzelleneinheiten Mij, die durch eine Wortleitung Wlk und eine Spaltenleitung CL1 ausgewählt worden sind, auf einen Datenbus Z', und die transferierte Information wird von I/O-Anschlüssen über die Eingabe/Ausgabe-Einheit E ausgegeben.

Der Datenbus Z und der Datenbus Z' sind wechselseitig verbunden und sind auch an die Eingabe/Ausgabe-Einheit E angeschlossen. Ein Datenregister 0, das aus Datenregistereinheiten besteht, ist an die Speichermatrix C' angeschlossen (jede Spaltenleitung CLi ist an eine jeweils entsprechende Datenregistereinheit angeschlossen), der serielle Decodierer F wird durch eine serielle Adresse SA ausgewählt, Information des Datenregisters 0, das das Datenregister bildet, wird zum Datenbus H transferiert, und die transferierte Information wird von I/O-Anschlüssen über die Eingabe/Ausgabe-Einheit G ausgegeben.

Eine Speicherschaltung, die die Speichermatrix C enthält, hat den Betrieb eines DRAM für allgemeine Zwecke, während eine Speicherschaltung, die die Speichermatrix C' enthält, den Betrieb eines Mehrfachport-DRAM hat. Diese Schaltungen und Schaltungsoperationen werden hier weggelassen.

Die Grundmerkmale des vorliegenden Ausführungsbeispiels sind wie folgt.

  • a) Ein DRAM für allgemeine Zwecke und ein Mehrfachport-DRAM sind kombiniert.
  • b) Der Datenbus des DRAM-Abschnitts für allgemeine Zwecke und der Datenbus des DRAM-Ports des Mehrfachport-DRAM-Abschnitts sind verbunden.
  • c) die oben angegebenen Datenbusse sind an eine gemeinsame Eingabe/Ausgabe-Einheit angeschlossen.
  • d) X-Adressen des DRAM-Abschnitts für allgemeine Zwecke und X-Adressen des Mehrfachport-DRAM-Abschnitts sind aufeinanderfolgend (beispielsweise wäre mit einer X-Adresse XA zum Auswählen eines Speichers bei der Speichermatrix C in einem Bereich von 0000000000 ~ 011111111111 eine X-Adresse XA zum Auswählen eines Speichers in der Speichermatrix im Bereich von 1000000000 ~ 111111111111).
  • e) Steuersignale für den DRAM-Abschnitt für allgemeine Zwecke und den Mehrfachport-DRAM-Abschnitt sind gemeinsam. Bei diesem Ausführungsbeispiel werden insbesondere ein weit verbreiteter DRAM für allgemeine Zwecke und ein Mehrfachport-DRAM verwendet, aber es ist nicht absolut nötig, einen DRAM für allgemeine Zwecke und einen Mehrfachport-DRAM zu haben, und es ist möglich, einen Speicher mit einem DRAM, einem DRAM-Port und einem Port für eine separate Funktion zu verwenden. Ebenso muss der DRAM kein DRAM sein, und ein anderer Speicher, wie beispielsweise ein SRAM etc., kann verwendet werden.

Es ist nicht absolut nötig, dass alle Steuersignale für den DRAM-Abschnitt für allgemeine Zwecke und den Mehrfachport-DRAM-Abschnitt gemeinsam sind, und es ist möglich, dass einige von ihnen nicht gemeinsam sind.

Mit dem oben beschriebenen Aufbau kann bei einem Bildprozessorsystem, wie beispielsweise dem vorangehenden digitalen Standbildkamerasystem, das eine Bildverarbeitung unter Verwendung eines Pufferspeichers gleichzeitig mit einem Präsentieren eines Bildes auf einer CRT oder einer Flüssigkristallanzeige, etc. ausführt und einen beschränkten Montagebereich an einem Systemport hat, da zwei unterschiedliche Speicher, nämlich ein Einzelport-Speicher und ein Zweiport-Speicher, in einen einzelnen Chip integriert sind, der Montagebereich an einem Systemport reduziert werden. Ebenso muss ein Speicher, da er eine Zweiport-Vorrichtung hat, nicht mit hoher Geschwindigkeit auf eine Zeitmultiplexweise betrieben werden, wie beispielsweise dann, wenn Funktionen mit einer Einzelport-Vorrichtung erreicht werden. Dies bedeutet, dass eine Steuerung dieselbe wie eine herkömmliche Steuerung sein kann, und ein Aufbau einer Steuerung etc. wird nicht extrem kompliziert. X-Adressen für die Einzelport-Vorrichtung und die Zweiport-Vorrichtung sind aufeinanderfolgend, Y-Adresseneingaben sind gemeinsam und die Eingabe/Ausgabe-Einheit für den Einzelport-Speicher und den Zweiport-Speicher sind gemeinsam gemacht, was bedeutet, dass eine Verdrahtung des Ports vereinfacht wird und es möglich ist, den besten Speicher zum Aufbauen eines tragbaren Systems zur Verfügung zu stellen, wie beispielsweise eines digitalen Standbildkamerasystems.

Zweites Ausführungsbeispiel

Die Anschlussbeziehung eines zweiten Ausführungsbeispiels der vorliegenden Erfindung ist in 6 gezeigt.

Die Anschlussbeziehung ist im Wesentlichen dieselbe wie beim ersten Ausführungsbeispiel. Dieses Ausführungsbeispiel ist vom ersten Ausführungsbeispiel diesbezüglich unterschiedlich, dass eine Auffrischeinrichtung L zusätzlich vorgesehen ist, und eine Auffrischadresse XA/ zum X-Decodierer A und zum X-Decodierer A/ ausgegeben wird. Die Auffrischeinrichtung L wird durch Auffrischsteuersignale gesteuert, die durch den Steuersignalgenerator I erzeugt werden, aber diese Signale sind zur Vereinfachung von der Zeichnung weggelassen. Der Schaltungsbetrieb ist auch derselbe wie beim ersten Ausführungsbeispiel.

Die Auffrischeinrichtung L ist dadurch aufgebaut, dass sie entweder eine externe Takteingabe hat, die zu einem Zähler zugeführt wird, wobei eine Auffrischadresse, die durch den Adressenzähler erzeugt wird, veranlasst, dass eine Auffrischadresse erzeugt wird, oder dass sie einen internen Takt hat, der durch einen internen Oszillator automatisch erzeugt wird und zu dem oben angegebenen Adressenzähler eingegeben wird, wobei eine Auffrischadresse, die durch den Adressenzähler erzeugt wird, veranlasst, dass eine Auffrischadresse erzeugt wird.

Die Auffrischoperation ist dieselbe wie eine normale Speicheroperation, und somit wird deren Beschreibung weggelassen. Die Auffrischoperation unterscheidet sich von einer normalen Speicheroperation diesbezüglich, dass eine Y-Adresse nicht zum Y-Decodieren eingegeben wird, der Y-Decodierer kein Spaltenauswahlsignal (eine Y-Decodiererausgabe) erzeugt und ein Lesesignal nicht zum Datenbus transferiert wird.

Die Grundmerkmale des zweiten Ausführungsbeispiels sind dieselben wie diejenigen des ersten Ausführungsbeispiels, aber deshalb, weil die Auffrischeinrichtung L hinzugefügt ist, kann ein Auffrischen ohne Zuführen einer externen Adresse ausgeführt werden.

Unter Verwendung der Struktur, wie sie oben beschrieben worden ist, gibt es zusätzlich zu den Effekten des ersten Ausführungsbeispiels keine Notwendigkeit dafür, eine X-Adresse wie in dem Fall zu erzeugen, in welchem ein Auffrischen extern durchgeführt wird, und deshalb, weil ein Auffrischen intern ausgeführt werden kann, gibt es keine Notwendigkeit dafür, einen Taktgenerator innerhalb einer Steuerung zum Steuern eines Auffrischens vorzusehen.

Drittes Ausführungsbeispiel

Ein Schaltungsdiagramm des dritten Ausführungsbeispiels ist in 7 gezeigt.

Eine Auffrischsteuereinrichtung N, die an den Steuersignalgenerator angeschlossen ist, und eine Auffrischeinrichtung M, der ein Modenumschaltsignal Psa zugeführt wird, das durch die Auffrischsteuereinrichtung M erzeugt wird, sind neu hinzugefügt, und eine Auffrischadresse XA" wird nur zum X-Decodierer A ausgegeben. Die Auffrischeinrichtung L gibt eine Adresse XA', die auf dieselbe Weise wie beim zweiten Ausführungsbeispiel erzeugt wird, zum X-Decodierer A und zum X-Decodierer A' aus (in Abhängigkeit vom Zweck ist es nicht immer nötig, XA' zum Adressendecodierer A einzugeben).

Der Schaltungsbetrieb ist außer den folgenden Punkten im Wesentlichen derselbe wie beim zweiten Ausführungsbeispiel.

  • a) Die Auffrischoperation eines Speicherabschnitts, der die Speichermatrix C enthält, kann unabhängig vom Auffrischen eines Speicherabschnitts ausgeführt werden, der die Speichermatrix C' enthält.
  • b) Der Speicherabschnitt, der die Speichermatrix C' enthält, kann aufgefrischt werden, während auf den Speicherabschnitt zugegriffen wird, der die Speichermatrix C enthält.
  • c) Wenn die X-Adressen des Speicherabschnitts, der die Speichermatrix C enthält, und des Speicherabschnitts, der die Speichermatrix C' enthält, aufeinanderfolgend sind, können Auffrischoperationen von beiden Speicherabschnitten durch nur die Auffrischeinrichtung L gesteuert werden.

Zum Angeben eines spezifischen Beispiels der oben beschriebenen Schaltung sind dann, wenn das in 2 gezeigte digitale Standbildkamerasystem betrachtet wird, der Mehrfachport-DRAM e und der DRAM f in einen einzigen Chip integriert, aber durch Anwenden der vorliegenden Erfindung tritt ein normaler Speicherzugriff auf (eine Eingabe von der CCD zum DRAM-Port oder eine Speicherausgabe zum Ausgeben einer Videoausgabe), und Abschnitte, die normalerweise nicht erfordern, dass ein Auffrischen ausgeführt wird, werden nicht aufgefrischt. Andererseits ist es mit der Ausnahme, dass dann, wenn der Verschlussknopf gedrückt wird und ein Zugriff von der MPU zum DRAM-Abschnitt aufgetreten ist, möglich, eine Auffrischsteuerung eines Systems durchzuführen, das ein Auffrischen erfordert, ohne die gespeicherte Information zu beeinflussen.

Ebenso können dann, wenn die X-Adressen für den Speicherabschnitt, der die Speichermatrix C enthält, und für den Speicherabschnitt, der die Speichermatrix C' enthält, aufeinanderfolgend sind, und die ausgegebene Adresse der Auffrischeinrichtung L zum X-Decodierer A und zum X-Decodierer A' eingegeben wird, Auffrischoperationen für beide Speicherabschnitte durch nur die Auffrischeinrichtung L gesteuert werden, was bedeutet, dass eine Auffrischsteuerung vereinfacht wird.

Viertes Ausführungsbeispiel

Ein Schaltungsdiagramm des vierten Ausführungsbeispiels ist in 8 gezeigt.

Die Anschlussbeziehung und der Betrieb sind im Wesentlichen dieselben wie beim dritten Ausführungsbeispiel. Die unterschiedlichen Punkte zwischen diesem Ausführungsbeispiel und dem dritten Ausführungsbeispiel bestehen darin, dass die Auffrischeinrichtung M beim dritten Ausführungsbeispiel als Selbst-Auffrischeinrichtung spezifiziert ist und die Auffrischeinrichtung L beim dritten Ausführungsbeispiel als Auto-Auffrischeinrichtung spezifiziert ist.

Bei diesem vierten Ausführungsbeispiel bedeutet Auto-Auffrischung eine Auffrischoperation, die unter Verwendung einer internen Auffrischadresse ausgeführt wird, die durch Inkrementieren eines internen Adressenzählers unter Verwendung eines extern eingegebenen Taktes erzeugt wird. Bei einem DRAM für allgemeine Zwecke, wie er in 14 gezeigt ist, verglichen mit einem normalen Operationsmode, bei welchem RAS/ früher als CAS/ abfällt, wird in einen Auto-Auffrischmode eingetreten, wenn CAS/ zu einer früheren Zeit als RAS/ abfällt (dies wird allgemein Auffrischen von CAS vor RAS (CBR-Auffrischung) genannt).

Nun wird die Auto-Auffrischoperation in 14 beschrieben. Die Operation ist im Wesentlichen dieselbe wie die Operation des DRAM-Ports des in 4 beschriebenen Mehrfachport-DRAM. Wie es in der Zeichnung gezeigt ist, sind bei einem Auto-Auffrischmode komplementäre Bitleitungspaare aufgrund der Verstärkungsoperation der Leseverstärker für eine Information von ausgewählten Speicherzellen wie bei einem normalen Mode jeweils hoch oder niedrig. Jedoch deshalb, weil es keine Ausgabe vom Y-Decodieren gibt, gibt es danach keine Operation. Bestimmte Information des komplementären Bitleitungspaars wird wieder zu ausgewählten Speicherzellen geschrieben. Dies ist die Auffrischoperation.

Zur Zeit der Auto-Auffrischoperation werden eingegebene Adressen XAD und YAD ignoriert. Eine Auswahl einer Wortleitung WLi wird unter Verwendung einer X-Adresse für ein Auffrischen erreicht, die durch einen Adressenzähler erzeugt wird, der durch einen extern eingegebenen Takt inkrementiert wird (in diesem Fall durch RAS/ und CAS/). Demgemäß ist ein X-Adressenzähler in der Auto-Auffrischeinrichtung L enthalten.

Als nächstes ist ein Selbstauffrischen ein Auffrischen, das automatisch ausgeführt wird, indem ein Adressenzähler nicht mit einem extern eingegebenen Takt inkrementiert wird, sondern unter Verwendung einer Operation eines internen Oszillators, um eine X-Adresse für ein Auffrischen zu erzeugen.

Demgemäß sind ein X-Adressenzähler und ein interner Oszillator in der Selbstauffrischeinrichtung M enthalten.

Die Grundmerkmale dieses Ausführungsbeispiels sind im Wesentlichen dieselben wie beim dritten Ausführungsbeispiel. Bei diesem Ausführungsbeispiel ist es zusätzlich zu den Effekten des ersten, des zweiten und des dritten Ausführungsbeispiels möglich, einen Speicherabschnitt, der die Speichermatrix C mit einem seriellen Port enthält, das nahezu immer zum Ausgeben von Bildinformation verwendet wird, wie es erforderlich ist, aufzufrischen, während ein Speicherabschnitt, der die Speichermatrix C enthält, die normalerweise eine niedrige Zugriffsrate hat, unter Verwendung eines Selbstauffrischens aufgefrischt wird, das keine schwierige Auffrischsteuerung benötigt, was bedeutet, dass es möglich ist, einen Speicher zur Verfügung zu stellen, der einen vereinfachten Steuerungsaufbau ermöglicht.

Ebenso kann dann, wenn X-Adressen für den Speicherabschnitt, der die Speichermatrix C enthält und den Speicherabschnitt, der die Speichermatrix C' enthält, aufeinanderfolgend sind, und die ausgegebene Adresse von der Auffrischeinrichtung L zum X-Decodierer A und zum X-Decodierer A' eingegeben wird, die Auffrischoperation für beide Speicherabschnitte durch eine Auffrischeinrichtung L allein gesteuert werden, was bedeutet, dass der Speicherabschnitt, der die Speichermatrix C enthält, und der Speicherabschnitt, der die Speichermatrix C' enthält, zusammen einer Autoauffrischung unterzogen werden können, als ob sie ein einziger Speicher wären, indem nur die Selbstauffrischeinrichtung L verwendet wird.

Fünftes Ausführungsbeispiel

Ein Blockdiagramm eines Mehrfachport-DRAM vom Typ mit zwei Banken ist in 9 gezeigt. Bei den ersten bis vierten Ausführungsbeispielen wurde ein zweiter Speicherabschnitt als Einzelbankspeicher beschrieben, wie es durch das Schaltungsdiagramm eines normalen Mehrfachport-DRAM in 3 beschrieben ist. Ein tatsächlicher Mehrfachport-DRAM ist eine Vorrichtung vom Zweibank-Typ, wie es beispielsweise in 9 gezeigt ist, um zu verhindern, dass serielle Zugriffe unterbrochen werden.

Ebenso ist ein Port, das kein DRAM-Port eines Zweiport-DRAM ist, nicht notwendigerweise ein SAM-Port eines allgemeinen Mehrfachport-DRAM. Als weiteres Beispiel gibt es einen FIFO. Ein FIFO hat allgemein eine Zweibank-Struktur, und die Struktur ist dieselbe wie in 9.

Beim fünften Ausführungsbeispiel ist, wie es in 10 gezeigt ist, der Speicher eine Vorrichtung vom Zweibank-Typ.

Die Anschlussbeziehung und der Betrieb sind dieselben wie beim ersten Ausführungsbeispiel, so dass deren detaillierte Beschreibung weggelassen wird.

Sechstes Ausführungsbeispiel

Beim zweiten Ausführungsbeispiel wurde der zweite Speicherabschnitt als Einzelbank-Speicher beschrieben, wie es durch das Schaltungsdiagramm eines normalen Mehrfachport-DRAM in 3 beschrieben ist. Ein tatsächlicher Mehrfachport-DRAM ist eine Vorrichtung vom Zweibank-Typ, wie es beispielsweise in 11 gezeigt ist, um zu verhindern, dass serielle Zugriffe unterbrochen werden.

Die Anschlussbeziehung und der Betrieb sind dieselben wie beim zweiten Ausführungsbeispiel, so dass deren detaillierte Beschreibung weggelassen wird.

Siebtes Ausführungsbeispiel

Beim dritten Ausführungsbeispiel wurde der zweite Speicherabschnitt als Einzelbank-Speicher beschrieben, wie es durch das Schaltungsdiagramm eines normalen Mehrfachport-DRAM in 3 beschrieben ist. Ein tatsächlicher Mehrfachport-DRAM ist eine Vorrichtung vom Zweibank-Typ, wie es beispielsweise in 12 gezeigt ist, um zu verhindern, dass serielle Zugriffe unterbrochen werden.

Die Anschlussbeziehung und der Betrieb sind dieselben wie beim dritten Ausführungsbeispiel, so dass deren detaillierte Beschreibung weggelassen wird.

Achtes Ausführungsbeispiel

Beim vierten Ausführungsbeispiel wurde ein zweiter Speicherabschnitt als Einzelbank-Speicher beschrieben, wie es durch das Schaltungsdiagramm eines normalen Mehrfachport-DRAM in 3 beschrieben ist. Ein tatsächlicher Mehrfachport-DRAM ist eine Vorrichtung vom Zweibank-Typ, wie es beispielsweise in 13 gezeigt ist, um zu verhindern, dass serielle Zugriffe unterbrochen werden.

Die Anschlussbeziehung und der Betrieb sind dieselben wie beim vierten Ausführungsbeispiel, so dass deren detaillierte Beschreibung weggelassen wird.


Anspruch[de]
  1. Halbleiterspeichervorrichtung, die zu einem Direktzugriff fähig ist und die folgendes aufweist:

    eine erste Adressenerzeugungseinrichtung (D) zum Empfangen externer Adressensignale (ADD) und zum Erzeugen einer entsprechenden internen X-Adresse (XA) und einer entsprechenden internen Y-Adresse (YA);

    eine zweite Adressenerzeugungseinrichtung (J) zum Erzeugen einer seriellen Adresse (SA);

    eine erste Speichereinrichtung mit einem einzigen Port, die eine erste Matrix (C) von Speichereinheiten (Mij) aufweist und die an eine erste X-Decodierereinrichtung (A), die zu der internen X-Adresse (XA) gehört, und eine erste Y-Decodierereinrichtung (B), die zu der internen Y-Adresse (YA) gehört, angeschlossen ist, und einem ersten Datenbus (Z), der an die erste Y-Decodierereinrichtung (B) angeschlossen ist,

    eine zweite Speichereinrichtung mit zwei Ports, die eine zweite Matrix (C') von Speichereinheiten (Mkl) aufweist und die an eine zweite X-Decodierereinrichtung (A'), die zu der internen X-Adresse (XA) gehört, und eine zweite Y-Decodierereinrichtung {B'), die zu der internen Y-Adresse (YA) gehört, angeschlossen ist, einem zweiten Datenbus (Z'), der an die zweite Y-Decodierereinrichtung (B') angeschlossen ist und an den ersten Datenbus (Z) angeschlossen ist, Datenregistereinrichtungen (0), die an die zweite Speichermatrix (C') angeschlossen sind, serielle Decodierereinrichtungen (F), die an die Datenregistereinrichtungen (0) angeschlossen sind und zur seriellen Adresse (SA) gehören, und einem dritten Datenbus (N), der an die seriellen Decodierereinrichtungen (F) angeschlossen ist;

    eine erste Eingabe/Ausgabe-Einrichtung (E) mit ersten Eingabe/Ausgabe-Anschlüssen, die an den ersten Datenbus (Z) und einen zweiten Datenbus (Z') angeschlossen sind;

    eine zweite Eingabe/Ausgabe-Einrichtung (G) mit zweiten Eingabe/Ausgabe-Anschlüssen zum Anschließen an den dritten Datenbus (H); und

    eine Steuersignalerzeugungseinrichtung (I) zum Empfangen externer Steuersignale (RAS/, CAS/, WE/, DT/OE/, SC, SE/) zum Steuern der ersten und der zweiten Speichereinrichtung(C, C') und zum Erzeugen interner Steuersignale zum Steuern von Speicherperipherieschaltungen, die zu einem Speicherzugriff fähig sind.
  2. Speichervorrichtung nach Anspruch 1, die weiterhin eine Auffrischeinrichtung aufweist, die an die erste X-Decodierereinrichtung (A) und die zweite X-Decodierereinrichtung (A') angeschlossen ist.
  3. Speichervorrichtung nach Anspruch 1 oder 2, wobei der Bereich von X-Adressen (XA), die zur ersten Matrix (C) von Speichereinheiten (Mij) gehören, und der Bereich von X-Adressen (XA), die zur zweiten Matrix (C') von Speichereinheiten (Mkl) gehören, aufeinanderfolgend sind.
  4. Speichervorrichtung nach Anspruch 3, wobei die externen Steuersignale (RAS/, CAS/, WE/, DT/OE/, SC, SE/) zum Steuern der ersten und der zweiten Speichereinrichtung gemeinsam sind.
  5. Speichervorrichtung nach Anspruch 4, wobei eine zur ersten Y-Decodierereinrichtung (D) eingegebene Y-Adresse (YA) und eine zur zweiten Y-Decodierereinrichtung (B') eingegebene Y-Adresse (YA) gemeinsam sind.
Es folgen 14 Blatt Zeichnungen






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