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Dokumentenidentifikation DE69724178T2 17.06.2004
EP-Veröffentlichungsnummer 0000803874
Titel Halbleiterspeicheranordnung
Anmelder Oki Electric Industry Co., Ltd., Tokio/Tokyo, JP
Erfinder Kai, Yasukazu, Miyazakai-shi, Miyazaki-pref., JP
Vertreter Betten & Resch, 80333 München
DE-Aktenzeichen 69724178
Vertragsstaaten DE, FR, GB, NL
Sprache des Dokument EN
EP-Anmeldetag 26.03.1997
EP-Aktenzeichen 973020944
EP-Offenlegungsdatum 29.10.1997
EP date of grant 20.08.2003
Veröffentlichungstag im Patentblatt 17.06.2004
IPC-Hauptklasse G11C 5/14
IPC-Nebenklasse G11C 7/06   

Beschreibung[de]

Diese Erfindung betrifft ein Halbleiter-Speicherbauelement, und insbesondere einen dynamischen Direktzugriffsspeicher (DRAM) mit einem Speicherzellenfeld eines aufgeteilten Betriebsmodes.

Beschreibung des zugehörigen Standes der Technik:

Bislang ist das folgende Beispiel als Technik bekannt gewesen, die auf einem derartigen Gebiet verwendet wird.

3 ist eine Ansicht, die die Konfiguration eines herkömmlichen Halbleiter-Speicherbauelements eines Blockaufteilungsmodes zeigt. 4 ist eine vergrößerte Ansicht eines in 3 gezeigten A-Teils. 5 ist eine Ansicht, die eine Reihe von Leseverstärkern des in 3 gezeigten herkömmlichen Halbleiter-Speicherbauelements darstellt.

Allgemein hat ein DRAM großer Kapazität ein Speicherfeld, das vorgesehen ist, um durch X-Decodierer und Y-Decodierer in vier Unterfeld-Bereiche aufgeteilt zu werden. Unterfeld-Bereiche 10 und 11 sind auf der oberen Halbseite eines Chips angeordnet, während Unterfeld-Bereiche 12 und 13 auf der unteren Halbseite des Chips angeordnet sind. X-Decodierer sind jeweils innerhalb von Bereichen 14 angeordnet, die zwischen den beiden definiert sind. Die Unterfeld-Bereiche 10 und 13 sind auf der linken Halbseite des Chips angeordnet und die Unterfeld-Bereiche 11 und 12 sind auf der rechten Halbseite des Chips angeordnet. Y-Decodierer sind jeweils innerhalb von Bereichen 15 angeordnet, die zwischen den beiden definiert sind. Jeder der Unterfeld-Bereiche weist eine Vielzahl von Zellenfeld-Bereichen 23 auf. Eine Vielzahl von Speicherzellen, eine Vielzahl von Bitleitungspaaren 26 und eine Vielzahl von Wortleitungen sind innerhalb jedes der Zellenfeld-Bereiche 23 angeordnet.

Wie es in 5 gezeigt ist, sind Leseverstärkerreihen 24, die jeweils aus einer Vielzahl von Leseverstärkerschaltungen 21 zusammengesetzt sind, und eine Lesezwischenspeicherungsschaltung 22 jeweils auf beiden Seiten der jeweiligen Zellenfeld-Bereiche 23 der Unterfeld-Bereiche vorgesehen, wie es in Richtung nach links und nach rechts zu sehen ist. Übrigens hat jede Lesezwischenspeicherungsschaltung 22 einen NMOS-Transistor 22A und einen PMOS-Transistor 22B. Die Gates von beiden Transistoren werden jeweils durch Lesezwischenspeicherungssignale 25 gesteuert, die jeweils eine positive Phase und eine entgegengesetzte Phase haben.

Source- bzw. Versorgungsdrähte oder -anschlüsse 16, 17, 18 und 19, die jeweils elektrisch an die Vielzahl von Leseverstärkerreihen 24 angeschlossen sind, sind angeordnet, um die Unterfeld-Bereiche zu umgeben. Die Versorgungsanschlüsse 16 und 17 werden hauptsächlich für die Vielzahl von Leseverstärkerreihen 24 in den Unterfeld-Bereichen 10 und 11 verwendet, die auf der oberen Halbseite des Chips vorgesehen sind, während die Versorgungsanschlüsse 18 und 19 hauptsächlich für die Vielzahl von Leseverstärkerreihen 24 in den Unterfeld-Bereichen 12 und 13 verwendet werden, die auf der unteren Halbseite des Chips vorgesehen sind.

Wenn die vier Unterfeld-Bereiche 10, 11, 12 und 13 aufgeteilt bzw. getrennt betrieben werden, sind bisher die Unterfeld-Bereiche 10 und 11 auf der oberen Halbseite gleichzeitig als Blöcke A aktiviert worden und sind bisher die Unterfeld-Bereiche 12 und 13 auf der unteren Halbseite zu einer Zeitgabe, die unterschiedlich von derjenigen für die Blöcke A ist, gleichzeitig als Blöcke B aktiviert worden. Auf die Art einer derartigen Blockunterteilung oder -aufteilung bzw. -trennung sind jedoch als Rauschquellen verwendete Schaltungen in Richtung zu oberen oder unteren Leistungsquellen vorgespannt worden.

Das bedeutet, dass dann, wenn ein jeweiliger Block A aktiviert wird (d. h. wenn Speicherzellen im Block A ausgewählt werden), eine Vielzahl von Zellenfeldern von jedem der Unterfeld-Bereiche 10 und 11 gleichzeitig aktiviert (ausgewählt) wird und die Leseverstärkerreihen 24 auf deren beiden Seiten auch aktiviert werden (eine Lesezwischenspeicherungsoperation wird durchgeführt). Wenn der PMOS-Transistor 22B und der NMOS-Transistor 22A eingeschaltet werden, so dass ein Source- bzw. Versorgungsanschluss, dem ein Leistungsversorgungspotential Vdd (z. B. 5 V) zugeführt wird, und seine entsprechenden Leseverstärker SA elektrisch miteinander verbunden werden, und ein Source- bzw. Versorgungsanschluss, dem ein Erdpotential Gnd (z. B. 0 V) zugeführt wird, und seine entsprechenden Leseverstärker SA elektrisch miteinander verbunden werden, wird eine jeweilige Leseverstärkerreihe 24 aktiviert, wie es in 6 gezeigt ist.

Wenn jeder Leseverstärker SA aktiviert wird, werden elektrische Ladungen zwischen den Versorgungsanschlüssen und einem jeweiligen Leseverstärker SA geladen oder entladen, um in einer jeweiligen Speicherzelle gespeicherte Information zu verstärken, welche zu einem jeweiligen Bitleitungspaar 26 übertragen bzw. transferiert worden ist (die Pfeile zeigen die Art eines Ladens oder Entladens).

Jedoch deshalb, weil die Vielzahl von aktivierten Leseverstärkerreihen 24 in Richtung zu den Versorgungsanschlüssen 16 und 17 vorgespannt wird, wie es in 7 gezeigt ist, tritt ein starkes Rauschen bei den Versorgungsanschlüssen 16 und 17 auf (da die Blöcke B andererseits nicht aktiviert werden, wird kein Rauschen bei den Versorgungsanschlüssen 18 und 19 erzeugt). Die Geschwindigkeit für ein Verstärken von Information durch einen jeweiligen Leseverstärker SA wird unter dem Einfluss des Rauschens langsam, und das Halbleiter-Speicherbauelement wird möglicherweise zu einer langsamen Betriebsgeschwindigkeit führen. Daher hat es eine Forderung nach der Verbesserung bezüglich der Betriebsgeschwindigkeit des Halbleiter-Speicherbauelements gegeben.

Angesichts des Vorangehenden ist es eine Aufgabe der vorliegenden Erfindung, Leseverstärker und Speicherzellen, die zu aktivieren sind, zu verstreuen.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, Rauschen zu verstreuen oder zu reduzieren, das in Anschlüssen erzeugt wird, denen jeweils ein Versorgungspotentialpegel oder ein Erdungspotentialpegel zugeführt wird.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine Betriebsgeschwindigkeit eines Leseverstärkers zu verbessern.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Halbleiter-Speicherbauelement zu schaffen, das eine Verbesserung bezüglich einer Zugriffsgeschwindigkeit zur Verfügung stellen kann.

Gemäß der vorliegenden Erfindung ist zum Erreichen der obigen Aufgaben ein Halbleiter-Speicherbauelement nach Anspruch 1 geschaffen.

Während die Beschreibung mit Ansprüchen schließt, die den Gegenstand insbesondere aufzeigen und besonders beanspruchen, der als die Erfindung angesehen wird, wird geglaubt, dass die Erfindung, die Aufgaben und Merkmale der Erfindung und weitere Aufgaben, Merkmale und Vorteile von ihr besser aus der folgenden Beschreibung verstanden werden, und zwar genommen in Zusammenhang mit den beigefügten Zeichnungen, wobei:

1 eine Ansicht ist, die ein Halbleiter-Speicherbauelement gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt;

2 eine Ansicht zum Beschreiben des Betriebs des in 1 gezeigten Halbleiter-Speicherbauelements ist;

3 eine Ansicht ist, die ein herkömmliches Halbleiter-Speicherbauelement zeigt;

4 eine vergrößerte Ansicht eines in 3 gezeigten A-Teils ist;

5 eine Ansicht ist, die eine Leseverstärkerreihe des in 3 gezeigten Halbleiter-Speicherbauelements zeigt;

6 eine Ansicht zum Beschreiben von Stromkanälen zur Zeit des Betriebs des in 3 gezeigten Halbleiter-Speicherbauelements ist;

7 eine Ansicht zum Beschreiben von Rauschen ist, das in Versorgungsanschlüssen zur Zeit des Betriebs des in 3 gezeigten Halbleiter-Speicherbauelements erzeugt wird;

8 eine Ansicht ist, die ein Halbleiter-Speicherbauelement gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt;

9 eine Ansicht ist, die das in 8 gezeigte Halbleiter-Speicherbauelement darstellt;

10 eine Ansicht ist, die das in 8 gezeigte Halbleiter-Speicherbauelement zeigt;

11 eine Ansicht ist, die ein Halbleiter-Speicherbauelement gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt.

Hierin nachfolgend werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung detailliert unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.

1 ist eine Ansicht, die typischerweise einen Blockaufteilungsmode eines Halbleiter-Speicherbauelements zeigt, das ein erstes Ausführungsbeispiel der vorliegenden Erfindung darstellt. 2 ist eine Ansicht zum Beschreiben des Betriebs des in 1 gezeigten Halbleiter-Speicherbauelements.

Wie es in diesen Zeichnungen gezeigt ist, ist ein Speicherzellenfeld durch X- und Y-Decodierer in vier Unterfeld-Bereiche aufgeteilt.

Unterfeld-Bereiche 50 und 51 sind auf der oberen Halbseite eines Chips angeordnet und Unterfeld-Bereiche 52 und 53 sind auf der unteren Halbseite des Chips angeordnet. Die X-Decodierer sind jeweils in Bereichen 54 vorgesehen, die zwischen den oberen Unterfeld-Bereichen 50 und 51 und den unteren Unterfeld-Bereichen 52 und 53 definiert sind. Die Unterfeld-Bereiche 50 und 53 sind auf der linken Halbseite des Chips angeordnet und die Unterfeld-Bereiche 51 und 52 sind auf der rechten Halbseite des Chips angeordnet. Die Y-Decodierer sind jeweils in Bereichen 55 angeordnet, die zwischen den Unterfeld-Bereichen 51 und 52 auf der rechten Seite des Chips und den Unterfeld-Bereichen 50 und 53 auf seiner linken Seite definiert sind.

Jeder der Unterfeld-Bereiche ist zusammengesetzt aus einer Vielzahl von Zellenfeld-Bereichen. Eine Vielzahl von Speicherzellen, eine Vielzahl von Bitleitungspaaren und eine Vielzahl von Wortleitungen sind innerhalb jedes Zellenfeld-Bereichs platziert. Wie es oben in 5 gezeigt ist, sind Leseverstärkerreihen 24 (entsprechend Leseverstärkerreihen 60 in 2), die jeweils zusammengesetzt sind aus einer Vielzahl von Leseverstärkerschaltungen 21 und einer Lesezwischenspeicherungsschaltung 22, jeweils auf beiden Seiten der jeweiligen Zellenfeld-Bereiche der Unterfeld-Bereiche vorgesehen, wie es in Richtung nach links und nach rechts zu sehen ist.

Source- bzw. Versorgungsdrähte oder -anschlüsse 56, 57, 58 und 59 (entsprechend den Vdd-Anschlüssen 56 und 58 und den Gnd-Anschlüssen 57 und 59 beim vorliegenden Ausführungsbeispiel), die jeweils elektrisch an die Vielzahl von Leseverstärkerreihen 60 angeschlossen sind, sind angeordnet, um die Unterfeld-Bereiche 50, 51, 52 und 53 zu umgeben. Die Versorgungsanschlüsse 56 und 57 werden hauptsächlich für die Vielzahl von Leseverstärkerreihen 60 in den Unterfeld-Bereichen 50 und 51 verwendet, die auf der oberen Halbseite des Chips vorgesehen sind, während die Versorgungsanschlüsse 58 und 59 hauptsächlich für die Vielzahl von Leseverstärkerreihen 60 in den Unterfeld-Bereichen 52 und 53 verwendet werden, die auf der unteren Halbseite des Chips vorgesehen sind.

Beim ersten Ausführungsbeispiel, wie es oben beschrieben ist, sind die Unterfeld-Bereiche 50 und 52 des Speicherzellenfelds jeweils als Blöcke A definiert und sind seine Unterfeld-Bereiche 51 und 53 jeweils als Blöcke B definiert, um ein innerhalb des Chips erzeugtes Leistungsquellenrauschen zu reduzieren und die Verstärkung jedes Leseverstärkers zu beschleunigen.

Wenn die Blöcke A aktiviert werden, wird die Vielzahl von Zellenfeld-Bereichen der Unterfeld-Bereiche 50 und 52 gleichzeitig aktiviert und werden auch die auf beiden Seiten der Zellenfeld-Bereiche vorgesehenen Leseverstärkerreihen aktiviert. Wenn jede Leseverstärkerreihe aktiviert ist (d. h. wenn eine Lesezwischenspeicherungsoperation durchgeführt ist), wird eine elektrische Ladung zwischen jeder Leistungsquelle und jedem Leseverstärker geladen oder entladen, um zuzulassen, dass der Leseverstärker in einer jeweiligen Speicherzelle gespeicherte Information verstärkt, die zu einem Bitleitungspaar transferiert worden ist. Das vorliegende Ausführungsbeispiel bedeutet, dass eine spezifische Zelle (eine Zellenreihe) in einem jeweiligen Unterfeld-Bereich ausgewählt wird, ohne dass alle Zellen in den jeweiligen Unterfeld-Bereichen ausgewählt werden. Dies wird auf gleiche Weise selbst im Fall von anderen Ausführungsbeispielen durchgeführt.

Somit werden bei dem Blockaufteilungsmode des ersten Ausführungsbeispiels die gleichzeitig aktivierten Unterfeld-Bereiche auf gleiche Weise auf die Versorgungsanschlüsse 56 und 57 und die Versorgungsanschlüsse 58 und 59 verstreut bzw. verteilt.

Da die gleichzeitig aktivierten Unterfeld-Bereiche in Kreuzform in die Blöcke aufgeteilt sind, wie es oben beschrieben ist, können die Rauschquellen, die in Richtung zur oberen oder zur unteren Leistungsquelle vorgespannt sind, nach oben oder nach unten auf der linken und auf der rechten Seite verstreut bzw. aufgeteilt werden. Es ist somit möglich, verglichen mit dem Stand der Technik ein Rauschen zu reduzieren, wie es in 2 gezeigt ist.

Somit kann die Geschwindigkeit zum Verstärken von Information durch jeden Leseverstärker höher als je gemacht werden. Möglicherweise können Zugriffszeiten auf den Chip schneller gemacht werden.

Als Nächstes wird ein zweites Ausführungsbeispiel der vorliegenden Erfindung beschrieben.

8 ist eine Ansicht, die typischerweise einen Blockaufteilungsmode eines Halbleiter-Speicherbauelements zeigt, das illustrativ für das zweite Ausführungsbeispiel der vorliegenden Erfindung ist.

Das vorliegende Ausführungsbeispiel ist bezüglich einer Grundkonfiguration gleich dem ersten Ausführungsbeispiel. Beim vorliegenden Ausführungsbeispiel sind jedoch jeweilige Unterfeld-Bereiche weiter in eine Vielzahl von kleinen Unterfeld-Bereichen unterteilt, und eine Vielzahl von nicht nebeneinander liegenden kleinen Unterfeld-Bereichen in den jeweiligen Unterfeld-Bereichen wird als gleichzeitig aktivierte Felder eingestellt, d. h. einen Block, um ein Leistungsquellenrauschen effektiv zu reduzieren und die Verstärkungsgeschwindigkeit jedes Leseverstärkers zu erhöhen. 9 zeigt ein spezifisches Beispiel, bei welchem die jeweiligen Unterfeld-Bereiche jeweils in zwei kleine Unterfeld-Bereiche aufgeteilt sind. 10 stellt ein spezifisches Beispiel 2 dar, bei welchem die jeweiligen Unterfeld-Bereiche jeweils in vier kleine Unterfeld-Bereiche aufgeteilt sind.

Da das zweite Ausführungsbeispiel bezüglich eines Betriebs identisch zum ersten Ausführungsbeispiel ist, wird die Beschreibung seines Betriebs weggelassen. Nun soll anhand eines Beispiels ein Rauschen betrachtet werden, das in Versorgungsanschlüssen erzeugt wird, wenn ein Block A aktiviert wird. Bei einer herkömmlichen Schaltung werden Rauschquellen zu Versorgungsanschlüssen 16 und 17 auf der oberen Seite vorgespannt, wie es in 7 gezeigt ist. Beim ersten Ausführungsbeispiel werden Rauschquellen in Richtung zur Nachbarschaft der linken Anschlussflecken für die oberen Versorgungsanschlüsse 56 und 57 und zur Nachbarschaft der rechten Anschlussflecken für die unteren Versorgungsanschlüsse 58 und 59 vorgespannt, wie es in 2 gezeigt ist. Jedoch deshalb, weil die gleichzeitig aktivierten Unterfeld-Bereiche beim zweiten Ausführungsbeispiel jeweils in Gitterform in die Blöcke aufgeteilt sind, werden die Rauschquellen, auf die oben Bezug genommen ist, nicht vorgespannt. Weiterhin können deshalb, weil die Rauschquellen über dem gesamten Chip verstreut sind, die Versorgungsanschlüsse effizient genutzt werden.

Es ist somit möglich, das Rauschen effektiv zu reduzieren und einen einheitlichen Leistungsverbrauch zur Verfügung zu stellen. Die Geschwindigkeit zum Verstärken von Information durch einen jeweiligen Leseverstärker kann schneller als je gemacht werden.

Als Nächstes wird ein drittes Ausführungsbeispiel der vorliegenden Erfindung beschrieben.

11 ist eine Ansicht, die die Struktur eines Blockaufteilungsmodes eines Halbleiter-Speicherbauelements zeigt, das das dritte Ausführungsbeispiel der vorliegenden Endung darstellt.

Das dritte Ausführungsbeispiel ist bezüglich einer Grundkonfiguration identisch zum Stand der Technik. Beim vorliegenden Ausführungsbeispiel sind jedoch Versorgungsanschlüsse 92 und 93 und Versorgungsanschlüsse 94 und 95 vorgesehen, um sich bei Bereichen 91 zu schneiden, die zwischen rechten Unterfeld-Bereichen und linken Unterfeld-Bereichen definiert sind.

Da das Halbleiter-Speicherbauelement gemäß dem vorliegenden Ausführungsbeispiel bezüglich eines Betriebs identisch zu demjenigen gemäß dem ersten Ausführungsbeispiel ist, wird die Beschreibung seines Betriebs weggelassen werden.

Gemäß dem dritten Ausführungsbeispiel können Rauschquellen verstreut werden, um ein Leistungsquellenrauschen zu reduzieren, indem ohne eine Änderung bezüglich eines Schaltungsaufbaus nur eine Änderung bezüglich des Layouts der Versorgungsanschlüsse durchgeführt wird.

Somit kann die Geschwindigkeit zum Verstärken von Information durch einen jeweiligen Leseverstärker schneller als je gemacht werden, und Zugriffszeiten auf einen Chip werden möglicherweise zu einer Beschleunigung führen.

Übrigens ist die vorliegende Erfindung nicht notwendigerweise auf die oben beschriebenen Ausführungsbeispiele beschränkt. Es muss nicht gesagt werden, dass verschiedene Änderungen und Modifikationen durchgeführt werden können und nicht vom Schutzumfang der vorliegenden Erfindung ausgeschlossen sein werden, der durch die beigefügten Ansprüche definiert ist.

Gemäß der vorliegenden Erfindung, wie sie oben detailliert beschrieben worden ist, können die folgenden vorteilhaften Effekte hervorgebracht werden.

  • (1) Da gleichzeitig aktivierte Unterfeld-Bereiche in Kreuzform in Blöcke aufgeteilt werden, können Rauschquellen, die bislang in Richtung zu oberen oder unteren Versorgungsanschlüssen vorgespannt worden sind, in obere und untere Teile auf der linken und der rechten Seite verteilt werden. Es ist daher möglich, im Vergleich mit dem Stand der Technik ein Rauschen zu reduzieren. Somit kann die Geschwindigkeit zum Verstärken von Information durch einen jeweiligen Leseverstärker schneller als je gemacht werden und können Zugriffszeiten auf einen Chip möglicherweise schneller gemacht werden.
  • (2) Da gleichzeitig aktivierte Unterfeld-Bereiche in Gitterform in Blöcke aufgeteilt werden, werden Rauschquellen von einem Vorspannen abgehalten. Weiterhin können deshalb, weil die Unterfeld-Bereiche über den gesamten Chip verstreut sind, Versorgungsanschlüsse effizient ausgenutzt werden. Somit kann ein Rauschen effektiv reduziert werden und kann ein einheitlicher Leistungsverbrauch erreicht werden. Weiterhin kann die Geschwindigkeit zum Verstärken von Information durch einen jeweiligen Leseverstärker höher als je gemacht werden.
  • (3) Durch Durchführen von nur einer Änderung bezüglich eines Layouts von Versorgungsanschlüssen ohne eine Änderung bezüglich einer Schaltung oder einer

Schaltungskonfiguration, können Rauschquellen verstreut werden, um ein Leistungsquellenrauschen zu reduzieren.

Somit kann die Geschwindigkeit zum Verstärken von Information durch einen jeweiligen Leseverstärker schneller als je gemacht werden und können Zugriffszeiten auf einen Chip möglicherweise schneller sein.

Während die vorliegende Erfindung unter Bezugnahme auf die illustrativen Ausführungsbeispiele beschrieben worden ist, soll diese Beschreibung nicht in einem beschränkenden Sinn gedacht sein. Verschiedene Modifikationen der illustrativen Ausführungsbeispiele, sowie andere Ausführungsbeispiele der Erfindung, werden Fachleuten auf dem Gebiet unter Bezugnahme auf diese Beschreibung offensichtlich werden.


Anspruch[de]
  1. Halbleiter-Bauelement aufweisend:

    einen Halbleiter-Chip mit ersten bis vierten Seiten;

    eine erste Verbindung (56, 57), die entlang der ersten Seite des Halbleiter-Chips angeordnet ist und mit einem Quellpotential oder einem Erdpotential versorgt wird;

    eine zweite Verbindung (58, 59), die entlang der zweiten Seite über der ersten Seite angeordnet ist und mit dem Quellpotential oder dem Erdpotential versorgt wird; und

    mehrere Unterfeld-Bereiche (5053), die zwischen der ersten Verbindung und der zweiten Verbindung angeordnet sind, wobei jeder Unterfeld-Bereich mehrere Speicherzellen und mehrere Leseverstärker (60), die jeweils mit den Speicherzellen verbunden sind, aufweist, wobei die Speicherzellen und die Leseverstärker in jedem der Unterfeld-Bereiche angeordnet sind,

    wobei die Leseverstärker (60) in einem der Unterfeld-Bereiche (5053) als Antwort auf den der ersten Verbindung (56, 57) zugeführten Potentialpegel aktiviert werden,

    wobei das Bauelement dadurch gekennzeichnet ist, daß

    die Leseverstärker (60), die in einem anderen der Unterfeld-Bereiche (5053) angeordnet sind, im wesentlichen simultan mit den in dem einen der Unterfeld-Bereiche (5053) angeordneten Leseverstärkern als Antwort auf den der zweiten Verbindung (58, 59) zugeführten Potentialpegel aktiviert werden.
  2. Halbleiter-Speicherbauelement nach Anspruch 1, wobei die mehreren Unterfeld-Bereiche (5053) aufweisen:

    erste und zweite Unterfeld-Bereiche (50, 51), die entlang der ersten Seite angeordnet sind;

    dritte und vierte Unterfeld-Bereiche (52, 53), die entlang der zweiten Seite angeordnet sind;

    wobei die in dem ersten Unterfeld-Bereich (50) angeordneten Leseverstärker (60) als Antwort auf den der ersten Verbindung (56, 57) zugeführten Potentialpegel während einer ersten Zeit aktiviert werden;

    wobei die in dem dritten Unterfeld-Bereich (52) angeordneten Leseverstärker (60) als Antwort auf den der zweiten Verbindung (58, 59) zugeführten Potentialpegel während der ersten Zeit aktiviert werden;

    die in dem zweiten Unterfeld-Bereich (51) angeordneten Leseverstärker (60) als Antwort auf den der ersten Verbindung (56, 57) zugeführten Potentialpegel während der zweiten Zeit aktiviert werden; und

    die in dem vierten Unterfeld-Bereich (53) angeordneten Leseverstärker (60) als Antwort auf den der zweiten Verbindung (58, 59) zugeführten Potentialpegel während der zweiten Zeit aktiviert werden.
  3. Halbleiter-Speicherbauelement nach Anspruch 2, wobei der erste Unterfeld-Bereich (50) und der dritte Unterfeld-Bereich (52) zueinander bezüglich eines Punktes auf dem Halbleiter-Chip symmetrisch angeordnet sind.
  4. Halbleiter-Speicherbauelement nach Anspruch 2, wobei die in dem ersten Unterfeld-Bereich (50) angeordneten Leseverstärker (60), die während der ersten Zeit aktiviert werden, ungefähr halb so viele sind wie die in dem ersten Unterfeld-Bereich (50) angeordneten Leseverstärker (60).
  5. Halbleiter-Speicherbauelement nach Anspruch 4, wobei die aktivierten Leseverstärker (60), die jeweils der halben Anzahl der Leseverstärker entsprechen, innerhalb jedes Unterfeld-Bereiches in Gitterform angeordnet sind.
  6. Halbleiter-Speicherbauelement nach Anspruch 2, wobei die in dem ersten Unterfeld-Bereich (50) angeordneten Leseverstärker (60), die während der ersten Zeit aktiviert werden, an der Seite der dritten Seite des Halbleiter-Chips angeordnet sind und die in dem zweiten Unterfeld-Bereich (51) angeordneten Leseverstärker (60), die während der zweiten Zeit aktiviert werden, an der Seite der vierten Seite des Halbleiter-Chips angeordnet sind.
  7. Halbleiter-Speicherbauelement nach Anspruch 2, wobei die in dem ersten Unterfeld-Bereich (50) angeordneten Leseverstärker (60), die während der ersten Zeit aktiviert werden, und die in dem ersten Unterfeld-Bereich (50) angeordneten Leseverstärker (60), die während der zweiten Zeit aktiviert werden, jeweils abwechselnd angeordnet sind, so daß sie sich von der dritten Seite zur vierten Seite erstrecken.
  8. Halbleiter-Speicherbauelement nach Anspruch 1, wobei der Halbleiter-Chip eine erste Seite und eine dritte und eine vierte Seite, die beide der ersten Seite benachbart sind, und eine der ersten Seite gegenüberliegenden zweite Seite aufweist;

    wobei die erste Verbindung (94, 95) einen ersten Abschnitt aufweist, der entlang der ersten Seite auf der Seite der dritten Seite angeordnet ist und einen zweiten Abschnitt aufweist, der entlang der zweiten Seite auf der Seite der vierten Seite angeordnet ist;

    wobei die zweite Verbindung (92, 93) einen ersten Abschnitt, der entlang der ersten Seite auf der Seite der vierten Seite und einen zweiten Abschnitt, der entlang der zweiten Seite auf der Seite der dritten Seite angeordnet ist, aufweist,

    wobei eine dritte Verbindung auf dem Halbleiter-Chip angeordnet ist und den ersten Abschnitt der ersten Verbindung und den zweiten Abschnitt der ersten Verbindung miteinander verbindet;

    wobei eine vierte Verbindung auf dem Halbleiter-Chip angeordnet ist und den ersten Abschnitt der zweiten Verbindung und den zweiten Abschnitt der zweiten Verbindung miteinander verbindet;

    wobei die in einem der Unterfeld-Bereiche (5053) angeordneten Leseverstärker (60) als Antwort auf das dem ersten Abschnitt der ersten Verbindung zugeführte Potential aktiviert werden und die in einem anderen der Unterfeld-Bereiche (5053) angeordneten Leseverstärker (60) im wesentlichen simultan mit den in dem einen der Unterfeld-Bereiche (5053) angeordneten Leseverstärkern (60) als Antwort auf den dem zweiten Abschnitt der ersten Verbindung zugeführten Potentialpegel aktiviert werden.
  9. Halbleiter-Speicherbauelement nach Anspruch 1, wobei die Unterfeld-Bereiche (5053) aufweisen:

    einen ersten Unterfeld-Bereich, der entlang des ersten Abschnitts der ersten Verbindung angeordnet ist;

    einen zweiten Unterfeld-Bereich, der entlang des ersten Abschnitts der zweiten Verbindung angeordnet ist;

    einen dritten Unterfeld-Bereich, der entlang des zweiten Abschnitts der ersten Verbindung angeordnet ist; und

    einen vierten Unterfeld-Bereich, der entlang des zweiten Abschnitts der zweiten Verbindung angeordnet ist, und wobei:

    die in dem ersten Unterfeld-Bereich angeordneten Leseverstärker (60) in Antwort auf den dem ersten Abschnitt der ersten Verbindung zugeführten Potentialpegel während der ersten Zeit aktiviert werden,

    die in dem zweiten Unterfeld-Bereich angeordneten Leseverstärker (60) in Antwort auf den dem ersten Abschnitt der zweiten Verbindung zugeführten Potentialpegel während einer ersten Zeit aktiviert werden,

    die in dem dritten Unterfeld-Bereich angeordneten Leseverstärker (60) in Antwort auf das dem zweiten Abschnitt der ersten Verbindung zugeführten Potentialpegel während einer zweiten Zeit aktiviert werden, und

    die in dem vierten Unterfeld-Bereich angeordneten Leseverstärker (60) in Antwort auf das dem zweiten Abschnitt der zweiten Verbindung zugeführten Potentialpegel während der zweiten Zeit aktiviert werden.
Es folgen 11 Blatt Zeichnungen






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