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Dokumentenidentifikation DE10101073B4 15.07.2004
Titel Bildaufbereitungsvorrichtung mit niedrigeren Speicherkapazitätsanforderungen und Verfahren dafür
Anmelder Mitsubishi Denki K.K., Tokio/Tokyo, JP;
Mitsubishi Electric System LSI Design Corp., Itami, Hyogo, JP
Erfinder Moriwaki, Shohei, Tokio/Tokyo, JP;
Azekawa, Yoshifumi, Tokio/Tokyo, JP;
Chiba, Osamu, Tokio/Tokyo, JP;
Shimakawa, Kazuhiro, Itami, Hyogo, JP
Vertreter PRÜFER & PARTNER GbR, 81545 München
DE-Anmeldedatum 11.01.2001
DE-Aktenzeichen 10101073
Offenlegungstag 19.07.2001
Veröffentlichungstag der Patenterteilung 15.07.2004
Veröffentlichungstag im Patentblatt 15.07.2004
IPC-Hauptklasse G09G 5/39

Beschreibung[de]

Die Erfindung betrifft das Gebiet der Bildaufbereitungsvorrichtungen und der Verfahren zur Aufbereitung von Daten, die zur Anzeige von Bildern verwendet werden, und insbesondere eine Bildaufbereitungsvorrichtung und ein Verfahren zum effizienten Ausführen der Puffersteuerung von Bilddaten zur Anzeige eines Bildes auf einer Anzeigeeinheit anhand der Bilddaten.

In einem Bildaufbereitungssystem für dreidimensionale Graphiken wird beispielsweise folgende Reihe von Bildaufbereitungsprozessen ausgeführt: Erzeugen von Bilddaten zur Anzeige eines Bildes; Speichern der erzeugten Bilddaten in einem Speicher wie etwa einem Bildpuffer; und Anzeige des Bildes auf einer Anzeigeeinheit wie etwa auf einer Katodenstrahlröhre (CRT) anhand der in dem Speicher wie etwa dem Bildpuffer gespeicherten Bilddaten. Insbesondere wurden für eine flüssige Anzeige der Bilder verschiedene Zugänge beschritten, um die Puffersteuerung zur vorübergehenden Speicherung der Bilddaten in einem Bildpuffer oder dergleichen zu verbessern und somit die Bilddaten effizient gemäß einer Videoauffrischungsperiode an eine Anzeigeeinheit zu übertragen. Eine solche Puffersteuerung ist eine Doppelpuffersteuerung, wie sie z. B. aus JP 6-19675-A bekannt ist.

Ein Bildaufbereitungssystem, das eine solche Doppelpuffersteuerung ausführt, enthält: eine Bildaufbereitungsmaschine zum Erzeugen der Bilddaten; und zwei A-Ebene und B-Ebene genannte Bildspeicher, in denen die Bilddaten jeweils auf der Grundlage eines Vollbilds gespeichert werden. Während die in der A-Ebene gespeicherten Bilddaten eines Vollbilds an eine Anzeigeeinheit ausgegeben werden, schreibt die Bildaufbereitungsmaschine die Bilddaten für ein nächstes Vollbild in die B-Ebene. Wenn die Ausgabe der in der A-Ebene gespeicherten Bilddaten eines Vollbilds abgeschlossen ist, werden die in der B-Ebene gespeicherten Bilddaten für das nächste Vollbild an die Anzeigeeinheit ausgegeben. Während der Übertragung der Bilddaten von der B-Ebene an die Anzeigeeinheit schreibt die Bildaufbereitungsmaschine die Bilddaten für ein nächstes Vollbild in die A-Ebene. Somit werden die zwei Bildspeicher, die A-Ebene und die B-Ebene, in der Weise gesteuert, daß sie abwechselnd als Bildaufbereitungsebene, in die die Bildaufbereitungsdaten geschrieben werden, und als Anzeigeebene, die die Bilddaten an die Anzeigeeinheit ausgibt, arbeiten.

Bei der dreidimensionalen Graphikverarbeitung umfassen die in jedem der zwei Speicher gespeicherten Bildaufbereitungsdaten mehrere Pixeldaten, die mehreren in einem Vollbild enthaltenen Pixeln entsprechen. Die Pixeldaten enthalten jeweils die Dreifarbinformationen R, G, B, die das Rot, das Grün bzw. das Blau des Pixels repräsentieren, sowie &agr;-Wert-Informationen, die die Durchsichtigkeit des Pixels repräsentieren.

Normalerweise bestehen die Bildaufbereitungsmaschine und die zwei Bildspeicher aus getrennten Halbleiterchips. Es wurden einige Zugänge beschritten, um die Bildaufbereitungsgeschwindigkeit zu erhöhen, wozu die folgenden zählen: die Verbreiterung eines Busses, der die Bildaufbereitungsmaschine und jeden Bildspeicher verbindet; und die Verwendung eines schnellen Speichers als Bildspeicher. Der Verbreiterung des Busses sind wegen einer begrenzten Anzahl von Eingangs/Ausgangs-Anschlußstiften des Speichers und dem Wachsen des Lade/Entlade-Stroms aber Grenzen gesetzt. Somit sind auch der Beschleunigung des Speichers Grenzen gesetzt.

In der obigen Beschreibung wurde die Integration eines Bildspeichers in eine Bildaufbereitungsmaschine, die einen Chip enthält, in Betracht gezogen. Das Anordnen zweiter Bildspeicher, in denen jeweils eine große Datenmenge gespeichert wird, auf dem gleichen Halbleiterchip erhöht jedoch sowohl die Chipfläche als auch die Kosten.

In der US 5,909,219 ist ein Graphik-Untersystem mit einem Graphikprozessor offenbart. In dem Graphikprozessor wird ein Quellfeld von Bildpunkten entsprechend einem Steuersignal gedehnt bzw. gestaucht. Durch Vergleicherschaltungen wird aus den RGB-Werten der bearbeiteten Pixeldaten ein Transparenzsignal erzeugt und als Transparenzbit in die Pixeldaten eingebettet. Das Zielfeld, in das die Pixeldaten geschrieben werden, kann auch bei diesem Graphik-Untersystem keine kleinere Speicherkapazität aufweisen als das Quellfeld.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Bildaufbereitungsvorrichtung mit einem Pufferbildspeicher mit verringerter Speicherkapazität zu schaffen.

Diese Aufgabe wird erfindungsgemäß gelöst durch ein Bildaufbereitungssystem nach Anspruch 1 bzw. durch eine Bildaufbereitungsvorrichtung nach Anspruch 13 bzw. durch ein Verfahren zum Aufbereiten eines Bildes nach Anspruch 24. Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Gemäß einem Merkmal der Erfindung wird eine Bildaufbereitungsvorrichtung geschaffen, die eine Puffersteuerung ausführt, mit der die zu einem Speicher erforderliche Speicherkapazität verringert werden kann.

Gemäß einem weiteren Merkmal der Erfindung wird ein Verfahren zum Steuern des Pufferns von Pixeldaten geschaffen, mit dem eine erforderliche Speicherablagekapazität bei der Bildaufbereitung verringert werden kann.

Die Bildaufbereitungsvorrichtung gemäß der Erfindung enthält: eine Bildaufbereitungsoperations-Schaltung zum Ausführen einer Operation zum Erzeugen mehrerer Pixeldaten entsprechend mehreren Pixeln, die einen Bildschirm bilden; einen ersten Speicher zum Speichern der durch die Bildaufbereitungsoperations-Schaltung erzeugten mehreren Pixeldaten; und eine Übertragungsschaltung zum Übertragen der den jeweiligen Pixeldaten entsprechenden Bilddaten, von denen vorgeschriebene Informationen entfernt wurden, an einen zweiten Speicher zur Speicherung. Der zweite Speicher gibt die gespeicherten Daten an eine Anzeigeeinheit zur Anzeige auf deren Bildschirm aus.

Die Bildaufbereitungsvorrichtung gemäß einem weiteren Aspekt der Erfindung enthält: eine Bildaufbereitungsoperations-Schaltungsanordnung zum Ausführen einer Operation zum Erzeugen mehrerer Pixeldaten entsprechend mehreren Pixeldaten, die einen Bildschirm bilden; einen ersten Speicher zum Speichern der von der Bildaufbereitungs-Schaltungsanordnung empfangenen mehreren Pixeldaten; und eine mit dem ersten Speicher verbundene Übertragungsschaltung zum Erhalten von Übertragungsdaten von den mehreren Pixeldaten mit Ausnahme vorgeschriebener Daten zur Übertragung an einen zweiten Speicher.

Die Pixeldaten umfassen Dreifarbinformationen für Rot, Grün und Blau sowie &agr;-Wert-Informationen, die die Durchsichtigkeit eines entsprechenden Pixels repräsentieren. Die vorgeschriebenen Daten umfassen wenigstens die &agr;-Wert-Informationen der jeweiligen Pixeldaten.

Das Verfahren zur Bildaufbereitung gemäß einem weiteren Aspekt der Erfindung umfaßt die folgenden Schritte: Erzeugen mehrerer erster Pixeldaten entsprechend mehreren Pixeln, die einen Bildschirm bilden; Speichern der mehreren ersten Pixeldaten in einem ersten Speicher; Übertragen der ersten Übertragungsdaten an einen zweiten Speicher über einen Datenbus; Speichern der ersten Übertragungsdaten in dem zweiten Speicher; und Übertragen der ersten Übertragungsdaten von dem zweiten Speicher an eine Anzeigeeinheit zur Anzeige eines Bildes.

Die ersten Pixeldaten umfassen jeweils die Dreifarbinformationen für Rot, Grün und Blau und die &agr;-Wert-Informationen, die die Durchsichtigkeit eines entsprechenden Pixels repräsentieren. Die ersten Übertragungsdaten werden aus den mehreren ersten Pixeldaten mit Ausnahme wenigstens der &agr;-Wert-Informationen der jeweiligen ersten Pixeldaten erhalten.

Alle in dem ersten Speicher gespeicherten mehreren Pixeldaten enthalten Dreifarbinformationen, die das Rot, das Grün und das Blau des Pixels repräsentieren, und &agr;-Wert-Informationen, die die Durchsichtigkeit des Pixels repräsentieren. Die in der Übertragungsschaltung entfernten vorgeschriebenen Informationen enthalten die &agr;-Wert-Informationen.

Der zweite Speicher ist wenigstens nicht zum Speichern der &agr;-Wert-Informationen erforderlich, wodurch die in dem zweiten Speicher zu speichernde Datenmenge verringert werden kann. Außerdem ist die an den zweiten Speicher zu übertragene Datenmenge klein, was zu einer Senkung der zur Datenübertragung erforderlichen Zeit führt, so daß eine schnelle Datenübertragung realisiert werden kann.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:

1 ein schematisches Diagramm einer Gesamtkonfiguration eines Bildaufbereitungssystems gemäß einer ersten Ausführungsform der Erfindung;

2 ein ausführlicheres Diagramm der Konfiguration des in 1 gezeigten Bildaufbereitungssystems;

3 ein Diagramm eines Beispiels einer durch eine in

2 gezeigte Bildaufbereitungsoperations-Schaltung aufbereiteten Figur;

4 ein Diagramm einer Struktur der auf einem in 2 gezeigten Datenbus übertragenen Daten;

5 ein Diagramm einer Konfiguration einer in 2 gezeigten Datenübertragungsschaltung;

6A–6D Diagramme der Konfiguration der durch die in 5 gezeigte Datenübertragungsschaltung übertragenen Bilddaten und der Übertragungsverfahren;.

7 ein schematisches Diagramm einer Konfiguration eines Hauptabschnitts eines in 2 gezeigten Pufferspeichers;

8 ein schematisches Diagramm einer Gesamtkonfiguration eines Bildaufbereitungssystems gemäß einer zweiten Ausführungsform der Erfindung;

9 ein Diagramm einer Operationsfolge zum Schreiben von Pixeldaten in einen Anzeigespeicher des in 8 gezeigten Bildaufbereitungssystems;

10 ein Diagramm einer Konfiguration eines Bildaufbereitungssystems gemäß einer dritten Ausführungsform der Erfindung;

11 ein Diagramm einer Konfiguration einer in 10 gezeigten Datenübertragungsschaltung;

12 ein schematisches Diagramm einer Konfiguration eines Bildaufbereitungsspeichers;

13 ein Signalformdiagramm zur Erläuterung einer Datenzugriffsoperation auf einen Bildaufbereitungsspeicher 3 gemäß der dritten Ausführungsform;

14 ein schematisches Diagramm einer Konfiguration eines Bildaufbereitungssystems gemäß einer sechsten Ausführungsform der Erfindung; und

15 ein ausführlicheres Diagramm der Anordnung einer in 14 gezeigten Filterschaltung.

1 zeigt schematisch eine Konfiguration eines Bildaufbereitungssystems gemäß der ersten Ausführungsform der Erfindung. Wie in 1 gezeigt ist, enthält ein Bildaufbereitungssystem RS: eine Bildaufbereitungsoperations-Schaltung 2 zum Ausführen einer Bildaufbereitungsoperation; einen Bildaufbereitungsspeicher 3 zum Speichern von durch die Bildaufbereitungsoperations-Schaltung 2 erzeugten Pixeldaten; einen Anzeigespeicher 5 zum Speichern der Pixeldaten vom Bildaufbereitungsspeicher 3 und zum Übertragen der gespeicherten Daten an eine Anzeigeeinheit zur Anzeige der Bilddaten durch die Anzeigeeinheit; und eine Speichersteuerschaltung 4 zum Steuern der Übertragung der Pixeldaten zwischen dem Bildaufbereitungsspeicher 3 und dem Anzeigespeicher 5.

Das Bildaufbereitungssystem RS führt die Bildaufbereitung aus. Genauer empfängt es eine Bildaufbereitungsanweisung und Daten von einer Geometrieoperationseinheit 1, führt gemäß der empfangenen Anweisung und den empfangenen Daten eine Bildaufbereitungsoperation zur Erzeugung von Pixeldaten, die ein Bild der dreidimensionalen Graphik repräsentieren, aus und gibt nachfolgend die erzeugten Pixeldaten über die Speicher 3 und 5 an die Anzeigeeinheit zur Anzeige auf deren Bildschirm aus. Die Geometrieoperationseinheit 1 erzeugt die jeweiligen Eckpunktdaten mehrerer Polygone, die eine Figur bilden, und gibt sie aus und erzeugt außerdem die Bildaufbereitungsanweisung, die die Bildaufbereitung angibt. Ein Polygon ist eine Minimaleinheit, aus der die Figur besteht. Die jeweiligen Eckpunktdaten umfassen: die Werte für R, B und G, die die Farbinformationen für Rot, Blau bzw. Grün repräsentieren; eine zweidimensionale Koordinate (X, Y), die den Ort des Eckpunkts auf einem Bildschirm (Vollbild) angibt; einen Z-Wert, der einen Ort der entsprechenden Eckpunktdaten in Tiefenrichtung angibt; einen &agr;-Wert, der die Durchsichtigkeit des Eckpunkts angibt; und eine Koordinate (U, V) einer zu dem Eckpunkt hinzugefügten Textur.

Zum Erzeugen der Eckpunktdaten führt die Geometrieoperationseinheit 1 geometrische Operationen, eine Modellierungstransformation, eine Beleuchtungsberechnung, eine Beschneideverarbeitung, eine Gesichtsfeldtransformation und eine Darstellungsfeldtransformation aus. Diese geometrischen Operationen sind im Gebiet der dreidimensionalen Graphikverarbeitung wohlbekannt.

Die Bildaufbereitungsoperations-Schaltung 2 empfängt von der Geometrieoperationseinheit 1 die Bildaufbereitungsanweisung und mehrere Eckpunktdaten. Die Bildaufbereitungsoperations-Schaltung 2 führt als Reaktion auf die empfangene Bildaufbereitungsanweisung und unter Verwendung der mehreren empfangenen Eckpunktdaten die Bildaufbereitungsoperation aus, um entsprechend mehreren Pixeln, die einen Bildschirm eines Vollbilds bilden, mehrere Pixeldaten zu erzeugen.

Der auch Bildaufbereitungsebene (R-Ebene) genannte Bildaufbereitungsspeicher 3 hält mehrere Pixeldaten, die den von der Bildaufbereitungsoperations-Schaltung 2 gelieferten Pixeln des Bildschirms eines Vollbilds entsprechen. Die einem Pixel entsprechenden Pixeldaten umfassen die Werte für R, B und G, die das Rot, das Blau bzw. das Grün des entsprechenden Pixels repräsentieren, und einen &agr;-Wert, der die Durchsichtigkeit des entsprechenden Pixels repräsentiert. Jeder der Werte für R, B, G und &agr; wird mit 8 Bits repräsentiert. Die Anzahl der Pixel pro Vollbild ist durch eine Anzeigenorm der in dem Bildaufbereitungssystem zu verwendenden Anzeigeeinheit bestimmt. Die Rnzeigenormen umfassen NTSC (National Television System Committee), VGA (Video Graphics Array), SVGA (Super Video Graphics Array) und XGA (Extended Graphics Array).

Die Bildaufbereitungsoperations-Schaltung 2 und der Bildaufbereitungsspeicher 3 sind über einen doppeltgerichteten Datenbus verbunden. Die Bildaufbereitungsoperations-Schaltung 2 schreibt die durch die Bildaufbereitungsoperation erzeugten Pixeldaten in den Bildaufbereitungsspeicher 3 und liest wiederum die in den Bildaufbereitungsspeicher 3 geschriebenen Pixeldaten aus dem Bildaufbereitungsspeicher 3, um mit den ausgelesenen Pixeldaten neue Pixeldaten zu erzeugen. Durch Wiederholung dieses Prozesses so oft wie erforderlich werden endgültige Pixeldaten eines anzuzeigenden Vollbilds erzeugt. Wenn die Pixeldaten eines Vollbilds im Bildaufbereitungsspeicher 3 der Bildaufbereitungsoperations-Schaltung 2 gespeichert sind, werden die im Bildaufbereitungsspeicher 3 gehaltenen Daten gemäß der Steuerung der Speichersteuerschaltung 4 an einen Anzeigespeicher 5 übertragen. Zu diesem Zeitpunkt werden die Daten übertragen, von denen ein vorgeschriebenes Bit entfernt wurde. In der ersten Ausführungsform werden von den Pixeldaten 8 Bits, die den &agr;-Wert repräsentieren, entfernt, wobei gemäß der Steuerung der Speichersteuereinheit 4 nur 24 Bits, die die Werte für R, G und B der jeweiligen Pixeldaten repräsentieren, an den Anzeigespeicher 5 übertragen werden.

In dem Anzeigeebene (D-Ebene) genannten Anzeigespeicher 5 werden die Pixeldaten für mehrere Pixel, die ein Vollbild bilden, gespeichert, wobei die jeweiligen Pixeldaten nur die Werte für R, G und B, nicht jedoch den &agr;-Wert umfassen. Durch Ausführen einer Zeilenabtastung im Anzeigespeicher 5 werden die Pixeldaten nacheinander aus dem Anzeigespeicher 5 ausgelesen. Genauer werden die Pixeldaten in der Reihenfolge aus dem Anzeigespeicher 5 ausgelesen, in der die Pixel auf einer Abtastzeile angezeigt werden. Die aus dem Anzeigespeicher 5 ausgelesenen Pixeldaten werden über einen Digital/Analog-Umsetzer (DAC) oder dergleichen zu der Anzeigeeinheit geschickt. Die Anzeigeeinheit zeigt die Bilder anhand der empfangenen Pixeldaten auf ihrem Bildschirm an. Der &agr;-Wert ist zur Anzeige eines Bildes nicht erforderlich. Im Anzeigespeicher 5 sollten nur die Werte für R, G und B gespeichert werden.

Die Speichersteuerschaltung 4 steuert Zugriffe auf den Bildaufbereitungsspeicher 3 und auf den Anzeigespeicher 5 in der Weise, daß während der Datenübertragung vom Bildaufbereitungsspeicher 3 zum Anzeigespeicher 5 zwischen dem Bildaufbereitungsspeicher 3 und der Bildaufbereitungsoperations-Schaltung 2 eine doppeltgerichtete Datenübertragung ausgeführt wird.

Die den Pixeln sämtlicher durch die Bildaufbereitungsoperations-Schaltung 2 erzeugter Vollbilder entsprechenden Pixeldaten werden nacheinander in den Bildaufbereitungsspeicher 3 geschrieben. Die Pixeldaten jedes im Bildaufbereitungsspeicher 3 gespeicherten Vollbilds werden vor ihrer Aktualisierung durch die Pixeldaten eines nächsten Vollbilds nacheinander in den Anzeigespeicher 5 übertragen.

Die jeweils im Anzeigespeicher 5 gespeicherten Pixeldaten umfassen nicht den &agr;-Wert, so daß die Speicherkapazität des Anzeigespeichers 5 verringert werden kann. Somit wird die in der ersten Ausführungsform verwendete Gesamtspeicherkapazität des Bildaufbereitungsspeichers 3 und des Anzeigespeichers 5 kleiner als die Gesamtspeicherkapazität der beiden in einer herkömmlichen Doppelpuffersteuerung verwendeten Speicher.

2 ist ein Diagramm, das die Konfiguration des Bildaufbereitungssystems RS aus 1 ausführlicher zeigt. Wie in 2 gezeigt ist, enthält das Bildaufbereitungssystem RS außer der Bildaufbereitungsoperations-Schaltung 2, dem Bildaufbereitungsspeicher 3, der Speichersteuerschaltung 4 und dem Anzeigespeicher 5, wie sie in 1 gezeichnet sind: einen Z-Speicher 11 zum Speichern eines Z-Werts; eine Datenübertragungsschaltung 12 zum Ausführen der Datenübertragung zwischen dem Bildaufbereitungsspeicher 3 und dem Anzeigespeicher 5 und zwischen dem Anzeigespeicher 5 und der Anzeigeeinheit; einen Pufferspeicher 13 zum Puffern der Übertragung der Pixeldaten vom Anzeigespeicher 5 zur Anzeigeeinheit; einen Digital/Analog-Umsetzer (DAC) 14 zum Ausführen der Digital/Analog-Umsetzung an den aus dem Pufferspeicher 13 gelesenen Pixeldaten; und einen Texturspeicher 30 zum Speichern der Texturdaten eines Bildes.

In dem auch Z-Ebene genannten Z-Speicher 11 werden mehrere, den mehreren im Bildaufbereitungsspeicher 3 gespeicherten Pixeln, die ein Vollbild bilden, entsprechende Z-Werte gespeichert. Normalerweise enthält jeder Z-Wert 32 Bits und repräsentiert die Tiefeninformationen (Koordinate der Z-Ebene) der Pixeldaten. Der Z-Speicher 11 hat im wesentlichen die gleiche Speicherkapazität wie der Bildaufbereitungsspeicher 3. Der Bildaufbereitungsspeicher 3 und der Z-Speicher 11 enthalten beispielsweise jeweils einen Einport-Schreib-Lese-Speicher (RAM), vorzugsweise einen dynamischen RAM (DRAM).

Die Übertragungsoperation der Datenübertragungsschaltung 12 wird durch die Speichersteuerschaltung 4 gesteuert. Sie empfängt mehrere Pixeldaten für ein im Bildaufbereitungsspeicher 3 gespeichertes Vollbild und überträgt die Daten außer dem &agr;-Wert an den Anzeigespeicher 5. Außerdem empfängt die Datenübertragungsschaltung 12 mehrere vom Anzeigespeicher 5 ausgegebene Pixeldaten für ein Vollbild und überträgt sie an den Pufferspeicher 13.

Der Pufferspeicher 13 empfängt die vom Anzeigespeicher 5 ausgegebenen Pixeldaten, speichert sie vorübergehend und überträgt die gespeicherten Daten über den DAC 14 an eine Anzeigeeinheit 20. Der Pufferspeicher 13 enthält beispielsweise einen Zweiport-Zuerst-Einlesen/Zuerst-Ausgeben-Speicher (Zweiport-FIFO-Speicher). Der Pufferspeicher 13 führt einfach eine Pufferung der Datenübertragung vom Anzeigespeicher 5 zum DAC 14 aus und ist zum Speichern eines Vollbilds einer gültigen Menge von Pixeldaten nicht erforderlich. Somit ist die Speicherkapazität des Pufferspeichers 13 kleiner als die des Anzeigespeichers 5. Außerdem ist der Pufferspeicher 13 so beschaffen, daß die Übertragungsrate (die Anzahl der pro Zeiteinheit übertragenen Bits) bei der Eingabe der Daten von der Datenübertragungsschaltung 12 größer als die Übertragungsrate bei der Ausgabe der Daten an den DAC 14 gemacht wird.

Der DAC 14 führt eine Digital/Analog-Umsetzung für die vom Pufferspeicher 13 empfangenen Pixeldaten aus und gibt die Analogsignale mit den Dreifarbinformationen für Rot, Blau und Grün an die Anzeigeeinheit 20 wie etwa eine Katodenstrahlröhre (CRT) aus. Außerdem erzeugt der DAC 14 ein horizontales Synchronisiersignal (Hsync) und ein vertikales Synchronisiersignal (Vsync) zur Ausgabe an die Anzeigeeinheit 20. Eine Bildschirmgröße ist gemäß einem durch die Anzeigeeinheit 20 angewendeten System vorgegeben, wodurch die Anzahl der Pixel auf einer Abtastzeile und die Anzahl der Pixel in einem Vollbild voreingestellt sind. Somit zählt der DAC 14 die vom Pufferspeicher 13 übertragenen Pixeldaten und erzeugt bei jeder vorgegebenen Anzahl von Pixeldaten in den horizontalen Abtastzeilen die horizontalen und vertikalen Synchronisiersignale.

In dem Texturspeicher 30 werden die auf jedes Polygon, aus dem eine Figur besteht, abzubildenden Texturdaten gespeichert. Die Bildaufbereitungsoperations-Schaltung 2 greift gemäß der von der Geometrieoperationseinheit 1 empfangenen Texturkoordinate (U, V) auf den Texturspeicher 30 zu und bildet die erforderlichen Texturdaten auf das entsprechende Polygon ab.

Die Speichersteuerschaltung 4 steuert das Datenlesen und -schreiben für den Bildaufbereitungsspeicher 3, für den Z-Speicher 11 und für den Anzeigespeicher 5 dadurch, daß sie an diese Speicher ein Operationssteuersignal zusammen mit einer Adresse, die repräsentiert, wohin gemäß einem durch die Bildaufbereitungsoperations-Schaltung 2 ausgegebenen Ziel die Daten geschrieben oder woher sie gelesen werden sollen, ausgibt.

Ferner steuert die Speichersteuerschaltung 4 die Datenübertragungsschaltung 12 zum Steuern der Datenübertragung vom Bildaufbereitungsspeicher 3 zum Anzeigespeicher 5 sowie die Datenübertragung vom Anzeigespeicher 5 zum Pufferspeicher 13. Insbesondere steuert die Speichersteuerschaltung 4 einen Zeitpunkt für die Datenübertragung vom Bildaufbereitungsspeicher 3 zum Anzeigespeicher 5 und einen Zeitpunkt für die Datenübertragung vom Anzeigespeicher 5 zum Pufferspeicher 13, um eine Störung eines auf dem Bildschirm der Anzeigeeinheit 20 angezeigten Bildes zu vermeiden. Ferner steuert die Speichersteuerschaltung 4 die Operationszeiten des Bildaufbereitungsspeichers 3, des Anzeigespeichers 5 und der Datenübertragungsschaltung 12, um Bildverluste der auf der Anzeigeeinheit anzuzeigenden Pixel zu vermeiden.

Die Datenübertragungsschaltung 12, der Bildaufbereitungsspeicher 3, der Z-Speicher 11 und die Bildaufbereitungsoperations-Schaltung 2 sind über einen internen Datenbus 15 mit einer Breite von 2048 Bits verbunden. Der interne Datenbus 15 entspricht einem zur doppeltgerichteten Datenübertragung zwischen der Bildaufbereitungsoperations-Schaltung 2 und dem Bildaufbereitungsspeicher 3 in 1 angeordneten Datenbus. Über diesen internen Datenbus 15 werden die Pixeldaten zwischen der Bildaufbereitungsoperations-Schaltung 2 und dem Bildaufbereitungsspeicher 3 in beiden Richtungen übertragen, während die Z-Werte doppeltgerichtet zwischen der Bildaufbereitungsoperations-Schaltung 2 und dem Z-Speicher 4 übertragen werden. Außerdem werden die Pixeldaten über den internen Datenbus 15 vom Bildaufbereitungsspeicher 3 zur Datenübertragungsschaltung 12 übertragen.

Die Datenübertragungsschaltung 12 ist über einen doppeltgerichteten Datenbus 16 mit einer Breite von 64 Bits mit dem Anzeigespeicher 5 verbunden. Der Datenbus 16 entspricht einem Datenbus zur Übertragung von Pixeldaten vom Bildaufbereitungsspeicher 3 zum Anzeigespeicher 5 in 1. In der in 2 gezeigten Konfiguration führt die Datenübertragungsschaltung 12 eine Datenübertragung zwischen dem Bildaufbereitungsspeicher 3 und dem Anzeigespeicher 5 und zwischen dem Anzeigespeicher 5 und dem Pufferspeicher 13 aus. Somit überträgt der Datenbus 16 die Pixeldaten zwischen der Datenübertragungsschaltung 12 und dem Anzeigespeicher 5 in beiden Richtungen.

Die Bildaufbereitungsoperations-Schaltung 2, der Bildaufbereitungsspeicher 3, die Speichersteuerschaltung 4, der Z-Speicher 11, die Datenübertragungsschaltung 12, der Pufferspeicher 13 und der DAC 14 sind auf einem gemeinsamen Halbleiterchip integriert, so daß sie eine integrierte Halbleiterschaltung bilden. Eine solche integrierte Halbleiterschaltungsvorrichtung mit einer Bildaufbereitungsoperations-Schaltung wird normalerweise Bildaufbereitungsprozessor oder Graphikbeschleuniger genannt.

Der interne Datenbus 15 ist ein in bezug auf einen solchen Bildaufbereitungsprozessor 10 interner Datenbus, wobei seine Bitbreite wesentlich größer als die des aus einer Verdrahtung auf der Platine ausgebildeten Datenbusses 16 gemacht werden kann. In der vorliegenden Ausführungsform hat der interne Datenbus 15 eine Busbreite des 2048 Bits. Somit kann der interne Datenbus 15 (da die Busbreite nicht durch die Anschlußstifte des Bildaufbereitungsspeichers 3 und des Z-Speichers 11, sondern durch den Zwischenverbindungsabstand des internen Datenbusses im Bildaufbereitungsprozessor 10 begrenzt ist) eine Busbreite von mehreren Kilobits haben.

Der Anzeigespeicher 5 enthält einen getrennt vom Halbleiterchip des Bildaufbereitungsprozessors 10 vorgesehenen Halbleiterchip und ist beispielsweise auf einem Einport-RAM (vorzugsweise einem DRAM) konfiguriert. Somit enthält der Datenbus 16 Verdrahtungsleitungen auf der Platine, wobei seine Bitbreite durch die Anzahl der Daten-Eingangs/Ausgangs-Anschlußstifte des Anzeigespeichers 5 begrenzt ist. In der vorliegenden Ausführungsform hat der Datenbus 16 eine Busbreite von 64 Bits. Der Datenbus 16 kann (je nach Anzahl der Daten-Eingangs/Ausgangs-Anschlußstifte des Anzeigespeichers 5) eine Busbreite von einigen 10 bis 100 Bits haben.

Der Texturspeicher 30 enthält einen gegenüber den Halbleiterchips des Bildaufbereitungsprozessors 10 und des Anzeigespeichers 5 nochmals weiteren getrennten Halbleiterchip. Der Texturspeicher 30 speichert nur die Texturdaten jedes Polygons und braucht keine große Texturdatenmenge gleichzeitig zu übertragen. Somit führt eine niedrige Busbreite zwischen dem Texturspeicher 30 und der Bildaufbereitungsoperations-Schaltung 2 nicht zu signifikanten Problemen. In Verbindung mit 3 wird nun eine Operation durch die Bildaufbereitungsoperations-Schaltung 2 zum Schreiben von Pixeldaten in den Bildaufbereitungsspeicher 3 kurz beschrieben.

Es wird nun angenommen, daß in einem Vollbild (Bildschirm) 40 auf einer gegebenen Hintergrundfarbe eine 41 aufbereitet wird, vor der eine weitere 42 aufbereitet wird. Die Bildaufbereitungsoperations-Schaltung 2 löscht zunächst über den internen Datenbus 15 den in dem Bildaufbereitungsspeicher 3 gespeicherten Inhalt und speichert im Bildaufbereitungsspeicher 3 die Werte für R, G und B, die die Hintergrundfarbe repräsentieren, und einen &agr;-Wert, der die Durchsichtigkeit 0 repräsentiert. Ferner speichert die Bildaufbereitungsoperations-Schaltung 2 über den internen Datenbus 15 im Z-Speicher 11 einen Z-Wert, der den fernsten Ort repräsentiert.

Als Reaktion auf eine Anweisung von der Bildaufbereitungsoperations-Einheit 1 liest die Bildaufbereitungsoperations-Schaltung 2 daraufhin aus einem Bildaufbereitungsspeicher 3 und aus einem Z-Speicher 11 die einer schraffierten 41 in 3 entsprechenden Pixeldaten und Z-Werte aus, um die Pixeldaten und Z-Werte für die gesamte 41 zu erzeugen. Daraufhin führt die Bildaufbereitungsoperations-Schaltung 2 einen Prozeß zum Entfernen einer verborgenen Oberfläche (eine Z-Operation) zum Vergleich der aus dem Z-Speicher 11 ausgelesenen Z-Werte und der von der 41 erzeugten Z-Werte aus, um die Farbe der vor dem Hintergrund anzuordnenden 41 zu validieren. Daraufhin werden die Z-Werte der 41 über den internen Datenbus 15 zum Z-Speicher 11 übertragen und die Z-Werte der der 41 entsprechenden Pixel in dem Vollbild aktualisiert. Ferner führt die Bildaufbereitungsoperations-Schaltung 2 anhand der &agr;-Werte der Pixeldaten des aus dem Bildaufbereitungsspeicher 3 ausgelesenen Hintergrunds und der &agr;-Werte der 41 eine Transparenzoperation (eine &agr;-Mischungsoperation) zum Mischen der Farbinformationen (der Werte für R, G und B) der aus dem Bildaufbereitungsspeicher 3 gelesenen Pixeldaten und der Farbinformationen (der Werte für R, G und B) der Pixeldaten der 41 aus. Die durch diese Transparenzoperation erhaltenen Farbinformationen (die Werte für R, G und B) und die entsprechenden &agr;-Werte werden über den internen Datenbus 15 zum Bildaufbereitungsspeicher 3 übertragen, wobei die Pixeldaten in dem 41 entsprechenden Rahmen durch die neu erzeugten Pixeldaten neu aktualisiert werden.

Daraufhin erzeugt die Bildaufbereitungsoperations-Schaltung 2 die Pixeldaten und die Z-Werte für die gesamte 42 und liest außerdem aus dem Bildaufbereitungsspeicher 3 bzw. aus dem Z-Speicher 11 diejenigen Pixeldaten und Z-Werte aus, die dem Gebiet in dem Rahmen entsprechen, in dem die 42 aufbereitet wird. Die Bildaufbereitungsoperations-Schaltung 2 vergleicht die ausgelesenen und die erzeugten Z-Werte der 42 und validiert gemäß dem Ergebnis des Vergleichs die Farbe der 42 im Vordergrund. Die Z-Werte der 42 werden über den internen Datenbus 15 zum Z-Speicher 11 übertragen, wobei die Z-Werte der Pixel in dem 42 entsprechenden Gebiet aktualisiert werden. Ferner führt die Bildaufbereitungsoperations-Schaltung 2 anhand der aus dem Bildaufbereitungsspeicher 3 ausgelesenen &agr;-Werte der Pixeldaten und der &agr;-Werte der Pixeldaten in der 42 die Transparenz-Operation zum Mischen der Farbinformationen (der Werte für R, G und B) der aus dem Bildaufbereitungsspeicher 3 ausgelesenen Pixeldaten und der Farbinformationen (der Werte für R, G und B) der entsprechenden Pixeldaten in der 42 aus. Die durch die Transparenzoperation erhaltenen Farbinformationen (die werte für R, G und B) und &agr;-Werte werden über den internen Datenbus 15 zum Bildaufbereitungsspeicher 3 übertragen und die der 42 entsprechenden Pixeldaten im Vollbild 40 aktualisiert.

Im allgemeinen werden mehr Figuren als die in 3 gezeigten aufbereitet. Dementsprechend muß die Bildaufbereitungsoperations-Schaltung 2 die Operationen zum Lesen der Pixeldaten aus dem Bildaufbereitungsspeicher 3 und zum Schreiben neuer Pixeldaten in diesen häufiger ausführen. Ähnlich muß die Bildaufbereitungsoperations-Schaltung 2 auch die Operationen zum Lesen der Z-Werte aus dem Z-Speicher 11 und zum Schreiben neuer Z-Werte in diesen häufiger ausführen. Somit sind die Bildaufbereitungsoperations-Schaltung 2, der Bildaufbereitungsspeicher 3 und der Z-Speicher 11 vorzugsweise auf dem gleichen Halbleiterchip konfiguriert, so daß für den Bildaufbereitungsspeicher 3 und für den Z-Speicher 11, auf die sehr häufig zugegriffen wird, eine angemessen große Zugriffsbandbreite sichergestellt werden kann. Die Speicherzugriffs-Bandbreite stellt die Anzahl der Bits, die pro Zeiteinheit aus einem Speicher gelesen oder in diesen geschrieben werden, dar und wird beispielsweise durch einen Zahlenwert einer Betriebsfrequenz des Speichers, multipliziert mit einer Bitbreite des Datenbusses, dargestellt. Durch Konfigurieren einer Vorrichtung zu einer Einchip-Vorrichtung kann somit der interne Datenbus mit internen Zwischenverbindungsleitungen realisiert werden, um eine ausreichend große Busbreite sicherzustellen.

4 zeigt eine Struktur der auf dem internen Datenbus 15 übertragenen Pixeldaten. Die interne Datenbus 15 hat eine Busbreite von 2048 Bits, wobei die Busleitungen von dem höchstwertigen Bit Nummer 0 zum niederwertigsten Bit Nummer 2047 numeriert sind. Von diesen Busleitungen mit den Bits <0:2047> des internen Datenbusses 15 werden jeweils die Busleitungen mit 32 Bits von der oberen Bitseite (mit einer kleineren Bitnummer) zur Übertragung eines Pixeldatenstücks verwendet. Somit enthalten die gleichzeitig auf dem internen Datenbus 15 übertragenen Daten <0:2047> die 64 Pixeldaten #1 – #64. Das heißt, wenn eine Adresse von der Speichersteuerschaltung 4 zum Bildaufbereitungsspeicher 3 geliefert wird, werden 64 Pixeldaten parallel vom Bildaufbereitungsspeicher 3 auf den internen Datenbus 15 übertragen. Bezüglich der Pixeldaten sind die Werte für R, G, B und &agr; jeweils 8 Bits-Werte, deren Lage auf den entsprechenden Datenbusleitungen nacheinander von der oberen Bitseite festgesetzt ist, und die auf den internen Datenbus 15 übertragen werden.

Wenn die Pixeldaten auf den internen Datenbus 15 übertragen werden, sind die Bitstellen, an denen die Werte für R, G, B und &agr; der jeweiligen Pixeldaten übertragen werden, eindeutig bestimmt. Zum Beispiel werden die R-Werte lediglich über die Busleitungen <0:7>, <32:39>, ... <2016:2023> übertragen. Die G-Werte werden ausschließlich über die Busleitungen <8:15>, <40:47>, ... <2024:2031> übertragen. Die B-Werte werden lediglich über die Busleitungen <16:23>, <48:55>, ... <2032:2039> übertragen. Gleichfalls werden die &agr;-Werte ausschließlich über die Busleitungen <24:31>, <56:63>, ... <2040:2047> übertragen. Die Busleitung mit dem höchstwertigen Bit ist diejenige mit einer Bitnummer 0. Die Busleitung mit dem niederwertigsten Bit ist diejenige mit einer Bitnummer 2047. In jeder Gruppe der Datenbusleitungen gibt es für die Farbinformationen und für den &agr;-Wert der jeweiligen Pixeldaten jeweils ein oberes Bit, das über eine obere Bitstelle einer entsprechenden Busleitungsgruppe übertragen wird.

5 zeigt schematisch eine Konfiguration der Datenübertragungsschaltung 12 aus 2. Wie in 5 gezeigt ist, enthält die Datenübertragungsschaltung 12 die parallel zum internen Datenbus 15 vorgesehenen Register 50-1 bis 50-64. Die Register 50-1 bis 50-64 mit einer Kapazität von jeweils 24 Bits sind entsprechend den parallel auf dem internen Datenbus 15 übertragenen 64 Pixeldatenstücken vorgesehen, wobei in ihnen die Farbinformationen (die Werte für R, G und B) der entsprechenden Pixeldaten gespeichert werden. Die auf dem internen Datenbus 15 übertragenen &agr;-Werte werden nicht gespeichert. Zum Beispiel sind die Busleitungen <0:23> des internen Datenbusses 15 an das Register 50-1 angeschlossen, während die Busleitungen <24:31> vom Register 50-1 getrennt sind. Ähnlich ist das Register 50-2 an die Busleitungen <32:55> des internen Datenbusses 15 angeschlossen und von den Busleitungen <56:63> getrennt. Die anderen Register sind in der gleichen Weise an die entsprechenden Busleitungen angeschlossen, wobei der &agr;-Wert in keinem Register gespeichert wird. Die Speichersteuerschaltung 4 steuert die Zeiten, zu denen die Register 50-1 bis 50-64 die empfangenen Daten aufnehmen und speichern.

Die Datenübertragungsschaltung 12 enthält ferner: eine über einen Datenbus 55 parallel an die Register 50-1 bis 50-64 angeschlossene Auswahleinrichtung 51 zum aufeinanderfolgenden Auswählen von jeweils 64 Bits vom internen Datenbus 55 beginnend bei einem oberen Bit gemäß der Steuerung der Speichersteuerschaltung 4; und eine Schalt-Schaltung 52 zum Übertragen der durch die Auswahleinrichtung 51 ausgewählten Pixeldatenbits an den Anzeigespeicher 5 und zum Übertragen der vom Anzeigespeicher 5 ausgelesenen Daten an den Pufferspeicher 13.

Für den internen Datenbus 55 sind jeweils den Registern 50-1 bis 50-64 entsprechende Teildatenbusse mit 24 Bits vorgesehen. Die Auswahleinrichtung 51 setzt die Daten mit 1536 Bits auf dem internen Datenbus 55 zur aufeinanderfolgenden Übertragung in 24 Übertragungsdatenstücke mit jeweils 64 Bits um. Die Anzahl der von der Auswahleinrichtung 51 ausgegebenen Bits, d. h. 64 Bits, entspricht der Bitbreite des Datenbusses 16, an den der Anzeigespeicher 5 angeschlossen ist. Somit werden die durch einen Zugriff aus dem Bildaufbereitungsspeicher 3 ausgelesenen 64 Pixeldaten durch vierundzwanzigmaliges Ausführen der Übertragungsoperationen über die Schalt-Schaltung 52 im Anzeigespeicher 5 gespeichert.

Die Schalt-Schaltung 52 enthält: eine Pufferschaltung 54, die in einer Betriebsart zum Übertragen der gemäß der Steuerung der Speichersteuerschaltung 4 aus dem Bildaufbereitungsspeicher 3 zum Anzeigespeicher 5 ausgelesenen Pixeldaten aktiviert wird; und eine Pufferschaltung 53, die gemäß der Steuerung der Speichersteuerschaltung 4 aktiviert wird, wenn die Pixeldaten vom Anzeigespeicher 5 zu einer Anzeigeeinheit übertragen werden. Diese Pufferschaltungen 53 und 54 werden komplementär zueinander aktiviert und erreichen, wenn sie deaktiviert sind, jeweils einen hochimpedanten Ausgangszustand. Die Pufferschaltungen 53 und 54 übertragen jeweils Daten mit 64 Bits. Es wird nun der Betrieb der in 5 gezeigten Datenübertragungsschaltung 12 beschrieben.

Die Bildaufbereitungsoperations-Schaltung 2 liefert an die Speichersteuerschaltung 4 ein Steuersignal, das den Abschluß des Schreibens der Pixeldaten für ein Vollbild in den Bildaufbereitungsspeicher 3 angibt. Als Reaktion steuert die Speichersteuerschaltung 4 den Bildaufbereitungsspeicher 3 zum Auslesen der Pixeldaten für ein im Anzeigespeicher 5 zu speicherndes Vollbild. Mit einem Zugriff werden 64 Pixeldaten parallel aus dem Bildaufbereitungsspeicher 3 ausgelesen. Ein solcher Zugriff wird mehrmals wiederholt, bis die Pixeldaten für ein Vollbild vollständig aus dem Bildaufbereitungsspeicher 3 ausgelesen sind.

In einer Betriebsart zum Speichern der Pixeldaten im Anzeigespeicher 5 ist in der Datenübertragungsschaltung 12 die Pufferschaltung 54 der Schalt-Schaltung 52 aktiviert, während die Pufferschaltung 53 deaktiviert ist. Von den über den internen Datenbus 15 übertragenen Pixeldaten mit 2048 Bits werden gemäß der Steuerung der Speichersteuerschaltung 4 in den Registern 50-1 bis 50-64 die Farbinformationen (die Werte für R, G und B) mit 1536 Bits mit Ausnahme der &agr;-Werte gespeichert. In den Registern 50-1 bis 50-64 werden parallel 64 parallel aus dem Bildaufbereitungsspeicher 3 ausgelesene Pixeldatenstücke gespeichert.

Daraufhin wählt die Auswahleinrichtung 51 die Pixeldaten in einer Einheit mit 64 Bits in einer vom Register 50-1 beginnenden Reihenfolge zur Übertragung über die Pufferschaltung 54 zum Anzeigespeicher 5 aus. Somit führt die Auswahleinrichtung 51 die Auswahloperation vierundzwanzigmal aus, wobei 24 Übertragungsdatenstücke jeweils mit 64 Bits seriell über die Pufferschaltung 54 übertragen und im Anzeigespeicher 5 gespeichert werden. Die Speichersteuerschaltung 4 steuert den Bildaufbereitungsspeicher 3 in der Weise, daß sichergestellt wird, daß vor dem Auslesen der nächsten 64 Pixeldatenstücke auf den internen Datenbus 15 sämtliche in den Registern 50-1 bis 50-64 gespeicherten Pixeldaten mit 1536 Bits vollständig an den Bildaufbereitungsspeicher 5 geliefert werden.

Die Speicherzugriffs-Bandbreite &bgr; 2 bei der Übertragung der Daten auf den Datenbus 16 kann kleiner als die Speicherzugriffs-Bandbreite &bgr; 1 bei der Übertragung der Daten auf den internen Datenbus 15 sein. Dies liegt daran, daß die Pixeldaten für ein Vollbild mit Ausnahme der &agr;-Werte nur einmal in den Anzeigespeicher 5 geschrieben und aus ihm gelesen werden müssen, womit die Anzahl der Zugriffe auf den Anzeigespeicher 5 wesentlich niedriger als die auf den Bildaufbereitungsspeicher 3 ist. Ferner ist der Wert der Speicherzugriffs-Bandbreite &bgr; 2 auf den Datenbus 16 durch eine Datenübertragungsrate, mit der die Bilddaten zu der Anzeigeeinheit übertragen werden, begrenzt, womit die Bandbreite &bgr; 2 keinen großen Wert zu haben braucht.

Somit kann die Busbreite des Datenbusses 16 kleiner als die des internen Datenbusses 15 sein. Das heißt, daß eine erforderliche Speicherzugriffs-Bandbreite &bgr; 2 selbst dann sichergestellt werden kann, wenn der Anzeigespeicher 5 einen gegenüber dem Halbleiterchip des Bildaufbereitungsprozessors 10 getrennten Halbleiterchip enthält und der Bildaufbereitungsprozessor 10 und der Anzeigespeicher 5 über Verdrahtungsleitungen auf der Platine verbunden sind. Andererseits ist der interne Datenbus 15, auf dem eine äußerst große Datenmenge zu übertragen ist, mit der Bildaufbereitungsoperations-Schaltung 2 und dem Bildaufbereitungsspeicher 3 auf dem gleichen Halbleiterchip integriert und aus internen Zwischenverbindungsleitungen auf dem Chip ausgebildet. Somit kann die Bildaufbereitungsoperations-Schaltung 2 die erforderlichen Pixeldaten mit hoher Geschwindigkeit übertragen und die Bildaufbereitungsoperation mit hoher Geschwindigkeit ausführen.

Wenn das Schreiben der Pixeldaten für ein Vollbild mit Ausnahme der &agr;-Werte zum Anzeigespeicher 5 abgeschlossen ist, steuert die Speichersteuerschaltung 4, daß der Anzeigespeicher 5 die Pixeldaten aus dem Anzeigespeicher 5 liest, um die Anzeige eines Bildes auf der Anzeigeeinheit 20 zu beginnen. Der Anzeigespeicher 5 empfängt Adressen und weitere Steuersignale von der Speichersteuerschaltung 4 und gibt mehrmals Daten mit 64 Bits an den Bildaufbereitungsprozessor 10 aus. In der Datenübertragungsschaltung 12 wird durch die Speichersteuerschaltung 4 die Pufferschaltung 53 in der Schalt-Schaltung 52 aktiviert, so daß sie nacheinander die vom Anzeigespeicher 5 empfangenen Daten mit 64 Bits zum Pufferspeicher 13 überträgt. Die Pufferschaltung 54 ist in einem inaktiven Zustand, wodurch ein Konflikt der Übertragungsdaten in der Schalt-Schaltung 52 verhindert wird.

Wenn das Schreiben der Pixeldaten für ein Vollbild in den Anzeigespeicher 5 abgeschlossen ist, verwendet die Bildaufbereitungsoperations-Schaltung 2 den internen Datenbus 15 zum Erzeugen der Pixeldaten für ein nächstes in den Bildaufbereitungsspeicher 3 zu schreibendes Vollbild. Die Bildaufbereitungsoperations-Schaltung 2 kann parallel zu ihrer Operation zum Übertragen der Pixeldaten für ein Vollbild (das momentane Vollbild) die Pixeldaten für ein nächstes Vollbild vom Anzeigespeicher 5 zum Pufferspeicher 13 erzeugen und die erzeugten Pixeldaten in den Bildaufbereitungsspeicher 3 schreiben.

Selbst wenn die Übertragung der Pixeldaten des momentanen Vollbilds vom Anzeigespeicher 5 in den Pufferspeicher 13 nicht gleichzeitig mit dem Schreiben sämtlicher Pixeldaten für ein nächstes Vollbild in den Bildaufbereitungsspeicher 3 abgeschlossen worden ist, können die Pixeldaten für das nächste Vollbild vom Bildaufbereitungsspeicher 3 zum Anzeigespeicher 5 übertragen werden. Selbstverständlich steuert aber die Speichersteuerschaltung 4 die Pixeldaten-Übertragungsoperationen des Bildaufbereitungsspeichers 3 und des Anzeigespeichers 5, um sicherzustellen, daß das Schreiben der Pixeldaten für das nächste Vollbild nur in eine Speicherzelle zulässig ist, deren Speicherpixeldaten bereits in den Anzeigespeicher 5 ausgelesen wurden, wodurch verhindert wird, daß die in einer Speicherzelle im Anzeigespeicher 5 gespeicherten Pixeldaten vor dem Auslesen aktualisiert werden.

Die Übertragungsrate &bgr; 3 der Datenausgabe vom Pufferspeicher 13 ist durch die Bildschirmgröße (die Anzahl der Pixel) und durch die Bildwiederholrate (die Anzahl der pro Zeiteinheit angezeigten Vollbilder) der Anzeigeeinheit 20 bestimmt. Zur Bildschirmanzeige ohne Bildstörung auf der Anzeigeeinheit 20 muß der Pufferspeicher 13 ständig eine Datenmenge halten, die ausreicht, um die Pixeldaten ohne Störung der Übertragungsrate &bgr; 3 an den DAC 14 zu übertragen.

Wie zuvor beschrieben wurde, ist der Pufferspeicher 13 so konfiguriert, daß er für seine Eingabe eine größere Datenübertragungsrate als für seine Ausgabe hat. Beim Übertragen der gleichen Datenmenge ist die zum Übertragen der Daten vom Anzeigespeicher 5 zum Pufferspeicher 13 erforderliche Zeitdauer kürzer als die zum Übertragen der Daten vom Pufferspeicher 13 zum DAC 14 erforderliche Zeitdauer. Selbst wenn die Operation zum Übertragen der Pixeldaten des momentanen Vollbilds vom Anzeigespeicher 5 zum Pufferspeicher 13 und die Operation zum Übertragen der Pixeldaten eines nächsten Vollbilds vom Bildaufbereitungsspeicher 3 zum Anzeigespeicher 5 abwechselnd umgeschaltet werden, können die Pixeldaten somit ohne Störung der Übertragungsrate der zum DAC 14 zu übertragenden Daten an den Pufferspeicher 13 geliefert werden. In diesem Fall liegt die Übertragungsrate der Pixeldaten, die der Pufferspeicher 13 über die Datenübertragungsschaltung 12 vom Anzeigespeicher 5 empfängt, in der gleichen Größenordnung wie die Speicherzugriffs-Bandbreite &bgr; 2 des Anzeigespeichers 5.

Es wird nun angenommen, daß in den Registern 50-1 bis 50-64 der wie in 6A gezeigten Datenübertragungsschaltung 12 die Pixeldaten PX1 bis PX64 gespeichert werden. Die Pixeldaten PX1-PX64 enthalten jeweils die Farbinformationen mit 64 Bits, wobei die Pixeldaten PX1-PX64 insgesamt 1536 Bits umfassen.

Die Auswahleinrichtung 51 unterteilt die Daten mit 1536 Bits in Übertragungsdaten zu jeweils 64 Bits und führt in allen vierundzwanzigmal die Auswahl und -übertragungsoperationen 24 aus.

Wie nun in 6B gezeigt ist, werden im ersten Übertragungszyklus die Pixeldaten PX1 und PX2 und die Werte für R und G mit insgesamt 16 Bits der Pixeldaten PX3 zur Übertragung zum Anzeigespeicher 5 ausgewählt.

Wie in 6C gezeigt ist, werden darauf im nächsten Übertragungszyklus die verbleibenden B-Werte mit 8 Bits der Farbinformationen der Pixeldaten PX3, der Pixeldaten PX4 und PX5, die jeweils die Farbinformationen mit 24 Bits enthalten, und der R-Wert mit 8 Bits der Farbinformationen der Pixeldaten PX6 parallel übertragen.

Wie in 6D gezeigt ist, werden nachfolgend im nächsten Übertragungszyklus die verbleibenden Werte für G und B mit 16 Bits der Pixeldaten PX6 und der Pixeldaten PX7 und PX8, die die Farbinformationen mit jeweils 24 Bits enthalten, parallel übertragen. Insgesamt gibt es 24 Übertragungszyklen, wobei eine Menge von Pixeldatenübertragungen, wie in den 6B bis 6D gezeigt ist, achtmal wiederholt wird. Somit gibt es im Anzeigespeicher 5 eine Situation, in der ein Pixeldatenstück über zwei Adressen gespeichert wird. Wie in 4 gezeigt ist, haben die Farbinformationen mit 24 Bits in den jeweiligen Pixeldaten aber die konsistenten Bitstellen für die Werte für R, G und B. Aufgrund dieses Merkmals werden die Werte für R, G und B zum Zeitpunkt der Übertragung vom Pufferspeicher 13 zum DAC 14 in Einheiten von Pixeln ausgewählt.

7 zeigt schematisch eine Konfiguration eines Hauptabschnitts des Pufferspeichers 13. Der Pufferspeicher 13 enthält: die parallel zueinander vorgesehenen Registerschaltungen 13a, 13b und 13c jeweils mit einer Speicherkapazität von 64 Bits; und einen in einer vorausgehenden oder nachfolgenden Stufe der Registerschaltungen 13a-13c vorgesehenen Zuerst-Eingeben/Zuerst-Ausgeben-Speicher (FIFO-Speicher). Die Daten werden gemäß einem Schreibauswahlsignal &#981;ws in einer Einheit mit 64 Bits in die Registerschaltungen 13a-13c geschrieben. Genauer nimmt eine der Registerschaltungen 13a-13c gemäß einem Schreibauswahlsignal &#981;ws die vom FIFO-Speicher oder von der Datenübertragungsschaltung 12 gelieferten Daten mit 64 Bits auf und speichert sie gemäß einem Schreibauswahlsignal &#981;ws.

Die Registerschaltungen 13a-13c geben die Daten gemäß einem Leseauswahlsignal &#981;rs in einer Einheit mit 24 Bits aus. Das Leseauswahlsignal &#981;rs wählt die Daten mit 24 Bits, die die Farbinformationen (die Werte für R, G und B) enthalten, eines Pixels aus. Die aus den Registerschaltungen 13a-13c ausgelesenen Daten mit 24 Bits werden an den FIFO-Speicher oder an den DAC in der nachfolgenden Stufe geliefert. Wie in 4 gezeigt ist, werden die Werte für R, G und B in den jeweiligen Pixeldaten an den gleichen Stellen angeordnet. Durch aufeinanderfolgendes Speichern von 64 Bits-Daten in den Registerschaltungen 13a-13c und daraufhin Auswählen der Daten in einer Einheit mit 24 Bits von diesen können somit die Werte für R, G und B eines Pixels zur Übertragung an die nachfolgende Stufe genau ausgewählt werden. Die Verwendung der Registerschaltungen 13a-13c beseitigt die Notwendigkeit einer komplizierten Adressenübersetzung zum Schreiben in den Anzeigespeicher 5 oder zum Lesen aus diesem, um Daten in Einheiten von Pixeln auszulesen. Die Übertragung der Pixeldaten zum DAC 14 kann leicht in einer Einheit von Pixeldaten ausgeführt werden.

Das Schreibauswahlsignal &#981;ws und das Leseauswahlsignal &#981;rs können gleichzeitig zum Zeitpunkt des Schreibens/Lesens von der Speichersteuerschaltung 4 zum Pufferspeicher 13 geliefert werden. Alternativ können beispielsweise mit dieser Zählschaltung die gelieferten Schreibanweisungen und Leseanweisungen im Pufferspeicher 13 gezählt und die Schreib/Lese-Auswahlsignale erzeugt werden. Das Schreibauswahlsignal &#981;ws und das Leseauswahlsignal &#981;rs werden in der Weise erzeugt, daß eine dem Schreiben unterliegende Registerschaltung und eine Registerschaltung zum Ausgeben von Pixeldaten voneinander verschieden sind.

In der ersten Ausführungsform muß die Busbreite des internen Datenbusses 15 größer als die Busbreite des Datenbusses 16 gemacht werden. Diese Datenbusse 15 und 16 können Busbreiten mit einer beliebigen Anzahl von Bits haben.

Falls es im Bildaufbereitungsprozessor 10 zusätzlichen Platz gibt, können der Anzeigespeicher 5 und der Bildaufbereitungsprozessor 10 auf dem gleichen Halbleiterchip integriert werden. In diesem Fall kann die Bitbreite des Datenbusses 16, der den Anzeigespeicher 5 und die Datenübertragungsschaltung 12 verbindet, mehrere Kilobits betragen, was eine Bildaufbereitungsverarbeitung mit höherer Geschwindigkeit ermöglicht.

Ferner kann der DAC 14 außerhalb des Bildaufbereitungsprozessors 10 vorgesehen sein. Der Pufferspeicher 13 kann ebenfalls außerhalb des Bildaufbereitungsprozessors 10 vorgesehen sein. Die Register 50-1 bis 50-64 in der Datenübertragungsschaltung 12 sind entsprechend den jeweiligen Pixeldaten parallel vorgesehen. Die Register 50-1 bis 50-64 können jedoch zu einem Register konfiguriert sein, in dem Daten mit 1536 Bits gespeichert werden.

Obgleich der Bildaufbereitungsspeicher 3 durch einen Einportspeicher konfiguriert ist, kann er alternativ durch einen Zweiportspeicher konfiguriert sein. Wenn als Bildaufbereitungsspeicher 3 ein Zweiportspeicher verwendet wird, wird bei diesem ein Port zur doppeltgerichteten Übertragung der Pixeldaten zur und von der Bildaufbereitungsoperations-Schaltung 2 und der andere zur Übertragung der Pixeldaten zum Anzeigespeicher 5 verwendet. Wenn der andere Port so konfiguriert ist, daß er eine Breite von 64 Bits hat, kann er an die Pufferschaltung 54 angeschlossen sein, wobei die Register 50-1 bis 50-64 der Datenübertragungsschaltung 12 und der Auswahlschaltung 51 entfernt sind. Ferner muß dieser Mehrport-Bildaufbereitungsspeicher 3 in diesem Fall so konfiguriert sein, daß von dem anderen Port nur die Werte für R, G und B der Pixeldaten ausgegeben werden. In diesem Fall werden die Speicherebenen einfach entsprechend den Werten für R, G und B und &agr; im Bildaufbereitungsspeicher 3 geliefert, wobei sein einer Port an sämtliche Speicherebenen und der andere Port an diejenigen Speicherebenen, in denen die Werte für R, G und B gespeichert werden, angeschlossen ist. Die &agr;-Werte werden nur über den einen Port ein- und ausgegeben.

Außerdem kann neben dem internen Datenbus 15 ein weiterer Datenbus in der Weise vorgesehen sein, daß über ihn die Z-Daten zwischen der Bildaufbereitungsoperations-Schaltung 2 und dem Z-Speicher 11 übertragen werden. Die Bildaufbereitungsoperations-Schaltung 2 kann daraufhin die Datenübertragung mit dem Bildaufbereitungsspeicher 3 und die Datenübertragung mit dem Z-Speicher 11 parallel zueinander ausführen und dadurch die Arbeitsgeschwindigkeit erhöhen.

Außerdem kann die Bildaufbereitungsoperations-Schaltung 2 so konfiguriert sein, daß sie ihre Operation mit einer fest verdrahteten Logik oder durch Software ausführt.

Zweite Ausführungsform

8 zeigt schematisch eine Konfiguration eines Hauptabschnitts des Bildaufbereitungssystems RS gemäß der zweiten Ausführungsform der Erfindung. In der in 8 gezeigten Konfiguration erzeugt der im Bildaufbereitungsprozessor 10 enthaltene DAC 14 ein Austastsignal BL1 zum Anlegen an den Pufferspeicher 13 und an die Speichersteuerschaltung 4. Das Austastsignal BL1 gibt eine horizontale Austastperiode an, die erzeugt wird, wenn eine Abtastzeile bei der Anzeige der Bilddaten auf der Anzeigeeinheit 20 abgeschlossen ist. Die anderen Konfigurationen sind völlig gleich zu denen der ersten Ausführungsform, wobei zur Bezeichnung der entsprechenden Abschnitte die gleichen Bezugszeichen verwendet werden. Die Speichersteuerschaltung 4 verwendet das Austastsignal BL1 zum Steuern des Zeitpunkts der Datenübertragung vom Bildaufbereitungsspeicher 3 zum Anzeigespeicher 5.

9 ist ein Zeitablaufplan einer Operation des Bildaufbereitungssystems gemäß der zweiten Ausführungsform der Erfindung. Wie in 9 gezeigt ist, entspricht die Zeitdauer vom Zeitpunkt t1 bis zum Zeitpunkt t3 einer Zeitdauer, in der ein Vollbild angezeigt wird. Die Zeitdauer vom Zeitpunkt t1 bis zum Zeitpunkt t2 ist eine Zeitdauer, in der die Bilddaten tatsächlich auf dem Bildschirm der Anzeigeeinheit angezeigt werden. während dieser Zeitdauer wechselt das Austastsignal BL1 zwischen dem H-Pegel und dem L-Pegel. Die Zeitdauer eines H-Pegels des Austastsignals BL1 gibt eine Zeitdauer an, in der der Bildschirm in der Anzeigeeinheit 20 horizontal einmal von einem zum anderen Ende abgetastet wird. Die Zeitdauer eines L-Pegels des Austastsignals BL1 gibt eine Zeitdauer an, in der die Abtastung nach Abschluß des horizontalen Abtastens in der Anzeigeeinheit 20 an die Anfangsstelle an einem Ende des Bildschirms zurückspringt, wobei diese Zeitdauer normalerweise ein "H-Austasten (horizontale Austastzeitdauer)" genannt wird. Die Zeitdauer des L-Pegels des Austastsignals BL1 vom Zeitpunkt t2 bis zum Zeitpunkt t3 gibt eine Zeitdauer an, in der das Abtasten nach Abschluß des letzten horizontalen Abtastens eines Bildschirms zur Vorbereitung des ersten horizontalen Abtasten eines nächsten Bildschirms in vertikaler Richtung zurückspringt. Diese Zeitdauer wird üblicherweise ein "V-Austasten (vertikale Austast-Zeitdauer)" genannt. Somit kann die Zeitdauer, während der das Austastsignal BL1 auf dem L-Pegel ist, als eine Zeitdauer betrachtet werden, in der keine Pixeldaten an die Anzeigeeinheit 20 geliefert werden.

Anhand des Zeitablaufplans aus 9 wird nun der Betrieb des in 8 gezeigten Bildaufbereitungssystems beschrieben. In dem Bildaufbereitungsprozessor 10 empfängt der Pufferspeicher 13 das Austastsignal BL1 vom DAC 14. Wenn das Austastsignal BL1 auf dem H-Pegel ist, gibt der Pufferspeicher 13 Pixeldaten an den DAC 14 aus, während die Ausgabe der Pixeldaten vom Pufferspeicher 13 verhindert wird, wenn das Austastsignal BL1 auf dem L-Pegel ist.

Das vom DAC 14 ausgegebene Austastsignal BL1 wird auch an die Speichersteuerschaltung 4 geliefert. Die Speichersteuerschaltung 4 steuert die Datenübertragungsschaltung 12 und den Anzeigespeicher 5 in der Weise, daß die Pixeldaten des (momentanen) Vollbilds auf der Anzeige während der Zeitdauer, in der das Austastsignal BL1 auf dem H-Pegel ist, vom Anzeigespeicher 5 zum Pufferspeicher 13 übertragen werden. Ferner bestimmt die Speichersteuerschaltung 4 als Reaktion auf den L-Pegel des Austastsignals BL1, ob die Übertragung der Pixeldaten für ein nächstes Vollbild vom Bildaufbereitungsspeicher 3 zum Anzeigespeicher 5 begonnen werden sollte. Falls die im Anzeigespeicher 5 gespeicherten anzuzeigenden Pixeldaten beim Übertragen der Pixeldaten für das nächste Vollbild zum Anzeigespeicher 5 unerwünscht aktualisiert werden, wird diese Übertragung der Pixeldaten für das nächste Vollbild zum Anzeigespeicher 5 verhindert.

Die Operation der Bildaufbereitungsoperations-Schaltung 2 zum Erzeugen der Pixeldaten für das nächste Vollbild kann sofort nach Abschluß der Übertragung der Pixeldaten für das momentane Vollbild vom Bildaufbereitungsspeicher 3 zum Anzeigespeicher 5 beginnen. Wenn das Schreiben der Pixeldaten für das nächste Vollbild zum Bildaufbereitungsspeicher 3 durch diese Bildaufbereitungsoperations-Verarbeitung abgeschlossen ist, erzeugt die Bildaufbereitungsoperations-Schaltung 2 ein Meldungssignal, d. h. einen Impuls mit einem H-Pegel, das den Abschluß des Schreibens der Pixeldaten für das nächste Vollbild in den Bildaufbereitungsspeicher 3 angibt, und sendet es an die Speichersteuerschaltung 4.

Im Register der Speichersteuerschaltung 4 befindet sich eine (nicht gezeigte) Ablage, die dafür verantwortlich ist, daß der H-Pegel des Meldungssignals einen Wert einstellt, der den Abschluß des Schreibens in den Bildaufbereitungsspeicher 3 darin angibt. Die Speichersteuerschaltung 4 steuert den Betrieb des Bildaufbereitungsspeichers 3, der Datenübertragungsschaltung 4 und des Anzeigespeichers 5 in der Weise, daß, wenn das Austastsignal BL1 auf dem L-Pegel und die (nicht gezeigte) Meldungssignalablage gesetzt ist, während der in 9 schraffiert gezeigten H-Austastungen A-E und der V-Austastung die ihrerseits nach Abschluß des Schreibens in den Bildaufbereitungsspeicher 3 erzeugten Pixeldaten für das nächste Vollbild vom Bildaufbereitungsspeicher 3 zum Anzeigespeicher 5 übertragen werden. Das Schreiben sämtlicher Pixeldaten für das nächste Vollbild in den Anzeigespeicher 5 wird (wegen der Differenz in bezug auf die Speicherzugriffs-Bandbreiten) innerhalb der V-Austastung abgeschlossen. Beim Abschluß dieses Schreibens wird die Meldungssignalablage zurückgesetzt. Die Anwesenheit/Abwesenheit der nächsten Vollbild-Pixeldaten, die zum Anzeigespeicher 5 übertragen werden sollten, wird durch Bezugnahme auf diese Meldungssignalablage identifiziert.

Beim Schreiben der Pixeldaten für das nächste Vollbild in den Anzeigespeicher 5 müssen die Operationen des Bildaufbereitungsspeichers 3 und des Anzeigespeichers 5 in der Weise gesteuert werden, daß das Aktualisieren der Pixeldaten, die noch nicht aus dem Anzeigespeicher 5 ausgelesen wurden, verhindert wird. Außerdem muß ein Teil der Pixeldaten für das nächste Vollbild vor dem Zeitpunkt t3 vom Anzeigespeicher 5 zum Pufferspeicher 13 übertragen werden, damit vom Zeitpunkt t3 an der dem nächsten Vollbild entsprechende Bildschirm angezeigt wird. Der Bildaufbereitungsprozessor 10 überträgt die Pixeldaten für das nächste Vollbild unter Verwendung der Zeitdauern, in denen die Pixeldaten während des Bildschirms des momentan auf der Anzeigeeinheit 20 angezeigten Vollbilds nicht an die Anzeigeeinheit 20 geliefert werden, zum Anzeigespeicher 5. Somit kommt es zu keinem Konflikt der Pixeldaten in der Datenübertragungsschaltung 12. Der Anzeigespeicher 5 überträgt die Pixeldaten während der Anzeige des momentanen Bildschirms auf der Anzeigeeinheit 20 über den Pufferspeicher 13 zum DAC 14. Somit ist das Bild des momentanen Vollbilds störungsfrei. Ferner wird das Austastsignal BL1 zum Steuern des Schreibens in den Anzeigespeicher 5 und des Lesens aus diesem verwendet. Somit kann der Zeitpunkt zum Umschalten des Schreibens und Lesens des Anzeigespeichers 5 leicht eingestellt werden, wodurch die Steuerung des Zugriffs auf den Anzeigespeicher 5 vereinfacht wird.

Es wird angenommen, daß die Datenübertragungsrate von der Datenübertragungsschaltung 12 zum Pufferspeicher 13 die gleiche wie diejenige vom Pufferspeicher 13 zum DAC 14 ist, d. h., daß die Eingabe/Ausgabe-Raten der Daten für den Pufferspeicher 13 völlig gleich zueinander sind. Falls sämtliche Pixeldaten für das nächste Vollbild in den Austastzeitdauern des momentanen Vollbilds in den Anzeigespeicher 3 geschrieben werden können, kann der Pufferspeicher 13 in diesem Fall entfernt werden, wobei die Pixeldaten direkt von der Datenübertragungsschaltung 12 zum DAC 14 übertragen werden können. (Es wird angemerkt, daß von den Daten mit 64 Bits im DAC 14 Daten in einer Einheit von Pixeldaten ausgenommen werden müssen.) Falls das Schreiben der Pixeldaten zum Anzeigespeicher 5 mit höherer Geschwindigkeit ausgeführt wird, kann die Übertragung der Pixeldaten für das nächste Vollbild vom Bildaufbereitungsspeicher 3 zum Anzeigespeicher 5 nur innerhalb des V-Austastzeitraums des nächsten Vollbilds ausgeführt werden. Wie in 9 gezeigt ist, erzeugt der DAC 14 in diesem Fall nur im V-Austastzeitraum ein einen L-Pegel erreichendes Austastsignal BL2 zum Anlegen an die Speichersteuerschaltung 4. Als Reaktion auf den L-Pegel des Austastsignals BL2 führt die Speichersteuerschaltung 4 die Datenübertragung vom Bildaufbereitungsspeicher 3 zum Anzeigespeicher 5 aus. Die Anzahlen der Pixel in horizontaler und vertikaler Richtung sind gemäß der Größe des Bildschirms der Anzeigeeinheit bestimmt. Somit können die Austastsignale BL1 und BL2 leicht durch Abzählen der Anzahl der im DAC 14 übertragenen Pixeldaten erzeugt werden.

Der Bildaufbereitungsspeicher 3 und die Bildaufbereitungsoperations-Schaltung 2 sind auf dem gleichen Chip integriert, so daß das Schreiben der Pixeldaten in den Bildaufbereitungsspeicher 3 mit hoher Geschwindigkeit ausgeführt werden kann. Somit kann das Schreiben der Pixeldaten für das nächste Vollbild in den Bildaufbereitungsspeicher 3 vor Beginn der V-Austastung des momentanen Vollbilds abgeschlossen werden. Die Datenübertragung vom Bildaufbereitungsspeicher 3 zum Anzeigespeicher 5 kann allein innerhalb des V-Austastzeitraums ausreichend abgeschlossen werden.

Dritte Ausführungsform

10 zeigt schematisch eine Konfiguration eines Hauptabschnitts des Bildaufbereitungssystems RS gemäß der dritten Ausführungsform der Erfindung. In dem Bildaufbereitungssystem RS nach 10 wird als Anzeigespeicher 5 ein Zweiportspeicher (RAM) verwendet. Der Anzeigespeicher 5 verfügt über einen an die Datenübertragungsschaltung 12 angeschlossenen Port PA und über einen an den DAC 14 angeschlossenen Port PB. Diese Ports PA und PB in dem Zweiportspeicher können eine gleichzeitige Datenein- und -ausgabe ausführen. (Da die Speichersteuerschaltung 4 die Aktualisierung der im voraus angezeigten Pixeldaten durch die Pixeldaten für ein neues Vollbild verhindert, tritt im Anzeigespeicher 5 kein Adressenkonflikt auf.) Der Anzeigespeicher 5 empfängt am Port PA die Pixeldaten für ein von der Datenübertragungsschaltung 12 zur Speicherung ausgegebenes Vollbild und gibt die gespeicherten Pixeldaten vom Port PB zur Übertragung zum DAC 14 aus. Die von der Datenübertragungsschaltung 12 übertragenen und in den Anzeigespeicher 5 geschriebenen Pixeldaten enthalten jeweils die Farbinformationen (die Werte für R, G und B) mit Ausnahme der &agr;-Werte.

Der DAC 14 ist außerhalb des Bildaufbereitungsprozessors 10 vorgesehen. Der Pufferspeicher 13 zwischen der Datenübertragungsschaltung 12 und dem DAC 14 ist nicht erforderlich. Die Schalt-Schaltung 52 in der Datenübertragungsschaltung 12 zum Schalten der Übertragungsrichtung der Pixeldaten ist nicht erforderlich. Um den Datenbus 16, der Verdrahtungsleitungen auf der Platine enthält, mit hoher Geschwindigkeit anzusteuern, kann die Pufferschaltung 54 vorgesehen sein. Somit unterteilt die in 5 gezeigte Auswahleinrichtung 51 in der Datenübertragungsschaltung 12 die Pixeldaten mit 1536 Bits zur aufeinanderfolgenden Übertragung zum Anzeigespeicher 5 in 24 Datenstücke mit jeweils 64 Bits. Die Datenübertragungsrate zum Port PA des Anzeigespeichers 5 wird normalerweise größer als die Übertragungsrate beim Auslesen und Übertragen der Daten vom Port PB gemacht. Der Zugriff auf den Port PA des Anzeigespeichers 5 und der Zugriff auf den Port PB werden unabhängig voneinander gemacht. Somit können die Pixeldaten für das nächste Vollbild über den Port PA gleichzeitig mit dem Auslesen der Pixeldaten für ein Vollbild (das momentane Vollbild) vom Anzeigespeicher 5 über den Port PB im Anzeigespeicher 5 gespeichert werden. Wenn das Schreiben der Pixeldaten für das nächste Vollbild in den Bildaufbereitungsspeicher 3 abgeschlossen ist, kann der Bildaufbereitungsprozessor 10 somit parallel zum Auslesen der Pixeldaten des momentanen Vollbilds die Pixeldaten für das nächste Vollbild zur Speicherung zum Anzeigespeicher 5 übertragen. Die Aktualisierung der noch nicht aus den Speicherzellen (MC) im Anzeigespeicher 5 ausgelesenen Pixeldaten durch die Pixeldaten des momentan ausgelesenen Vollbilds muß jedoch verhindert werden. Somit kann die Datenübertragung von der Datenübertragungsschaltung 12 zum Anzeigespeicher 5 ausgeführt werden, nachdem eine Zeitdauer vergangen ist, in der z. B. eine Abtastzeile gültiger Pixeldaten aus dem Anzeigespeicher 5 ausgelesen worden ist.

Wenn die Daten mit 1536 Bits über die Ports PA und PB des Anzeigespeichers 5 in eine Zeile (Wortleitung) geschrieben werden können, werden die Daten vom Port PB auf pixelweiser Grundlage oder in einer Einheit mit 24 Bits ausgelesen, um sie an den DAC 14 anzulegen. Dies wird leicht dadurch realisiert, daß einfach die Zuordnung der Spaltenadressen für den Port PA und für den Port PB verschieden gemacht wird. Wenn zwischen dem Anzeigespeicher 5 und dem DAC 14 eine wie in 7 gezeigte Registerschaltung zum entsprechenden Ausführen eines Pufferprozesses vorgesehen ist, können die Ports PA und PB alternativ die gleichen Adressenkonfigurationen haben. Das Lesen der Pixeldaten vom Anzeigespeicher 5 wird in einer Rasterabtastfolge ausgeführt, wobei die Adressen beispielsweise mit einem Zähler erzeugt werden. Dadurch, daß die Anzahl der Bits der Spaltenadressen verschieden gemacht wird, kann das Schreiben von 64 Bits-Daten vom Port PA und das Lesen von Daten in einer Einheit mit 24 Bits vom Port PB ausgeführt werden.

Wenn als Anzeigespeicher 5 ein Zweiportspeicher (RAM) verwendet wird, wird zum Schreiben der Daten in den Anzeigespeicher 5 der Datenbus 16 verwendet. Somit wird die Übertragungszeitdauer der Pixeldaten zum Anzeigespeicher 5 (da die Übertragungszeitdauer der Pixeldaten vom Anzeigespeicher 5 zum Pufferspeicher die Übertragungszeitdauer der Pixeldaten zum Anzeigespeicher 5 verbergen kann) verkürzt, womit die Steuerung des Zeitpunkts zum Übertragen an den Anzeigespeicher 5 (da die Zeitbedingungen gemildert werden) leichter wird.

Um die Steuerung der Datenübertragung zur Datenübertragungsschaltung 12 zu vereinfachen, kann der DAC 14, wie mit den punktierten Linien in 10 gezeigt ist, wie in der vorausgehenden zweiten Ausführungsform so konfiguriert sein, daß er ferner die Austastsignale BL1 und BL2 zum Anlegen an die Speichersteuerschaltung 4 erzeugt. Die Speichersteuerschaltung 4 überträgt gemäß den Austastsignalen BL1 und/oder BL2 die Pixeldaten für das nächste Vollbild wenigstens während des V-Austastens unter den Austastzeitdauern des Vollbilds auf der Anzeige vom Bildaufbereitungsspeicher 3 zum Anzeigespeicher 5.

Vierte Ausführungsform

11 zeigt schematisch eine Konfiguration der Datenübertragungsschaltung 12 gemäß der vierten Ausführungsform der Erfindung. Wie in 11 gezeigt ist, empfängt die Datenübertragungsschaltung 12 die im Bildaufbereitungsspeicher 3 gespeicherten Daten mit 32 Bits pro einem Pixel an Daten und überträgt sie mit Ausnahme des &agr;-Werts mit 8 Bits sowie einen Teil der Bits jedes der Werte für R, G und B zum Anzeigespeicher 5. Die Register 70-1 bis 70-64 in der Datenübertragungsschaltung 12 sind entsprechend den 64 auf dem internen Datenbus 15 übertragenen Pixeln vorgesehen. In den Registern 70-1 bis 70-64 werden jeweils der R-Wert mit 5 Bits, bei dem von den ursprünglichen 8 Bits die untersten 3 Bits abgeschnitten sind, der G-Wert mit 6 Bits, bei dem von den ursprünglichen 8 Bits die untersten 2 Bits abgeschnitten sind, und der B-Wert mit 5 Bits, bei dem von den ursprünglichen 8 Bits die untersten 3 Bits abgeschnitten sind, gespeichert. Die &agr;-Werte werden nicht in den Registern 70-1 bis 70-64 gespeichert. Die Informationen mit 256 Pegeln können durch die Daten mit 8 Bits übertragen werden. Durch Abschneiden der unteren Bits beispielsweise für den R-Wert können die in 32 Pegel unterteilten R-Informationen übertragen werden. Die minimale Bitkonfiguration für die Pixeldaten, mit der ein angezeigtes Bild mit dem menschlichen Auge betrachtet werden kann, ohne daß dies seltsam erscheint, beträgt für die Werte für R, G und B 5 Bits, 6 Bits bzw. 5 Bits. Selbst wenn die unteren Bits von diesen Werten für R, G und B in der Datenübertragungsschaltung 12 abgeschnitten werden, kann das Bild somit auf der Anzeigeeinheit angezeigt werden, ohne daß dies dem menschlichen Auge seltsam erscheint.

Somit werden in jedem der Register 70-1 bis 70-64 einschließlich der oberen 5 Bits des R-Werts, der oberen 6 Bits des G-Werts und der oberen 5 Bits des B-Werts der entsprechenden Pixeldaten insgesamt nur 16 Bits gespeichert. Somit sind im Datenbus 15 die Busleitungen zum Übertragen des gesamten &agr;-Werts, der niedrigsten 3 Bits des R-Werts, der niedrigsten 2 Bits des G-Werts und der niedrigsten 3 Bits des B-Werts nicht an die Register 70-1 bis 70-64 angeschlossen.

Zum Beispiel werden im Register 70-1 die Daten R <0:4> der oberen 5 Bits des R-Werts mit 8 Bits, die Daten G <8:13> der oberen 6 Bits des G-Werts mit 8 Bits und die Daten B <16:20> der oberen 5 Bits des B-Werts mit 8 Bits gespeichert. Von den Werten für R, G und B werden gleichfalls jeweils die oberen 5 Bits der Daten des R- und des B-Werts und die oberen 6 Bits der Daten des G-Werts in jedem der Register 70-2 bis 70-64 gespeichert.

Mit den Registern 70-1 bis 70-64, in denen jeweils die Daten mit 16 Bits gespeichert werden, ist die Auswahleinrichtung 51 über einen Datenbus 60 mit 1024 Bits an die Register 70-1 bis 70-64 angeschlossen.

Die Auswahleinrichtung 51 wählt die Daten mit 64 Bits in einer Reihenfolge aus, bei der von dem obersten Register 70-1 begonnen wird und die Daten aufeinanderfolgend über die Pufferschaltung 54 auf den Datenbus 16 übertragen werden. Die Daten mit 64 Bits entsprechen den Daten für 4 Pixel. Die Daten für jeweils 4 Pixeldaten werden im Anzeigespeicher 5 gespeichert und in einer Einheit mit 4 Pixeldaten aus dem Anzeigespeicher 5 ausgelesen. Somit ist beim Übertragen der Pixeldaten vom Pufferspeicher 13 zum DAC 14 keine komplizierte Adressenübersetzung erforderlich, wobei aus den vier Pixeldaten lediglich die Daten eines Pixels zur Übertragung ausgewählt werden. Mit anderen Worten, wenn die Pufferschaltung 54 der Schalt-Schaltung 52 aktiviert wird und die Pixeldaten in den Anzeigespeicher 5 geschrieben werden, verwendet die Datenübertragungsschaltung 12 die Register 70-1 bis 70-64 und den Datenbus 60 zum Auskoppeln der Daten mit insgesamt 1024 Bits mit Ausnahme des &agr;-Werts und der vorgeschriebenen Bits der jeweiligen Pixeldaten aus den aus dem Bildaufbereitungsspeicher 3 auf den internen Datenbus 15 ausgelesenen Daten mit 2048 Bits. Die Auswahleinrichtung 51 unterteilt die Daten mit 1024 Bits in 16 Übertragungsdatenstücke in einer Einheit mit 64 Bits und überträgt die Daten mit insgesamt 1024 Bits durch sechzehnmaliges Ausführen serieller Übertragungen jeweils einmal für die Übertragungsdaten mit 64 Bits zum Anzeigespeicher 5. Die Speichersteuerschaltung 4 steuert den Betrieb des Bildaufbereitungsspeichers 3, um sicherzustellen, daß die in den Registern 70-1 bis 70-64 zu speichernden Daten mit 1024 Bits vor dem Auslesen der nächsten 64 Pixeldatenstücke auf den Datenbus 15 sämtlich zum Anzeigespeicher 5 geliefert werden. In diesem Fall wird die Datenübertragung auf den Anzeigespeicher 5 nur sechzehnmal wiederholt. Somit kann die Häufigkeit der Datenübertragung und damit die Datenübertragungszeit verringert werden. Der Anzeigespeicher 5 kann anstelle eines Einport-RAMs ein Zweiport-RAM sein, wobei die Pixeldaten in diesem Fall direkt von dem Zweiportspeicher (Anzeigespeicher) zum DAC übertragen werden, ohne daß eine Pufferschaltung 53 vorgesehen ist.

Fünfte Ausführungsform

12 zeigt schematisch eine Konfiguration des Bildaufbereitungsspeichers 3. Wie in 12 gezeigt ist, enthält der Bildaufbereitungsspeicher 3: eine Speichermatrix 3a mit mehreren in Zeilen und Spalten angeordneten Speicherzellen MC mit entsprechend den jeweiligen Zeilen der Speicherzellen MC vorgesehenen Wortleitungen WL, an die jeweils die Speicherzellen MC der entsprechenden Zeile angeschlossen sind, und mit mehreren entsprechend den jeweiligen Spalten der Speicherzellen MC angeordneten Bitleitungspaaren BLP, an die jeweils die Speicherzellen MC der entsprechenden Spalte angeschlossen sind; eine Zeilenauswahlschaltung 3b zum Ansteuern einer Wortleitung entsprechend einer adressierten Zeile der Speichermatrix 3a auf einen ausgewählten Zustand gemäß einem Adressensignal AD; eine Spaltenauswahlschaltung 3c zum Auswählen eines Bitleitungspaars BLP entsprechend einer adressierten Spalte der Speichermatrix 3a gemäß einem Adressensignal AD; eine Eingabe/Ausgabe-Schaltung 3d zum Übertragen von Daten mit 2048 Bits zwischen den durch die Spaltenauswahlschaltung 3c ausgewählten Spalten und dem internen Datenbus 15; und eine Speicherschaltung 3e zum Steuern der Zeilen- und Spaltenauswahloperationen als Reaktion auf die Steuersignale /RAS, /CAS und /WE. Außerdem steuert die Steuerschaltung 3e den Betrieb einer Leseverstärkerschaltung zum Ausführen des Abtastens und Verstärkens der Speicherzellendaten und eine Vorladungsschaltung zum Vorladen der in der Speichermatrix 3a enthaltenen Bitleitungspaare.

Wenn das Zeilenadressen-Freigabesignal /RAS auf einem L-Pegel aktiviert ist, beginnt der Bildaufbereitungsspeicher 3, der einen Standard-DRAM enthält, intern die Zeilenauswahloperation, während er, wenn das Spaltenadressen-Freigabesignal /CAS aktiviert ist, die Spaltenauswahloperation beginnt. Wenn sowohl das Spaltenadressen-Freigabesignal /CAS als auch das Schreibfreigabesignal /WE auf dem L-Pegel aktiviert sind, führt der Bildaufbereitungsspeicher 3 das Datenschreiben in die adressierten Speicherzellen aus. Wenn das Schreibfreigabesignal /WE auf einem H-Pegel in einem inaktiven Zustand ist, führt der Bildaufbereitungsspeicher 3 das Datenlesen der adressierten Speicherzellen aus.

Anhand eines Signalformdiagramms in 13 wird nun der Betrieb des in 12 gezeigten Bildaufbereitungsspeichers 3 beschrieben. Beim Lesen von Daten aus dem Bildaufbereitungsspeicher 3 wird zunächst das Zeilenadressen-Freigabesignal /RAS aktiviert. Als Reaktion wird die Zeilenauswahlschaltung 3b aktiviert, die gemäß einem zu diesem Zeitpunkt gelieferten Adressensignal AD die einer adressierten Zeile in der Speichermatrix 3a entsprechende Wortleitung WL in einen ausgewählten Zustand ansteuert. Wenn die Wortleitung WL in den ausgewählten Zustand angesteuert ist, werden die Daten der an die ausgewählte Wortleitung WL angeschlossenen Speicherzellen MC auf die entsprechenden Bitleitungspaare BLP ausgelesen.

Normalerweise umfaßt ein Bitleitungspaar die Bitleitungen BL und /BL, wobei die Speicherzellendaten auf eine Bitleitung ausgelesen werden, während durch die andere Bitleitung ein Referenzpotential für die Speicherzellendaten bereitgestellt wird. Daraufhin führt die (nicht gezeigte) Leseverstärkerschaltung das Abtasten, Verstärken und Zwischenspeichern der Daten des Bitleitungspaars BLP aus.

Wenn das Spaltenadressen-Freigabesignal /CAS aktiviert wird, wählt die Spaltenauswahlschaltung 3c gemäß dem Adressensignal AD eine adressierte Spalte der Speichermatrix 3a aus. Wenn das Schreibfreigabesignal /WE eine Datenlese-Betriebsart angibt, werden die durch die Spaltenauswahlschaltung 3c ausgewählten Daten mit 2048 Bits gemäß der Steuerung der Steuerschaltung 3e parallel auf den internen Datenbus 15 gelesen. Wenn die Pixeldaten mit 2048 Bits (64 Pixel) auf den internen Datenbus 15 gelesen und an die Übertragungsschaltung übertragen werden, werden von der Speichersteuerschaltung 4 Löschdaten auf den internen Datenbus 15 übertragen, wobei das Schreibfreigabesignal /WE zur Angabe des Datenschreibens auf einen L-Pegel eingestellt wird. Als Reaktion tritt die Eingabe/Ausgabe-Schaltung 3d in eine Datenschreib-Betriebsart ein und überträgt die auf den internen Datenbus 15 gelieferten Löschdaten an die Speicherzellen MC in der durch die Spaltenauswahlschaltung 3c ausgewählten Spalte. Somit werden die Daten derjenigen Speicherzellen, auf deren Daten zugegriffen wird, durch die Löschdaten ersetzt.

Diese Betriebsart zum Schreiben von Daten in ausgewählte Speicherzellen nach dem Datenlesen wird normalerweise Lese-Modifiziere-Schreib-Betriebsart genannt. Wenn das Datenschreiben abgeschlossen ist, wird das Spaltenadressen-Freigabesignal /CAS deaktiviert, um die Spaltenauswahloperation abzuschließen. Daraufhin wird das Spaltenadressen-Freigabesignal /RAS auf einen H-Pegel eines inaktiven Zustands angesteuert und als Reaktion die Zeilenauswahlschaltung 3b gemäß der Steuerung der Steuerschaltung 3e deaktiviert, wobei die ausgewählte Wortleitung WL einen nicht ausgewählten Zustand erreicht. Falls durch einen Zugriff auf die Speicherzellen die Daten mit 2048 Bits ausgelesen werden und die Wortleitung in jedem Zugriffszyklus auf einen ausgewählten/nicht ausgewählten Zustand angesteuert wird, wird eine Normalbetriebsart ausgeführt (bei der eine Zeile 2048 Bits enthält).

In einer Seitenbetriebsart behält das Zeilenadressen-Freigabesignal /RAS seinen aktiven Zustand, während nur das Spaltenadressensignal geändert wird, so daß auf die Daten auf einer weiteren an die ausgewählte Wortleitung WL angeschlossenen Spalte (wobei eine Zeile 2048 mal j Bits, j ganzzahlig, enthält) zugegriffen wird.

Nach dem Übertragen der Pixeldaten für ein im Bildaufbereitungsspeicher 3 gespeichertes Vollbild zum Anzeigespeicher 5 beginnt die Bildaufbereitungsoperations-Schaltung 2 mit dem Erzeugen von Pixeldaten für ein nächstes Vollbild. Vor Beginn der Erzeugung der Pixeldaten für das nächste Vollbild werden die im Bildaufbereitungsspeicher 3 gespeicherten Daten initialisiert, um zu verhindern, daß sich die Pixeldaten des vorausgehenden Vollbilds nachteilig auf die Pixeldaten für das nächste Vollbild auswirken. Mit einem Zugriff auf den Bildaufbereitungsspeicher 3 werden die 2048 Bits enthaltenden Daten von 64 Pixeln auf den internen Datenbus 15 gelesen, wird die Operation zum Auslesen der Pixeldaten mit 64 Pixeln mehrmals wiederholt, und werden die Pixeldaten für ein Vollbild über die Datenübertragungsschaltung zum Anzeigespeicher 5 übertragen. Bei jedem Lesen von 64 Pixeldaten werden die ausgelesenen Pixeldaten mit 64 Pixeln gelöscht. Somit ist der im Bildaufbereitungsspeicher 3 gespeicherte Inhalt beim Abschluß der Pixeldatenübertragung zum Anzeigespeicher 5 vollständig durch Löschdaten ersetzt. Somit kann die Bildaufbereitungsoperations-Schaltung 2 sofort nach Abschluß ihrer Datenübertragungsverarbeitung zum Anzeigespeicher mit der Bildaufbereitung zum Erzeugen der Pixeldaten für das nächste Vollbild beginnen, was eine schnelle Bildaufbereitungsverarbeitung ermöglicht. Der Zugriff auf den Bildaufbereitungsspeicher 3 wird durch die Speichersteuereinheit 4 gesteuert.

Der in 12 gezeigte Bildaufbereitungsspeicher 3 enthält einen Standard-DRAM. Er kann jedoch einen taktsynchronen Speicher (SDRAM), in dem die Daten-Eingabe/Ausgabe synchron zu einem Taktsignal ausgeführt wird, enthalten. Wenn als Bildaufbereitungsspeicher 3 ein SDRAM verwendet wird, wird ein aktiver Befehl zum Ansteuern einer Wortleitung auf einen ausgewählten Zustand geliefert, worauf das Anlegen eines Lesebefehls, der ein Datenlesen angibt, folgt. Daraufhin wird ein Schreibbefehl geliefert, der das Datenschreiben angibt, während nach dem Schreiben von Löschdaten in die Speicherzellen ein Vorladebefehl geliefert wird, der die ausgewählte Wortleitung in einen nicht ausgewählten Zustand ansteuert. Jüngst wird insbesondere ein eingebetteter DRAM (eRAM) genannter Speicher vom taktsynchronen Typ mit einem breiten internen Datenbus umfassend verwendet. Mit einem solchen eRRM als Bildaufbereitungsspeicher 3 kann (da die Datenübertragung synchron zum Takt ausgeführt wird) eine schnelle Datenübertragung erreicht werden.

Sechste Ausführungsform

14 zeigt schematisch eine Konfiguration des Bildaufbereitungssystems gemäß der sechsten Ausführungsform der Erfindung. In der in 14 gezeigten Konfiguration ist zwischen dem Bildaufbereitungsspeicher 3 und dem Anzeigespeicher 5 eine Filterschaltung 90 vorgesehen. Die anderen Konfigurationen sind völlig gleich zu den in 1 gezeigten. Vom Bildaufbereitungsspeicher 3 werden die Farbinformationen (die Werte für R, G und B) an die Filterschaltung 90 geliefert. Die Filterschaltung 90 verfügt beispielsweise über eine bilineare Filterfunktion und setzt die Pixeldichte in einem Vollbild durch Anwenden eines Pixeldichte-Umsetzprozesses wie etwa einer Unterabtastung und Interpolation in Pixeldaten für ein vom Bildaufbereitungsspeicher 3 ausgegebenes Vollbild um.

15 zeigt die Anordnung der Filterschaltung 90 aus 14 ausführlicher. Die Filterschaltung 90 ist in der in 5 gezeigten Datenübertragungsschaltung 12 vorgesehen. Die Datenübertragungsschaltung 12 enthält die entsprechend den parallel auf dem internen Datenbus 15 übertragenen 64 Pixeldatenstücken vorgesehenen Register 50-1 bis 50-64. In den Registern 50-1 bis 50-64 werden lediglich die Farbinformationen mit Ausnahme des &agr;-Werts gespeichert. Die Filterschaltung 90 ist parallel an die Register 50-1 bis 50-64 angeschlossen, sie empfängt die Daten (Farbinformationen) und führt die Filterverarbeitungsoperationen wie etwa die Unterabtastung und Interpolation zur Umsetzung der Pixeldichte eines Vollbilds aus.

Das Ausgangssignal der Filterschaltung 90 wird durch die Auswahleinrichtung 51 in Übertragungsdateneinheiten mit jeweils 64 Bits zur Übertragung über die Auswahleinrichtung 51 und die Schalt-Schaltung 52 zum Anzeigespeicher 5 unterteilt. Die Art der Auswahl der Auswahleinrichtung 51 ändert sich je nach Konfiguration der von der Filterschaltung 90 ausgegebenen Pixeldaten. Im Fall der Unterabtastungsoperation entfernt die Filterschaltung 90 eine vorgeschriebene Anzahl von Pixeldaten von den parallel von den Registern 50-1 bis 50-64 gelieferten 64 Pixeln und tastet die Pixeldaten für jede vorgeschriebene Anzahl von Datenstücken ab, um sie an die Auswahlschaltung 51 anzulegen. Falls die Interpolationsoperation ausgeführt wird, enthält die Filterschaltung 90 eine Pufferschaltung, wobei sie die Interpolationsoperation mit mehreren zueinander benachbarten Pixeln in einer zweidimensionalen Ebene zur Erzeugung neuer Pixeldaten ausführt. Auch in diesem Fall wählt die Auswahleinrichtung 51 nacheinander die Pixeldaten von der Stelle eines oberen Bits zur Erzeugung von Übertragungsdaten mit jeweils 64 Bits aus. Somit kann eine schnelle Umsetzung zwischen zwei verschiedenen Pixelanzeigenormen einschließlich VGA (Video Graphics Array), SVGA (Super Video Graphics Array), XGA (Extended Graphics Array) und NTSC (National Television System Committee) jeweils mit einer anderen Pixeldichte ausgeführt werden. Ferner kann durch die bilineare Filterfunktion der Filterschaltung ein hochwertiges Bild erhalten werden. Die auch bilineare Interpolationsfunktion genannte bilineare Filterfunktion ist eine Funktion zum Erzeugen eines Zwischenbilds aus zwei Bildern, einem großen und einem kleinen Bild. Durch diese bilineare Filterfunktion kann ein im Vergleich zu einer einfachen Vergrößerungs/Verkleinerungs-Verarbeitung hochwertigeres Bild erhalten werden. Durch Bereitstellen der Filterschaltung 90 mit der bilinearen Interpolationsfunktion kann die Störung eines Bildes wegen der Unterabtastung durch Anwenden dieser Funktion auf die unterabgetasteten Pixeldaten gemildert werden..

In den in den 14 und 15 gezeigten Konfigurationen kann der Anzeigespeicher 5 ein Zweiport-RAM sein: Ferner kann die Filterschaltung 90 so konfiguriert sein, daß sie die Werte für R, G und B empfängt, wobei die Bitzahl zum Ausführen des Filteroperationsprozesses verringert wird.

Wie oben beschrieben wurde, werden gemäß der Erfindung in einem ersten Speicher mehrere den mehreren Pixeln, die einen Bildschirm bilden, entsprechende Pixeldaten gespeichert, wobei die Pixeldaten jeweils Farbinformationen, die das Rot, das Grün und das Blau eines Pixels repräsentieren, und &agr;-Wert-Informationen, die die Transparenz des Pixels repräsentieren, enthalten. Von den mehreren in dem ersten Speicher gespeicherten Pixeldaten werden diejenigen Daten, die den Daten mit Ausnahme wenigstens der &agr;-Wert-Informationen der jeweiligen Pixeldaten entsprechen, zu einem zweiten Speicher übertragen und dort gespeichert. Somit kann die Speicherkapazität des zweiten Speichers und somit die Speicherkapazität des ersten und zweiten Speichers als Ganzes verringert werden. Ferner wird die Anzahl der Datenübertragungen und dementsprechend die Datenübertragungszeit verringert, was eine schnelle Verarbeitung ermöglicht.

Obgleich die Erfindung ausführlich beschrieben und erläutert wurde, ist selbstverständlich, daß diese Beschreibung lediglich zur Erläuterung und als Beispiel dient und nicht als Beschränkung verstanden werden soll, wobei der Erfindungsgedanke und der Umfang der Erfindung lediglich durch die beigefügten Ansprüche beschränkt ist.


Anspruch[de]
  1. Bildaufbereitungssystem, mit:

    einer Bildaufbereitungsoperations-Schaltungsanordnung (1) zum Ausführen einer Operation zum Erzeugen mehrerer Pixeldaten (PX), die mehreren Pixeln entsprechen, die einen Bildschirm bilden;

    einem ersten Speicher (3), der die von der Bildaufbereitungsoperations-Schaltungsanordnung (1) ausgegebenen mehreren Pixeldaten (PX) empfängt und speichert, wobei die mehreren Pixeldaten (PX) jeweils Dreifarbinformationen für das Rot (R), das Blau (B) und das Grün (G) eines entsprechenden Pixels und &agr;-Wert-Informationen, die die Transparenz des entsprechenden Pixels repräsentieren, enthalten;

    einem zweiten Speicher (5) zum Speichern der gelieferten Pixeldaten (PX) und zum Ausgeben der gespeicherten Pixeldaten (PX) an eine Anzeigeeinheit (20) zur Anzeige eines Bildes; und

    einer Übertragungsschaltung (12), die vorgeschriebene Daten von den jeweiligen in dem ersten Speicher (3) gespeicherten Pixeldaten (PX) entfernt und den Pixeldaten (PX) entsprechende Übertragungspixeldaten zur Übertragung an den und zur Speicherung in dem zweiten Speicher (5) erzeugt, wobei die vorgeschriebenen Daten wenigstens die &agr;-Wert-Informationen umfassen.
  2. Bildaufbereitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die vorgeschriebenen Daten jeweils eine vorgeschriebene Anzahl von Bits der Informationen für Rot, Blau und Grün der Dreifarbinformationen enthalten.
  3. Bildaufbereitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß die Übertragungsschaltung (12) eine Filterschaltung (90) enthält zum Ausführen eines. vorgegebenen Filterprozesses an den von dem ersten Speicher (3) gelieferten Pixeldaten (PX), um Übertragungspixeldaten zu erzeugen.
  4. Bildaufbereitungssystem nach Anspruch 3, dadurch gekennzeichnet, daß die Filterschaltung (90) an den von dem ersten Speicher (3) übertragenen Pixeldaten (PX) eine Operation zum Umsetzen der Pixeldichte des Bildschirms ausführt.
  5. Bildaufbereitungssystem nach Anspruch 3, dadurch gekennzeichnet, daß die Filterschaltung (90) die Operation an den Pixeldaten (PX) mit Ausnahme der vorgeschriebenen Daten ausführt.
  6. Bildaufbereitungssystem nach Anspruch 1, gekennzeichnet durch eine an den ersten Speicher (3) angeschlossene Speichersteuerschaltung (4) zum Steuern des ersten Speichers (3) und der Übertragungsschaltung (12) in der Weise, daß die Pixeldaten (PX) gemäß einem Austastsignal (BL1, BL2) von dem ersten Speicher (3) an den zweiten Speicher (5) übertragen werden, wobei das Austastsignal (BL1, BL2) eine Austastzeitdauer angibt, in der das Abtasten einer Abtastzeile auf dem Bildschirm der Anzeigeeinheit (20) in eine Ausgangsstellung zurückspringt.
  7. Bildaufbereitungssystem nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Speicher (5) einen ersten Port (PA) enthält, der die von der Übertragungsschaltung (12) gelieferten Übertragungspixeldaten empfängt, und einen zweiten Port (PB) enthält, der die Pixeldaten (PX) zur Anzeige auf der Anzeigeeinheit (20) ausgibt, wobei auf den ersten Port (PA) und auf den zweiten Port (PB) parallel zugegriffen werden kann.
  8. Bildaufbereitungssystem nach Anspruch 1, das einen Datenbus (16) umfaßt, der an den zweiten Speicher (5) und an die Übertragungsschaltung (12) angeschlossen ist, dadurch gekennzeichnet, daß die Übertragungsschaltung (12) eine erste Übertragungspufferschaltung (54) zum Übertragen der Übertragungspixeldaten über den Datenbus (16) zu dem zweiten Speicher (5) zur Speicherung und eine zweite Übertragungspufferschaltung (53) zum Übertragen der aus dem zweiten Speicher (5) ausgelesenen Pixeldaten (PX) über den Datenbus (16) an einen Pufferspeicher (13) umfaßt und der Pufferspeicher (13) die von der zweiten Übertragungspufferschaltung (53) gelieferten Pixeldaten (PX) vorübergehend hält und die gehaltenen Daten zur Anzeige des Bildes auf der Anzeigeeinheit (20) ausgibt.
  9. Bildaufbereitungssystem nach Anspruch 1, die eine Speichersteuerschaltung (4) zum Steuern einer Operation des ersten Speichers (3) umfaßt, dadurch gekennzeichnet, daß der erste Speicher (3) mehrere Speicherzellen (MC) enthält, in denen jeweils die Informationen eines Bits gespeichert werden, und die Speichersteuerschaltung (4) eine Einrichtung (12, 13) enthält, die den Betrieb des ersten Speichers (3) in der Weise steuert, daß bei der Datenübertragung von dem ersten Speicher (3) an den zweiten Speicher (5) mehrere. Mehrbitdaten (R, G, B) aus dem ersten Speicher (3) zur Übertragung an den zweiten Speicher (5) ausgelesen werden, wobei in die Speicherzellen (MC), in denen die ausgelesenen Mehrbitdaten gespeichert werden, ein Anfangswert (CLEAR DATA) geschrieben wird, woraufhin die nächsten Mehrbitdaten ausgelesen werden.
  10. Bildaufbereitungssystem nach Anspruch 9, dadurch gekennzeichnet, daß

    die mehreren Speicherzellen (MC) in mehreren Zeilen und in mehreren Spalten angeordnet sind,

    der erste Speicher (3) mehrere Wortleitungen (WL) enthält, die entsprechend den mehreren Zeilen vorgesehen sind, und mehrere Bitleitungen (BLP) enthält, die entsprechend den mehreren Spalten vorgesehen sind, wobei beim Aktivieren einer Wortleitung der mehreren Wortleitungen (WL) gemäß der Steuerung der Speichersteuereinheit (4) die Mehrbitdaten (/PAGE) aus den an die aktivierte Wortleitung angeschlossenen Speicherzellen (MC) ausgelesen werden, und

    die Speichersteuereinheit (4) eine Einrichtung (12, 13) zum Schreiben des Anfangswerts in die Speicherzellen (MC) enthält, deren Mehrbitdaten (/PAGE) ausgelesen werden, bevor die aktivierte Wortleitung deaktiviert wird.
  11. Bildaufbereitungssystem nach Anspruch 1, gekennzeichnet durch eine Speichersteuerschaltung (4) zum Steuern der Operationen des ersten Speichers (3) und des zweiten Speichers (5), wobei die Speichersteuerschaltung (4) eine Einrichtung (9) zum Ausführen der Ausgabe der Daten aus dem zweiten Speicher (5) auf die Anzeigeeinheit (20) und zum verschachtelten Schreiben der Pixeldaten (PX) aus dem ersten Speicher (3) in den zweiten Speicher (5) enthält.
  12. Bildaufbereitungssystem nach Anspruch 11, dadurch gekennzeichnet, daß die Speichersteuerschaltung (4) eine Einrichtung (9) enthält, um das Schreiben der Pixeldaten (PX) für einen nächsten Bildschirm in den zweiten Speicher (5) in einem V-Austasten, das eine vertikale Austastzeitdauer des Bildschirms der Anzeigeeinheit (20) bei der Datenübertragung von dem zweiten Speicher (5) an die Anzeigeeinheit (20) repräsentiert, abzuschließen.
  13. Bildaufbereitungsvorrichtung, mit:

    einer Bildaufbereitungsoperations-Schaltungsanordnung (2) zum Ausführen einer Operation zum Erzeugen mehrerer Pixeldaten (PX), die mehreren Pixeln entsprechen, die einen Bildschirm bilden, wobei die Pixeldaten (PX) jeweils Dreifarbinformationen (R, G, B) für Rot, Grün und Blau und &agr;-Wert-Informationen, die die Transparenz des entsprechenden Pixels repräsentieren, enthält;

    einem ersten Speicher (3) zum Speichern der mehreren von der Bildaufbereitungsoperations-Schaltungsanordnung (2) ausgegebenen Pixeldaten (PX); und

    einer Übertragungsschaltung (12), die zum Erhalten der Übertragungsdaten aus den mehreren Pixeldaten (PX) mit Ausnahme der vorgeschriebenen Daten und zum Übertragen der Übertragungsdaten an einen zweiten Speicher (5) an den ersten Speicher (3) angeschlossen ist, wobei die vorgeschriebenen Daten wenigstens die &agr;-Wert-Informationen von den jeweiligen mehreren Pixeldaten (PX) enthalten.
  14. Bildaufbereitungsvorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die vorgeschriebenen Daten jeweilige Anteile von Bits enthalten, die das Rot, das Grün und das Blau von den Dreifarbinformationen der jeweiligen Pixeldaten (PX) repräsentieren.
  15. Bildaufbereitungsvorrichtung nach Anspruch 13, gekennzeichnet durch:

    einen ersten Bus (15), der an die Bildaufbereitungsoperations-Schaltungsanordnung (2) und an den ersten Speicher (3) angeschlossen ist und die mehreren Pixeldaten (PX) überträgt, wobei die Bildaufbereitungsoperations-Schaltungsanordnung (2) über den ersten Bus (15) Daten von dem ersten Speicher (3) empfängt und mit den empfangenen Daten die Operation ausführt, und

    einen zweiten Bus (16), der an die Übertragungsschaltung (12) und an den zweiten Speicher (5) angeschlossen ist und die Übertragungsdaten überträgt, wobei die Busbreite des zweiten Busses (16) kleiner als die des ersten Busses (15) ist.
  16. Bildaufbereitungsvorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die Übertragungsschaltung (12) enthält:

    einen dritten Bus (55), dessen Busbreite größer als die des zweiten Busses (16) ist, und

    eine Auswahleinrichtung (51; 60) mit einem Eingang, der an den dritten Bus (55) angeschlossen ist, und mit einem Ausgang, der an den zweiten Bus (16) angeschlossen ist, wobei die Auswahleinrichtung einen Teil der Bits, die den dritten Bus (55) bilden, auswählt und den ausgewählten Teil der Bits mit dem zweiten Bus (16) verbindet.
  17. Bildaufbereitungsvorrichtung nach Anspruch 13, mit:

    einem Bus, der die Übertragungsdaten zu dem zweiten Speicher (5) überträgt; und

    einem Pufferspeicher (13), der die auf den Bus übertragenen Daten speichert und zur Anzeige eines Bildes an eine Anzeigeeinheit (20) ausgibt, wobei

    die Übertragungsschaltung (12) eine Schalt-Schaltung (52) zum wahlweisen Bilden eines ersten Signalwegs zum Anlegen der Übertragungsdaten an den Bus und eines zweiten Signalwegs zum Anlegen der auf dem Bus übertragenen Daten an den Pufferspeicher (13) enthält.
  18. Bildaufbereitungsvorrichtung nach Anspruch 17, gekennzeichnet durch eine Steuerschaltung (4), die die Schalt-Schaltung (52) in der Weise steuert, daß abwechselnd eine Übertragungsoperation der Daten in bezug auf ein Bild über den zweiten Signalweg und eine Übertragungsoperation der Daten in bezug auf ein nächstes Bild über den ersten Signalweg ausgeführt werden.
  19. Bildaufbereitungsvorrichtung nach Anspruch 13, gekennzeichnet durch eine Speichersteuerschaltung (4), die ein Austastsignal empfängt, das einen Austastzeitraum angibt, in dem das Abtasten einer Abtastzeile bei der Anzeige eines Bildes auf einer Anzeigeeinheit (20) auf das Abtasten einer anderen Abtastzeile zurückspringt, wobei die Speichersteuerschaltung (4) als Antwort auf das Austastsignal eine Operation des ersten Speichers (3) steuert.
  20. Bildaufbereitungsvorrichtung nach Anspruch 19, dadurch gekennzeichnet, daß der Austastzeitraum einen Zeitraum (V-Austasten) enthält, in dem das Abtasten einer Abtastzeile auf einem Bildschirm der Anzeigeeinheit (20) auf das einer weiteren Abtastzeile in vertikaler Richtung zurückspringt.
  21. Bildaufbereitungsvorrichtung nach Anspruch 13, gekennzeichnet durch:

    eine Speichersteuerschaltung (4) zum Steuern einer Operation des ersten Speichers (3), wobei

    der erste Speicher (3) mehrere Speicherzellen (MC) enthält, in denen jeweils die Informationen eines Bits gespeichert werden, und

    die Speichersteuerschaltung (4) den ersten Speicher (3) in der Weise steuert, daß beim Auslesen der mehreren Pixeldaten (PX) aus dem ersten Speicher (3) mehrere Mehrbitdaten (PX) jeweils mit mehreren Bits aus dem ersten Speicher (3) aufeinanderfolgend ausgelesen werden, wobei in die Speicherzellen (MC), aus denen die jeweiligen Mehrbitdaten (PX) ausgelesen werden, ein Anfangswert (CLEAR DATA) geschrieben wird und daraufhin die nächsten Mehrbitdaten aus dem ersten Speicher (3) ausgelesen werden.
  22. Bildaufbereitungsvorrichtung nach Anspruch 21, dadurch gekennzeichnet, daß

    die mehreren Speicherzellen (MC) in mehreren Zeilen und mehreren Spalten angeordnet sind,

    der erste Speicher (3) mehrere Wortleitungen (WL) enthält, die entsprechend den mehreren Zeilen vorgesehen sind, und mehrere Bitleitungen (BLP) enthält, die entsprechend den mehreren Spalten vorgesehen sind,

    wenn eine Wortleitung der mehreren Wortleitungen (WL) gemäß der Steuerung der Speichersteuerschaltung (4) aktiviert wird, die Mehrbitdaten (PX) aus den an die aktivierte Wortleitung angeschlossenen Speicherzellen (MC) ausgelesen werden, und

    der Anfangswert in die Speicherzellen (MC) geschrieben wird, aus denen die entsprechenden Mehrbitdaten ausgelesen werden, bevor die aktivierte Wortleitung deaktiviert wird.
  23. Bildaufbereitungsvorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß die Übertragungsschaltung (12) eine Filterschaltung (90) zum Filtern der mehreren Pixeldaten (PX) mit Ausnahme der vorgeschriebenen Daten in die Übertragungsdaten zum Umsetzen einer Pixeldichte auf dem Bildschirm der mehreren in dem ersten Speicher (3) gespeicherten Pixeldaten (PX) enthält.
  24. Verfahren zum Aufbereiten eines Bildes, mit den folgenden Schritten:

    Erzeugen mehrerer erster Pixeldaten (PX) entsprechend mehreren Pixeln, die einen Bildschirm bilden, wobei die jeweiligen ersten Pixeldaten (PX) Dreifarbinformationen für Rot, Grün und Blau (R, G, B) und &agr;-Wert-Informationen, die die Durchsichtigkeit des entsprechenden Pixels repräsentieren, enthalten;

    Speichern der mehreren ersten Pixeldaten (PX) in einem ersten Speicher (3);

    Übertragen der ersten Übertragungsdaten über einen Datenbus zu einem zweiten Speicher (5), wobei die ersten Übertragungsdaten von den mehreren ersten Pixeldaten (PX) mit Ausnahme wenigstens der &agr;-Wert-Informationen der jeweiligen ersten Pixeldaten (PX) erhalten werden;

    Speichern der ersten Übertragungsdaten in dem zweiten Speicher (5); und

    Übertragen der ersten Übertragungsdaten von dem zweiten Speicher (5) zu einer Anzeigeeinheit (20) zum Anzeigen eines Bildes.
  25. Verfahren nach Anspruch 24, dadurch gekennzeichnet, daß die ersten Übertragungsdaten von den mehreren ersten Pixeldaten (PX) mit Ausnahme der jeweiligen Teile der Bits, die das Rot, Grün und Blau der jeweiligen ersten Pixeldaten (PX) repräsentieren, erhalten wurden.
  26. Verfahren nach Anspruch 24, gekennzeichnet durch die folgenden Schritte:

    Erzeugen mehrerer zweiter Pixeldaten (PX) entsprechend den mehreren Pixeln, die einen weiteren Bildschirm bilden, wobei die jeweiligen zweiten Pixeldaten (PX) Dreifarbinformationen für Rot, Grün und Blau und &agr;-Wert-Informationen, die die Durchsichtigkeit des entsprechenden Pixels repräsentieren, enthalten;

    Speichern der mehreren zweiten Pixeldaten (PX) in dem ersten Speicher (3); und

    Übertragen der zweiten Übertragungsdaten über den Datenbus zu dem zweiten Speicher (5), wobei die zweiten Übertragungsdaten aus den mehreren zweiten Pixeldaten (PX) mit Ausnahme wenigstens der &agr;-Wert-Informationen jedes der zweiten Pixeldaten (PX) erhalten werden, wobei

    auf dem Datenbus abwechselnd eine Operation zum Übertragen der zweiten Übertragungsdaten und eine Operation zum Übertragen der ersten Übertragungsdaten ausgeführt werden.
  27. Verfahren nach Anspruch 24, gekennzeichnet durch die folgenden Schritte:

    Erzeugen mehrerer zweiter Pixeldaten (PX) entsprechend mehreren Pixeln, die einen weiteren Bildschirm bilden, wobei die jeweiligen zweiten Pixeldaten (PX) Dreifarbinformationen für Rot, Grün und Blau und &agr;-Wert-Informationen, die die Durchsichtigkeit des entsprechenden Pixels repräsentieren, enthalten;

    Speichern der mehreren zweiten Pixeldaten (PX) in dem ersten Speicher (3); und

    Übertragen der zweiten Übertragungsdaten über einen weiteren Datenbus zu dem zweiten Speicher (5) wenigstens parallel zur Übertragung der ersten Übertragungsdaten zu dem zweiten Speicher (5), wobei die zweiten Übertragungsdaten aus den mehreren Pixeldaten (PX) mit Ausnahme wenigstens der &agr;-Wert-Informationen der jeweiligen zweiten Pixeldaten (PX) erhalten werden.
  28. Verfahren nach Anspruch 24, gekennzeichnet durch die folgenden Schritte:

    Erzeugen mehrerer zweiter Pixeldaten (PX) entsprechend mehreren Pixeln, die einen weiteren Bildschirm bilden, wobei die jeweiligen zweiten Pixeldaten (PX) Dreifarbinformationen für Rot, Grün und Blau und &agr;-Wert-Informationen, die die Durchsichtigkeit des entsprechenden Pixels repräsentieren, enthalten;

    Speichern der mehreren zweiten Pixeldaten (PX) in dem ersten Speicher (3); und

    Übertragen der zweiten Übertragungsdaten zu dem zweiten Speicher (5) während eines Austastzeitraums, in dem die Übertragung der ersten Pixeldaten (PX) zu der Anzeigeeinheit (20) zum Zurückspringen des Abtastens einer Abtastzeile auf das einer weiteren Abtastzeile anhält, wobei die zweiten Übertragungsdaten aus den mehreren zweiten Pixeldaten (PX) mit Ausnahme wenigstens der &agr;-Wert-Informationen der jeweiligen zweiten Pixeldaten (PX) erhalten werden.
Es folgen 14 Blatt Zeichnungen






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