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Dokumentenidentifikation DE10322882A1 05.08.2004
Titel Integrierte Speicherschaltung und Verfahren zum Schreiben eines Datums in eine Speicherzelle der integrierten Speicherschaltung
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Sommer, Michael, 83064 Raubling, DE
Vertreter Wilhelm & Beck, 80636 München
DE-Anmeldedatum 21.05.2003
DE-Aktenzeichen 10322882
Offenlegungstag 05.08.2004
Veröffentlichungstag im Patentblatt 05.08.2004
IPC-Hauptklasse G11C 11/407
Zusammenfassung Die Erfindung betrifft eine integrierte Speicherschaltung mit einer dynamischen Speicherzelle, die an einer Wortleitung und einer Bitleitung angeordnet ist, wobei ein Ausleseverstärker, der an einer ersten Versorgungsleitung für erstes hohes Versorgungspotential und an einer zweiten Versorgungsleitung für ein erstes niedriges Versorgungspotential angeschlossen ist, vorgesehen ist, um einen auf der Bitleitung und einer komplementären Bitleitung bestehenden Ladungsunterschied zu verstärken, wobei eine Datenleitung und eine komplementäre Datenleitung über eine Schalteinrichtung mit der Bitleitung und der komplementären Bitleitung verbindbar sind, um zum Schreiben eines Datums durch ein Aktivieren der Schalteinrichtung gemäß einem Schreibsignal ein entsprechendes Datensignal an die Bitleitung und ein entsprechendes komplementäres Datensignal an die komplementäre Bitleitung anzulegen, dadurch gekennzeichnet, dass eine Steuereinrichtung vorgesehen ist, um bei einer aktivierten Schalteinrichtung die erste Versorgungsleitung von dem ersten hohen Versorgungspotential und die zweite Versorgungsleitung von dem ersten niedrigen Versorgungspotential zu trennen, um den Ausleseverstärker zu deaktivieren.

Beschreibung[de]

Die Erfindung betrifft eine integrierte Speicherschaltung mit einer dynamischen Speicherzelle, in die ein Datum geschrieben werden soll. Die Erfindung betrifft weiterhin ein Verfahren zum Schreiben eines Datums in eine Speicherzelle einer integrierten Speicherschaltung.

Eine dynamische Speicherzelle ist üblicherweise an einer Wortleitung und an einer Bitleitung angeordnet. Zum Auslesen des Inhalts der dynamischen Speicherzelle wird die Wortleitung aktiviert, so dass eine gespeicherte Ladungsinformation auf die Bitleitung fließt. Ein der Bitleitung zugeordneter Ausleseverstärker verstärkt einen dadurch hervorgerufenen Ladungsunterschied zwischen der Bitleitung, an der die dynamische Speicherzelle angeordnet ist, und einer dazu komplementären benachbarten Bitleitung. Vor einem Schreibzugriff auf die dynamische Speicherzelle erfolgt ebenfalls ein Aktivieren der Wortleitung, das dazu führt, dass sich der der Speicherzelle zugeordnete Ausleseverstärker aktiviert, die Ladungsdifferenz zwischen der Bitleitung und der komplementären Bitleitung verstärkt und in die dynamische Speicherzelle zurückschreibt. Beim Schreiben eines bezüglich des vorherigen Datums inversen Datum in die dynamische Speicherzelle muss der Verstärkungsvorgang des Ausleseverstärkers von einem entsprechenden Schreibtreiber überwunden werden. D.h. der Schreibtreiber muss gegen die Verstärkung des Ausleseverstärkers arbeiten und die entsprechende Information gegen diesen „Widerstand" in die Speicherzelle hineinschreiben. Soll ein von dem ursprünglichen Inhalt der Speicherzelle verschiedenes Datum in die Speicherzelle geschrieben werden, wird zunächst der Vorgang des Auseinanderziehens der Ladungen auf dem Bitleitungspfad durch den Schreibtreiber entgegen gewirkt. Nachdem die Ladungsdifferenz auf den Bitleitungen des Bitleitungspaares umgekehrt worden ist, verstärken Ausleseverstärker und Schreibtreiber die Ladungsdifferenz in die gleiche Richtung.

Bisher werden, üblicherweise durch Simulationen, die Treiberstärken des Ausleseverstärkers und des Schreibtreibers optimiert. Der Ausleseverstärker wird so dimensioniert, dass er eine ausreichende Stärke hat, um schnell und sicher das in der dynamischen Speicherzelle gespeicherte Datum auszulesen. Der Schreibtreiber wird abhängig vom Ausleseverstärker so dimensioniert, dass er um einen bestimmten Faktor, z.B. um ein Vierfaches, stärker ist als der Treiber des Ausleseverstärkers. Die Stärke des Schreibtreibers ist insbesondere so gewählt, dass zum einen der Ausleseverstärker gegen dessen Treiberleistung überschrieben werden kann, und zum anderen prozessbedingte bzw. parasitäre Effekte, wie z.B. dem Übersprechen zwischen den Bitleitungen („cross talk"), den Leckströmen („leakage"), der Signalstärke, der schlechten Diffusionskonstanten und auch sonstige Fertigungsschwankungen ausgeglichen werden können.

Ebenso kann aufgrund von Fertigungsschwankungen die Treiberstärke des Schreibtreibers verschlechtert sein, was dazu führt, dass der Ausleseverstärker nicht mehr, oder in erheblich längerer Zeit überschrieben werden kann. Solche Effekte können sich durch längere Zugriffszeiten des Speichers und insgesamt in einer generell schlechteren Leistung der Speicherschaltung bemerkbar machen. Insbesondere muss gewährleistet werden, dass die Setup- und Hold-Zeiten des zu schreibenden Datensignals für den Schreibvorgang ausreichend groß sind, dass der Schreibtreiber das zu schreibende Datum gegen die Verstärkung des Ausleseverstärkers auf die Bitleitungen schreiben kann. Daraus resultiert die Zugriffszeit bei Schreibvorgängen in eine integrierte Speicherschaltung.

Es ist Aufgabe der vorliegenden Erfindung, eine Speicherschaltung und ein Verfahren zum Schreiben eines Datums in eine Speicherzelle einer Speicherschaltung zur Verfügung zu stellen, wobei das Überschreiben der Ladungsdifferenz auf den Bitleitungen bei verringerter Zugriffszeit oder bei verminderter Treiberstärke des Schreibtreibers zuverlässig erfolgt.

Diese Aufgabe wird durch die integrierte Speicherschaltung nach Anspruch 1, sowie durch das Verfahren zum Schreiben eines Datums in eine Speicherzelle nach Anspruch 6 gelöst.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Gemäß einem ersten Aspekt der vorliegenden Erfindung ist eine integrierte Speicherschaltung mit einer dynamischen Speicherzelle vorgesehen. Die dynamische Speicherzelle ist an einer Wortleitung und an einer Bitleitung angeordnet. Ein Ausleseverstärker ist zum Auslesen eines Datums vorgesehen. Der Ausleseverstärker ist an einer ersten Versorgungsleitung für ein erstes hohes Versorgungspotential und an einer zweiten Versorgungsleitung für ein erstes niedriges Versorgungspotential angeschlossen. Der Ausleseverstärker dient dazu, einen auf der Bitleitung und einer komplementären Bitleitung bestehenden Ladungsunterschied zu verstärken. Eine Datenleitung und eine komplementäre Datenleitung sind über eine Schalteinrichtung mit der Bitleitung und der komplementären Bitleitung verbindbar, um zum Schreiben eines Datums durch ein Aktivieren der Schalteinrichtung gemäß einem Schreibsignal ein entsprechendes Datensignal an die Bitleitung und ein entsprechendes komplementäres Datensignal an die komplementäre Bitleitung anzulegen. Es ist weiterhin eine Steuereinrichtung vorgesehen, um bei einer aktivierten Schalteinrichtung die erste Versorgungsleitung von dem ersten hohen Versorgungspotential und die zweite Versorgungsleitung von dem ersten niedrigen Versorgungspotential zu trennen, um den Ausleseverstärker zu deaktivieren.

Die erfindungsgemäße integrierte Speicherschaltung hat den Vorteil, dass beim Schreiben eines Datums in eine dynamische Speicherzelle der Ausleseverstärker abgeschaltet bzw. deaktiviert wird, indem der Ausleseverstärker von den Versorgungspotentialen getrennt wird. Dadurch führt beim Aktivieren der Wortleitung vor dem Schreibvorgang die durch die Ladungsinformation der Speicherzelle bewirkte Potentialdifferenz auf der Bitleitung und auf der komplementären Bitleitung nicht zu einem Trennen der Ladungspotentiale der Bitleitungen, so dass beim Schreibvorgang eine Ladungsinformation einfacher auf die Bitleitungen getrieben werden kann. Dies ist insbesondere dann erheblich, wenn eine zur Ladungsinformation der betreffenden Speicherzelle komplementäre Ladungsinformation in die Speicherzelle hineingeschrieben werden soll. In diesem Fall würden bei einem aktivierten Ausleseverstärker die Ladungspotentiale auf den Bitleitungen in eine Richtung auseinander gezogen, wobei zum Schreiben des Datums in die Speicherzelle die Ladungspotentiale der Bitleitungen in entgegengesetzter Richtung erreicht werden müssen. Daher muss die Treiberstärke zum Schreiben des Datums so groß gewählt werden, dass die Treiberstärke des Ausleseverstärkers überkompensiert wird. Durch das Deaktivieren des Ausleseverstärkers, indem der Ausleseverstärker von der Versorgungsspannung getrennt wird, wird erreicht, dass die Treiberstärke beim Schreiben des Datensignals geringer gewählt werden kann, da nicht gegen die Funktion des Ausleseverstärkers getrieben werden muss. Alternativ kann bei gleicher Treiberstärke die Hold-Zeit, d. h. die Dauer, die das Datensignal für ein korrektes Schreiben anlegen muss, beim Schreiben reduziert werden.

Vorzugsweise ist die Steuereinrichtung so gestaltet, um bei einer aktivierten Schalteinrichtung die erste Versorgungsleitung des Ausleseverstärkers mit einem zweiten niedrigen Versorgungspotential und die zweite Versorgungsleitung mit einem zweiten hohen Versorgungspotential zu verbinden, um den Ausleseverstärker zu deaktivieren. Um keine zusätzlichen Versorgungspotentiale zur Verfügung stellen zu müssen, entspricht das erste hohe Versorgungspotential vorzugsweise dem zweiten hohen Versorgungspotential bzw. das erste niedrige Versorgungspotential dem zweiten niedrigen Versorgungspotential.

Dies stellt eine weitere Verbesserung der integrierten Speicherschaltung dar, da durch das Umpolen des Ausleseverstärkers der Ausleseverstärker schneller deaktiviert werden kann, indem auf den Versorgungsleitungen verbliebene Ladungen durch das zweite hohe und das zweite niedrige Versorgungspotential schnell abgebaut werden. Nach einer Trennung des Ausleseverstärkers von den Versorgungspotentialen verbleibt das Versorgungspotential im Wesentlichen zunächst auf den Versorgungsleitungen, so dass der Ausleseverstärker noch eine bestimmte Zeit nach Trennen von den Versorgungspotentialen zumindest teilweise arbeitsfähig bleibt und während dieser Zeit dem Schreiben des Datums entgegen wirkt. Dadurch, dass die erste Versorgungsleitung mit einem zweiten niedrigen Versorgungspotential verbunden wird, fließt die auf der ersten Versorgungsleitung bestehende Ladung, die durch das zuvor angelegte erste hohe Versorgungspotential bestimmt ist, über die Potentialquelle für das zweite niedrige Versorgungspotential ab. Analog fließt auf die zweite Versorgungsleitung, deren Ladung vor dem Schreibvorgang durch das erste niedrige Versorgungspotential bestimmt ist, die Ladung entsprechend der Potentialquelle für das zweite hohe Versorgungspotential. Auf diese Weise wird der Ausleseverstärker im Wesentlichen umgepolt, so dass sich die Transistoren des Ausleseverstärkers in einem vollständig deaktivierten Zustand befinden und keine Ladungstrennung auf den Bitleitungen nach dem Aktivieren der Wortleitung erfolgen kann.

Weiterhin kann eine Ladungsausgleichsschaltung vorgesehen sein, um vor dem Schreiben des Datums die Ladungspotentiale der Bitleitung und der komplementären Bitleitung auszugleichen. Die Ladungsausgleichsschaltung ist mit der Steuereinrichtung gekoppelt, um beim Ausgleichen der Ladungspotentiale die erste Versorgungsleitung des Ausleseverstärkers und die zweite Versorgungsleitung von dem ersten hohen und dem zweiten niedrigen Versorgungspotential zu trennen. Auf diese Wiese kann zum einen das Ausgleichen der Ladungspotentiale auf den Bitleitungen beschleunigt werden, da etwaige bestehende Ladungsunterschiede nicht durch den Ausleseverstärker verstärkt werden. Zum anderen kann durch das Deaktivieren des Ausleseverstärkers bereits während des Ausgleichens der Ladungen Zeit gespart werden, die zum Deaktivieren des Ausleseverstärkers benötigt wird. Somit kann zu Beginn des Schreibvorgangs gewährleistet werden, dass der Ausleseverstärker deaktiviert ist und nicht gegen das zu schreibende Datum verstärkt.

Vorzugsweise weist der Ausleseverstärker zwei gegeneinander gekoppelte Inverterschaltungen auf, wobei jede der Inverterschaltungen über die erste und die zweite Versorgungsleitung mit einer Versorgungsspannung versorgt wird.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum Schreiben eines Datums in eine Speicherzelle einer integrierten Speicherschaltung vorgesehen. Die Speicherzelle ist an einer Wortleitung und an einer Bitleitung angeordnet. Zum Auslesen der Speicherzelle wird ein Ladungsunterschied zwischen der Bitleitung und einer komplementären Bitleitung durch einen Ausleseverstärker verstärkt. Zum Betreiben des Ausleseverstärkers wird zum Verstärken des Ladungsunterschieds ein erstes hohes Versorgungspotential über eine erste Versorgungsleitung und ein erstes niedriges Versorgungspotential über eine zweite Versorgungsleitung an der Ausleseverstärker angelegt. Zum Schreiben des Datums wird ein entsprechendes Datensignal an die Bitleitung und ein entsprechendes komplementäres Datensignal an die komplementäre Bitleitung angelegt. Beim Schreiben des Datums wird die erste Versorgungsleitung des Ausleseverstärkers von dem ersten hohen Versorgungspotential und/oder die zweite Versorgungsleitung von dem ersten niedrigen Versorgungspotential getrennt, um den Ausleseverstärker zu deaktivieren.

Das erfindungsgemäße Verfahren hat den Vorteil, dass das auf die Bitleitung und die komplementäre Bitleitung zu treibende Datensignal bzw. komplementäre Datensignal nicht gegen den Ausleseverstärker getrieben werden muss, wenn die in die Speicherzelle zu schreibende Ladungsinformation zu der zuvor gespeicherten Ladungsinformation komplementär ist.

Vorzugsweise wird beim Schreiben des Datums die erste Versorgungsleitung des Ausleseverstärkers an ein zweites niedriges Versorgungspotential und die zweite Versorgungsleitung an ein zweites hohes Versorgungspotential angelegt, um die Potentiale der ersten und der zweiten Versorgungsleitung so umzuladen, dass der Ausleseverstärker vollständig deaktiviert wird. Durch das Umladen der Versorgungsleitungen werden die dort befindlichen Ladungen schneller so geändert, um auf den Versorgungsleitungen Potentiale anzulegen, mit denen der Ausleseverstärker vollständig deaktiviert wird und kein Verstärken von Ladungsdifferenzen vornimmt. Durch das Umladen wird das Deaktivieren des Ausleseverstärker schneller erreicht, da nach lediglich einem Trennen des Ausleseverstärkers von den Versorgungspotentialen auf den Versorgungsleitungen eine Ladung verbleibt, die den Ausleseverstärker noch für eine kurze Zeit nach dem Trennen von den Versorgungspotentialen aktiviert hält.

Vorzugsweise werden vor dem Schreiben des Datums die Ladungspotentiale der Bitleitung und der komplementären Bitleitung ausgeglichen. Beim Ausgleichen der Ladungspotentiale werden die erste Versorgungsleitung des Ausleseverstärkers und die zweite Versorgungsleitung von dem ersten hohen und dem ersten niedrigen Versorgungspotential getrennt.

Eine bevorzugte Ausführungsform der Erfindung wird im folgenden anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:

1 ein Schaltbild eines Ausschnittes einer integrierten Speicherschaltung gemäß einer bevorzugten Ausführungsform der Erfindung;

2a ein Signaldiagramm mit einem Auswahlsignal und einem dazugehörigen Signalverlauf einer Bitleitung, die mit einem niedrigen Signalpegel beschrieben werden soll, bei einer herkömmlichen Speicherschaltung;

2b einen Signalverlauf des Auswahlsignals und des Bitleitungssignals bei einer integrierten Speicherschaltung gemäß einer bevorzugten Ausführungsform der Erfindung;

3a einen Signalverlauf des Auswahlsignals und des Bitleitungssignals einer Bitleitung, die mit einem hohen Signalpegel beschrieben werden soll, wie bei einer herkömmlichen Speicherschaltung; und

3b einen Signalverlauf des Auswahlsignals und des Bitleitungspotentials gemäß einer bevorzugten Ausführungsform der Erfindung.

In 1 ist ein Schaltbild eines Ausschnittes einer integrierten Speicherschaltung dargestellt. Man erkennt ein Bitleitungspaar BLP mit einer ersten Bitleitung BL1 und einer dazu komplementären zweiten Bitleitung BL2. Das Bitleitungspaar BLP wird von einer Wortleitung WL gekreuzt, wobei an einer Schnittstelle zwischen der Wortleitung WL und der ersten Bitleitung BL1 eine Speicherzelle 1 angeordnet ist.

Die Speicherzelle 1 weist eine Speicherkapazität C auf, die über einen Speichertransistor T mit der ersten Bitleitung BL1 verbunden ist, wenn ein Wortleitungs-Aktivierungssignal auf der Wortleitung WL angelegt ist. Das heißt, bei einem Aktivieren der Wortleitung WL durch das Wortleitungs-Aktivierungssignal schaltet der Speichertransistor T durch, so dass eine Ladungsinformation der Speicherkapazität C auf die erste Bitleitung BL1 fließt.

Üblicherweise sind in integrierten Speicherschaltungen mehrere Wortleitungen WL und mehrere Bitleitungspaare BLP in einer Feldanordnung angeordnet, so dass ein Speicherzellenfeld gebildet wird. Im Allgemeinen befindet sich an einer Schnittstelle zwischen einer Wortleitung und einem Bitleitungspaar nur eine Speicherzelle, wobei auch Speicherzellen an der jeweiligen zweiten Bitleitung BL2 angeordnet sein können. Während ein erster Anschluss der Speicherkapazität schaltbar mit der ersten Bitleitung BL1 verbindbar ist, liegt ein zweiter Anschluss der Speicherkapazität C auf einem festen Potential, vorzugsweise auf einem Mittenpotential VBLEQ, das zwischen einem High- und einem Low-Potential, die auf der ersten und der zweiten Bitleitung BL1, BL2 auftreten können, liegt.

Die Speicherzelle 1 wird adressiert, indem die jeweilige Wortleitung ausgewählt wird und das jeweilige Bitleitungspaar BLP mithilfe einer Multiplexereinrichtung 2 selektiert wird. Die Multiplexereinrichtung 2 wird mithilfe eines Multiplexersignals MUX angesteuert wird. Mithilfe des Multiplexersignals MUX werden die erste und die zweite Bitleitung BL1, BL2 mit einem Abschnitt des Bitleitungspaares verbunden, der einen Ausleseverstärker 3, eine Ladungsausgleichseinrichtung 4 und eine Schalteinrichtung 5 zum Verbinden mit externen Datensignalen zum Schreiben eines Datums in die Speicherzelle aufweist. Die Multiplexereinrichtung 2 weist für jede der Bitleitungen BL1, BL2 einen Multiplexertransistor 6 auf, der gemäß dem Multiplexersignal MUX durchgeschaltet oder gesperrt ist.

An dem Bitleitungspaar BLP ist weiterhin bei der durchgeschalteten Multiplexereinrichtung 2 die Ladungsausgleichseinrichtung 4 angelegt, mit der die Ladungspotentiale auf der ersten und der zweiten Bitleitung BL1, BL2 ausgeglichen werden können. Dazu ist vorzugsweise ein Ausgleichstransistor 7 vorgesehen, der so zwischen die erste und die zweite Bitleitung BL1, BL2 geschaltet ist, dass diese gemäß einem Ausgleichssignal EQ ausgeglichen werden. Das Ausgleichen der Ladungspotentiale auf den Bitleitungen BL1, BL2 ist notwendig, um die geringe Ladungsinformation der Speicherzelle 1, die zu einer geringen Ladungsdifferenz führt, detektieren zu können. Aus diesem Grunde müssen vor jedem Auslesen der Ladungsinformation die Ladungspotentiale auf den Bitleitungen BL1, BL2 ausgeglichen werden.

Die Ladungsausgleichseinrichtung 4 kann auf verschiedene Weise ausgebildet sein. Die dargestellte Ausführungsform besteht in einem einfachen Ausgleichstransistor, der lediglich die Ladungen auf den Bitleitungen BL1, BL2 des Bitleitungspaars BLP gegeneinander ausgleicht. Weitere Ausführungsformen sind möglich, bei denen die Bitleitungen auf ein definiertes Mittenpotential gemäß dem Ausgleichssignal EQ gebracht werden können.

An dem Bitleitungspaar BLP ist weiterhin ein Ausleseverstärker 3 vorgesehen, der zwischen die erste und die zweite Bitleitung BL1, BL2 des Bitleitungspaares BLP angeordnet ist. Der Ausleseverstärker 3 weist einen ersten n-Kanaltransistor 8 und einen zweiten n-Kanaltransistor 9 auf. Der Ausleseverstärker weist weiterhin einen ersten p-Kanaltransistor 10 und einen zweiten p-Kanaltransistor 11. Der erste n-Kanaltransistor 8 und der erste p-Kanaltransistor 10 sind so geschaltet, dass sie einen ersten Inverter bilden, dessen Eingang mit der ersten Bitleitung BL1 und der Ausgang mit der zweiten Bitleitung BL2 verbindet. Der zweite n-Kanaltransistor 9 und der zweite p-Kanaltransistor 11 bilden einen zweiten Inverter, der bezüglich des durch die ersten n-Kanal- und p-Kanaltransistoren gebildeten ersten Inverters entgegengesetzt geschaltet ist, so dass der zweite Inverter mit seinem Eingang mit der zweiten Bitleitung BL2 und mit seinem Ausgang mit der ersten Bitleitung BL1 verbunden ist.

Der so gebildeten erste und zweite Inverter sind über eine erste Versorgungsleitung 12 und eine zweite Versorgungsleitung 13 mit einer Versorgungsschaltung 20 verbunden, um diese mit einer Versorgungsspannung zu betreiben. An die erste Versorgungsleitung 12 ist zum Betrieb des Ausleseverstärkers 3 ein erstes hohes Versorgungspotential VBLH gemäß einem ersten Steuersignal Pset1 angelegt.

Das erste Steuersignal Pset1 ist „low" aktiv und liegt an einem Gate-Eingang eines dritten p-Kanaltransistors 14 der Versorgungsschaltung 20 an. Bei Anliegen einer logischen „0" des ersten Steuersignals Pset1 an dem Gate-Eingang des dritten p-Kanaltransistor 14 ist an die erste Versorgungsleitung das erste hohe Versorgungspotential VBLH angelegt. Die zweite Versorgungsleitung 13 ist über einen dritten n-Kanaltransistor 15 mit einem ersten niedrigen Versorgungspotential VBLL verbunden. Der dritte n-Kanaltransistor 15 wird gemäß einem zweiten Steuersignal Nset1 geschaltet. Das erste und das zweite Steuersignal Pset1, Nset1 werden von einer Steuereinheit 21 zur Verfügung gestellt und so geschaltet, dass zum Betreiben des Ausleseverstärkers 3 der dritte p-Kanaltransistor 14 und der dritte n-Kanaltransistor 15 durchgeschaltet sind, um an die erste und zweite Versorgungsleitung 12, 13 die jeweiligen Versorgungspotentiale anzulegen.

Die Schalteinrichtung 5 dient dazu, einem zu schreibenden Datum entsprechende Datensignale LDQ1, LDQ2 auf die erste Bitleitung BL1 und die zweite Bitleitung BL2 anzulegen, wenn das zu schreibende Datum in die Speicherzelle geschrieben werden soll. Dazu werden gemäß einem Auswahlsignal CSL Schalttransistoren 16 durchgeschaltet, so dass die entsprechenden Datenleitungen 17 mit den entsprechenden Bitleitungen BL1, BL2 verbunden werden. Über die Datenleitungen 17 kann auch ein ausgelesenes Datum nach dem Aktivieren des Auswahlsignals CSL ausgelesen werden.

Beim Schreiben eines Datums in die Speicherzelle 1 wird die adressierte Wortleitung aktiviert, so dass die Speicherkapazität C mit der jeweiligen Bitleitung verbunden ist. Im Wesentlichen gleichzeitig sind die dem zu schreibenden Datum entsprechenden Datensignale LDQ1, LDQ2 auf den Datenleitungen 17 bereitgestellt. Um auf den Bitleitungen BL1, BL2 des Bitleitungspaares BLP, an dem sich die zu beschreibende Speicherzelle 1 befindet, auf einen definierten Zustand zu bringen, wird die Ausgleichseinrichtung 4 aktiviert, und mithilfe des Ausgleichssignals EQ die Ladungspotentiale auf den Bitleitungen ausgeglichen. Während des Ausgleichens ist das adressierte Bitleitungspaar BLP über die Multiplexereinrichtung 2 mithilfe des Multiplexersignals MUX durchgeschaltet, so dass das Ausgleichen der Ladungspotentiale auf den Bitleitungen BL1, BL2 insgesamt erfolgen kann.

Die auf den Datenleitungen 17 anliegenden Datensignale LDQ1, LDQ2 werden nun durch ein Durchschalten der Schalttransistoren 16 auf die entsprechenden ersten und zweiten Bitleitungen BL1, BL2 angelegt, so dass die resultierende Ladung auf der ersten Bitleitung BL1 über den Speichertransistor T, der durch ein aktiviertes Wortleitungs-Aktivierungssignal durchgeschaltet ist, in den Speicherkondensator C der Speicherzelle 1 geladen wird.

Das Schreiben der Datensignale auf den Bitleitungen BL1, BL2 kann durch den Ausleseverstärker 3 verzögert werden, wenn die Ladungspotentiale auf den Bitleitungen BL1, BL2 nicht vollständig durch die Ausgleichseinrichtung 4 ausgeglichen worden sind und das zu schreibende Datum komplementär zu dem zuvor gespeicherten Datum ist. In diesem Fall besteht kurz vor bzw. während des Durchschaltens der Schalteinrichtung 5 eine Ladungsdifferenz zwischen den Bitleitungen BL1, BL2 des Bitleitungspaares BLP mit bezüglich der anzulegenden Datensignale LDQ1, LDQ2 umgekehrten Vorzeichen. D.h. der eingeschaltete Ausleseverstärker 3 versucht, die bestehende Ladungsdifferenz auf den Bitleitungen BL1, BL2 zu vergrößern, ohne dass sich das Vorzeichen der Ladungsdifferenz ändert. Gleichzeitig wird versucht, über das Treiben der Datensignale LDQ1, LDQ2 auf den Datenleitungen 17 dem Versuch des Ausleseverstärkers 3, die Ladungsdifferenz zu vergrößern, entgegen zu wirken, und das Vorzeichen der Ladungsdifferenz umzukehren. Dies erfordert eine angepasste hohe Treiberstärke auf den Datenleitungen 17 für die Datensignale LDQ1, LDQ2.

Um die notwendige Treiberstärke für die Datensignale LDQ1, LDQ2 zu verringern, bzw. um die Zeitdauer für das Schreiben der Datensignale LDQ1, LDQ2 auf die Bitleitungen BL1, BL2 zu beschleunigen, ist erfindungsgemäß vorgesehen, dass der Ausleseverstärker beim Schreiben des Datums deaktiviert wird. Dies erfolgt, indem mithilfe des ersten und zweiten Steuersignals Pset1, Nset1 der dritte p-Kanaltransistor 14 und der dritte n-Kanaltransistor 15 gesperrt werden, so dass das erste hohe Versorgungspotential VBLH und das erste niedrige Versorgungspotential VBLL von der ersten und zweiten Versorgungsleitung 12, 13 getrennt werden.

Üblicherweise sind die Versorgungsleitungen 12, 13 für den Ausleseverstärker 3 mehreren Ausleseverstärkern 3 für mehrere Bitleitungspaare BLP verbunden. Die dadurch entstehenden langen Leitungslängen führen zu einer großen Kapazität der ersten und zweiten Versorgungsleitungen 12, 13, so dass nach dem Trennen der Versorgungsleitungen 12, 13 von den jeweiligen Versorgungspotentialen VBLH, VBLL die entsprechenden Ladungspotentiale auf den Versorgungsleitungen 12, 13 zunächst beibehalten werden und erst nach einer durch abfließende Ladungen bestimmten Zeit ihre Ladungspotentiale ändern. Somit kommt es nicht zu einem sofortigen Abschalten des Ausleseverstärkers 3. Der Ausleseverstärker 3 arbeitet noch für eine bestimmte Zeit nach dem Abschalten der Versorgungspotentiale weiter und kann somit den auf die Bitleitungen BL1, BL2 zu schreibenden Datensignalen noch für eine bestimmte Zeit entgegenwirken.

Um ein vollständiges Deaktivieren des Ausleseverstärkers 3 innerhalb kurzer Zeit zu erreichen, sind ein vierter p-Kanaltransistor 18 und ein vierter n-Kanaltransistor 19 vorgesehen. An einen Steuereingang eines vierten n-Kanaltransistors 19 ist ein drittes Steuersignal Pset2 und an einen Steuereingang des vierten p-Kanaltransistors 18 ein viertes Steuersignal Nset2 angelegt. Das dritte und das vierte Steuersignal werden ebenfalls von der Steuereinrichtung zur Verfügung gestellt. Der vierte n-Kanaltransistor 19 ermöglicht es, an die erste Versorgungsleitung 12 mit einem zweiten niedrigen Versorgungspotential, das vorzugsweise dem ersten niedrigen Versorgungspotential VBLL entspricht, anzulegen, um nach dem Abschalten des dritten p-Kanaltransistors 14 gemäß dem ersten Steuersignal Pset1 ein schnelles Entladen der ersten Versorgungsleitung 12 auf das niedrige Versorgungspotential VBLL zu erreichen.

Im Wesentlichen gleichzeitig wird gemäß dem vierten Steuersignal Nset2 der vierte p-Kanaltransistor 18 durchgeschaltet, so dass die zweite Versorgungsleitung 13 mit einem zweiten hohen Versorgungspotential, das vorzugsweise dem ersten hohen Versorgungspotential VBLH entspricht, verbunden wird. Dadurch wird das zunächst niedrige Ladungspotential der zweiten Versorgungsleitung 13 schnell auf das hohe Versorgungspotential gezogen.

Dies bedeutet im Wesentlichen, dass die Versorgungsspannung an den Ausleseverstärkern 3 umgepolt wird, so dass diese möglichst schnell deaktiviert werden. Das Deaktivieren erfolgt erheblich schneller als bei einem bloßen Trennen der Versorgungspotentiale von den Versorgungsleitungen, da nach dem Trennen der Versorgungspotentiale verbliebene Ladungspotentiale auf den Versorgungsleitungen 12, 13 durch das Umpolen schnell so ausgeglichen werden, dass die Ausleseverstärker 3 keine Ladungstrennung mehr vornehmen können.

Da nun beim Schreiben eines Datums die Datensignale LDQ1, LDQ2 nicht gegen das Wirken des Ausleseverstärkers 3 auf die Bitleitungen BL1, BL2 getrieben werden müssen, ist es möglich, die Treibersträke zum Treiben der Datensignale LDQ1, LDQ2 zu verringern. Alternativ ist es möglich, bei nicht veränderter Treiberstärke die Zeitdauer während der die Datensignale zum Schreiben auf die Bitleitungen BL1, BL2 anliegen müssen, zu verringern, da bei dem deaktivierten Ausleseverstärker 3 eine geringere Ladung auf die Bitleitungen BL1, BL2 getrieben werden muss. Dies ermöglicht es, die Schalteinrichtung 5 gemäß des Auswahlsignals CSL für eine kürzere Zeitdauer durchzuschalten, so dass der Schreibvorgang insgesamt beschleunigt werden kann.

In 2a ist ein Signalverlauf des Auswahlsignals CSL und der Signalverlauf auf einer der Bitleitungen, die mithilfe des Datensignals auf ein Low-Potential gezogen werden soll, für eine herkömmliche Speicherschaltung dargestellt. Das Auswahlsignal CSL ist gestrichelt dargestellt und wurde für eine variable Zeitdauer zwischen einer und drei Nanosekunden variiert. Bei dem als durchgängige Linie dargestellten Ladungspotential auf der Bitleitung erkennt man, dass bei zu kurzem Auswahlsignal das Bitleitungspotential nicht zuverlässig auf ein Low-Potential gezogen werden kann, sondern sich auf einem High-Potential befindet, da der aktivierte Ausleseverstärker 3 nicht durch die getriebenen Datensignale überschrieben werden konnte. In 2b ist die gleiche Simulation dargestellt, wenn vor dem Einschalten oder gleichzeitig mit dem Einschalten der Schalteinrichtung 5 gemäß dem Auswahlsignal CSL die Versorgungsleitungen 12, 13 des Ausleseverstärker 3 von den jeweiligen Potentialquellen getrennt worden sind. Man erkennt, dass auch bei den kurzen Auswahlsignalen das jeweilige Datensignal zuverlässig auf die entsprechende Bitleitung geschrieben wird, bei denen zuvor ein zu schreibendes Datum nicht erfolgreich geschrieben werden konnte.

In 3a ist analog zu 2a dargestellt, dass für die komplementäre Bitleitung das High-Potential bei einer herkömmlichen Speicherschaltung nicht erreicht wird, wenn das Auswahlsignal CSL für eine zu kurze Zeitdauer anliegt. In 3b ist dargestellt, dass das High-Potential auf der komplementären Bitleitung auch bei sehr kurzen Auswahlsignalen CSL erreicht wird, wenn der Ausleseverstärker 3 beim Durchschalten der Schalteinrichtung deaktiviert ist.

Vorzugsweise werden das erste und zweite Steuersignal Pset1, Nset1 so gesteuert, dass der dritte p-Kanaltransistor 14 und der dritte n-Kanaltransistor 15 gesperrt werden, während die Ladungsausgleichseinrichtung 4 aktiviert ist, um die Ladungspotentiale auf den Bitleitungen BL1, BL2 auszugleichen. Erst nach dem Deaktivieren der Ladungsausgleichseinrichtung 4 werden dann das dritte und vierte Steuersignal Pset2, Nset2 so gesteuert, dass der vierte n-Kanaltransistor 19 und der vierte p-Kanaltransistor 18 durchgeschaltet werden, um die Ladungspotentiale auf der ersten und der zweiten Versorgungsleitung 12, 13 umzuladen. Da im Wesentlichen unmittelbar nach dem Deaktivieren der Ausgleichseinrichtung 4 durch das Ausgleichssignal EQ die Schalteinrichtung 5 durchgeschaltet wird, um die Ladungssignale LDQ1, LDQ2 auf die Bitleitungen anzulegen, erfolgt das Durchschalten der Schalteinrichtung 5 im Wesentlichen gleichzeitig mit dem Umladen der ersten und zweiten Versorgungsleitung 12, 13.

1 Speicherzelle 2 Multiplexereinrichtung 3 Ausleseverstärker 4 Ladungsausgleichseinrichtung 5 Schalteinrichtung 6 Multiplexertransistor 7 Ausgleichstransistor 8 Erster n-Kanaltransistor 9 Zweiter n-Kanaltransistor 10 Erster p-Kanaltransistor 11 Zweiter p-Kanaltransistor 12 Erste Versorgungsleitung 13 Zweite Versorgungsleitung 14 Dritter p-Kanaltransitor 15 Dritter n-Kanaltransistor 16 Schalttransistoren 17 Datenleitungen 18 Vierter p-Kanaltransistor 19 Vierter n-Kanaltransistor 20 Versorgungsschaltung 21 Steuereinheit WL Wortleitung BL1, BL2 erste, zweite Bitleitung BLP Bitleitungspaar T Speichertransistor C Speicherkapazität EQ Ausgleichssignal MUX Multiplexersignal CSL Auswahlsignal LDQ1, LDQ2 Datensignale VBLH hohes Versorgungspotential VBLL niedriges Versorgungspotential Pset1 erstes Steuersignal Nset1 zweites Steuersignal Pset2 drittes Steuersignal Nset2 viertes Steuersignal

Anspruch[de]
  1. Integrierte Speicherschaltung mit einer dynamischen Speicherzelle (1), die an einer Wortleitung (WL) und einer Bitleitung (BL1) angeordnet ist,

    wobei ein Ausleseverstärker (3), der an einer ersten Versorgungsleitung (12) für erstes hohes Versorgungspotential und an einer zweiten Versorgungsleitung (13) für ein erstes niedriges Versorgungspotential angeschlossen ist, vorgesehen ist, um einen auf der Bitleitung (BL1) und einer komplementären Bitleitung (BL2) bestehenden Ladungsunterschied zu verstärken,

    wobei eine Datenleitung (17) und eine komplementäre Datenleitung (17) über eine Schalteinrichtung (5) mit der Bitleitung (BL1) und der komplementären Bitleitung (BL2) verbindbar sind, um zum Schreiben eines Datum durch ein Aktivieren der Schalteinrichtung (5) gemäß einem Schreibsignal ein entsprechendes Datensignal (LDQ1) an die Bitleitung (BL1) und ein entsprechendes komplementäres Datensignal (LDQ2) an die komplementäre Bitleitung (BL2) anzulegen, dadurch gekennzeichnet, dass

    eine Steuereinrichtung (21) vorgesehen ist, um bei einer aktivierten Schalteinrichtung (5) die erste Versorgungsleitung (12) von dem ersten hohen Versorgungspotential (13) und die zweite Versorgungsleitung von dem ersten niedrigen Versorgungspotential zu trennen, um den Ausleseverstärker (3) zu deaktivieren.
  2. Integrierte Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Steuereinrichtung (21) so gestaltet ist, um bei einer aktivierten Schalteinrichtung (5) die erste Versorgungsleitung (12) des Ausleseverstärkers (3) mit einem zweiten niedrigen Versorgungspotential und die zweite Versorgungsleitung (13) mit einem zweiten hohen Versorgungspotential zu verbinden, um den Ausleseverstärker (3) zu deaktivieren.
  3. Speicherschaltung nach Anspruch 2, dadurch gekennzeichnet, dass das erste hohe Versorgungspotential dem zweiten hohen Versorgungspotential und/oder das erste niedrige Versorgungspotential dem zweiten niedrigen Versorgungspotential entspricht.
  4. Speicherschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass eine Ladungsausgleichsschaltung (4) vorgesehen ist, um vor dem Schreiben des Datums die Ladungspotentiale der Bitleitung (BL1) und der komplementären Bitleitung (BL2) auszugleichen,

    wobei die Ladungsausgleichsschaltung (4) mit der Steuereinrichtung (21) gekoppelt ist, um beim Ausgleichen der Ladungspotentiale die erste Versorgungsleitung (12) des Ausleseverstärkers (3) und die zweite Versorgungsleitung (13) von dem ersten hohen und dem zweiten niedrigen Versorgungspotential zu trennen.
  5. Speicherschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Ausleseverstärker (3) zwei gegeneinandergekoppelte Inverterschaltungen aufweist, wobei jede der Inverterschaltungen über die erste und die zweite Versorgungsleitung (12, 13) versorgt wird.
  6. Verfahren zum Schreiben eines Datum in eine Speicherzelle (1) einer integrierten Speicherschaltung,

    wobei die Speicherzelle (1) an einer Wortleitung (WL) und einer Bitleitung (BL1) angeordnet ist, wobei zum Auslesen der Speicherzelle (1) ein Ladungsunterschied zwischen der Bitleitung (BL1) und einer komplementären Bitleitung (BL2) durch einen Ausleseverstärker (3) verstärkt wird,

    wobei zum Betreiben des Ausleseverstärkers (3) zum Verstärken des Ladungsunterschiedes ein erstes hohes Versorgungspotential über eine erste Versorgungsleitung (12) und ein erstes niedriges Versorgungspotential über eine zweite Versorgungsleitung (13) an den Ausleseverstärker (3) angelegt wird,

    wobei zum Schreiben des Datum ein entsprechendes Datensignal an die Bitleitung (BL1) und ein entsprechendes komplementäres Datensignal an die komplementäre Bitleitung (BL2) angelegt wird,

    dadurch gekennzeichnet, dass beim Schreiben des Datums die erste Versorgungsleitung (12) des Ausleseverstärkers (3) von dem ersten hohen Versorgungspotential und die zweite Versorgungsleitung von dem ersten niedrigen Versorgungspotential getrennt wird, um den Ausleseverstärker (3) zu deaktivieren.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass beim Schreiben des Datums die erste Versorgungsleitung (12) des Ausleseverstärkers (3) an ein zweites niedriges Versorgungspotential und die zweite Versorgungsleitung (13) an ein zweites hohes Versorgungspotential angelegt wird, um die Potentiale der ersten und der zweiten Versorgungsleitung (13) so umzuladen, dass der Ausleseverstärker (3) vollständig deaktiviert wird.
  8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass vor dem Schreiben des Datums die Ladungspotentiale der Bitleitung (BL1) und der komplementären Bitleitung (BL2) ausgeglichen werden,

    wobei beim Ausgleichen der Ladungspotentiale die erste Versorgungsleitung (12) des Ausleseverstärkers (3) und die zweite Versorgungsleitung (13) von dem ersten hohen und dem ersten niedrigen Versorgungspotential getrennt werden.
Es folgen 5 Blatt Zeichnungen






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