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Dokumentenidentifikation DE10020416B4 03.03.2005
Titel High-Pegel-Erzeugungsschaltkreis für eine Halbleiterspeichervorrichtung
Anmelder Samsung Electronics Co., Ltd., Kyungki, KR
Erfinder Bae, Il Man, Suwon, Kyungki, KR
Vertreter Viering, Jentschura & Partner, 80538 München
DE-Anmeldedatum 26.04.2000
DE-Aktenzeichen 10020416
Offenlegungstag 10.05.2001
Veröffentlichungstag der Patenterteilung 03.03.2005
Veröffentlichungstag im Patentblatt 03.03.2005
IPC-Hauptklasse G11C 5/14
IPC-Nebenklasse G11C 8/08   G11C 11/407   

Beschreibung[de]

Die Erfindung betrifft einen High-Pegel-Erzeugungsschaltkreis für eine Halbleiterspeichervorrichtung.

Halbleiterspeichervorrichtungen arbeiten mit einem hohen Spannungspegel (High-Pegel) und einem niedrigen Spannungspegel (Low-Pegel), welche jeweils einen logischen Zustand repräsentieren.

Eine herkömmliche Speicherzelle einer dynamischen Speichervorrichtung mit beliebiger Zugriffsart (DRAM) weist einen NMOS-Transistor und eine Kapazität auf. Der NMOS-Transistor ist zwischen der Kapazität und einer Bitleitung angeordnet und weist ein Gate auf, welches mit einer Wortleitung gekoppelt ist. Wenn sich eine Spannung an der Wortleitung in einem High-Pegel befindet, wird der NMOS-Transistor eingeschaltet, um in der Speicherzelle gespeicherte Daten an die Bitleitung zu übertragen oder Daten von der Bitleitung in die Speicherzelle zu speichern. Während des Übertragens eines Datensignals mit einem logischen High-Pegel kann der NMOS-Transistor einen Spannungsabfall verursachen, da die Gate-Source-Spannungsdifferenz des NMOS-Transistors größer oder gleich der Schwellenspannung des NMOS-Transistors sein muß. Dementsprechend verwenden DRAMs herkömmlicherweise einen High-Pegel-Erzeugungsschaltkreis, welcher ein High-Pegel-Signal mit einem höheren Pegel, als der logische High-Pegel der Datensignale erzeugt. Wenn die Wortleitung die High-Pegel-Spannung des High-Pegel-Erzeugungsschaltkreis aufweist, kann der NMOS-Transistor ein Datensignal mit logischem High-Pegel ohne Spannungsabfall, welcher von der Schwellenspannung des Transistors herrührt, übertragen.

DRAMs weisen herkömmlicherweise einen NMOS-Transistor als Bitleitungs-Auswahltransistor zum Steuern der Übertragung von Daten zwischen einer Datenleitung und einer Bitleitung auf. Ein Datensignal mit logischem High-Pegel kann ohne Spannungsabfall übertragen werden, wenn das High-Pegel-Signal von dem High-Pegel-Erzeugungsschaltkreis an das Gate des NMOS-Auswahltransistors angelegt wird.

Ein High-Pegel-Erzeugungsschaltkreis einer herkömmlichen Halbleiterspeichervorrichtung weist einen ersten High-Pegel-Detektor, einen ersten High-Pegel-Generator, einen zweiten High-Pegel-Detektor und einen zweiten High-Pegel-Generator auf. Der erste High-Pegel-Detektor und der erste High-Pegel-Generator überwachen bzw. erzeugen ein High-Pegel-Signal in einem Bereitschafts-Modus und in einem aktiven Modus. Der zweite High-Pegel-Detektor und der zweite High-Pegel-Generator ergänzen den Betrieb des ersten High-Pegel-Detektors und des ersten High-Pegel-Generators im aktiven Modus. Insbesondere ist der Ladungsverlust oder Stromverlust der Hochspannung typischerweise größer, als das was der erste High-Pegel-Generator ohne Abfall der Ausgangsspannung liefern kann. Daher wird der zweite High-Pegel-Generator betrieben, um den High-Pegel zu erhalten. Jedoch erfordert eine schnelle Halbleiterspeichervorrichtung, daß eine Wortleitung innerhalb sehr kurzer Zeit nach einem aktiven Befehl freigegeben wird. Die herkömmlichen ersten und zweiten High-Pegel-Detektoren können einen Spannungsabfall nicht einfach erfassen und die ersten und zweiten High-Pegel-Generatoren nicht schnell genug zum Ausgleichen des Spannungsabfalls anweisen, um die Wortleitungen auf den High-Pegel zu laden, wenn die Wortleitung freigegeben ist.

Aus der Patentschrift DE 196 46 672 C2 ist eine interne Spannungserhöhungsschaltung einer Halbleiterspeichervorrichtung bekannt, die einen ersten Detektor, einen Oszillator, eine Hauptpumpe und einen zweiten Detektor aufweist, wobei der erste Detektor von dem zweiten Detektor gesteuert wird, um sein Ausgangssignal zu aktivieren und um dementsprechend die Hauptpumpe nur für eine kurze Zeit während des ersten Zyklus des RAS-Pulssignals zu aktivieren, und eine erste Versorgungsschaltung indirekt von dem zweiten Detektor innerhalb des zweiten Zyklus des RAS-Pulssignals aktiviert wird, um den Pegel der erhöhten Spannung weiter anzuheben.

Aus der Patentschrift US 5,337,284 ist ein Hochspannungsgenerator mit einem selbstauslösenden Taktschaltkreis und einer Ladungspumpe und ein Verfahren dafür bekannt, der einen Schaltkreis zum Erzeugen, Steuern und Aufrechterhalten einer Hochspannung aufweist, wobei der Schaltkreis getrennte Standby- und Aktiv-Schaltkreise zum Pumpen von Vccp eines DRAMs unter verschiedenen Bedingungen aufweist.

Der Erfindung liegt das Problem zugrunde, einen High-Pegel-Erzeugungsschaltkreis für eine Halbleiterspeichervorrichtung zu schaffen, der es ermöglicht, ein Anlegen des Signals schneller zu ermöglichen, so dass ein zweiter High-Pegel-Generator das High-Pegel-Signal verstärken kann, ehe eine Wortleitung freigegeben wird, wenn ein erster Detektor einen Spannungsabfall registriert.

Ferner liegt der Erfindung das Problem zugrunde, einen High-Pegel-Erzeugungsschaltkreis für eine Halbleiterspeichervorrichtung zu schaffen, der es ermöglicht, einen Spannungsabfall des High-Pegel-Signals schnell und genau zu kompensieren.

Das Problem wird durch einen High-Pegel-Erzeugungsschaltkreis für eine Halbleiterspeichervorrichtung, mit den Merkmalen gemäß dem unabhängigen Patentanspruch 1, gelöst.

Die Erfindung wird unter Bezugnahme auf die Zeichnung anhand bevorzugter Ausführungsformen näher erläutert. In der Zeichnung zeigen:

1 ein Blockschaltbild eines High-Pegel-Erzeugungsschaltkreises einer herkömmlichen Halbleiterspeichervorrichtung,

2 ein Schaltbild eines zweiten High-Pegel-Generators nach 1,

3 ein Schaltbild, aus welchem ein weiterer zweiter High-Pegel-Erzeugungsschaltkreis nach 1 ersichtlich ist,

4 ein Schaltbild, aus welchem ein herkömmlicher erster High-Pegel-Erzeugungsschaltkreis nach 1 ersichtlich ist,

5 ein Zeitverlaufs-Diagramm aus welchem der Betrieb des zweiten High-Pegel-Detektors nach 3 ersichtlich ist,

6 ein Blockschaltbild, aus welchem eine bevorzugte Ausführungsform eines High-Pegel-Erzeugungsschaltkreises einer erfindungsgemäßen Halbleiterspeichervorrichtung ersichtlich ist,

7 ein Schaltbild, aus welchem eine Ausführungsform eines zweiten High-Pegel-Detektors nach 6 ersichtlich ist,

8 ein Zeitverlaufs-Diagramm, aus welchem der Betrieb des zweiten High-Pegel-Detektors nach 7 ersichtlich ist.

Ein High-Pegel-Erzeugungsschaltkreis einer herkömmlichen Halbleiterspeichervorrichtung wird nachfolgend unter Bezugnahme auf die Zeichnung näher erläutert. Wie aus 1 ersichtlich weist ein High-Pegel-Erzeugungsschaltkreis einen zweiten High-Pegel-Detektor 10, einen zweiten High-Pegel-Generator 12, einen ersten High-Pegel-Detektor 14 und einen ersten High-Pegel-Generator 16 auf.

Der zweite High-Pegel-Detektor 10 legt ein Signal VPPS in Reaktion auf das Erfassen eines Abfalls oder einen Low-Pegel eines High-Pegel-Signals VPP während ein Signal PR zum Bestimmen eines aktiven Modus angelegt wird, an. Der zweite High-Pegel-Generator 12 führt eine Verstärkungsoperation in Reaktion auf das Signal VPPS durch, um den Abfall des High-Pegel-Signals VPP auszugleichen. Der erste High-Pegel-Detektor 14 legt ein Signal VPPM in Reaktion auf das Erfassen des Abfalls des High-Pegel-Pegels VPP im Bereitschafts-Modus oder im aktiven Modus an. In Reaktion auf das Signal VPPM führt der erste High-Pegel-Generator 16 eine Verstärkungsoperation durch, um das High-Pegel-Signal VPP aus einer Versorgungsspannung VCC zu erzeugen.

Aus 2 ist eine Ausführungsform des zweiten High-Pegel-Generators ersichtlich. Die gezeigte Ausführungsform weist eine NMOS-Kapazität NC, einen Kondensator C, eine Diode D und einen NMOS-Transistor N1 auf. Im Bereitschafts-Modus liegt das Signal VPPS auf Erdspannung und die Diode D lädt einen Knoten A auf eine Spannung VCC-0,7V vor, wobei 0,7V die Einschalt-Spannung der Diode D und VCC die Versorgungsspannung ist. Im aktiven Modus steigt die Spannung des Knotens A auf eine Spannung 2VCC-0,7V an, wenn das Signal VPPS von der Erdspannung auf die Versorgungsspannung überwechselt. Zu diesem Zeitpunkt gibt der NMOS-Transistor N1 die High-Pegel-Spannung des Knotens A an einen Ausgangsanschluß für das High-Pegel-Signal VPP aus. Insbesondere weist der NMOS-Transistor N1 die Konfiguration einer Diode auf und lädt den Kondensator C, falls das gegenwärtige Spannungssignal VPP geringer als die Spannung an dem Knoten A ist, mittels einer Einschalt-Spannung der mit dem Transistor N1 verbundenen Diode.

Das Signal VPPS kehrt zu dem Low-Pegel (Masse) für den Bereitschafts-Modus zurück, so daß die Diode D erneut den Knoten A auf die Spannung VCC -0,7V lädt. Die Ladung in der Kapazität C erhält das High-Pegel-Signal VPP an dem Ausgangsanschluß. Im aktiven Modus steigt die Spannung des Knotens A jedesmal auf die Spannung 2VCC -0,7V, wenn das Signal VPPS in den logischen High-Pegel übergeht und der NMOS-Transistor N1 gibt die verstärkte Spannung an den Ausgangsanschluß für das Signal VPP aus.

Der aus 1 ersichtliche erste High-Pegel-Generator ist ähnlich dem zweiten High-Pegel-Generator führt jedoch eine Verstärkungs-Operation in Reaktion auf das Signal VPPM von dem ersten High-Pegel-Detektor 14 durch. Außerdem weist der erste High-Pegel-Generator typischerweise eine größere Kapazität, als der zweite High-Pegel-Generator auf. Der erste High-Pegel-Generator kann beispielsweise eine Kapazität aufweisen, welche größer als die entsprechende Kapazität NC des zweiten High-Pegel-Generators 12 ist.

Aus 3 ist eine Ausführungsform des zweiten High-Pegel-Detektors 10 ersichtlich, welcher einen PMOS-Transistor P1, NMOS-Transistoren N2, N3 und N4 sowie Inverter I1, I2 und I3 aufweist. Der PMOS-Transistor und der NMOS-Transistor N2 sind in Serie zwischen die Versorgungsspannung VCC und einen Knoten S geschaltet. Das Gate des PMOS-Transistors P1 ist mit dem Erdpotential verbunden und das Gate des NMOS-Transistors N2 empfängt das High-Pegel-Signal VPP. Die NMOS-Transistoren N3 und N4 sind in Reihe zwischen Knoten S und Masse geschaltet. Das Gate des NMOS-Transistors N3 empfängt das aktive Signal PR und das Gate des NMOS-Transistors N4 empfängt das High-Pegel-Signal VPP. Die drei Inverter I1, I2 und I3, welche in Serie geschaltet sind, erzeugen das Signal VPPS durch Puffern und Invertieren eines Signals von dem Knoten S.

Wenn sich das aktive Signal PR in einem High-Pegel, welcher den aktiven Modus bezeichnet, befindet, ist der NMOS-Transistor N3 eingeschaltet und ermöglicht den Betrieb des zweiten High-Pegel-Detektors 10. Wenn die Widerstände des PMOS-Transistors P1 und der NMOS-Transistoren N2, N3 und N4 als R1 bzw. R2, R3 und R4 bezeichnet werden, ergibt sich die Spannung in dem Knoten S zu (R3+R4)&bullopr;VCC/(R1+R2+R3+R4). Jedoch kann der Widerstand des PMOS-Transistors P1 vernachlässigt werden, da der PMOS-Transistor P1 als Stromquelle im Stättigungsbereich betrieben wird. Dementsprechend ist die Spannung im Knoten S ungefähr gleich (R3+R4)&bullopr;VCC/(R2+R3+R4). Der Widerstand R3 besitzt im aktiven Modus einen festen Wert, da der Spannungspegel des aktiven Signals PR im aktiven Modus konstant auf dem logischen High-Pegel verbleibt. Dementsprechend verändert sich die Spannung des Knoten S entsprechend dem Pegel des High-Pegel-Signals VPP, welches an den Gates der NMOS-Transistoren N2 und N4 anliegt.

Solange das High-Pegel-Signal VPP an den Gates der NMOS-Transistoren N2 und N4 auf ausreichend hohem Spannungspegel verbleibt, sind die Widerstände R2 und R4 relativ klein. Wie in der oben angegebenen Formel ersichtlich, wird die Spannung im Knoten S groß (d.h. nahe an der Versorgungsspannung VCC), wenn die Widerstände R2 und R4 klein sind. In diesem Fall empfängt der Inverter I1 die Spannung an dem Knoten S mit einem logischen High-Pegel und die Inverter I1, I2 und I3 erzeugen das Signal VPPS mit Low-Pegel (Erdpotential) durch Invertieren und Verzögern des High-Pegel-Signals des Knotens S.

Wenn das High-Pegel-Signal VPP, welches an die Gates der NMOS-Transistoren N2 und N4 angelegt ist, abfällt, nehmen die Widerstände R2 und R4 zu. Wenn das High-Pegel-Signal unter einen Minimal-Pegel fällt, sind die Widerstände R2 und R4 relativ groß und die Spannung an dem Knoten S fällt merklich ab. In diesem Fall empfängt der Inverter I1 ein Signal mit logischem Low-Pegel von dem Knoten S. Die Inverter I1, I2 und I3 legen das Signal VPPS mit logischem High-Pegel (VCC) durch Invertieren und Verzögern des Signals mit Low-Pegel des Knotens S an.

Wie oben beschrieben erhält der zweite High-Pegel-Detektor nach 3 das Signal VPPS auf dem logischen Low-Pegel, wenn das High-Pegel-Signal VPP einen ausreichend hohen Pegel aufweist. Wenn der Spannungspegel des High-Pegel-Signals VPP unter einen minimalen Zielpegel abfällt, gibt der zweite High-Pegel-Detektor das Signal VPPS mit einem logischen High-Pegel aus, wenn das Signal PR den zweiten High-Pegel-Detektor freigibt. Dementsprechend legt der zweite High-Pegel-Detektor das Signal VPPS nur an, nachdem das Signal PR einen logischen High-Pegel aufweist.

Aus 4 ist eine Ausführungsform des ersten High-Pegel-Detektors 14 ersichtlich. Der gezeigte High-Pegel-Detektor 14 weist einen PMOS-Transistor P2, NMOS-Transistoren N5, N6 und N7 und Inverter I4, I5 und I6 auf, welche den PMOS-Transistor P1, den NMOS-Transistoren N2, N3 und N4 bzw. den Invertern I1, I2 und I3 nach 3 entsprechen. Der Aufbau des ersten High-Pegel-Detektors nach 4 unterscheidet sich von jenem des zweiten High-Pegel-Detektors nach 3 darin, daß das Gate des NMOS-Transistors N6 die Versorgungsspannung VCC empfängt. Dementsprechend arbeitet der erste High-Pegel-Detektor kontinuierlich im Bereitschafts-Modus und im aktiven Modus, unabhängig von dem Signal PR.

Der Betrieb des ersten High-Pegel-Detektors 14 nach 4 ist im übrigen im wesentlichen der gleiche wie jener des zweiten High-Pegel-Detektors nach 3. Insbesondere wenn das High-Pegel-Signal VPP hoch genug ist, erhalten die Transistoren P2, N5, N6 und N7 eine Spannung an einem Knoten M mit einem logischen High-Pegel. Wenn das High-Pegel-Signal VPP abfällt, fällt die Spannung an dem Knoten M auf einen logischen Low-Pegel ab. Dementsprechend erhalten die Inverter I4, I5 und I6 das Signal VPPM auf einem logischen Low-Pegel, wenn das High-Pegel-Signal VPP die gewünschte Spannung aufweist. Wenn die Spannung des High-Pegel-Signals VPP unter die gewünschte Spannung abfällt, legen die Inverter I4, I5 und I6 das Signal VPPM mit logischem High-Pegel an.

Dementsprechend wird von dem High-Pegel-Erzeugungsschaltkreis der herkömmlichen Halbleiterspeichervorrichtung der zweite High-Pegel-Detektor 10 in Reaktion auf das aktive Signal PR betrieben. Der erste High-Pegel-Detektor 14 wird allzeit zum Erfassen von Abfällen der Spannung des High-Pegel-Signals VPP betrieben und der erste High-Pegel-Generator 16 wird betrieben, wenn der erste High-Pegel-Detektor 14 einen Abfall des High-Pegel-Signals VPP erfasst.

Im allgemeinen sind die Transistoren des zweiten High-Pegel-Detektors 10 größer ausgebildet als jene des ersten High-Pegel-Detektors 14, so daß der zweite High-Pegel-Detektor 12 schneller arbeitet als der erste High-Pegel-Detektor 16. Dementsprechend betreibt der zweite High-Pegel-Detektor den zweiten High-Pegel-Generator zum Ausgleichen des Spannungsabfalls des High-Pegel-Signals VPP, wenn das Signal PR aktiv ist. Jedoch wird bei einer Hochgeschwindigkeits-Halbleiterspeichervorrichtung eine Wortleitung schneller freigegeben als der herkömmliche zweite High-Pegel-Detektor 10 den zweiten High-Pegel-Generator 12 betreiben kann. Daher kann der zweite High-Pegel-Generator 12 das High-Pegel-Signal lediglich verstärken nachdem die Wortleitung freigegeben wurde und der High-Pegel-Erzeugungsschaltkreis kann daher nicht schnell und genau den Abfall des High-Pegel-Signals VPP ausgleichen, wie für einen Speicherzugriff erforderlich.

Aus 5 ist ein Zeitverlaufs-Diagramm ersichtlich, welches einen beispielhaften Betrieb des herkömmlichen High-Pegel-Erzeugungsschaltkreises einer Speichervorrichtung erläutert. Wie aus 5 ersichtlich, legt der zweite High-Pegel-Detektor das Signal VPPM an, nachdem das aktive Signal PR angelegt wurde. Die Wortleitung WL wird nach einer vorbestimmten Zeit, welche dem Anlegen des aktiven Signals PR folgt, freigegeben. Der zweite High-Pegel-Detektor 10 erzeugt ein Signal mit einem logischen Low-Pegel an dem Knoten S in Reaktion auf das Erfassen des High-Pegel-Signals VPP mit einer Spannung unter einem minimalen Zielpegel, während das aktive Signal PR anliegt. Daher legen die Inverter I1, I2 und I3 das Signal VPPS mit einem High-Pegel durch Puffern und Invertieren des logischen Low-Signals des Knotens S an. In Reaktion auf das Anlegen des Signals VPPS verstärkt der zweite High-Pegel-Generator den Spannungspegel des High-Pegel-Signals VPP. Während das Signal VPPM von dem ersten High-Pegel-Detektor 14 sich in einem High-Pegel befindet, befindet sich das High-Pegel-Signal an oder unter der minimalen Zielspannung. Wie aus 5 ersichtlich, kann die Wortleitung freigegeben werden, bevor der zweite High-Pegel-Detektor 10 das Signal VPPS erzeugt und daher bevor der zweite High-Pegel-Generator 12 den High-Pegel verstärkt. Daher wird die Wortleitung mit einer geringeren als der gewünschten Spannung freigegeben und ein Spannungsabfall kann durch den Übergang des Datensignals durch die NMOS-Transistoren in dem Speicher verursacht werden.

Insbesondere verzögert der High-Pegel-Erzeugungsschaltkreis der herkömmlichen Speichervorrichtung das Anlegen des Signals VPPS um ein Zeitintervall T1 nachdem das aktive Signal PR angelegt wurde und die Spannung an dem Knoten S auf einen Low-Pegel abfällt. Relativ zum Freigeben der Wortleitung legt der zweite High-Pegel-Detektor 10 das Signal VPPS ein Zeitintervall T2 nachdem die Wortleitung WL freigegeben wurde an. Daher kann der zweite High-Pegel-Generator einen Abfall des High-Pegel-Signals nicht schnell und genau kompensieren, welcher auftritt, bevor die Wortleitung freigegeben wird, sogar wenn der erste High-Pegel-Detektor 14 zuvor den Abfall erfaßt und das Signal VPPM anlegt. Dieses Problem ist für schnellere Speicher ernster zu nehmen, da Hochgeschwindigkeits-Halbleiterspeichervorrichtungen Wortleitungen schneller freigeben und dem zweiten Detektor 10 weniger Zeit zum Erfassen der Spannung und Anweisen des zweiten High-Pegel-Generators 12 zum Kompensieren eines Spannungsabfalls geben.

Aus 6 ist ein High-Pegel-Erzeugungsschaltkreis ersichtlich, welcher einen zweiten High-Pegel-Generator 12, einen ersten High-Pegel-Detektor 14 und einen ersten High-Pegel-Generator 16 mit im wesentlichen gleichen Aufbau wie die oben unter Bezugnahme auf den Schaltkreis aus 1 beschrieben aufweist. Der Betrieb des zweiten High-Pegel-Generators 12, des ersten High-Pegel-Detektors 14 und des ersten High-Pegel-Generators 16 sind daher im wesentlichen gleich mit jenen des Schaltkreises, welcher in 1 beschrieben ist.

Der High-Pegel-Erzeugungsschaltkreis nach 6 weist einen zweiten High-Pegel-Detektor 20 auf, welcher sich von dem zweiten High-Pegel-Detektor 10 nach 1 unterscheidet. Der zweite High-Pegel-Detektor 20 befindet sich in Reaktion auf das aktive Signal PR in aktivem Modus oder ist freigegeben und legt das Signal VPPS mit einem High-Pegel an nachdem er das High-Pegel-Signal VPP unterhalb einer minimalen Zielspannung erfasst hat. Jedoch legt der zweite High-Pegel-Detektor 20 auch das Signal VPPS mit High-Pegel an, wenn die Signale VPPM und PR den High-Pegel aufweisen. Zum Implementieren dieser Logik weist der zweite High-Pegel-Detektor 20 einen Schaltkreis auf, welcher das Signal VPPS mit High-Pegel anlegt, wenn das Signal VPPM von dem ersten High-Pegel-Detektor 14 sich in einem High-Pegel befindet, während das Signal PR den zweiten Detektor 20 freigibt.

Aus 7 ist eine beispielhafte Ausführungsform des zweiten Detektors 20 nach 6 ersichtlich. Wie aus 7 ersichtlich, weist der zweite High-Pegel-Detektor 20 einen PMOS-Transistor P1, NMOS-Transistoren N2, N3 und N4, Inverter I1, I7 und I8, ein NAND-Gatter NA und ein NOR-Gatter NOR auf.

Das NOR-Gatter NOR und der Inverter I8 sind in Reihe zwischen den Inverter I1 und einen Ausgangsanschluß für das Signal VPPS geschaltet. Das NAND-Gatter NA und der Inverter I7 führen eine UND-Operation der Signale PR und VPPM aus und liefern ein Ergebnis-Signal an das NOR-Gatter NOR.

Wenn das Signal PR einen High-Pegel aufweist, erzeugen der PMOS-Transistor P1 und die NMOS-Transistoren N2, N3 und N4 ein Signal mit High-Pegel an einem Knoten S, wenn das High-Pegel-Signal VPP einen Pegel überhalb einem Zielpegel aufweist. Die Transistoren P1, N2, N3 und N4 erzeugen das Signal mit einem Low-Pegel an dem Knoten S, wenn das High-Pegel-Signal VPP einen Pegel unterhalb des Zielpegels aufweist. Der Inverter I1 puffert und invertiert das Signal von dem Knoten S und legt das Ergebnis an das NOR-Gatter NOR an. Das AND-Gatter NA und der Inverter I7 erzeugen ein Signal mit High-Pegel lediglich, wenn das aktive Signal PR und das Signal VPPM von dem ersten High-Pegel-Detektor 14 einen High-Pegel aufweist. Das NOR-Gatter NOR und der Inverter I8 erzeugen das Signal VPPS mit High-Pegel, wenn das Ausgangssignal der Inverter I1 oder I7 einen High-Pegel aufweist. Andererseits weist das Signal VPPS einen Low-Pegel auf.

Wenn das Signal VPPM von dem ersten High-Pegel-Detektor 14 einen High-Pegel aufweist, hat der erste Detektor erfasst, daß das High-Pegel-Signal VPP sich unterhalb eines gewünschten Pegels befindet. Wenn das Signal PR auf den High-Pegel ansteigt, zwingen das AND-Gatter NA und der Inverter I7 das Signal VPPS von dem zweiten High-Pegel-Detektor 20 auf den High-Pegel, wenn das Signal VPPM anliegt. Mittels des Signalpfads durch das AND-Gatter NA ist ein Anlegen des Signals VPPS schneller möglich, so daß der zweite High-Pegel-Generator 12 das High-Pegel-Signal verstärken kann, ehe eine Wortleitung freigegeben wird, wenn der erste Detektor einen Spannungsabfall erfaßt.

Wie aus 8 ersichtlich wird, wenn das Signal PR anliegt, eine Wortleitung WL nach einer vorbestimmten Zeit freigegeben.

Der zweite High-Pegel-Detektor 20 erzeugt ein Signal mit einem Low-Pegel an dem Knoten S auf das Erfassen des Abfalls des High-Pegel-Pegels VPP, wenn das Signal PR anliegt. Das AND-Gatter NA und der Inverter I7 erzeugen ein Signal mit einem High-Pegel durch eine UND-Operation des Signals PR und des Signals VPPM von dem ersten High-Pegel-Detektor 14. Das Signal VPPS des zweiten High-Pegel-Detektors 20 geht schnell in einen High-Pegel über, ohne Rücksicht auf den Zustand des Knotens S, insbesondere geht das Signal VPPS eine Zeitdauer T3 bevor die Wortleitung freigegeben wird in den High-Pegel über.

Wenn der erste High-Pegel-Detektor 14 das Signal VPPM nicht anlegt, legt der zweite High-Pegel-Detektor 20 das Signal VPPS mit dem aus 5 ersichtlichen Zeitverlauf an. Insbesondere ist der zweite High-Pegel-Generator 12 in Betrieb nachdem die Wortleitung freigegeben wurde, wenn das High-Pegel-Signal VPP einen Spannungspegel aufweist, welcher hoch genug ist, so daß der erste High-Pegel-Detektor 14 das Signal VPPM nicht ausgibt. Das High-Pegel-Signal VPP verbleibt auf einem ausreichend hohen Pegel, obwohl der zweite High-Pegel-Detektor 12 in Reaktion auf das Signal VPPS, welches von dem Signal an dem Knoten S erzeugt wurde, betrieben wird.

Der High-Pegel-Erzeugungsschaltkreis nach der vorliegenden Erfindung kann schnell und genau einen Spannungsabfall des High-Pegel-Signals kompensieren, indem er den zweiten High-Pegel-Generator entsprechend dem Zustand des ersten High-Pegel-Detektors betreibt. Dies ermöglicht, daß der zweite High-Pegel-Generator schneller nach dem Anlegen des Ermöglichungs-Signals PR reagiert. Daher wird der zweite High-Pegel-Generator betrieben, bevor die Wortleitung freigegeben ist und das High-Pegel-Signal an der ermöglichten Wortleitung ist hoch genug, um einen Spannungsabfall in den übertragenen Datensignalen zu vermeiden. Daher wird durch Verwenden des erfindungsgemäßen High-Pegel-Erzeugungsschaltkreises die Zuverlässigkeit von schnellen Halbleiterspeichervorrichtungen verbessert.


Anspruch[de]
  1. High-Pegel-Erzeugungsschaltkreis für eine Halbleiterspeichervorrichtung, welcher aufweist:

    einen zweiten High-Pegel-Detektor (20), welcher durch ein Aktiv-Signal (PR) freigegeben wird, wobei der zweite High-Pegel-Detektor (20) im freigegebenen Zustand ein zweites Signal (VPPS) als Ergebnis einer logischen ODER-Verknüpfung eines Signals, welches anzeigt, dass ein High-Pegel-Signal (VPP) unterhalb eines Zielpegels ist, mit einem Ergebnissignal einer logischen UND-Verknüpfung eines ersten angelegten Signals (VPPM) mit dem Aktiv-Signal (PR) ausgibt;

    einen zweiten High-Pegel-Generator (12), von welchem das High-Pegel-Signal (VPP) in Reaktion auf das zweite Signal (VPPS) verstärkbar ist;

    einen ersten High-Pegel-Detektor (14), von welchem das erste Signal (VPPM) in Reaktion auf das Erfassen, dass das High-Pegel-Signal (VPP) unter einem Zielpegel ist, anlegbar ist, und

    einen ersten High-Pegel-Generator (16), von welchem das High-Pegel-Signal (VPP) in Reaktion auf das erste Signal (VPPM) verstärkbar ist;
  2. High-Pegel-Erzeugungsschaltkreis nach Anspruch 1, wobei der zweite High-Pegel-Detektor (20) ferner aufweist:

    einen ersten PMOS-Transistor (P1) und einen ersten NMOS-Transistor (N2), welche in Reihe zwischen eine Versorgungsspannung (VCC) und einen ersten Knoten (S) geschaltet sind, wobei von den Gates des ersten PMOS-Transistors (P1) und des ersten NMOS-Transistors (N2) eine Erdspannung bzw. das High-Pegel-Signal (VPP) empfangbar ist;

    einen zweiten NMOS-Transistor (N3) und einen dritten NMOS-Transistor (N4), welche in Reihe zwischen den ersten Knoten (S) und die Erdspannung geschaltet sind, wobei von den Gates des zweiten und des dritten NMOS-Transistors das Aktiv-Signal (PR) bzw. das High-Pegel-Signal (VPP) empfangbar ist;

    einen ersten Inverter (I1) zum Invertieren eines Signals von dem ersten Knoten (S) und zum Erzeugen eines dritten Signals;

    eine UND-Logik, die ein NAND-Gatter (NA) und einen Inverter (I7) aufweist, von welcher ein viertes Signal durch Durchführen einer UND-Operation des Aktiv-Signals (PR) und des ersten Signals (VPPM) erzeugbar ist, und

    einer ODER-Logik, die ein NOR-Gatter (NOR) und einen Inverter (I8) aufweist, zum Erzeugen des zweiten Signals (VPPS) durch Durchführen einer ODER-Operation des dritten Signals und des vierten Signals.
  3. High-Pegel-Erzeugungsschaltkreis nach Anspruch 1, wobei der erste High-Pegel-Detektor (14) aufweist:

    einen zweiten PMOS-Transistor (P2) und einen vierten NMOS-Transistor (N5), welche in Reihe zwischen die Versorgungsspannung (VCC) und einem zweiten Knoten (M) geschaltet sind, wobei von den Gates des zweiten PMOS-Transistors (P2) und des vierten NMOS-Transistors (N5) die Erdspannung bzw. das High-Pegel-Signal (VPP) empfangbar ist;

    einen fünften (N6) und einen sechsten NMOS-Transistor (N7), welche in Serie zwischen den zweiten Knoten (M) und die Erdspannung geschaltet sind, wobei von Gates des fünften und des sechsten NMOS-Transistors die Versorgungsspannung (VCC) bzw. das High-Pegel-Signal (VPP) empfangbar ist; und

    ein Satz zweiter Inverter (I4, I5, I6), welche in Serie geschaltet sind zum Erzeugen des ersten Signals (VPPM) durch Puffern und Invertieren eines Signals von dem zweiten Knoten (M) .
Es folgen 4 Blatt Zeichnungen






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