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Dokumentenidentifikation DE102004033105A1 09.06.2005
Titel Festfrequenztaktausgangssignal mit einem variablen Hochfrequenzeingangstakt und einem unzusammenhängenden Festfrequenzreferenzsignal
Anmelder Agilent Technologies, Inc. (n.d.Ges.d.Staates Delaware), Palo Alto, Calif., US
Erfinder Keithley, Douglas Gene, Boise, Id., US;
Taylor, Richard D., Eagle, Id., US;
Montierth, Mark D., Meridian, Id., US
Vertreter Schoppe, Zimmermann, Stöckeler & Zinkler, 82049 Pullach
DE-Anmeldedatum 08.07.2004
DE-Aktenzeichen 102004033105
Offenlegungstag 09.06.2005
Veröffentlichungstag im Patentblatt 09.06.2005
IPC-Hauptklasse H04N 5/06
IPC-Nebenklasse H04N 1/40   H03L 7/197   B41J 2/455   
Zusammenfassung Eine digitale Schaltung erzeugt sehr genaue Taktfrequenzen für Anwendungen, die einen geringen Grad an Jitter tolerieren können, aber genaue Langzeitfrequenzen erfordern, z. B. ein Videotakt für einen Laserdrucker. Ein gewisser Teilpixeljitter ist annehmbar, aber die Gesamtpixelrate bleibt genau und übereinstimmend. Bei einigen Anwendungen kann der Jitter wünschenswert sein, um das EMI-Spektrum zu verwirklichen. Falls beispielsweise der Hochfrequenzeingangstakt moduliert wird, werden die Flanken des Videotakts ebenfalls moduliert und bleiben dennoch innerhalb der Jitter- und Frequenzspezifikation.l

Beschreibung[de]

Im Stand der Technik kann eine hochfrequenzeingebettete Phasenregelschleife (PLL = Phase Lock Loop) verwendet werden, um eine Festfrequenzvideotakteingangsfrequenz zu liefern. Zusätzliche Kristalle oder Oszillatoren können erforderlich sein, um die gewünschte Frequenz zu liefern oder die Ausgangsfrequenz zu modifizieren. Die Eingangsfrequenz ist fest. Jeder Takt erfordert eine getrennte PLL. Die Videofrequenz kann nicht ohne weiteres geändert werden, ohne das gesamte System zu beeinträchtigen. PLLs verbrauchen beträchtlichen Platz der anwendungsspezifischen integrierten Schaltung (ASIC) und Kristalle sind teuer. Das Ändern von Videofrequenzen kann Platinenänderungen erfordern. Für einige Anwendungen, z. B. Inline-Laserdrucken, müssen die Videofrequenzen auf den Druckmaschinenmechanismus kalibriert werden, daher sind Platinenänderungen nicht praktisch.

Im Stand der Technik werden komplizierte Abgriffverzögerungsrückkopplungsschleifen verwendet. Die Verzögerungselemente erfordern ein anwendungsspezifisches Layout. Der Entwurf erfordert Echtzeitkalibrierung zum Einstellen von Prozess, Spannung, Temperatur (PVT) und PVT-Drift. Verzögerungselemente erfordern komplizierte Herstellungstestprozeduren und Verzögerungselemente sind nicht tragbar. Eine gezitterte (dithered) Eingangsreferenz kann nicht verwendet werden und das Ausgangsfrequenzspektrum kann nicht ohne weiteres verwischt werden, um eine Hochfrequenzstörung (RFI = Radio Frequency Interference) zu reduzieren. Aufgrund der komplexen Kalibrierungs- und Testmerkmale ist der Entwurf riesig.

Es ist die Aufgabe der vorliegenden Erfindung, eine Schaltung, ein Verfahren für Frequenzsynthese und eine Vorrichtung für Frequenzsynthese mit verbesserten Charakteristika zu schaffen.

Diese Aufgabe wird durch eine Schaltung gemäß Anspruch 1, ein Verfahren gemäß Anspruch 8 und 9 sowie eine Vorrichtung gemäß Anspruch 13 gelöst.

Die vorliegende Erfindung erzeugt sehr genaue Taktfrequenzen für Anwendungen, die einen kleinen Grad an Jitter tolerieren können, aber genaue Langzeitfrequenzen erfordern, z. B. einen Videotakt für einen Laserdrucker. Ein gewisser Teilpixeljitter ist annehmbar, aber die Gesamtpixelrate muss genau und übereinstimmend sein. Bei einigen Anwendungen kann der Jitter wünschenswert sein, um das EMI-Spektrum zu verwischen. Falls beispielsweise der Hochfrequenzeingangstakt moduliert ist, werden die Flanken des Videotakts ebenfalls moduliert und bleiben dennoch innerhalb der Jitter- und Frequenzspezifikation.

In seiner einfachsten Form empfängt der Frequenzsynthesizer ein gezittertes Signal und ein Referenzsignal. Von diesen beiden Eingangssignalen wird ein Konstantfrequenzsignal erzeugt. Das gezitterte Signal kann durch eine optional modulierte analoge PLL geliefert werden, die ein Referenzsignal Fref empfängt. Der Frequenzsynthesizer empfängt das Ausgangssignal der PLL Fdither als eine Eingangsfrequenz und das Referenzsignal Fref zum Erzeugen des Videotaktfrequenzsignals Fout. Konfigurationsregister senden/empfangen Daten und Steuerung mit der PLL und dem Frequenzsynthesizer.

Bei einem Ausführungsbeispiel empfängt der Frequenzsynthesizer, ein „einfacher Prädiktor (Vorhersageeinrichtung) und Korrektor" das gezitterte Signal Fdither und das Referenzsignal Fref. Aus diesen Eingangssignalen erzeugt derselbe ein „Puls-Entfernen"-Signal. Ein Ausgangssignalgenerator der Fdither, Fref und „Puls-Entfernen"-Signale empfängt, erzeugt ein „Puls-Löschen"-Signal und das Videofrequenzsignal. Sowohl der „einfache Prädiktor und Korrektor" als auch der Ausgangssignalgenerator senden/empfangen Daten und Steuerung mit den Konfigurationsregistern.

Bei einem weiteren Ausführungsbeispiel des Frequenzsynthesizers empfängt ein Prädiktor ein gezittertes Signal Fdither und ein Referenzsignal Fref. Ein Korrektor empfängt Fdither, Fref und das Ausgangssignal des Prädiktors. Das Ausgangssignal des Korrektors zeigt die Bruchteilzahl von Takten zum Entfernen an. Ein Akkumulator empfängt das Korrektorausgangsignal und Fdither. Von dem Akkumulatorausgangssignal und Fdither erzeugt ein Ausgangssignalgenerator ein Konstantfrequenzsignal, Fout. Alle der vorher erwähnten Blöcke senden/empfangen Daten und Steuerung mit den Konfigurationsregistern.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

1 ein Funktionsblockdiagramm eines Systems 10 der vorliegenden Erfindung;

2 ein Funktionsblockdiagramm eines Ausführungsbeispiels des in 1 gezeigten Frequenzsynthesizers 14;

3 ein Flussprozessdiagramm 100 für den in 2 gezeigten „einfachen Prädiktor und Korrektor" 18;

4 ein Flussprozessdiagramm 200 für den in 2 gezeigten Ausgangssignalgenerator 20;

5 ein alternatives Funktionsblockdiagramm des Frequenzsynthesizers 14;

6 ein Funktionsblockdiagramm eines weiteren Ausführungsbeispiels eines Frequenzsynthesizers 40 gemäß der vorliegenden Erfindung;

7 ein Flussprozessdiagramm 300, das dem in 6 gezeigten Prädiktor 42 entspricht; und

8 ein Flussprozessdiagramm 400, das dem in 6 gezeigten Korrektor 44 entspricht.

Die Erfindung liefert ein Verfahren zum Erzeugen sehr genauer Taktfrequenzen für Anwendungen, die einen kleinen Grad an Jitter tolerieren können, aber genaue Langzeitfrequenzen erfordern, z. B. einen Videotakt für einen Laserdrucker. Ein gewisser Teilpixeljitter ist annehmbar, aber die Gesamtpixelrate muss genau und übereinstimmend sein. Bei einigen Anwendungen kann der Jitter wünschenswert sein, um das EMI-Spektrum zu verwischen. Falls beispielsweise der Hochfrequenzeingangstakt moduliert ist, werden die Flanken des Videotakts auch moduliert und bleiben jedoch innerhalb der Jitter- und Frequenzspezifikation.

Die Erfindung nutzt eine bekannte feste Referenzfrequenz und einen schnellen gezitterten Takt aus. Ein bekanntes Referenzintervall wird verwendet, um zu berechnen, wie viele Ausgangstaktflanken (oder Pulse) aufgetreten sein sollten. Durch Vergleichen der erwarteten Anzahl von Ausgangsübergängen mit den tatsächlichen kann dieselbe den Fehler korrigieren, der Kanten oder Pulse an dem Ausgangssignal unterdrückt oder „schluckt". Dies reduziert den kumulativen Fehler statistisch auf nahe Null.

Beim Betrieb empfängt der Frequenzsynthesizer ein gezittertes Signal und ein stabiles Referenzsignal. Von diesen beiden Eingangssignalen wird ein Konstantfrequenzsignal erzeugt.

1 ist ein Funktionsblockdiagramm eines Systems 10 der vorliegenden Erfindung. Eine optionale modulierte analoge PLL 12 empfängt ein Referenzsignal Fref. Ein Frequenzsynthesizer 14 empfängt das Ausgangssignal der PLL, Fdither, als eine Eingangsfrequenz und das Referenzsignal Fref zum Erzeugen des Videotaktfrequenzsignals Fout. Konfigurationsregister 16 senden/empfangen Daten und Steuerung mit der PLL 12 und dem Frequenzsynthesizer 14.

Bei einer darstellenden Anwendung erfordert eine Laserdruckersteuerung eine genaue Pixelrate von 20,12345 MHz. In dem Ausgangssignal ist Teilpixelauflösung erforderlich. Der erzeugte Videotakt kann bis zu 12 mal diese Frequenz sein (12·20,12345 MHz = 241,4814 MHz). Der Rest des Steuersystems benötigt einen ~250 MHz Takt und eine feste I/O-Frequenz von 48,000 MHz. Der ~250 MHz Takt wird weiter moduliert, um EMI zu reduzieren. Die Videofrequenz wird von Takten erzeugt, die bereits in dem System sind, z. B. 48,000 MHz und 500 +/- 10 MHz von der PLL. Fout kann die Hälfte der langsamsten Frequenz, z. B. 245 MHz, nicht überschreiten. Das Videoausgangssignal sollte das höchstmögliche Mehrfache der Videofrequenz sein, während es geringer bleibt als die Hälfte des langsamsten gezitterten Eingangstakts.

2 ist ein Funktionsblockdiagramm eines Ausführungsbeispiels des in 1 gezeigten Frequenzsynthesizers 14. Ein „einfacher Prädiktor und Korrektor" 18 empfängt das gezitterte Signal Fdither und das Referenzsignal Fref. Von diesen Eingangssignalen erzeugt derselbe ein „Puls-Entfernen"-Signal. Ein Ausgangssignalgenerator 20, der die Fdither, Fref und „Puls-Entfernen"-Signale empfängt, erzeugt ein „Puls-Löschen"-Signal und das Videofrequenzsignal. Sowohl der „einfache Prädiktor und Korrektor" 18 als auch der Ausgangssignalgenerator 20 senden/empfangen Daten und Steuerung mit den Konfigurationsregistern 16.

3 stellt ein Flussprozessdiagramm 100 für den in 2 gezeigten „einfachen Prädiktor und Korrektor" 18 dar. Bei Schritt 110 wird der Erwarteter-Wert-Bruchteilzähler initialisiert. Bei Schritt 120 wird bestimmt, ob eine feste Referenzflanke empfangen wurde. Falls nicht, wird Schritt 120 wiederholt. Falls ja, wird bei Schritt 130 der Erwarteter-Wert-Bruchteilzähler aktualisiert. Bei Schritt 140 wird bestimmt, ob der tatsächliche Wert höher ist als die Ganzzahl des Erwarteter_Wert-Bruchteilzählers. Falls nicht, wird Schritt 120 wiederholt. Falls ja, wird bei Schritt 150 das „Puls-Entfernen"-Flag gesetzt.

4 stellt ein Flussprozessdiagramm 200 für den in 2 gezeigten Ausgangssignalgenerator 20 dar. Bei Schritt 210 wird der Tatsächlicher-Wert-Ganzzahlzähler initialisiert. Bei Schritt 220 wird das Ausgangssignal initialisiert. Bei Schritt 230 wird bestimmt, ob es eine Hochfrequenzflanke gibt. Falls nicht, wird Schritt 230 wiederholt, bis eine Hochfrequenzflanke erfasst wird. Falls ja, wird in Schritt 240 bestimmt, ob das Puls-Entfernen-Flag gesetzt wurde. Falls ja, dann wird in Schritt 250 das Puls-Entfernen-Flag gelöscht und der Prozess kehrt zu Schritt 230 zurück. Falls nicht, wird bei Schritt 260 der Tatsächlicher-Wert-Zähler inkrementiert. Bei Schritt 270 wird das Ausgangssignal umgeschaltet und der Prozess kehrt zurück zu Schritt 230.

Das in 5 gezeigte Ausführungsbeispiel ermöglicht es, dass ein einziger Puls in jeder Abtastperiode entfernt wird (der niedrigere Festfrequenztakt definiert die Abtastperiode). 5 ist ein alternatives Funktionsblockdiagramm des Frequenzsynthesizers 14. Eine erste Synchronisiereinrichtung 22 empfängt den I/O-Takt als Referenzeingangssignal Fref und fdither (Fin) als ein Takteingangssignal. Ein Flankendetektor 24, der mit dem Ausgang der ersten Synchronisiereinrichtung 22 verbunden ist, empfängt als Eingangsignale ein „Zweiflankenerfasst-Signal" und fdither. Eine zweite Synchronisiereinrichtung 26 empfängt ein Freigabesignal und fdither als ein Takteingangssignal. Ein 24-Bit-Addierer 28 empfängt Referenzzählwert [23:0] als ein Eingangssignal. Ein Erwarteter-Zählwert-Latch 30 empfängt das Ausgangssignal der zweiten Synchronisiereinrichtung 26 als ein Löschen-Eingangssignal, fdither als ein Takteingangssignal, das Ausgangssignal des 24-Bit-Addierers 28 als Daten und das Ausgangssignal des Flankendetektors 24 als ein Lastsignal. Der zweite Eingang des 24-Bit-Addierers 28 und der Ausgang des Erwarteter-Zählwert-Latch 30 sind miteinander verbunden. Ein Flankenzähler 32 empfängt fdither als ein Eingangssignal und das Ausgangssignal der zweiten Synchronisiereinrichtung 26 als ein Löschsignal. Ein Komparator 34 empfängt das Ausgangssignal des Flankenzählers 32 und das Ausgangssignal des Erwarteter-Zählwert-Latch 30 als ein Eingangssignal. Der Komparator 34 erzeugt ein Überlaufausgangssignal (Rollover), ein A>B+1-Signal und ein A>B-Signal.

Referenzzählwert [23:0] (ReferenceCount) stellt die erwartete Anzahl von Pulsen dar, die in jeder Referenzabtastperiode gezählt werden sollen. Derselbe stellt eine gemischte Zahl (Ganzzahl und Bruchteilzahl) dar.

Wenn die Referenzfrequenz sehr langsam ist, kann es gewünscht sein, dieselbe zu verdoppeln. ZweiFlankenerfasst (Twoedgedetect) zeigt an, dass das Abtasten auf beiden Fref-Taktflanken erforderlich ist, und nicht nur einer einzigen Flanke.

Wenn zwei Pulse zwischen Referenzflanken entfernt werden sollen, sind benachbarte Pulse unerwünscht, das dies Jitter erhöht. Um die zweite Pulsentfernung von der ersten zu trennen, wird die Anforderung eine bestimmte Anzahl von Takten verzögert.

ZweiteFlankeEntfernungVersatz (SecondEdgeRemovalOffset) erreicht dies durch Spezifizieren der Anzahl von Takten, um die zweite Pulsentfernung zu verzögern. Dies ist eine Konfigurationseinstellung, die von dem Mikroprozessor stammt.

Da die Pulse „geschluckt" werden, muss die modulierte (gezitterte) PLL beim Betrieb nie langsamer gehen als die gewünschte Ausgangsfrequenz. Bei dem vorliegenden Ausführungsbeispiel variiert die Eingangsfrequenz von 490 bis 510 MHz. Wenn durch 2 dividiert wird, wäre das Ausgangssignal zwischen 245 und 255 MHz, falls keine Flanken geschluckt werden. Da die gewünschte Frequenz 241,4814 MHz ist und der kleinste Eingangstakt bei 245 MHz liegt, ist dies annehmbar. Pulse werden immer „geschluckt", um die gewünschte Frequenz zu erhalten.

Falls das Zittersignal +/- 20 MHz ist, könnte das Eingangssignal auf 480 MHz einbrechen, dies würde zu einem 240 MHz Ausgangssignal führen, falls keine Takte geschluckt werden. Dieses Ergebnis ist geringer als unsere gewünschte Frequenz von 241,4814 MHz. Daher muss der FSYNTH neu eingestellt werden, um 11·20,1234 MHz = 221,3574 MHz zu geben, daher bleibt man unter der Eingangsfrequenz. Die gewünschte Frequenz wird durch Ändern des Werts des ReferenzZählwertSignals geändert.

6 ist ein Funktionsblockdiagramm eines weiteren Ausführungsbeispiels eines Frequenzsynthesizers 40 gemäß der vorliegenden Erfindung. Ein Prädiktor 42 empfängt ein gezittertes Signal Fdither und ein Referenzsignal Fref. Ein Korrektor 44 empfängt Fdither, Fref und das Ausgangssignal des Prädiktors 42. Das Ausgangssignal des Korrektors 44 zeigt die Bruchteilzahl von Takten zum Entfernen an. Ein Akkumulator 46 empfängt das Korrektorausgangssignal und Fdither. Von dem Akkumulatorausgangssignal und Fdither erzeugt ein Ausgangssignalgenerator 48 ein Konstantfrequenzsignal Fout. Alle der vorher erwähnten Blöcke senden/empfangen Daten und Steuerung mit den Konfigurationsregistern 16.

7 ist ein Flussprozessdiagramm 300, das dem in 6 gezeigten Prädiktor 42 entspricht. Bei Schritt 310 wird die mittlere Anzahl von Hochfrequenz- (HF-) Takten oder gezitterten Takten für n Abtastwerte gemessen. N kann über die Konfigurationsregister durch den Benutzer programmiert werden. Bei Schritt 320 wird die gewünschte Anzahl von HF-Takten pro Abtastregister über die Konfigurationsregister bestimmt. Bei Schritt 330 wird der Skalierungsfaktorregisterwert über die Konfigurationsregister bestimmt. Bei Schritt 340 wird die Differenz zwischen den gemessenen Taktperioden und gewünschten Taktperioden bestimmt. Diese Differenz zeigt die mittlere Anzahl von HF-Takten zum Entfernen pro Abtastperiode an. Bei Schritt 350 wird die mittlere Anzahl von HF-Takten, die entfernt werden sollen, mit dem Skalierungsfaktorregisterwert multipliziert. Dieser Wert zeigt die mittlere Bruchteilzahl von HF-Takten zum Entfernen in jeder HF-Taktperiode an.

8 ist ein Flussprozessdiagramm 400, das dem in 6 gezeigten Korrektor 44 entspricht. Bei Schritt 410 wird der Fehler von dem letzten Abtastwert gemessen. Bei Schritt 420 wird der Fehler bezüglich Takten/Takt zu einem Bruchteilfehler skaliert. Bei Schritt 430 wird der skalierte Fehler der mittleren Bruchteilzahl von HF-Takten zum Entfernen pro HF-Takt hinzugefügt. Das Ausgangssignal stellt eine Bruchteilzahl von Takten zum Entfernen von jedem Taktzyklus dar.

Beim Betrieb empfängt der Akkumulator die Bruchteilzahl von Takten zum Entfernen in jedem Taktzyklus von dem Korrektor. Der Ausgangssignalgenerator entfernt jedes Mal einen Takt, wenn das Akkumulatorausgangssignal einen Wert von mehr als 1 hat, z. B. übergelaufen ist.

Dieses Ausführungsbeispiel erzeugt einen langsameren Prädiktionswert, der anzeigt, wie viel von jedem Takt entfernt werden sollte (im Durchschnitt). Dies sollte die Frequenz nahe bringen, aber es kann nach wie vor Fehler geben, daher gleicht der „Korrektor" die Fehler jedes Abtastwerts aus. Anstatt zu sagen, wie viele Pixel in einer Abtastperiode entfernt werden sollen, ist das Ausgangssignal des Korrektors, wie viel eines Takts (ein Bruchteilbetrag) in jedem Takt entfernt werden sollte. Auf diese Weise kann eine große Anzahl von Pulsen auf eine sehr einheitliche Weise entfernt werden, indem in jedem Takt ein großer Prozentsatz des Pixels entfernt wird. Der Akkumulator hat eine laufende Gesamtzahl des Bruchteils und jedes Mal, wenn die Summe 1 oder größer ist (dieselbe überläuft), wird der nächste Takt entfernt.

Der Prädiktor kann sehr nahe kommen, ist aber nicht in der Lage schnellere Änderungen zu verfolgen und kann eventuell nicht genau schätzen. Der Korrektor betrachtet jede Abtastperiode und erzeugt einen Fehlerterm. Dieser Fehlerterm wird dann zu der Anzahl von Takten pro Periode normiert (beispielsweise: Entferne 1 Takt während der Abtastperiode, die normalerweise 8 Takte hat, daher entferne 1/8 eines Takts in jedem Takt während der nächsten Abtastperiode). Dieser Fehlerterm wird zu dem des Prädiktors addiert, so dass der Akkumulator die beste Position und Anzahl von Takten zum Entfernen wie möglich erzeugen kann.

Das in 6 offenbare Ausführungsbeispiel kann das Entfernen vieler Impulse während jeder Abtastperiode auf sehr angenehme Weise handhaben. Diese Implementierung liefert mehr Flexibilität zum Auswählen von Frequenzen, da dieselbe in der Lage ist, mehr als einen Puls pro Abtastperiode zu entfernen.


Anspruch[de]
  1. Schaltung, die folgende Merkmale umfasst:

    ein Referenzsignal;

    einen Frequenzsynthesizer (14, 40), der ein gezittertes Signal und das Referenzsignal empfängt, und ein Konstantfrequenzausgangssignal erzeugt; und

    Konfigurationsregister (16), die Daten und Steuersignale mit dem Frequenzsynthesizer senden/empfangen.
  2. Schaltung gemäß Anspruch 1, die ferner eine modulierte analoge Phasenregelschleife (12) umfasst, die das Referenzsignal empfängt und das gezitterte Signal erzeugt.
  3. Schaltung gemäß Anspruch 1 oder 2, bei der der Frequenzsynthesizer (14) folgende Merkmale umfasst:

    einen Prädiktor und Korrektor (18), die das gezitterte Signal und das Referenzsignal empfangen und ein „Puls-Entfernen"-Signal erzeugen; und

    einen Ausgangssignalgenerator (20), der das gezitterte Signal, Referenzsignal und „Puls-Entfernen"-Signal empfängt, und ein „Puls-Löschen"-Signal und das Konstantfrequenzausgangsignal erzeugt.
  4. Schaltung gemäß einem der Ansprüche 1 bis 3, bei der der Frequenzsynthesizer (40) folgende Merkmale umfasst:

    einen Prädiktor (42), der ein erstes Ausgangssignal erzeugt, das die mittlere Anzahl von gezitterten Perioden zum Entfernen pro gezitterter Periode anzeigt;

    einen Korrektor (44), der das erste Ausgangssignal empfängt, und ein zweites Ausgangssignal erzeugt, das die Bruchteilzahl von gezitterten Perioden zum Entfernen in jeder gezitterten Periode anzeigt; und

    einen Akkumulator (46), der das zweite Ausgangssignal empfängt, der wirksam ist, um die Bruchteilzahl von gezitterten Perioden zu zählen, und eine gezitterte Periode entfernt, wenn eine Ganzzahl erreicht wurde.
  5. Schaltung gemäß Anspruch 4, bei der der Prädiktor (42) folgende Merkmale umfasst:

    eine Einrichtung zum Messen der mittleren Anzahl von gezitterten Perioden für den Abtastwert des Referenzsignals;

    einen Komparator, der das erste Ausgangssignal und eine gewünschte Anzahl von gezitterten Perioden pro Abtastwert des Referenzsignals empfängt, und eine Differenz erzeugt, die die mittlere Anzahl von gezitterten Perioden zum Entfernen pro Abtastwert des Referenzsignals anzeigt; und

    einen Multiplizierer, der die Differenz empfängt, und wirksam ist, um die Differenz gemäß einem Skalierungsfaktorregisterwert zu skalieren.
  6. Schaltung gemäß Anspruch 4 oder 5, bei der der Korrektor (44) folgende Merkmale umfasst:

    eine Einrichtung zum Messen eines Fehlers von dem letzten Abtastwert; und

    eine Einrichtung zum Bestimmen eines Skalierung-zu-Bruchteilfehlers; und einen Addierer, der den Skalierung-zu-Bruchteilfehler und die mittlere Anzahl von gezitterten Perioden zum Entfernen pro gezitterter Periode empfängt und die Differenz erzeugt.
  7. Schaltung gemäß einem der Ansprüche 1 bis 6, bei der der Frequenzsynthesizer (14) folgende Merkmale umfasst:

    eine erste Synchronisiereinrichtung (22), die den Systemtakt als Referenzeingangssignal und das PLL-Ausgangssignal empfängt und ein erstes Ausgangssignal erzeugt;

    einen Flankendetektor (24), der das erste Ausgangssignal und das PLL-Ausgangssignal empfängt und ein Flankensignal erzeugt;

    eine zweite Synchronisiereinrichtung (26), die ein Freigabesignal und den Systemtakt empfängt und ein zweites Ausgangssignal erzeugt;

    einen Addierer (28), der Referenzzählwertsignale empfängt und Addiererausgangssignale erzeugt;

    einen Erwarteter-Zählwert-Latch (30), der das zweite Ausgangssignal als Löscheingangssignal, den Systemtakt als ein Takteingangssignal, die Addiererausgangssignale als Daten und das Flankensignal als ein Lastsignal empfängt und ein Latchausgangssignal erzeugt;

    wobei der Addierer (28) ferner das Latchausgangssignal empfängt;

    einen Flankenzähler (32), der einen Systemtakt und das zweite Ausgangssignal als Löschsignal empfängt und ein Zählerausgangssignal erzeugt

    einen Komparator (34), der das Zählerausgangssignal und das Latchausgangssignal empfängt und ein Überlaufausgangssignal, ein A>B+1-Signal und ein A>B-Signal erzeugt.
  8. Verfahren für Frequenzsynthese, das folgende Schritte umfasst:

    Empfangen eines gezitterten Signals und eines Referenzsignals;

    Auswählen einer gewünschten Anzahl von Perioden in dem gezitterten Signal zum Empfangen während einer Abtastperiode des Referenzsignals;

    Zählen der tatsächlichen Anzahl von Perioden in dem gezitterten Signal während der Abtastperiode (130);

    Vergleichen der gewünschten Anzahl mit der tatsächlichen Anzahl (150);

    Erzeugen eines Konstantfrequenzsignals auf der Basis des Vergleichs (200).
  9. Verfahren für Frequenzsynthese, das folgende Schritte umfasst:

    Empfangen eines gezitterten Signals und eines Referenzsignals;

    Bestimmen einer mittleren Bruchteilzahl von gezitterten Perioden des gezitterten Signals zum Entfernen in jeder gezitterten Periode (300);

    Bestimmen eines Bruchteilfehlers von gezitterten Perioden für jede gezitterte Periode auf der Basis einer Periode des Referenzsignals (400); und

    Kombinieren der mittleren Bruchteilzahl und des Bruchteilfehlers, was eine Bruchteilzahl von gezitterten Perioden zum Entfernen in jeder gezitterten Periode (430) erzeugt; und

    Erzeugen eines Konstantfrequenzsignals auf der Basis der Kombination.
  10. Verfahren für Frequenzsynthese gemäß Anspruch 9, das eine mittlere Bruchteilzahl von gezitterten Perioden (300) bestimmt, das folgende Schritte umfasst:

    Messen einer mittleren Anzahl von gezitterten Perioden für einen Abtastwert des Referenzsignals (310);

    Erzeugen einer Differenz aus der mittleren Anzahl von gezitterten Perioden und einer gewünschten Anzahl von gezitterten Perioden pro Abtastwert des Referenzsignals (340), wobei die Differenz die mittlere Anzahl von gezitterten Perioden zum Entfernen pro Abtastwert des Referenzsignals anzeigt; und

    Skalieren der Differenz gemäß einem Skalierungsfaktorregisterwert (350).
  11. Verfahren für Frequenzsynthese gemäß Anspruch 9 oder 10, das einen Bruchteilfehler von gezitterten Perioden für jede gezitterte Periode (400) bestimmt, das folgende Schritte umfasst:

    Messen eines Fehlers bei einer Anzahl von gezitterten Perioden, die einem bestimmten Abtastwert des Referenzsignals (410) entsprechen;

    Bestimmen eines Skalierung-zu-Bruchteilfehlers (420); und

    Skalieren des Skalierung-zu-Bruchteilfehlers zum Erzeugen des Bruchteilsfehlers (420).
  12. Verfahren für Frequenzsynthese gemäß Anspruch 11, bei dem das Bestimmen eines Skalierung-zu-Bruchteilfehlers (420) die Bezugnahme auf eine Nachschlagtabelle umfasst.
  13. Vorrichtung für Frequenzsynthese (40), die folgende Merkmale umfasst:

    einen Prädiktor (42), der wirksam ist, um einen mittleren Korrekturbetrag pro Abtastwert zu schätzen;

    einen Korrektor (44), der wirksam ist, um den tatsächlichen Fehler in einem vorhergehenden Abtastwert zu messen;

    einen Akkumulator (46), der mit dem Prädiktor und Korrektor verbunden ist und ein Akkumulatorausgangssignal erzeugt, das die Summe des mittleren Korrekturbetrags und des tatsächlichen Fehlers anzeigt;

    einen Ausgangssignalgenerator (48), der das Akkumulatorausgangssignal empfängt und ein Ausgangssignal mit konstanter Frequenz erzeugt.
Es folgen 6 Blatt Zeichnungen






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