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Dokumentenidentifikation DE10157874B4 14.07.2005
Titel Vorrichtung zum Zuführen von Steuersignalen zu Speichereinheiten und dafür angepasste Speichereinheit
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Kuzmenka, Maksim, Dipl.-Ing., 81829 München, DE
Vertreter Schoppe, Zimmermann, Stöckeler & Zinkler, 82049 Pullach
DE-Anmeldedatum 26.11.2001
DE-Aktenzeichen 10157874
Offenlegungstag 12.06.2003
Veröffentlichungstag der Patenterteilung 14.07.2005
Veröffentlichungstag im Patentblatt 14.07.2005
IPC-Hauptklasse G11C 7/22
IPC-Nebenklasse G11C 8/06   

Beschreibung[de]

Die vorliegende Erfindung bezieht sich auf eine Vorrichtung zum Zuführen von Steuersignalen zu Speichereinheiten eines Speichermoduls, und insbesondere eine Vorrichtung, die sich zum Zuführen von Befehls/Adresssignalen zu auf einem Speichermodul angeordneten Speicherchips eignet. Überdies bezieht sich die vorliegende Erfindung auf eine für eine derartige Vorrichtung angepasste Speichereinheit, insbesondere eine solche, die als Speicherchip eines Speichermoduls Verwendung findet.

Herkömmliche Speichermodule bestehen aus einer Mehrzahl von Speicherchips, die auf einer gemeinsamen Platine angeordnet sind und ein Speichermodul bilden. Zum Zugriff auf die einzelnen Speicherchips sind neben geeigneten Taktleitungen Befehls/Adress-Busse und Datenbusse vorgesehen. Beispielweise besitzen herkömmlichen DRAM-Speichermodule (DRAM = Dynamic Random Access Memory) einen solchen Aufbau. Sowohl Datensignale als auch Steuersignale werden dem Speichermodul unter Verwendung einer externen Speichersteuerung, dem sogenannten Chipset, zugeführt.

Bei einem Speichermodulaufbau der oben genannten Art ist die Datenrate auf dem Befehls/Adress-Bus aufgrund der hohen Eingangskapazität der DRAM-Speicherchips begrenzt, wobei die Busse, die zu den DRAM-Speicherchips führen, große Leitungslängen aufweisen, so dass ein separater Register/Puffer-Chip für einen Zugriff auf die DRAM-Speicherchips über den Befehls/Adress-Bus notwendig ist. Somit ist bei existierenden Speicherarchitekturen ein Extraregister notwendig, um den Befehls/Adress-Bus zu treiben. Die angesprochene Problematik tritt insbesondere verstärkt bei Speichermodulen mit hohen Zugriffsraten bzw. Zugriffsfrequenzen auf, beispielsweise DDR-Speichermodulen (DDR = Double Data Rate), die üblicherweise als DIMM-Architektur (DIMM = Dual In-line Memory Module) aufgebaut sind.

Um das oben genannte Problem zu lösen, wurde bisher üblicherweise mehr als eine Befehls/Adress-Buskopie auf Motherboard-Ebene verwendet. Beispielsweise kann für ein ungepuffertes DDR333-Zwei-Slot-System eine C/A-Bus-Kopie pro Slot (Einbauplatz) für eine Gesamtzahl von zwei C/A-Bus-Kopien (C/A = Command/Address) verwendet werden. Alternativ wurden zur Lösung des obigen Problems zwei Kopien von Befehls/Adress-Bussen (C/A-Bussen) in dem Speichermodul mit getrennten Speicherregistern oder einem Speicherregister mit geteilten Ausgängen verwendet.

Aus der US 6275891 B1 ist eine modulare skalierbare Systemarchitektur bekannt, die ein Array von Speichermodulen aufweist, die über eine Datenübertragungsschnittstelle mit einem Array von Prozessoreinheiten verbunden sind. Jedes Speichermodul ist über einen Datenkanal fester Bitbreite mit der Datenübertragungsschnittstelle verbunden, während die Prozessoreinheiten über Datenbusse mit derselben verbunden sind, die entwurfsbedingte Bitbreiten aufweisen.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine Vorrichtung zum Zuführen von Steuersignalen zu Speichereinheiten eines Speichermoduls und eine dafür angepasste Speichereinheit zu schaffen, die einen schnellen zuverlässigen Zugriff mit hoher Übertragungsrate auf die Speichereinheiten ermöglichen.

Diese Aufgabe wird durch eine Vorrichtung nach Anspruch 1 und eine Speichereinheit nach Anspruch 13 gelöst.

Die vorliegende Erfindung schafft eine Vorrichtung zum Zuführen von Steuersignalen zu Speichereinheiten eines Speichermoduls, mit folgenden Merkmalen:

einem ersten Busabschnitt zum Zuführen eines ersten Teils der Steuersignale zu einer ersten Speichereinheit;

einem zweiten Busabschnitt zum Zuführen eines zweiten Teils der Steuersignale zu einer zweiten Speichereinheit; und

einer Weiterleitungseinrichtung zum Weiterleiten des ersten Teils der Steuersignale von der ersten Speichereinheit zu der zweiten Speichereinheit und zum Weiterleiten des zweiten Teils der Steuersignale von der zweiten Speichereinheit zu der ersten Speichereinheit.

Die vorliegende Erfindung schafft ferner eine Speichereinheit, auf die unter Verwendung von Steuersignalen zugegriffen werden kann, mit folgenden Merkmalen:

ersten Eingängen zum Empfangen eines ersten Teils der Steuersignale von einer Speichersteuerung;

zweiten Eingängen zum Empfangen eines zweiten Teils der Steuersignale von zumindest einer anderen Speichereinheit; und

Ausgängen zum Weiterleiten des ersten Teils der Steuersignale zu der zumindest einen anderen Speichereinheit.

Die vorliegende Erfindung eignet sich insbesondere zur Realisierung einer neuartigen Befehls/Adressbus-Architektur (C/A-Busarchitektur) für Speichermodule und insbesondere für DRAM-Speichermodule. Bei herkömmlichen C/A-Busarchitekturen werden jedem Speicherchip über einen C/A-Bus C/A-Signale mit einer vorbestimmten Stellenzahl, d. h. Bit-Stellenzahl, beispielsweise 24 Stellen, zugeführt. Dabei empfängt jeder Speicherchip von dem C/A-Bus sämtliche Stellen der C/A-Signale.

Die vorliegende Erfindung basiert nun auf der Erkenntnis, dass eine vorteilhafte C/A-Busarchitektur erreicht werden kann, wenn jedem Speicherchip nur ein Teil der C/A-Signale über einen Busabschnitt von einer Speichersteuerung zugeführt wird, während die restlichen Teile der C/A-Signale zwischen den Speichereinheiten weitergeleitet werden. Bei einer üblichen C/A-Busbreite von 24 Bit, d. h. 24 Stellen, kann beispielsweise ein erster Speicherchip die ersten acht Stellen der C/A-Signale empfangen, ein zweiter Speicherchip die zweiten acht Stellen und ein dritter Speicherchip die dritten acht Stellen. Der erste Speicherchip leitet dann unter Verwendung geeigneter Mechanismen die ersten acht Stellen an den zweiten und den dritten Speicherchip weiter. In gleicher Weise leitet der zweite Speicherchip die zweiten acht Stellen an den ersten und den dritten Speicherchip weiter, während der dritte Speicherchip die dritten acht Stellen an den ersten und den zweiten Speicherchip weiterleitet. Die genannten drei Speicherchips können somit als eine Gruppe von Speicherchips betrachtet werden, wobei die Gruppe von Speicherchips 24 Eingänge aufweist, d. h. jeder der Speicherchips acht Eingänge zum Empfangen von acht Stellen, um die 24-stelligen C/A-Signale zu empfangen. Zwischen den Speicherchips der genannten Gruppe ist vorzugsweise ein Weiterleitungsbus einer Busbreite von 24 Bit vorgesehen, der mit entsprechenden Eingängen und Ausgängen der Speicherchips der Gruppe verbunden ist, um die oben dargelegten Weiterleitungen zu realisieren.

Auf einem Speichermodul sind vorzugsweise eine Mehrzahl der oben beschriebenen Gruppen von Speicherchips vorgesehen, wobei jede dieser Gruppen über einen Bus der entsprechenden Bitbreite die C/A-Signale mit der entsprechenden Stellenzahl empfängt, so dass für jede Gruppe eine Kopie eines „C/A-Busses", dessen Bitbreite der Stellenzahl der C/A-Signale entspricht, vorgesehen ist.

Um die beschriebene Weiterleitung zwischen den Speicherchips einer Gruppe zu realisieren, sind auf den einzelnen Speicherchips vorzugsweise Treiber zum Treiben entsprechender Ausgänge, die mit Eingängen der anderen Speicherchips der Gruppe verbunden sind, vorgesehen. Bei derartigen Treibern kann es sich beispielsweise um Register oder Puffer handeln, wie sie üblicherweise auf der Speichermodulplatine vorgesehen sind, um einen gesamten C/A-Bus zu treiben.

Da erfindungsgemäß nicht jeder Speicherchip alle Stellen der C/A-Signale empfängt, ist es möglich, den Speicherchips den jeweiligen Teil der C/A-Signale über den Datenbus, bei dem es sich typischerweise um einen Bus mit weniger Stellen, bei spielsweise einen 8-Bit-Bus, handelt, zu übertragen. Datensignale und Steuersignale, d. h. Befehls/Adresssignale werden dann im Multiplex über den gleichen Bus übertragen, wobei erfindungsgemäß vorzugsweise ein Zeitmultiplex verwendet werden kann. In einem solchen Fall ist in der Speichersteuerung, dem sogenannten Chipset, ein Multiplexer zum Multiplexen der Datensignale und Steuersignale auf den Bus vorgesehen, während in den jeweiligen Speicherchips eine Einrichtung zum Demultiplexen der Datensignale und Steuersignale vorgesehen ist.

Die erfindungsgemäße neuartige Architektur der Steuersignalbusse, insbesondere des Befehls/Adressbusses von DRAM-Speichermodulen, ermöglicht eine Reduzierung des Signalversatzes und eine Erhöhung der Übertragungsgeschwindigkeit auf dem Befehl/Adressbus in dem Speichermodul. Die Erfindung ermöglicht das Treiben des Befehls/Adressbusses mit der doppelten Datenrate, d. h. der gleichen Datenrate, mit der der Datenbus getrieben wird. Ferner ermöglicht die erfindungsgemäße Architektur eine Reduzierung der Anzahl von Anschlüssen des Speichermoduls, da nicht jeder Speicherchip alle Stellen der Befehls/Adresssignale empfängt. Aufgrund der verbesserten Topologie ermöglicht die vorliegende Erfindung die Reduzierung von Schichten in der gedruckten Modulplatine. Ferner kann auf eine getrennte Register- oder Puffer-IC (IC = integrated circuit) verzichtet werden, wenn Register- bzw. Puffer-Treiber auf den jeweiligen Schaltungschips vorgesehen sind, um die Weiterleitung von Teilen der C/A-Signale zwischen den Schaltungschips zu realisieren.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

1 eine schematische Darstellung eines ersten Ausführungsbeispiels einer erfindungsgemäßen Busarchitektur;

2 eine schematische Darstellung eines zweiten Ausführungsbeispiels einer erfindungsgemäßen Busarchitektur; und

3 schematisch Signalverläufe, wie sie bei einem Zugriff auf einen Speicherchip bei einem Ausführungsbeispiel der Erfindung auftreten können.

Im folgenden wird die vorliegende Erfindung Bezug nehmend auf die beiliegenden Figuren anhand von Befehls/Adressbus- und Daten-Bus-Architekturen für ein DRAM-Speichermodul näher erläutert, bei dem C/A-Signale einer Breite von 24 Bit und Datensignale einer Breite von 8 Bit verwendet werden. Es ist jedoch klar, dass die vorliegende Erfindung auch für andere Speicherarchitekturen mit Steuersignalen und Datensignalen anderer Bitbreiten verwendet werden kann.

Wie in 1 gezeigt ist, umfasst ein Speichermodul 10 neun Speicherchips 11 bis 19. Die Speicherchips 11 bis 13 bilden eine erste Gruppe 20, die Speicherchips 15 bis 16 bilden eine zweite Gruppe 22 und die Speicherchips 17 bis 19 bilden eine dritte Gruppe 24. Jeder Speicherchip 11 bis 19 besitzt acht erste Eingänge, wobei die ersten Eingänge der Speicherchips 11 und 19 beispielhaft mit dem Bezugszeichen 26 bezeichnet sind. An dieser Stelle sei angemerkt, dass in den Figuren der Übersichtlichkeit halber jeweils nur vier der Eingänge 26 gezeigt sind. In vergleichbarer Weise zeigen die Figuren ebenfalls der Übersichtlichkeit halber jeweils nur die Hälfte der weiteren im folgenden Verlauf beschriebenen Eingänge, Ausgänge, Busleitungen und Busleitungstreiber.

Die Eingänge 26 stellen bei dem dargestellten Ausführungsbeispiel die Dateneingänge der jeweiligen Speicherchips dar, die mit einem entsprechenden Datenbus 28, der eine 8-Bit-Organisation aufweist, verbunden sind.

Die Eingänge 26 jedes Speicherchips sind mit einer Demultiplexeinrichtung 30, die später näher erläutert wird, verbunden. Mit acht Ausgängen der Demultiplexeinrichtung 30 sind Treibereinrichtungen 32 verbunden, die zum Treiben von acht C/A-Ausgängen der jeweiligen Speicherchips vorgesehen sind, wobei die C/A-Ausgänge des Speicherchips 11 mit dem Bezugszeichen 34 bezeichnet sind. Die Treibereinrichtungen 32 können Puffer- oder Register-Treiber sein, die einen für das Treiben einer Busleitung üblichen Aufbau aufweisen, beispielsweise unter Verwendung eines taktgesteuerten Flip-Flops mit einem nachgeschalteten Verstärker. Jeweilige Leitungen zum Zuführen eines Strobe-Signals zur Synchronisation der Treiber 32 sind in 1 mit dem Bezugszeichen 36 bezeichnet.

Die Ausgänge 34 des Speicherchips 11 sind mit jeweiligen zweiten Eingängen der Speicherchips 12 und 13 verbunden, von denen zwei in 1 beispielhaft mit dem Bezugszeichen 38 bezeichnet sind. In vergleichbarer Weise sind die von den Treibern 32 des Speicherchips 12 getriebenen C/A-Ausgänge dieses Speicherchips mit jeweiligen zweiten Eingängen 38 der Speicherchips 11 und 13 verbunden. Schließlich sind in entsprechender Weise jeweilige Ausgänge 34 des Speicherchips 13 mit jeweiligen zweiten Eingängen 38 der Speicherchips 11 und 12 verbunden.

Die obige Beschreibung der Verbindungen der die erste Gruppe 20 bildenden Speicherchips 11 bis 13 gilt in analoger Weise für die die zweite Gruppe 22 bildenden Speicherchips 14 bis 16 und die die dritte Gruppe 24 bildenden Speicherchips 17 bis 19.

Durch die beschriebenen Verbindungen der C/A-Ausgänge jedes Speicherchips mit den jeweiligen zweiten Eingängen der anderen Speicherchips der gleichen Gruppe ergibt sich die in 1 gezeigte Struktur gruppeninterner C/A-Busse 40 für jede Gruppe 20, 22 und 24. Jeder gruppeninterne C/A-Bus 40 besitzt eine Breite von 24 Bit, wobei jede Bitleitung der gruppeninternen C/A-Busse 40 mit einem jeweiligen C/A-Ausgang 34 und zwei jeweiligen zweiten Eingängen 38 verbunden ist. Somit sind acht C/A-Ausgänge 34 und sechzehn zweite Eingänge 38 jedes Speicherchips 11 mit dem jeweiligen gruppeninternen C/A-Bus verbunden. Im Sinne einer möglichst symmetrischen Topologie besitzen die gruppeninternen C/A-Busse 40 vorzugsweise einen parallelen Aufbau, wie er in 1 gezeigt ist.

Unter Verwendung der oben Bezug nehmend auf 1 beschriebenen Architektur werden den jeweiligen Speicherchips 11 bis 19 sowohl Steuersignale in der Form von C/A-Signalen als auch Datensignale unter Verwendung der Datenbusse 28 zugeführt. Die C/A-Signale für die Speicherchips 11 bis 13 werden über die drei Datenbusse 28 dieser drei Speicherchips, die die erste Gruppe 20 bilden, zugeführt. In gleicher Weise werden die C/A-Signale für die Speicherchips 14 bis 16, die die zweite Gruppe 22 bilden, und die Speicherchips 17 bis 19, die die dritte Gruppe 24 bilden, über die jeweiligen Datenleitungen der dieser Gruppe angehörigen Chips zugeführt. Im folgenden wird die weitere Funktionsweise lediglich anhand der ersten Gruppe 20 erläutert, wobei klar ist, dass die Erläuterungen in analoger Weise für die zweite Gruppe 22 und die dritte Gruppe 24 gelten.

Wie oben erläutert wurde, umfasst jeder der Datenbusse 28 acht Bit, so dass die Datenleitungen der drei die erste Gruppe 20 bildenden Speicherchips 11, 12 und 13 zusammen 24 Bit umfassen, so dass über einen zusammengesetzten Bus 42, der durch die drei Datenbusse 28 gebildet ist, 24-stellige C/A-Signale der ersten Gruppe 20 zugeführt werden können. Dabei empfängt der erste Speicherchip 11 die ersten acht Stellen der C/A-Signale an seinen Eingängen 26, der Speicher 12 empfängt die mittleren acht Stellen an seinen entsprechenden Eingängen, und der Speicherchip 13 empfängt die letzten acht Stellen der C/A-Signale ebenfalls an seinen entsprechenden Eingängen. Der erste Speicherchip 28 gibt über die Treiber 32 die ersten acht Stellen der C/A-Signale aus, so dass sie über den gruppeninternen C/A-Bus 40 an die zweiten Eingänge 38 der Speicherchips 12 und 13 weitergeleitet werden. In vergleichbarer Weise gibt der Speicherchip 12 die mittleren acht Stellen der C/A-Signale über seine Ausgänge 34 aus, während der Speicherchip 13 die letzten acht Stellen der C/A-Signale über seine Ausgänge 34 ausgibt. Somit empfängt jeder Speicherchip 11, 12 und 13 über seine ersten Eingänge 26 und seine zweiten Eingänge 38 alle 24 Stellen der C/A-Signale, so dass jeder Speicherchip die für einen ordnungsgemäßen Zugriff erforderlichen Steuersignale empfängt.

Neben den oben genannten Stellen der C/A-Signale werden über die jeweiligen Datenbusse 28 ferner die Datensignale zu den Speicherchips übertragen. Zu diesem Zweck umfasst die Speichersteuerung (Chipset) (nicht gezeigt) einen Multiplexer, der die Übertragung der beiden Signalarten im zeitlichen Multiplexbetrieb über den Datenbus 28 implementiert. Ferner muß die Speichersteuerung drei Kopien des zusammengesetzten Busses 42, der einen „externen C/A-Bus" darstellt, also insgesamt 72 Bit, treiben. Zu diesem Zweck kann die Speichersteuerung eine entsprechende Anzahl von Ausgängen besitzen oder kann außerhalb der Speichersteuerung eine entsprechende Verzweigung vorgesehen sein.

In der Demultiplexeinrichtung 30 erfolgt eine Unterscheidung der C/A-Signale und der Datensignale, die über den gleichen Datenbus 28 empfangen werden. Die einfachste Form dieses Demultiplexens kann darin bestehen, separate Strobe-Signale (Übernahmesignale) für die C/A-Signale zum einen und die Datensignale zum anderen vorzusehen. Für die Datensignale kann dabei das herkömmliche bidirektionale BDQS-Strobe-Signal, das in Systemen mit doppelter Übertragungsgeschwindigkeit (DDR-Systemen) verwendet wird, verwendet werden. Ferner wird für das Aktivieren der Treibereinrichtung 32 ein getrenntes Strobe-Signal, das beispielsweise als C/A-Bus-Strobesignal bezeichnet werden kann, über die Strobe-Signalleitungen 36 zugeführt. Dieses Signal ist jedoch unidirektional von der Speichersteuerung zu dem Speichermodul, d. h. den einzelnen Speicherchips. In den Demultiplexeinrichtungen 30 werden die über den Datenbus 28 empfangenen acht Signale gleichzeitig mit den I/O-Stufen (I/O = Eingabe/Ausgabe) des jeweiligen Speicherchips verbunden, wenn das entsprechende Daten-Strobe-Signal aktiv ist. Andernfalls werden die entsprechenden Eingangssignale über die Treibereinrichtungen 32 zu den Ausgängen 34 und damit dem gruppeninternen C/A-Bus 40 weitergeleitet, wenn das entsprechende C/A-Bus-Strobe-Signal aktiv ist. Kurz gesagt bedeutet dies, dass, wenn das Daten-Strobe-Signal aktiv ist, Daten in den Speicher geschrieben oder aus demselben gelesen werden, während, wenn das C/A-Bus-Strobe-Signal aktiv ist, Daten über die Treiber 32, die Ausgänge 34, die gruppeninternen C/A-Busse 40 und die zweiten Eingänge 38 zu den anderen Speicherchips einer jeweiligen Gruppe übertragen werden. Hier erfolgt somit ein Umschalten der empfangenen Signale zwischen den chipinternen Datenleitungen und dem gruppeninternen C/A-Bus unter Verwendung geeigneter Strobe-Signale, wodurch ein Demultiplexen der im Zeitmultiplex über die Datenbusse übertragenen Signale erfolgt.

Neben dem beschriebenen C/A-Bus-Strobesignal ist es auch möglich, reservierte Bitkombinationen auf dem Datenbus zur Synchronisation des gruppeninternen C/A-Busses d. h. zum Weiterleiten der C/A-Signale auf denselben, verwendet werden.

Bei dem oben Bezug nehmend auf 1 beschriebenen Ausführungsbeispiel werden somit die C/A-Signale und die Datensignale über den gleichen Datenbus übertragen, wobei jeder Speicherchip einen Puffer oder ein Register aufweist, um über den Datenbus empfangene C/A-Signale auf den gruppeninternen C/A-Bus zu treiben. Dabei sind die Chips in Gruppen von jeweils drei Elementen eingeteilt, von denen jedes nur einen Teil, d. h. eine bestimmte Stellenzahl, der C/A-Signale von der Speichersteuerung empfängt, während die restlichen Teile von den anderen Speicherchips der gleichen Gruppe empfangen werden.

Hierzu muß festgelegt werden, welche der Pins der Speicherchips, die durch den gruppeninternen C/A-Bus verbunden sind, der jeweiligen Speicherchips Sender (Ausgänge 34) oder Empfänger (zweite Eingänge 38) darstellen. Diese Option kann beispielsweise durch ein Masterregister während eines Initialisierungsprozesses programmiert werden. Eine andere Möglichkeit besteht darin, jeden Speicherchip mit einem zusätzlichen Pin (nicht gezeigt) zu versehen, der mit einem bestimmten Potential verbunden ist, beispielsweise GND, VDD oder Vref. Beispielsweise könnte ein solcher zusätzlicher Pin des Speicherchips 11 mit dem Potential GND verbunden sein, um anzuzeigen, dass der Speicherchip 11 die ersten acht Bits der C/A-Signale auf den gruppeninternen C/A-Bus 40 treibt. Der zusätzliche Pin des Speicherchips 12 könnte mit VDD verbunden sein, um anzuzeigen, dass der Speicherchip die mittleren acht Bits der C/A-Signale auf den gruppeninternen C/A-Bus 40 treibt. Schließlich könnte dieser zusätzliche Pin des Speicherchips 13 mit dem Potential Vref verbunden sein, um anzuzeigen, dass dieser Chip das letzte Drittel der Stellen der C/A-Signale auf den gruppeninternen C/A-Bus 40 treibt. Somit kann durch das Verbinden des zusätzlichen Pins mit drei unterschiedlichen Potentialen angezeigt und definiert werden, welcher Speicherchip als Treiber für welche Stellen bzw. Leitungen des gruppeninternen C/A-Busses 40 dient. Der Anschluss eines solchen zusätzlichen Pins kann ohne weiteres einfach auf der Platine des Speichermoduls implementiert werden.

Zur Synchronisierung z.B. des oben angegebenen Demultiplexens können übliche Taktsignale verwendet werden, so dass bei der erfindungsgemäßen Architektur die Takttopologie die gleiche sein kann wie bei herkömmlichen DDR1-Architekturen unter Verwendung einer Phasenregelschleife oder unter Verwendung einer Kopie des Taktsignals (CLK-Signals) pro Gruppe von Speicherchips. Darüber hinaus können in herkömmlicher Weise Chipauswahlsignale (CS-Signale) verwendet werden. Alternativ können reservierte Kombinationen von Datenbits auf dem Datenbus, die durch die interne Logik als CS-Signal für einen gegebenen Chip erkannt wird, verwendet werden, beispielsweise eine Bitkombination von 11111111. Dabei ist es notwendig, eine Vornummerierung durchzuführen und die Speicherchips zu nummerieren, um die jeweilige Bitkombination, die denselben zugeordnet ist, zu erkennen. Darüber hinaus müssen die zur Nummerierung verwendeten Datenkombination von gültigen Daten ausgeschlossen sein. Darüber hinaus können gesonderte CS-Signal-Pins vorgesehen sein, wobei jeder Gruppe von Speicherchips eine Kopie des CS-Signals zugeführt wird, so dass bei dem beschriebenen Ausführungsbeispiel drei Kopien pro Speichermodul existieren. Die von jeder Gruppe empfangene Kopie des CS-Signals wird zu jedem Chip der Gruppe verteilt. Somit sind lediglich drei CS-Pins für das Speichermodul notwendig, von denen jeder mit drei Speicherchips kapazitiv belastet ist. Eine solche Lösung ist vorteilhaft, da eine zu große Anzahl von CS-Pins vorgesehen werden müsste, wenn für jeden Chip ein solcher Pin vorgesehen wäre. Andernfalls würde eine zu hohe kapazitive Belastung mit einem damit verbundenen schlechten Verhalten vorliegen, wenn das Modul nur einen CS-Pin aufweisen würde, der zu den einzelnen Speicherchips verzweigt wäre.

In 2 ist ein alternatives Ausführungsbeispiel einer erfindungsgemäßen Architektur dargestellt, wobei lediglich eine Gruppe von Speicherchips 51, 52 und 53 gezeigt ist, das Speichermodul beispielsweise jedoch wieder aus neun Speicherchips bestehen könnte. Das in 2 gezeigte Ausführungsbeispiel unterscheidet sich von dem Bezug nehmend auf 1 beschriebenen Ausführungsbeispiel dadurch, dass die C/A-Signale über einen separaten C/A-Bus von einer Speichersteuerung zugeführt werden, und nicht über den Datenbus. In diesem Fall weist jeder Speicherchip 51, 52 und 53 acht Dateneingänge, die mit jeweiligen Datenbussen 54 verbunden sind, und acht C/A-Eingänge auf, die mit jeweiligen C/A-Bussen 56 verbunden sind. Wiederum ist in 2 lediglich die halbe Anzahl von Eingängen, Ausgängen, Busstellen bzw. Busleitungen dargestellt, um eine bessere Übersichtlichkeit zu gewährleisten. Die Speicherchips 51, 52 und 53 weisen wie die Bezug nehmend auf 1 beschriebenen Speicherchips entsprechende C/A-Ausgänge und zweite Eingänge auf, die miteinander verbunden sind, um den gruppeninternen C/A-Bus zu implementieren. Bei dem Beispiel von 2 ist eine Demultiplexereinrichtung nicht notwendig, vielmehr stellt hier der jeweilige Block 60 der Speicherchips eine Eingangs/Ausgangs-Schnittstelle dar, in der die Dateneingänge mit entsprechenden chipinternen Datenleitungen gekoppelt sind und die C/A-Signal-Eingänge mit den Treibern 32, deren Betrieb wiederum durch über die Leitung 36 zugeführte Strobe-Signale synchronisiert wird, gekoppelt sind.

Alternativ zu den oben Bezug nehmend auf die 1 und 2 beschriebenen Ausführungsbeispielen ist es möglich, programmierbare Speicherzellen zu verwenden, die eine Anzahl von C/A-Eingängen aufweisen, die der Stellenzahl eines C/A-Eingangsbusses entspricht. Solche Speicherzellen wären programmierbar, dahingehend, dass bei Implementierung der erfindungsgemäßen Architektur jeweils nur ein Teil der C/A-Eingänge zum Empfangen eines Teils der Stellen der C/A-Signale verwendet werden würde, während bei Implementierung einer herkömmlichen Speichertopologie sämtliche C/A-Eingänge verwendet werden würden, so dass die Topologie des C/A-Busses die gleiche wie bei der existierenden Architektur registrierter DDR-Module ist. Solche Speicherzellen können somit sowohl für herkömmliche Architekturen als auch für die erfindungsgemäße Architektur verwendet werden.

Die vorliegende Erfindung weist eine Mehrzahl von Vorteilen auf. Beispielsweise ist jeder C/A-Ausgang der einzelnen Speicherzellen lediglich mit einer geringen Anzahl von Eingängen verbunden, bei dem gezeigten Ausführungsbeispiel jeweils zwei Eingängen. Aufgrund der verkürzten Post-Register-Netze, die im Vergleich zu existierenden Topologien von DDR1-Systemen näherungsweise drei- bis viermal kürzer sind, ist es möglich, höhere Frequenzen zu implementieren und/oder eine C/A-Signal-Übertragung mit doppelter Datenübertragungsgeschwindigkeit.

Darüber hinaus wird eine verringerte Anzahl von Schichten der Speichermodulplatine benötigt, wobei auf einen zusätzlichen Speicherregisterchip verzichtet werden kann. Ferner können 21–24 C/A-Pins von dem Speicherverbinder entfernt werden.

Beispielhafte Signale für eine Übertragung von Datensignalen und C/A-Signalen über einen Datenbus im Zeitmultiplex für eine einfache Datenübertragungsrate und eine doppelte Datenübertragungsrate sind in 3 gezeigt. Ein Tastsignal 70 dient zur Synchronisierung der jeweiligen Signalübertragungen. Bei den auf dem Daten-C/A-Bus vorliegenden Signalen stellen die fett gedruckten C/A-Signale 72 solche mit doppelter Übertragungsgeschwindigkeit dar, während die weniger fett gedruckten C/A-Signale 74 solche mit einfacher Übertragungsgeschwindigkeit darstellen. Diese C/A-Signale 72 und 74 werden als solche durch entsprechende Strobe-Signale 76 bzw. 78, die ebenfalls fett bzw. nicht-fett gedruckt dargestellt sind, erkannt. Ferner sind in 3 über den Daten-C/A-Bus übertragene Datensignale 80 dargestellt, die als solche erkannt werden, da auf der C/A-Bus-Strobe-Leitung kein Strobe-Signal aktiv ist. Wie aus den in 3 gezeigten Taktflanken zu erkennen ist, werden C/A-Signale 74 der einfachen Übertragungsgeschwindigkeit nur bei der steigenden Flanke des Takt- oder Strobe-Signals zwischengespeichert (gelatched), während C/A-Signale 72 der doppelten Übertragungsgeschwindigkeit bei steigenden und fallenden Flanken zwischengespeichert werden, d. h. bei zwei Übergängen pro Taktperiode.

10Speichermodul 11 – 19Speicherchips 20erste Gruppe 22zweite Gruppe 24dritte Gruppe 26erste Eingänge 28Datenbus 30Demultiplexeinrichtung 32Treibereinrichtungen 34C/A-Ausgänge 36Strobe-Signalleitungen 38zweite Eingänge 40gruppeninterne C/A-Bus 42zusammengesetzter Bus 51, 52, 53Speicherchips 54Datenbus 56C/A-Bus 60Eingangs/Ausgangsschnittstelle 70Taktsignal 72C/A-Signale doppelter Übertragungsgeschwindigkeit 74C/A-Signale einfacher Übertragungsgeschwindigkeit 76, 78Strobe-Signale 80Datensignale

Anspruch[de]
  1. Vorrichtung zum Zuführen von Steuersignalen zu Speichereinheiten (1119; 5153) eines Speichermoduls (10), mit folgenden Merkmalen:

    einem ersten Busabschnitt (28; 56) zum Zuführen eines ersten Teils der Steuersignale zu einer ersten Speichereinheit (11; 51);

    einem zweiten Busabschnitt zum Zuführen eines zweiten Teils der Steuersignale zu einer zweiten Speichereinheit (12; 52) und

    einer Weiterleitungseinrichtung (32, 34, 38, 40) zum Weiterleiten des ersten Teils der Steuersignale von der ersten Speichereinheit (11; 51) zu der zweiten Speichereinheit (12; 52) und zum Weiterleiten des zweiten Teils der Steuersignale von der zweiten Speichereinheit (12; 52) zu der ersten Speichereinheit (11; 51).
  2. Vorrichtung nach Anspruch 1, die n Busabschnitte (28; 56) aufweist, wobei n eine ganze Zahl größer als 1 ist, zum Zuführen von n Teilen der Steuersignale zu n Speichereinheiten (11, 12, 13; 51, 52, 53), wobei die Weiterleitungseinrichtung Mittel zum Weiterleiten des einer jeweiligen Speichereinheit zugeführten Teils der Steuersignale zu den anderen Speichereinheiten aufweist.
  3. Vorrichtung nach Anspruch 2, bei der die n Speichereinheiten (11, 12, 13; 51, 52, 53) eine Gruppe (20) bilden und bei der die n Busabschnitte (28; 56) zusammen einen Gruppenbus (42) definieren, dessen Stellenzahl der Anzahl von Stellen der Steuersignale entspricht.
  4. Vorrichtung nach Anspruch 3 zum Zuführen von Steuersignalen zu einer Mehrzahl von Gruppen (20, 22, 24) von Speichereinheiten, wobei für jede Gruppe eine Kopie des Gruppenbusses vorgesehen ist.
  5. Vorrichtung nach Anspruch 3 oder 4, bei der jede Speichereinheit erste Eingänge (26) zum Empfangen des Teils der Steuersignale von dem zugeordneten Busabschnitt (28), zweite Eingänge (38) zum Empfangen der weitergeleiteten Teile der Steuersignale von den anderen Speichereinheiten und Ausgänge (34) zum Weiterleiten des von dem zugeordneten Busabschnitt (28) empfangenen Teils der Steuersignale aufweist.
  6. Vorrichtung nach Anspruch 5, bei der die Weiterleitungseinrichtung einen gruppeninternen Verbindungsbus (40) aufweist, der die Ausgänge (34) jeder Speichereinheit einer Gruppe (20, 22, 24) mit den zweiten Eingängen (38) der anderen Speichereinheiten der Gruppe (20, 22, 24) verbindet.
  7. Vorrichtung nach Anspruch 5 oder 6, bei der die Weiterleitungseinrichtung auf den Speichereinheiten gebildete Treiber (32) zum Treiben der Ausgänge (34) der Speichereinheiten aufweist.
  8. Vorrichtung nach Anspruch 7, bei der die Treiber Register oder Puffer aufweisen.
  9. Vorrichtung nach einem der Ansprüche 1 bis 8, bei der die Busabschnitte (28) durch Datenbusse, die mit den Speichereinheiten verbunden sind, gebildet sind.
  10. Vorrichtung nach Anspruch 9, bei der jede Speichereinheit eine Einrichtung (30) zum Demultiplexen von über die Datenbusse übertragenen Datensignale und Steuersignalen aufweist.
  11. Vorrichtung nach einem der Ansprüche 1 bis 10, bei der die Speichereinheiten Speicherchips sind.
  12. Vorrichtung nach einem der Ansprüche 1 bis 11, bei der die Steuersignale Befehls/Adresssignale sind.
  13. Speichereinheit, auf die unter Verwendung von Steuersignalen zugegriffen werden kann, mit folgenden Merkmalen:

    ersten Eingängen (26) zum Empfangen eines ersten Teils der Steuersignale von einer Speichersteuerung;

    zweiten Eingängen (38) zum Empfangen eines zweiten Teils der Steuersignale von zumindest einer anderen Speichereinheit; und

    Ausgängen (34) zum Weiterleiten des ersten Teils der Steuersignale zu der zumindest einen anderen Speichereinheit.
  14. Speichereinheit nach Anspruch 13, die Treiber (32) zum Treiben der Ausgänge (34) aufweist.
  15. Speichereinheit nach Anspruch 14, bei der die Treiber Register oder Puffer aufweisen.
  16. Speichereinheit nach einem der Ansprüche 13 bis 15, die durch einen Speicherchip gebildet ist.
  17. Speichereinheit nach einem der Ansprüche 13 bis 16, die ferner eine Einrichtung (30) zum Demultiplexen von an den ersten Eingängen (26) empfangenen ersten Teilen der Steuersignale und an den ersten Eingängen empfangenen Datensignalen aufweist.
  18. Speichereinheit nach einem der Ansprüche 13 bis 17, bei der die Steuersignale Befehls/Adresssignale sind.
  19. Speichereinheit nach einem der Ansprüche 13 bis 18, die ferner eine Einrichtung aufweist, um abhängig von an einem dafür vorgesehenen Pin anliegenden Potential festzulegen, welche Pins der Speichereinheit als zweite Eingänge und welche Pins der Speichereinheit als Ausgänge dienen.
Es folgen 3 Blatt Zeichnungen






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