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Dokumentenidentifikation DE102004042811A1 14.07.2005
Titel Verfahren und System für verteilte Basisbandmessungen
Anmelder Agilent Technologies, Inc. (n.d.Ges.d.Staates Delaware), Palo Alto, Calif., US
Erfinder He, Yi, Santa Rosa, Calif., US;
Zhang, Xiangzhou Joe, Fremont, Calif., US;
Neeley, John E., Larkspur, Calif., US
Vertreter Schoppe, Zimmermann, Stöckeler & Zinkler, 82049 Pullach
DE-Anmeldedatum 03.09.2004
DE-Aktenzeichen 102004042811
Offenlegungstag 14.07.2005
Veröffentlichungstag im Patentblatt 14.07.2005
IPC-Hauptklasse H04L 25/02
IPC-Nebenklasse H04L 12/26   H04L 1/20   
Zusammenfassung Ein Basisbandmesssystem umfasst einen Host und ein Digitaldirektfrequenz-(DIF-)Untersystem. Das DIF-Untersystem umfasst sowohl Hardware- als auch Softwarekomponenten, wie z. B. einen Mikroprozessor und die demselben zugeordnete Software, ein FPGA, eine oder mehrere ASICs und einen Speicher. Die Basisbandmessungen werden unter Verwendung des FPGA, der ASICs und des Mikroprozessors und seiner Software verarbeitet. Der Mikroprozessor steuert den Fluss der Daten in den und aus dem Speicher und verteilt die Verarbeitungsaufgaben in einer zusammenwirkenden Weise an sowohl die Hardware- als auch die Softwarekomponenten. Der Mikroprozessor orchestriert die Messungen und die Verarbeitung, indem er als eine Messungszustandsmaschine wirksam ist. Die Auswahl der richtigen Komponente basiert auf dem Messungstyp und seinen Verarbeitungsanforderungen sowie auf dem momentanen Zustand der Hardware- und Softwarekomponenten. Der Host empfängt die verarbeiteten Daten und führt, falls nötig, Nachverarbeitungsoperationen durch. Der Host zeigt die verarbeiteten Daten auch an.

Beschreibung[de]

Ausführungsbeispiele gemäß der Erfindung beziehen sich allgemein auf eine Digitalsignalanalyse und -messungen und insbesondere auf Basisbandmessungen. Insbesondere beziehen sich Ausführungsbeispiele gemäß der Erfindung auf Verfahren und Systeme für verteilte Basisbandmessungen.

Basisbandmessungen werden bei einer Anzahl von Anwendungen verwendet, einschließlich drahtloser Kommunikationssysteme, die Kommunikationsformate wie z. B. WCDMA (WCDMA = {wideband code division multiple access} = Breitbandcodeteilungsmehrfachzugriff) und CDMA2000 verwenden. Jedes drahtlose Kommunikationsformat verwendet normalerweise spezielle Codes, um mehrere Kommunikationskanäle in einem bezeichneten Segment des elektromagnetischen Spektrums bereitzustellen. Verschiedene Typen von Basisbandmessungen werden bei diesen Systemen durchgeführt, um ihre Modulationsqualität und -kompatibilität sicherzustellen.

1 ist ein Blockdiagramm eines Basisbandmesssystems gemäß dem Stand der Technik. System 100 umfasst einen Host 102 und ein DIF-Untersystem 104 (DIF = {Digital Immediate Frequency} = Digitaldirektfrequenz). Ein IF-Analogsignal wird in das DIF-Untersystem 104 eingegeben, wo eine anwendungsspezifische integrierte Schaltung (Application Specific Integrated Circuit – ASIC) oder ein feldprogrammierbares Gatter-Array (Field Programmable Gate Array – FPGA) 106 das IF-Analogsignal in ein Basisbandsignal umwandelt. Das Basisbandsignal umfasst I- und Q-Daten, wobei I und Q die Gleichphasen- bzw. Quadraturkomponenten einer Amplitude-über-Zeit-Reihe für das Signal sind.

Das System 100 überträgt normalerweise die I- und Q-Daten von dem DIF-Untersystem 104 zu dem Host 102 zum Verarbeiten. Der Host 102 führt alle Datenberechnungen für die gewünschten Messalgorithmen durch, normalerweise durch ein Verarbeiten im Stapelverarbeitungsmodus. Ein Verarbeiten im Stapelverarbeitungsmodus nimmt einen Block von Daten auf und verarbeitet die Daten in einer Software gemäß einem bestimmten Basisbandmessalgorithmus. Die Aufnahme- und Verarbeitungsschritte werden so lange wiederholt, wie sich das System 100 in einem kontinuierlichen Messungsmodus befindet.

Ein großer Zeitblock wird normalerweise benötigt, um größere Datenmengen zwischen dem DIF-Untersystem 104 und dem Host 102 zu übertragen, was die Zeitmenge erhöht, die benötigt wird, um die Messungen abzuschließen. Ferner können Basisbandmessungen bisweilen kompliziert sein und einen umfangreichen Betrag von digitaler Signalverarbeitung erfordern. Ein Durchführen dieser Messungen in einer Software ist ebenfalls ziemlich zeitaufwendig, insbesondere bei einem Verarbeiten im Stapelverarbeitungsmodus.

Es ist die Aufgabe der vorliegenden Erfindung, ein System zum Verteilen von Daten, ein Basisbandmesssystem und ein Verfahren zum Verarbeiten von Daten mit verbesserten Charakteristika zu schaffen.

Diese Aufgabe wird durch ein System gemäß Anspruch 1, ein System gemäß Anspruch 9 sowie ein Verfahren gemäß Anspruch 14 gelöst.

Gemäß der Erfindung werden ein Verfahren und ein System für verteilte Basisbandmessungen geschaffen. Ein Basisbandmesssystem umfasst einen Host und ein Digitaldirektfrequenz-(DIF-) Untersystem. Das DIF-Untersystem umfasst sowohl Hardware- als auch Softwarekomponenten, wie z. B. einen Mikroprozessor und die demselben zugeordnete Software, ein FPGA, eine oder mehr ASICs und einen Speicher. Die Basisbandmessungen werden unter Verwendung des FPGA, der ASICs und des Mikroprozessors und seiner Software verarbeitet.

Der Mikroprozessor steuert den Fluss der Daten in den und aus dem Speicher und verteilt die Verarbeitungsaufgaben in einer zusammenwirkenden Weise an sowohl die Hardware- als auch die Softwarekomponenten. Der Mikroprozessor orchestriert die Messungen und das Verarbeiten, indem er als eine Messungszustandmaschine wirksam ist. Eine Auswahl der richtigen Komponente basiert auf dem Messungstyp und seinen Verarbeitungsanforderungen sowie auf dem momentanen Zustand der Hardware- und Softwarekomponenten. Der Host empfängt die verarbeiteten Daten und führt, falls nötig, Nachverarbeitungsoperationen durch. Der Host zeigt die verarbeiteten Daten auch an.

Die Erfindung wird am besten durch eine Bezugnahme auf die folgende detaillierte Beschreibung von Ausführungsbeispielen gemäß der Erfindung verstanden, wenn dieselbe zusammen mit den beiliegenden Zeichnungen gelesen wird. Es zeigen:

1 ein Blockdiagramm eines Basisbandmesssystems gemäß dem Stand der Technik;

2 ein vereinfachtes Blockdiagramm eines Basisbandmesssystems bei einem Ausführungsbeispiel gemäß der Erfindung;

3 ein konzeptionelles Blockdiagramm des Digitaldirektfrequenz-Untersystems, das in 2 gezeigt ist;

4 ein Blockdiagramm eines Digitaldirektfrequenz-Untersystems gemäß einem Ausführungsbeispiel von 3;

5 ein Flussdiagramm eines Verfahrens für verteilte Basisbandmessungen gemäß einem Ausführungsbeispiel der Erfindung; und

6 ein Datenflussdiagramm eines Abschnitts von WCDMA-Codebereichleistungsmessungen, die gemäß dem Flussdiagramm, das in 5 gezeigt ist, durchgeführt werden.

Die Erfindung bezieht sich auf ein Verfahren und ein System für verteilte Basisbandmessungen. Die folgende Beschreibung wird vorgelegt, um es einem Fachmann zu ermöglichen, die Erfindung herzustellen und zu verwenden, und wird im Zusammenhang mit einer Patentanmeldung und ihren Anforderungen bereitgestellt. Verschiedene Modifizierungen bezüglich der offenbarten Ausführungsbeispiele sind für Fachleute ohne Weiteres ersichtlich, und die hier enthaltenen allgemeinen Grundsätze können bei anderen Ausführungsbeispielen angewendet werden. Somit ist nicht beabsichtigt, dass die Erfindung auf die gezeigten Ausführungsbeispiele beschränkt ist, sondern derselben soll der umfangreichste Schutzbereich gewährt werden, der mit den angehängten Ansprüchen und mit den hier beschriebenen Grundsätzen und Merkmalen in Einklang steht.

Mit jetziger Bezugnahme auf die Figuren und insbesondere mit Bezugnahme auf 2 ist ein vereinfachtes Blockdiagramm eines Basisbandmesssystems bei einem Ausführungsbeispiel gemäß der Erfindung gezeigt. Ein System 200 umfasst ein Testobjekt (DUT) 202, einen Abwärtsumsetzer 204, einen Analog-Digital-Wandler (ADC) 206, ein Digitaldirektfrequenz- (DIF-) Untersystem 208 und einen Host 210. Bei anderen Ausführungsbeispielen gemäß der Erfindung kann das Messsystem 200 zusätzliche Elemente und Algorithmen umfassen, wie z. B. einen Verstärker und einen Tiefpassfilter zwischen dem Abwärtsumsetzer 204 und dem ADC 206.

Ein DUT 202 gibt ein Hochfrequenz- (RF-) Analogsignal aus, das getestet werden soll, und das über eine Signalleitung 212 zu dem Abwärtsumsetzer 204 gesendet wird. Der Abwärtsumsetzer 204 wandelt das RF-Analogsignal in ein Direktfrequenz- (IF-) Analogsignal um. Das IF-Analogsignal wird dann über die Signalleitung 214 zu dem ADC 206 gesendet. Der ADC 206 wandelt das IF-Analogsignal in ein IF-Digitalsignal um. Das IF-Digitalsignal wird dann über die Signalleitung 216 zu dem DIF-Untersystem 208 gesendet.

Das DIF-Untersystem 208 wandelt das IF-Digitalsignal in ein Basisbandsignal um, das I- und Q-Daten umfasst. Das DIF-Untersystem 208 steuert den Datenfluss bei diesem Ausführungsbeispiel gemäß der Erfindung. Das DIF-Untersystem 208 verteilt die Verarbeitungsaufgaben in einer zusammenwirkenden Weise sowohl an Hardware- als auch an Softwarekomponenten, um ein effizientes Verarbeiten der Messungsdaten zu erreichen. Das DIF-Untersystem 208 liefert dem System 200 auch Flexibilität, indem es ermöglicht, dass das System 200 schnell auf sich entwickelnde und kundenspezifische Messungen anspricht. Die verarbeiteten Daten werden über eine Signalleitung 218 für jegliche Nachverarbeitungsoperationen, und um die Daten anzuzeigen, zu dem Host 210 übertragen.

3 ist ein konzeptionelles Blockdiagramm des Digitaldirektfrequenz-Untersystems, das in 2 gezeigt ist. Das DIF-Untersystem 208 umfasst eine oder mehr Hardwarekomponenten 300, eine oder mehr Softwarekomponenten 302, eine Steuerung 304 und einen Speicher 306. Die Basisbandmessungen werden unter Verwendung der Hardwarekomponenten 300 und der Softwarekomponenten 302 verarbeitet. Die Steuerung 304 steuert den Fluss der Daten in den und aus dem Speicher 306 und wählt die richtigen Komponenten, um die Daten zu verarbeiten. Die Auswahl der richtigen Komponente basiert auf dem Messungstyp und seinen Verarbeitungsanforderungen sowie auf dem momentanen Zustand der Hardware- und Softwarekomponenten 300, 302 und 304.

Mit jetziger Bezugnahme auf 4 ist ein Blockdiagramm eines Digitaldirektfrequenz-Untersystems gemäß einem Ausführungsbeispiel von 3 gezeigt. Das DIF-Untersystem 208 umfasst ein feldprogrammierbares Gatter-Array (FPGA) 400 mit einem internen Speicher 402, einen Speicher 404, einen Mikroprozessor 406 und eine oder mehr anwendungsspezifische integrierte Schaltungen (ASICs) 408. Das FPGA 400 wird bei dem Ausführungsbeispiel von 4 als eine programmierbare Verarbeitungsmaschine verwendet. Das FPGA 400 liefert Randlogik, um die anderen Hardwarekomponenten, wie z. B. den ADC 206 (siehe 2), den Speicher 404, den Mikroprozessor 406 und die ASICs 408, zu verbinden. Das FPGA 400 führt bei diesem Ausführungsbeispiel gemäß der Erfindung auch eine Hardwarebeschleunigung durch.

Der Speicher 404 ist bei dem Ausführungsbeispiel von 4 als ein Direktzugriffsspeicher implementiert. Der Speicher 404 ist in mehrere Blöcke unterteilt, und die anfänglichen I- und Q-Daten sind in einem oder mehr Blöcken gespeichert. Wenn die Daten verarbeitet werden sollen, werden die Daten von dem Speicher 404 gelesen und unter Verwendung der geeigneten Hardware- und/oder Softwarekomponenten verarbeitet. Die verarbeiteten Daten werden dann in den Speicher 404 zurück geschrieben. Die Daten können in die gleichen Blöcke in dem Speicher 404 geschrieben werden, oder die Daten können in unterschiedliche Blöcke innerhalb des Speichers 404 geschrieben werden. Bei anderen Ausführungsbeispielen gemäß der Erfindung speichert der Speicher 402 vorübergehend einige oder alle der verarbeiteten Daten, bevor dieselben in dem Speicher 404 gespeichert werden.

Der Mikroprozessor 406 orchestriert die Messungen und das Verarbeiten, indem er bei diesem Ausführungsbeispiel gemäß der Erfindung als eine Messungszustandmaschine wirksam ist. Der Mikroprozessor 406 steuert den Datenfluss in den und aus dem Speicher 404. Der Mikroprozessor 406 wählt auch die richtige Komponente aus, um die Daten bei diesem Ausführungsbeispiel gemäß der Erfindung zu verarbeiten.

Die ASICs 408 führen bei dem Ausführungsbeispiel von 4 standardmäßige Digitale-Signalverarbeitung- (DSP-) Funktionen durch. Beispiele für standardmäßige DSP-Funktionen umfassen einschließlich, aber nicht ausschließlich, eine schnelle Fourier-Transformation (FFT), digitales Filtern, Phasenverschiebung, willkürliches Neuabtasten, Abwärts- und Aufwärtsfrequenzumwandlungen und Phasen- und Frequenzkompensation. Die Register innerhalb der ASICs 408 sind konfiguriert, um die DSP-Funktionen bei diesem Ausführungsbeispiel gemäß der Erfindung vor dem Verarbeiten der Daten durchzuführen.

5 ist ein Flussdiagramm eines Verfahrens für verteilte Basisbandmessungen gemäß einem Ausführungsbeispiel der Erfindung. Wenn eine DIF-Systeminitialisierung abgeschlossen ist, wird das FPGA-Bild, das den durchzuführenden Messalgorithmen entspricht, in das FPGA geladen. Eine Bibliothek von FPGA-Bildern kann in einem Speicher gespeichert sein, auf den der Prozessor 406 zugreifen kann.

Zu Anfang werden Messungsdaten empfangen und in einem Speicher gespeichert, wie es in Block 500 gezeigt ist. Bei Block 502 wird dann eine Bestimmung durchgeführt, ob ein Messalgorithmus eine komplexe iterative Verarbeitung umfasst. Eine aktive Kanalerfassung bei einem CDMA-System ist ein Beispiel einer Messung, die eine komplexe iterative Verarbeitung umfasst. Ist dies der Fall, werden die Daten durch den Mikroprozessor in Block 504 verarbeitet. Ist dies nicht der Fall, wird das Verfahren bei Block 506 fortgeführt, wo eine Bestimmung durchgeführt wird, ob der Messalgorithmus komplexe Verzweigungsoperationen umfasst. Eine aktive Kanalerfassung ist auch ein Beispiel einer Messung, die komplexe Verzweigungsoperationen umfasst.

Umfasst der Algorithmus komplexe Verzweigungsoperationen, werden die Daten durch den Mikroprozessor (Block 504) verarbeitet. Ist dies nicht der Fall, wird das Verfahren bei Block 508 fortgeführt, wo eine Bestimmung durchgeführt wird, ob der Algorithmus Hochpräzisionsoperationen umfasst. Symbolzeitgebungsschätzung und Mehrparameterschätzung bei einer Demodulationsanalyse sind Beispiele für Messalgorithmen, die Hochpräzisionsoperationen umfassen.

Umfasst der Algorithmus Hochpräzisionsoperationen, verarbeitet die geeignete Komponente (FPGA oder Software auf dem Mikroprozessor) die Daten. Die Auswahl des FPGA oder der Mikroprozessor-Software basiert auf einer Optimierung der Verwendung der beiden Komponenten und der Datenmenge, die zu und von der jeweiligen Komponente übertragen wird. Bei diesem Ausführungsbeispiel gemäß der Erfindung steuert der Mikroprozessor die Auswahl der Komponenten, die die Daten verarbeiten sollen.

Unter erneuter Bezugnahme auf Block 508 wird das Verfahren, falls der Algorithmus keine Hochpräzisionsoperationen umfasst, bei Block 512 fortgesetzt, wo eine Bestimmung durchgeführt wird, ob der Algorithmus eine digitale Signalverarbeitung (DSP) umfasst. Beispiele für einige Messalgorithmen, die eine digitale Signalverarbeitung umfassen, umfassen einschließlich, aber nicht ausschließlich, ein digitales Filtern, Kreuzkorrelation, Neuabtasten, Abwärts- und Aufwärtsfrequenzumwandlungen und Phasen- und Frequenzkompensation.

Umfasst der Algorithmus eine digitale Signalverarbeitung, geht das Verfahren zu Block 514 über, wo die ASIC oder ASICs mit dem geeigneten Algorithmus konfiguriert werden. Die Daten werden dann durch die eine oder mehr ASICs verarbeitet, wie es in Block 516 gezeigt ist.

Umfasst der Algorithmus keine digitale Signalverarbeitung, wird das Verfahren bei Block 518 fortgeführt, wo eine Bestimmung durchgeführt wird, ob der Algorithmus eine FPGA-optimierte Verarbeitung umfasst. Eine FPGA-optimierte Verarbeitung kann einschließlich, aber nicht ausschließlich, jegliches Verarbeiten umfassen, das Flexibilität, Modifizierungen und/oder eine Verwendung des Programmierbarkeitsaspekts des FPGA erfordert. Beispiele für FPGA-optimierte Messalgorithmen umfassen einschließlich, aber nicht ausschließlich, Leistungsmessungen, Entwürfeln, die Hadamard-Transformation und den Cordic-Algorithmus.

Umfasst der Algorithmus keine FPGA-optimierte Verarbeitung, werden die Daten zu dem Mikroprozessor zum Verarbeiten übertragen. Dieser Schritt ist in Block 520 gezeigt. Umfasst der Algorithmus Operationen, die für eine FPGA-Verarbeitung optimiert sind, werden die Daten zu dem FPGA zum Verarbeiten übertragen (Block 522).

Mit jetziger Bezugnahme auf 6 ist ein Datenflussdiagramm von WCDMR-Codebereichleistungsmessungen gezeigt, die gemäß dem Flussdiagramm durchgeführt werden, das in 5 gezeigt ist. Codebereichleistung (CDP) liefert die Verteilung von Leistung in den Codekanälen für ein WCDMA- (Breitbandcodeteilungsmehrfachzugriffs-) Zellulartelefonsystem. Die CDP-Messung kann verwendet werden, um zu verifizieren, dass sich die verschiedenen Kanäle auf erwarteten Leistungspegeln befinden, und um zu bestimmen, wenn ein Codekanal Energie in die anderen Codekanäle ableitet.

Die Messalgorithmen umfassen eine I- und Q-Datenerfassung 600, eine Symbolzeitgebungsrückgewinnung 602, eine Pilotrückgewinnung 604, eine Trägerrückgewinnung 606, einen komplementären Empfängerfilter 608, einen Entwürfler 610, eine Hadamard-Transformation 612, einen Leistungsakkumulator 614 und eine Codebereichleistung- (CDP-) Datenwiedergewinnung 616. Fachleute werden erkennen, dass andere Messalgorithmen in den WCDMA-CDP-Messungen enthalten sein können, wie z. B. Kanal- und globale Fehlervektorbetrags- (EVM-) Messungen.

Bei dem I- und Q-Datenerfassungsalgorithmus 600 wird das IF-Digitalsignal, das von dem ADC 206 ausgegeben wird (Punkt 618), zu dem FPGA 400 gesendet, das wiederum die Daten zu den ASICs 408 sendet (Punkt 620). Die ASICs 408 und das FPGA 400 wandeln das IF-Digitalsignal in ein Basisbandsignal um, das I- und Q-Daten umfasst. Die kalibrierten I- und Q-Daten werden dann in dem Speicher 404 gespeichert (Punkt 622).

Der Symbolzeitgebungsrückgewinnungsalgorithmus 602 schätzt die Zeitgebung des Testsignalsymboltakts. Zunächst wird ein Teil der kalibrierten I- und Q-Daten von dem Speicher 404 gelesen und zu dem FPGA 400 gesendet, das wiederum die Daten zu dem Mikroprozessor 406 sendet (Punkt 624). Der Mikroprozessor 406 schätzt den Signalzeitgebungsversatz und sendet Werte an das FPGA 400 zurück (Punkt 626). Das FPGA 400 sendet dann die ASIC-Parameter, um die ASICs 408 zu konfigurieren (Punkt 628).

Anschließend werden alle kalibrierten I- und Q-Daten von dem Speicher 404 gelesen (Punkt 630) und über das FPGA 400 zu den ASICs 408 gesendet, wo eine oder mehr ASICs 408 die Daten verarbeiten (Punkt 632). Die zeitgebungskompensierten Daten werden dann zu dem FPGA 400 übertragen, das die Daten wiederum in dem Speicher 404 speichert (Punkt 634).

Der Pilotrückgewinnungsalgorithmus 604 korreliert das Testsignal mit einem intern erzeugten Referenzsignal. Die zeitgebungskompensierten Daten werden von dem Speicher 404 gelesen und zu dem FPGA 400 gesendet, das die Daten wiederum zu den ASICs 408 leitet. Die ASICs 408 korrelieren die beiden Signale (Punkt 636), um das Testsignal mit dem Referenzsignal auszurichten. Die ausgerichteten Empfängerdaten werden dann zu dem FPGA 400 geleitet, das die Daten zur Speicherung zu dem Speicher 404 überträgt (Punkt 638).

Der Trägerrückgewinnungsalgorithmus 606 schätzt und kompensiert Frequenzfehler und Phasenversatz bei dem Testsignal. Zunächst wird ein Teil der Daten von dem Speicher 404 gelesen und zu dem FPGA 400 gesendet, das die Daten wiederum zu dem Mikroprozessor 406 leitet. Der Mikroprozessor 406 schätzt die Trägerfrequenz und den Phasenfehler der Daten (Punkt 640) und sendet Werte für den Frequenzfehler und den Phasenversatz zu dem FPGA 400 zurück (Punkt 642). Das FPGA 400 sendet dann die ASIC-Parameter, um die ASICs 408 zu konfigurieren (Punkt 644).

Anschließend werden dann alle Daten von dem Speicher 404 gelesen (Punkt 646) und über das FPGA 400 zu den ASICs 408 gesendet. Die ASICs 408 kompensieren den Frequenzfehler und den Phasenversatz (Punkt 648). Die frequenz-/phasenkompensierten Daten werden dann zu dem FPGA 400 übertragen, das die Daten wiederum in dem Speicher 402 speichert (Punkt 650).

Der komplementäre Empfängerfilteralgorithmus 608 entfernt eine Zwischensymbolinterferenz, die während der Signalübertragung eingebracht wurde. Das FPGA 400 sendet die ASIC-Parameter, um die ASICs 408 für die gewünschten Empfängerfilterkoeffizienten zu konfigurieren (Punkte 652 und 654). Dann werden die frequenz-/phasenkompensierten Daten von dem Speicher 404 gelesen (Punkt 656) und zu dem FPGA 400 gesendet, das die Daten wiederum zu den ASICs 408 leitet. Die ASICs 408 verarbeiten die Daten (Punkt 658) und senden gefilterte Daten zu dem FPGA 400 zurück. Das FPGA 400 sendet die gefilterten Daten dann zu dem Speicher 404 zur Speicherung (Punkt 660).

Das FPGA 400 führt den Entwürfleralgorithmus 610 durch. Die gefilterten Daten werden von dem Speicher 404 gelesen und zu dem FPGA 400 zum Verarbeiten gesendet (Punkt 662). Die entwürfelten Daten werden dann zur Speicherung zu dem Speicher 404 zurückgesendet (Punkt 664). Das FPGA 400 führt auch die Hadamard-Transformation 612 durch, die das Empfängersignal auf orthogonale Kanäle projiziert. Die entwürfelten Daten werden von dem Speicher 404 gelesen und zu dem FPGA 400 zum Verarbeiten gesendet (Punkt 666). Die Daten werden dann zur Speicherung zu dem Speicher 404 zurückgesendet (Punkt 668).

Der Leistungsakkumulatoralgorithmus 614 berechnet die Durchschnittskanalleistung. Die Daten werden von dem Speicher gelesen und zu dem FPGA 400 zum Verarbeiten geleitet (Punkt 670). Die Durchschnittskanalleistung wird dann in dem Speicher 404 gespeichert (Punkt 672). Und schließlich werden die Daten zur CDP-Datenwiedergewinnung 616 zu dem Host 210 übertragen.

Obwohl das Ausführungsbeispiel von 6 mit Bezug auf die WCDMA-CDP-Messung beschrieben wurde, sind andere Ausführungsbeispiele gemäß der Erfindung nicht auf das spezielle digitale Kommunikationsformat und auf diese Anwendung beschränkt. Ausführungsbeispiele gemäß der Erfindung können andere Typen von Basisbandmessungen und Kommunikationsformaten verarbeiten. Beispiele für andere Typen von Kommunikationsformaten umfassen einschließlich, aber nicht ausschließlich, WCDMA, CDMA2000, 1xEV-DO, 1xEV-DV, TD-SCDMA, GSM, EDGE, CDMAOne, NADC und eine allgemeine Digitaldemodulationsanalyse, wie z. B. nPSK, nQAM, MSK, FSK und VSB. Beispiele für andere Messalgorithmen umfassen einschließlich, aber nicht ausschließlich, EVM, Frequenz- und Phasenmessungen, Codebereichleistung, Kanal-EVM und globalen EVM für CDMA-Systeme und einen Codebereichfehler.


Anspruch[de]
  1. System zum Verteilen von Daten zum Verarbeiten gemäß einer Mehrzahl von Basisbandmessalgorithmen, das folgende Merkmale aufweist:

    eine Softwarekomponente (302), eine Hardwarekomponente (300) und einen Speicher (306), der logisch mit einer Steuerung (304) verbunden ist, wobei die Steuerung den Datenfluss in einen und aus einem Speicher steuert und auswählt, welche Komponente Daten für jeden Basisbandmessalgorithmus verarbeitet, basierend auf dem Typ von Basisbandmessalgorithmus und dem momentanen Zustand der Hardware- und der Softwarekomponente.
  2. System gemäß Anspruch 1, das ferner einen Host (210) aufweist, der die verarbeiteten Daten empfängt.
  3. System gemäß Anspruch 2, bei dem der Host (210) Nachverarbeitungsoperationen an den verarbeiteten Daten durchführt.
  4. System gemäß Anspruch 3, bei dem der Host (210) die verarbeiteten Daten anzeigt.
  5. System gemäß einem der Ansprüche 1 bis 4, bei dem die Hardwarekomponente (300) ein feldprogrammierbares Gatter-Array (400) aufweist.
  6. System gemäß Anspruch 5, bei dem die Hardwarekomponente (300) ferner eine anwendungsspezifische integrierte Schaltung (408) aufweist.
  7. System gemäß einem der Ansprüche 1 bis 6, bei dem die Steuerung (304) einen Mikroprozessor (406) aufweist.
  8. System gemäß einem der Ansprüche 1 bis 7, bei dem die Softwarekomponente (302) eine Software aufweist, die auf einem Mikroprozessor (406) läuft.
  9. Basisbandmesssystem, das folgende Merkmale aufweist:

    ein Untersystem (208), das Basisbanddaten gemäß einer Mehrzahl von Basisbandmessalgorithmen verarbeitet, wobei das Untersystem (208) eine Hardwarekomponente (300), eine Softwarekomponente (302) und einen Speicher (306) umfasst, der logisch mit einer Steuerung (304) verbunden ist, und wobei die Steuerung den Datenfluss in einen und aus einem Speicher steuert und auswählt, welche Komponente Daten für jeden Basisbandmessalgorithmus verarbeitet, basierend auf dem Typ von Basisbandmessalgorithmus und dem momentanen Zustand der Hardware- und der Softwarekomponente; und

    einen Host (210), der die verarbeiteten Basisbanddaten empfängt und die verarbeiteten Basisbanddaten anzeigt.
  10. System gemäß Anspruch 9, bei dem die Hardwarekomponente (300) ein feldprogrammierbares Gatter-Array (400) aufweist.
  11. System gemäß Anspruch 10, bei dem die Hardwarekomponente (300) ferner eine anwendungsspezifische integrierte Schaltung (408) aufweist.
  12. System gemäß einem der Ansprüche 9 bis 11, bei dem die Steuerung (304) einen Mikroprozessor (406) aufweist.
  13. System gemäß einem der Ansprüche 9 bis 12, bei dem die Softwarekomponente (302) eine Software aufweist, die auf einem Mikroprozessor (406) läuft.
  14. Verfahren zum Verarbeiten von Daten gemäß einer Mehrzahl von Basisbandmessalgorithmen, das folgende Schritte aufweist:

    a) Bestimmen, ob Daten, die gemäß einem bestimmten Basisbandmessalgorithmus verarbeitet werden sollen, durch eine Hardwarekomponente (300) oder durch eine Softwarekomponente (302) verarbeitet werden sollen, basierend auf dem Typ des bestimmten Basisbandmessalgorithmus und dem momentanen Zustand der Hardware- und der Softwarekomponente;

    b) Übertragen der Daten zu einer geeigneten Komponente zum Verarbeiten;

    c) Verarbeiten der Daten gemäß dem bestimmten Basisbandalgorithmus; und

    Wiederholen von a), b) und c), bis alle Basisbandmessalgorithmen durchgeführt worden sind.
  15. Verfahren gemäß Anspruch 14, das ferner folgende Schritte aufweist:

    Speichern der Daten, nachdem die Daten durch die geeignete Komponente verarbeitet sind; und

    Zugreifen auf die Daten, bevor die Daten zu der nächsten geeigneten Komponente übertragen werden.
  16. Verfahren gemäß Anspruch 14 oder 15, bei dem das Bestimmen, ob Daten, die gemäß einem bestimmten Basisbandmessalgorithmus verarbeitet werden sollen, durch eine Hardwarekomponente (300) oder durch eine Softwarekomponente (302) verarbeitet werden sollen, folgende Schritte aufweist:

    Bestimmen, ob der bestimmte Basisbandmessalgorithmus eine komplexe iterative Verarbeitung (502) oder eine komplexe Verzweigung (506) umfasst;

    falls der bestimmte Basisbandmessalgorithmus eine komplexe iterative Verarbeitung oder eine komplexe Verzweigung umfasst, Übertragen (504) der Daten zu einer Softwarekomponente (302) zum Verarbeiten;

    falls der bestimmte Basisbandmessalgorithmus keine komplexe iterative Verarbeitung oder eine komplexe Verzweigung umfasst, Bestimmen (512), ob der bestimmte Basisbandmessalgorithmus eine digitale Signalverarbeitung umfasst;

    falls der bestimmte Basisbandmessalgorithmus eine digitale Signalverarbeitung umfasst, Übertragen (516) der Daten zu einer Hardwarekomponente (300) zum Verarbeiten;

    falls der bestimmte Basisbandmessalgorithmus keine digitale Signalverarbeitung umfasst, Bestimmen, ob der bestimmte Basisbandmessalgorithmus für eine bestimmte Komponente optimiert ist;

    falls der bestimmte Basisbandmessalgorithmus für eine bestimmte Komponente optimiert ist, Übertragen (522) der Daten zu der bestimmten Komponente zum Verarbeiten; und

    falls der bestimmte Basisbandmessalgorithmus nicht für eine bestimmte Komponente optimiert ist, Ausgleichen des Verarbeitens der Daten zwischen einer Hardwarekomponente (300) und einer Softwarekomponente (302), basierend auf dem Typ des bestimmten Basisbandmessalgorithmus und dem momentanen Zustand der Hardware- und der Softwarekomponente.
Es folgen 4 Blatt Zeichnungen






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