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Dokumentenidentifikation DE102005000997A1 04.08.2005
Titel Integrierte Halbleiterschaltungen mit gestapelten Knotenkontaktstrukturen und Verfahren zum Herstellen solcher Vorrichtungen
Anmelder Samsung Electronics Co., Ltd., Suwon, Kyonggi, KR
Erfinder Jang, Jae-Hoon, Kyonggi, KR;
Jung, Soon-Moon, Yongin, Kyonggi, KR;
Kwak, Kun-Ho, Yongin, Kyonggi, KR;
Hwang, Byung-Jun, Gunpo, Kyonggi, KR
Vertreter Kuhnen & Wacker Patent- und Rechtsanwaltsbüro, 85354 Freising
DE-Anmeldedatum 07.01.2005
DE-Aktenzeichen 102005000997
Offenlegungstag 04.08.2005
Veröffentlichungstag im Patentblatt 04.08.2005
IPC-Hauptklasse H01L 27/11
IPC-Nebenklasse H01L 21/8244   H01L 27/12   H01L 21/84   G11C 11/40   
Zusammenfassung Integrierte Halbleiterschaltungen, die Dünnfilmtransistoren (TFTs) aufweisen, und Verfahren zum Herstellen von solchen integrierten Halbleiterschaltungen sind geschaffen. Die integrierten Halbleiterschaltungen können einen Bulk-Transistor (10a, 13d', 13s'), der an oder in einem Halbleitersubstrat (1) gebildet ist, und eine erste Zwischenschicht-Isolationsschicht (17) an dem Bulk-Transistor (10a, 13d', 13s') aufweisen. Ein unterer TFT (26a, 29d', 29s') kann an der ersten Zwischenschicht-Isolationsschicht (17) vorgesehen sein, und eine zweite Zwischenschicht-Isolationsschicht (33) kann an dem unteren TFT (26a, 29d', 29s') vorgesehen sein. Ein oberer TFT (42, 45s', 45d') kann an der zweiten Zwischenschicht-Isolationsschicht (33) vorgesehen sein, und eine dritte Zwischenschicht-Isolationsschicht (49) kann an dem oberen TFT (42, 45s', 45d') vorgesehen sein. Eine erste Störstellenregion (13d') des Bulk-Transistors, eine erste Störstellenregion (29d') des unteren TFT und eine erste Störstellenregion (45s') des oberen TFT können miteinander durch einen Knotenstecker (51a), der die erste, die zweite und die dritte Zwischenschicht-Isolationsschicht (17, 33, 49) durchdringt, elektrisch verbunden sein.

Beschreibung[de]
QUERVERWEIS AUF VERWANDTE ANMELDUNG

Diese Patentanmeldung nimmt die Priorität der koreanischen Patentanmeldung Nr. 2004-0002088, eingereicht am 12 Januar 2004, in Anspruch, deren Offenbarung hierin durch Bezugnehme, wie bakannt gamacht, in ihrer Gesamtheit augenomen ist.

GEBIET DER ERFINDUNG

Die vorliegende Erfindung bezieht sich auf integrierte Halbleiterschaltungen, und insbesondere auf Kontaktstrukturen für integrierte Halbleiterschaltungen.

HINTERGRUND DER ERFINDUNG

Wie es für Fachleute bekannt ist, können Halbleiterschaltungen von statischen Direktzugriffsspeichern (SRAM; SRAM = Static Random Access Memory) einen relativ niedrigen Leistungsverbrauch und hohe Betriebsgeschwindigkeiten im Vergleich zu integrierten Schaltungen von dynamischen Direktzugriffsspeichern (DRAM; DRAM = Dynamic Random Access Memory) zeigen. Als ein Resultat werden SRAM-Schaltungen weit verbreitet verwendet, um Cache-Speicher in Computern und tragbaren Verbraucherelektronikvorrichtungen zu implementieren.

Die Einheitszellen einer integrierten SRAM-Schaltung können beispielsweise entweder als eine Hochlastwiderstand-SRAM-Zelle oder als eine komplementäre Metall-Oxid-Halbleiter-(CMOS-; CMOS = Complementary Metal Oxide Semiconductor) SRAM-Zelle implementiert sein. Die Hochlastwiderstand-SRAM-Zellen verwenden typischerweise einen Widerstand mit einem hohen Widerstandswert als Last, und die CMOS-SRAM-Zellen verwenden einen p-Kanal oder "p-"Metall-Oxid-Halbleiter-(PMOS-; PMOS = P-type Metal Oxide Semiconductor) Transistor als Last.

Mindestens zwei Typen bzw. Arten von CMOS-SRAM-Einheitszellen sind in der Technik bekannt. Der erste Typ ist eine Dünnfilmtransistor-(TFT-; TFT = Thin Film Transistor) SRAM-Zelle, in der Dünnfilmtransistoren auf einem Halbleitersubstrat als Last gestapelt sind. Der zweite Typ der CMOS-SRAM-Einheitszelle ist eine Bulk-CMOS-SRAM-Zelle, die Bulk-Transistoren, die an einem Halbleitersubstrat als Last gebildet sind, verwendet.

Die Bulk-CMOS-SRAM-Zellen können eine hohe Zellenstabilität (d. h. gute niedrige Spannungscharakteristika und einen niedrigen Bereitschaftsstrom) im Vergleich zu TFT-SRAM-Zellen und Hochlastwiderstand-SRAM-Zellen zeigen. Dieser hohe Grad einer Zellenstabilität kann erreicht werden, da die Bulk-Transistoren in der Bulk-CMOS-SRAM-Zelle an bzw. auf einem einkristallinen Siliziumsubstrat gebildet sind, während die Dünnfilmtransistoren der TFT-SRAM-Zellen typischerweise unter Verwendung von Polysiliziumschichten gebildet sind. Die Bulk-CMOS-SRAM-Zellen können jedoch eine niedrige Integrationsdichte und/oder eine schwache Verriegelungs- bzw. Latch-Up-Sicherheit im Vergleich zu TFT-SRAM-Zellen aufweisen.

Jede SRAM-Einheitszelle weist typischerweise ein Paar von Knotenkontaktstrukturen auf. In den TFT-SRAM-Zellen verbindet jede der Knotenkontaktstrukturen eine P-Drain-Region des Lasttransistors mit einer N-Drain-Region eines Treibertransistors elektrisch. Ein ohmscher Kontakt ist typischerweise zwischen der P-Drain-Region des Lasttransistors und der N-Drain-Region des Treibertransistors vorgesehen.

Halbleitervorrichtungen, die TFTs, die über ein Halbleitersubstrat gestapelt sind, aufweisen, sind in dem US-Patent Nr. 6,022,766 an Chen et al., mit dem Titel "Semiconductor Structure Incorporating Thin Film Transistors and Methods for Its Manufacture", offenbart. Chen et al. offenbaren insbesondere eine Halbleitervorrichtung, bei der ein herkömmlicher Bulk-Transistor an oder in einem einkristallinen Siliziumsubstrat gebildet wird und ein Dünnfilmtransistor dann über den Bulk-Transistor gestapelt wird. Bei Chen et al. wird die Körperschicht des TFT durch Ablagern bzw. Abscheiden einer amorphen Siliziumschicht auf dem Halbleitersubstrat und einem Metallstecker (metal plug) gebildet. Diese amorphe Siliziumschicht wird dann über ein thermisches Behandlungsverfahren kristallisiert. Dieses thermische Behandlungsverfahren wandelt die amorphe Siliziumschicht in eine polykristalline oder eine "Polysilizium"-Schicht mit großen Körnern um. Die elektrischen Charakteristika dieser TFTs, die mit einer Polysiliziumkörperschicht gebildet sind, können möglicherweise nicht so gut wie die elektrischen Charakteristika von Bulk-Transistoren sein, die an oder in einem einzelnen kristallinen Siliziumsubstrat gebildet werden.

ZUSAMMENFASSUNG DER ERFINDUNG

Gemäß Ausführungsbeispielen der vorliegenden Erfindung sind integrierte Schaltungen geschaffen, die einen ersten Transistor mit ersten und zweiten Verunreinigungsregionen bzw. Störstellenregionen, der an oder in einem Halbleitersubstrat gebildet ist, aufweisen. Eine erste Zwischenschicht-Isolationsschicht ist an dem ersten Transistor vorgesehen, und ein zweiter Transistor mit einer ersten und einer zweiten Störstellenregion ist an der ersten Zwischenschicht-Isolationsschicht gegenüberliegend dem ersten Transistor vorgesehen. Eine zweite Zwischenschicht-Isolationsschicht ist an dem zweiten Transistor gegenüberliegend der ersten Zwischenschicht-Isolationsschicht vorgesehen, und ein dritter Transistor mit einer ersten und einer zweiten Störstellenregion ist an der zweiten Zwischenschicht-Isolationsschicht gegenüber dem zweiten Transistor vorgesehen. Eine dritte Zwischenschicht-Isolationsschicht ist schließlich an dem dritten Transistor gegenüber der zweiten Zwischenschicht-Isolationsschicht vorgesehen. Die integrierte Schaltung weist ferner einen Knotenstecker (node plug) auf, der die erste, zweite und dritte Zwischenschicht-Isolationsschicht durchdringt, um die erste Störstellenregion des ersten Transistors, die erste Störstellenregion des zweiten Transistors und die erste Störstellenregion des dritten Transistors miteinander elektrisch zu verbinden.

Bei bestimmten Ausführungsbeispielen der vorliegenden Erfindung kann der zweite Transistor den ersten Transistor überlappen, und der dritte Transistor kann den zweiten Transistor überlappen. Der erste Transistor kann ein Bulk-Transistor sein, während der zweite und der dritte Transistor Dünnfilmtransistoren sind. Der zweite und der dritte Transistor können einkristalline Dünnfilmtransistoren sein. Bei spezifischen Ausführungsbeispielen kann die integrierte Schaltung ferner einen unteren bzw. niedrigeren Knotenhalbeiterstecker, der zwischen der ersten Störstellenregion des zweiten Transistors und der ersten Störstellenregion des ersten Transistors vorgesehen ist, und einen höheren bzw. oberen Knotenhalbleiterstecker, der zwischen der ersten Störstellenregion des dritten Transistors und der ersten Störstellenregion des zweiten Transistors vorgesehen ist, aufweisen. Bei diesen Ausführungsbeispielen kann der Knotenstecker ferner mit den unteren und oberen Knotenhalbleitersteckern elektrisch verbunden sein. Die unteren und oberen Knotenhalbleiterstecker können einkristalline Halbleiterstecker sein. Der Knotenstecker kann ein Metallstecker, wie z. B. ein Wolframstecker oder ein Wolframstecker mit einer umgebenden Metallbarriereschicht, sein.

Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung sind Zellen eines statischen Direktzugriffsspeichers (SRAM) vorgesehen, die erste und zweite Bulk-Transistoren aufweisen, die zumindest teilweise in einem Halbleitersubstrat gebildet sind. Eine erste Zwischenschicht-Isolationsschicht ist an den ersten und den zweiten Bulk-Transistoren vorgesehen, und ein erster und zweiter unterer Dünnfilmtransistor sind an der ersten Zwischenschicht-Isolationsschicht vorgesehen. Eine zweite Zwischenschicht-Isolationsschicht ist an dem ersten und dem zweiten unteren Dünnfilmtransistor vorgesehen, und ein erster und ein zweiter oberer Dünnfilmtransistor sind an der zweiten Zwischenschicht-Isolationsschicht vorgesehen. Eine dritte Zwischenschicht-Isolationsschicht ist an dem ersten und dem zweiten oberen Dünnfilmtransistor vorgesehen. Ein erster Knotenstecker ist vorgesehen, der die erste, zweite und dritte Zwischenschicht-Isolationsschicht durchdringt, um eine erste Störstellenregion des ersten Bulk-Transistors, eine erste Störstellenregion des ersten unteren Dünnfilmtransistors und eine erste Störstellenregion des ersten oberen Dünnfilmtransistors miteinander elektrisch zu verbinden. Ein zweiter Knotenstecker ist schließlich vorgesehen, der die erste, zweite und dritte Zwischenschicht-Isolationsschicht durchdringt, um eine erste Störstellenregion des zweiten Bulk-Transistors, eine erste Störstellenregion des zweiten unteren Dünnfilmtransistors und eine erste Störstellenregion des zweiten oberen Dünnfilmtransistors miteinander elektrisch zu verbinden.

Bei bestimmten Ausführungsbeispielen der vorliegenden Erfindung kann der erste untere Dünnfilmtransistor den ersten Bulk-Transistor überlappen, und der zweite untere Dünnfilmtransistor kann den zweiten Bulk-Transistor überlappen. Der erste obere Dünnfilmtransistor kann ähnlicherweise den ersten unteren Dünnfilmtransistor überlappen, und der zweite obere Dünnfilmtransistor kann den zweiten unteren Dünnfilmtransistor überlappen. Der erste und der zweite untere Dünnfilmtransistor und der erste und der zweite obere Dünnfilmtransistor können jeweils einkristalline Dünnfilmtransistoren sein.

Bei Ausführungsbeispielen der vorliegenden Erfindung kann die SRAM-Zelle ferner einen ersten unteren Knotenhalbleiterstecker, der zwischen der ersten Störstellenregion des ersten unteren Dünnfilmtransistors und der ersten Störstellenregion des ersten Bulk-Transistors vorgesehen ist, und einen ersten oberen Knotenhalbleiterstecker, der zwischen der ersten Störstellenregion des ersten oberen Dünnfilmtransistors und der ersten Störstellenregion des ersten unteren Dünnfilmtransistors vorgesehen ist, aufweisen. Die SRAM-Zelle kann ferner einen zweiten unteren Knotenhalbleiterstecker aufweisen, der zwischen der ersten Störstellenregion des zweiten unteren Dünnfilmtransistors und der ersten Störstellenregion des zweiten Bulk-Transistors vorgesehen ist, und einen zweiten oberen Knotenhalbleiterstecker aufweisen, der zwischen der ersten Störstellenregion des zweiten oberen Dünnfilmtransistors und der ersten Störstellenregion des zweiten unteren Dünnfilmtransistors vorgesehen ist. Bei diesen Ausführungsbeispielen kann der erste Knotenstecker mit dem ersten unteren Knotenhalbleiterstecker und dem ersten oberen Knotenhalbleiterstrecker elektrisch verbunden sein, und der zweite Knotenstecker kann mit dem zweiten unteren Knotenhalbleiterstecker und dem zweiten oberen Knotenhalbleiterstecker elektrisch verbunden sein. Der erste und der zweite obere Knotenhalbleiterstecker und der erste und der zweite untere Knotenhalbleiterstecker können jeweils einkristalline Halbleiterstecker sein. Die ersten und zweiten Knotenstecker können Metallstecker, wie z. B. Wolframstecker oder Wolframstecker mit einer umgebenden Barrieremetallschicht, sein.

Der erste untere Knotenhalbleiterstecker kann den gleichen Leitfähigkeitstyp wie die erste Störstellenregion des ersten Bulk-Transistors aufweisen, und der zweite untere Knotenhalbleiterstecker kann den gleichen Leitfähigkeitstyp wie die erste Störstellenregion des zweiten Bulk-Transistors aufweisen. Bei anderen Ausführungsbeispielen kann der erste untere Knotenhalbleiterstecker einen anderen Leitfähigkeitstyp als die erste Störstellenregion des ersten Bulk-Transistors aufweisen, und der zweite untere Knotenhalbleiterstecker kann einen anderen Leitfähigkeitstyp als die erste Störstellenregion des zweiten Bulk-Transistors aufweisen. Bei diesen Ausführungsbeispielen kann der erste Knotenstecker in einer direkten Berührung mit der ersten Störstellenregion des ersten Bulk-Transistors sein, und der zweite Knotenstecker kann in einer direkten Berührung mit der ersten Störstellenregion des zweiten Bulk-Transistors sein.

Bei bestimmten Ausführungsbeispielen der SRAM-Zelle können der erste und der zweite Bulk-Transistor ein erster bzw. ein zweiter N-Kanal-Treibertransistor sein, wobei die erste Störstellenregion des ersten und des zweiten Bulk-Transistors jeweils eine Drain-Region sind. Die Gate-Elektrode des ersten N-Kanal-Treibers kann mit dem zweiten Knotenstecker elektrisch verbunden sein, und die Gate-Elektrode des zweiten N-Kanal-Treibers kann mit dem ersten Knotenstecker elektrisch verbunden sein. Der erste und der zweite untere Dünnfilmtransistor können ein erster bzw. ein zweiter P-Kanal-Lasttransistor sein, und der erste und der zweite obere Dünnfilmtransistor können ein erster bzw. ein zweiter N-Kanal-Übertragungstransistor sein. Die erste Störstellenregion des ersten und des zweiten unteren Dünnfilmtransistors kann jeweils eine Drain-Region sein, und die erste Störstellenregion des ersten und des zweiten oberen Dünnfilmtransistors kann jeweils eine Source-Region sein. Die Gate-Elektrode des ersten P-Kanal-Lasttransistors kann mit dem zweiten Knotenstecker elektrisch verbunden sein, und die Gate-Elektrode des zweiten P-Kanal-Lasttransistors kann mit dem ersten Knotenstecker elektrisch verbunden sein. Die Gate-Elektroden des ersten und des zweiten N-Kanal-Übertragungstransistors können miteinander elektrisch verbunden sein, um als eine Wortleitung zu wirken.

Bei den oben erwähnten Ausführungsbeispielen kann die SRAM-Zelle ferner eine Erdleitung bzw. Masseleitung aufweisen, die mit den Source-Regionen des ersten und des zweiten N-Kanal-Treibertransistors elektrisch verbunden ist, und eine Stromleitung aufweisen, die mit den Source-Regionen des ersten und des zweiten P-Kanal-Lasttransistors elektrisch verbunden ist. Die SRAM-Zelle kann ferner eine erste Bitleitung, die mit der Drain-Region des ersten N-Kanal-Übertragungstransistors elektrisch verbunden ist, und eine zweite Bitleitung, die mit der Drain-Region des zweiten N-Kanal-Übertragungstransistor elektrisch verbunden ist, aufweisen. Die erste Bitleitung kann im Wesentlichen senkrecht zu einer Gate-Elektrode des ersten N-Kanal-Treibertransistors, einer Gate-Elektrode des ersten P-Kanal-Lasttransistors und einer Gate-Elektrode des ersten N-Kanal-Übertragungstransistors sein, betrachtet von einer Achse, die senkrecht zu der Hauptebene des Halbleitersubstrats ist, und die zweite Bitleitung kann im Wesentlichen senkrecht zu einer Gate-Elektrode des zweiten N-Kanal-Treibertransistors, einer Gate-Elektrode des zweiten P-Kanal-Lasttransistors und einer Gate-Elektrode des zweiten N-Kanal-Übertragungstransistors sein, betrachtet von einer Achse, die senkrecht zu der Hauptebene des Halbleitersubstrats ist.

Bei anderen Ausführungsbeispielen der vorliegenden Erfindung können der erste und der zweite untere Dünnfilmtransistor ein erster bzw. ein zweiter N-Kanal-Übertragungstransistor sein, und der erste und der zweite obere Dünnfilmtransistor können ein erster bzw. ein zweiter P-Kanal-Lasttransistor sein.

Bei weiteren Ausführungsbeispielen der vorliegenden Erfindung sind Zellen mit einem statischen Direktzugriffsspeicher (SRAM) vorgesehen, die eine Trennschicht in einem Halbleitersubstrat aufweisen, die eine erste und eine zweite aktive Region definiert. Ein erster und ein zweiter Bulk-Transistor sind zumindest teilweise in der ersten bzw. zweiten aktiven Region vorgesehen. Eine erste Zwischenschicht-Isolationsschicht ist an dem ersten und dem zweiten Bulk-Transistor vorgesehen, und ein erstes und ein zweites einkristallines unteres Körpermuster bzw. eine Körperstruktur sind an der ersten Zwischenschicht-Isolationsschicht vorgesehen. Ein erster und ein zweiter unterer Dünnfilmtransistor sind an oder in dem ersten bzw. zweiten unteren Körpermuster vorgesehen, und eine zweite Zwischenschicht-Isolationsschicht ist an dem ersten und dem zweiten unteren Dünnfilmtransistor vorgesehen. Ein erstes und ein zweites einkristallines oberes Körpermuster sind an der zweiten Zwischenschicht-Isolationsschicht vorgesehen, und ein erster und ein zweiter oberer Dünnfilmtransistor sind an oder in dem ersten bzw. zweiten oberen Körpermuster vorgesehen. Eine dritte Zwischenschicht-Isolationsschicht ist an dem ersten und dem zweiten oberen Dünnfilmtransistor vorgesehen. Ein erster Knotenstecker ist vorgesehen, der die erste, zweite und dritte Zwischenschicht-Isolationsschicht durchdringt, um eine erste Störstellenregion des ersten Bulk-Transistors, eine erste Störstellenregion des ersten unteren Dünnfilmtransistors und eine erste Störstellenregion des ersten oberen Dünnfilmtransistors miteinander elektrisch zu verbinden, und ein zweiter Knotenstecker ist vorgesehen, der die erste, zweite und dritte Zwischenschicht-Isolationsschicht durchdringt, um eine erste Störstellenregion des zweiten Bulk-Transistors, eine erste Störstellenregion des zweiten unteren Dünnfilmtransistors und eine erste Störstellenregion des zweiten oberen Dünnfilmtransistors miteinander elektrisch zu verbinden.

Bei bestimmten Ausführungsbeispielen dieser SRAM-Zellen können der erste und der zweite Bulk-Transistor ein erster bzw. ein zweiter N-Kanal-Treibertransistor sein. Die erste Störstellenregion von sowohl dem ersten als auch dem zweiten Bulk-Transistor kann eine Drain-Region sein. Die Gate-Elektrode des ersten N-Kanal-Treibertransistors kann mit dem zweiten Knotenstecker elektrisch verbunden sein, und die Gate-Elektrode des zweiten N-Kanal-Treibertransistors kann mit dem ersten Knotenstecker elektrisch verbunden sein. Der erste und der zweite untere Dünnfilmtransistor können ein erster bzw. zweiter P-Kanal-Lasttransistor sein, und der erste und der zweite obere Dünnfilmtransistor können ein erster bzw. zweiter N-Kanal-Übertragungstransistor sein. Die erste Störstellenregion des ersten und des zweiten unteren Dünnfilmtransistors kann eine Drain-Region sein, und die erste Störstellenregion des ersten und des zweiten oberen Dünnfilmtransistors kann eine Source-Region sein.

Die SRAM-Zelle kann ferner eine erste aktive Masseregion, die sich von einem ersten Ende der ersten aktiven Region in einer Richtung senkrecht zu der ersten aktiven Region erstreckt, und eine zweite aktive Masseregion, die sich von einem ersten Ende der zweiten aktiven Region in einer Richtung senkrecht zu der zweiten aktiven Region erstreckt, aufweisen.

Die Gate-Elektrode des ersten Lasttransistors kann eine Gate-Elektrode des ersten Treibertransistors überlappen, und eine Gate-Elektrode des zweiten Lasttransistors kann die Gate-Elektrode des zweiten Treibertransistors überlappen. Die Gate-Elektrode des ersten Lasttransistors kann mit dem zweiten Knotenstecker elektrisch verbunden sein, und die Gate-Elektrode des zweiten Lasttransistors kann mit dem ersten Knotenstecker elektrisch verbunden sein. Das erste untere Körpermuster kann eine Erweiterung bzw. eine Verlängerung aufweisen, die einen Abschnitt der ersten aktiven Masseregion überlappt, und das zweite untere Körpermuster kann eine Erweiterung aufweisen, die einen Abschnitt der zweiten aktiven Masseregion überlappt.

Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung sind Verfahren zum Herstellen einer Zelle eines statischen Direktzugriffsspeichers (SRAM) geschaffen. Bei diesen Verfahren können ein erster und ein zweiter Bulk-Transistor an oder in einem Halbleitersubstrat gebildet werden. Jeder der Bulk-Transistoren kann erste und zweite voneinander beabstandete Störstellenregionen und eine Gate-Elektrode, die an einer Kanalregion vorgesehen ist, die zwischen der ersten und der zweiten Störstellenregion vorgesehen ist, aufweisen. Eine erste Zwischenschicht-Isolationsschicht kann dann an dem Halbleitersubstrat, das den ersten und den zweiten Bulk-Transistor aufweist, gebildet werden, und ein erster und ein zweiter unterer Knotenhalbleiterstecker können gebildet werden, die die erste Zwischenschicht-Isolationsschicht durchdringen, um in einem elektrischen Kontakt mit der ersten Störstellenregion des ersten Bulk-Transistors bzw. der ersten Störstellenregion des zweiten Bulk-Transistors zu sein. Ein erster und ein zweiter unterer Dünnfilmtransistor können dann an der ersten Zwischenschicht-Isolationsschicht gebildet werden. Jeder dieser Transistoren kann erste und zweite voneinander beabstandete Störstellenregionen und eine Gate-Elektrode, die an einer Kanalregion vorgesehen ist, die zwischen der ersten und der zweiten Störstellenregion vorgesehen ist, aufweisen. Die erste Störstellenregion des ersten unteren Dünnfilmtransistors kann mit dem ersten unteren Knotenhalbleiterstecker in einem elektrischen Kontakt sein, und die erste Störstellenregion des zweiten unteren Dünnfilmtransistors kann mit dem zweiten unteren Knotenhalbleiterstecker in einem elektrischen Kontakt sein. Der erste untere Dünnfilmtransistor kann gebildet werden, um den ersten Bulk-Transistor zu überlappen, und der zweite untere Dünnfilmtransistors kann gebildet werden, um den zweiten Bulk-Transistor zu überlappen.

Eine zweite Zwischenschicht-Isolationsschicht kann als Nächstes an dem Halbleitersubstrat, das den ersten und den zweiten unteren Dünnfilmtransistor aufweist, gebildet werden, und der erste und der zweite obere Knotenhalbleiterstecker können gebildet werden, um die zweite Zwischenschicht-Isolationsschicht zu durchdringen, um mit der ersten Störstellenregion des ersten unteren Dünnfilmtransistors bzw. der ersten Störstellenregion des zweiten unteren Dünnfilmtransistors in einem elektrischen Kontakt zu sein. Dann können der erste und der zweite obere Dünnfilmtransistor an der zweiten Zwischenschicht-Isolationsschicht gebildet werden. Jeder dieser Transistoren kann erste und zweite voneinander beabstandete Störstellenregionen und eine Gate-Elektrode, die an einer Kanalregion vorgesehen ist, die zwischen den ersten und zweiten Störstellenregionen vorgesehen ist, aufweisen. Die erste Störstellenregion des ersten oberen Dünnfilmtransistors kann in einem elektrischen Kontakt mit dem ersten oberen Knotenhalbleiterstecker sein, und der zweite obere Dünnfilmtransistor kann in einem elektrischen Kontakt mit dem zweiten oberen Knotenhalbleiterstecker sein. Der erste obere Dünnfilmtransistor kann den ersten unteren Dünnfilmtransistor überlappen, und der zweite obere Dünnfilmtransistor kann den zweiten unteren Dünnfilmtransistor überlappen.

Eine dritte Zwischenschicht-Isolationsschicht kann dann an dem Halbleitersubstrat, das den ersten und den zweiten oberen Dünnfilmtransistor aufweist, gebildet werden, und ein erster und ein zweiter Knotenstecker, die mindestens die erste, die zweite und die dritte Zwischenschicht-Isolationsschicht durchdringen, können gebildet werden.

Der erste Knotenstecker kann die erste Störstellenregion des ersten Bulk-Transistors, die erste Störstellenregion des ersten unteren Dünnfilmtransistors und die erste Störstellenregion des ersten oberen Dünnfilmtransistors miteinander elektrisch verbinden, und der zweite Knotenstecker kann die erste Störstellenregion des zweiten Bulk-Transistors, die erste Störstellenregion des zweiten unteren Dünnfilmtransistors und die erste Störstellenregion des zweiten oberen Dünnfilmtransistors miteinander elektrisch verbinden.

Bei spezifischen Ausführungsbeispielen dieses Verfahrens können der erste und der zweite untere Knotenhalbleiterstecker durch Mustern bzw. Strukturieren der ersten Zwischenschicht-Isolationsschicht gebildet werden, um ein erstes und ein zweites unteres Knotenkontaktloch zu bilden, die jeweils die erste Störstellenregion des ersten Bulk-Transistors und die erste Störstellenregion des zweiten Bulk-Transistors freilegen. Selektive epitaktische Aufwachsverfahren können dann verwendet werden, um den ersten und den zweiten einkristallinen Halbleiterstecker in dem ersten bzw. zweiten unteren Knotenkontaktloch zu bilden. Der erste und der zweite obere Knotenhalbleiterstecker können auf eine ähnliche Art und Weise wie bei dem Verfahren gebildet werden, das oben beschrieben ist, um den ersten und den zweiten unteren Knotenhalbleiterstecker zu bilden.

Der erste untere Dünnfilmtransistor kann durch Bilden eines ersten unteren Körpermusters an der ersten Zwischenschicht-Isolationsschicht und in einer direkten Berührung mit dem ersten unteren einkristallinen Stecker gebildet werden. Der erste untere Dünnfilmtransistor wird dann an oder in dem ersten unteren Körpermuster gebildet. Der zweite untere Dünnfilmtransistor kann ähnlicherweise durch Bilden eines zweiten unteren Körpermusters an der ersten Zwischenschicht-Isolationsschicht und in einer direkten Berührung mit dem zweiten unteren einkristallinen Stecker gebildet werden. Der zweite untere Dünnfilmtransistor kann dann an oder in dem zweiten unteren Körpermuster gebildet werden. Das erste und das zweite untere Körpermuster können unter Verwendung des ersten bzw. zweiten unteren einkristallinen Steckers als Keimmuster gebildet werden.

Das erste und das zweite untere Körpermuster können entweder als amorphe und/oder polykristalline Schichten gebildet werden, die dann unter Verwendung von Festphasen-Epitaxieverfahren kristallisiert werden können. Der erste und der zweite obere Dünnfilmtransistor können unter Verwendung von ähnlichen Verfahren gebildet werden.

Zusätzliche Verfahren zum Bilden von integrierten Schaltungen und SRAM-Zellen, die im Vorhergehenden beschriebenen spezifischen Ausführungsbeispielen der vorliegenden Erfindung entsprechen, sind ebenfalls vorgesehen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die beigefügten Zeichnungen, die umfasst sind, um ein weiteres Verständnis der Erfindung zu liefern, und in dieser Anmeldung enthalten sind und ein Teil derselben bilden, stellen bestimmte Ausführungsbeispiele der Erfindung dar. Es zeigen:

1 ein äquivalentes Schaltungsdiagramm eines Ausführungsbeispiels einer CMOS-SRAM-Zelle;

2 eine Draufsicht, die aktive Regionen und Treiber-Gate-Elektroden von CMOS-SRAM-Zellen gemäß Ausführungsbeispielen der vorliegenden Erfindung darstellt;

3 eine Draufsicht, die einen ersten und einen zweiten unteren Knotenhalbleiterstecker und eine erste und eine zweite untere einkristalline Körperschicht von CMOS-SRAM-Zellen gemäß Ausführungsbeispielen der vorliegenden Erfindung darstellt;

4 eine Draufsicht, die eine erste und eine zweite Last-Gate-Elektrode und einen ersten und einen zweiten oberen Knotenhalbleiterstecker von CMOS-SRAM-Zellen gemäß Ausführungsbeispielen der vorliegenden Erfindung darstellt;

5 eine Draufsicht, die eine erste und eine zweite obere einkristalline Körperschicht und Wortleitungen von CMOS-SRAM-Zellen gemäß Ausführungsbeispielen der vorliegenden Erfindung darstellt;

6 eine Draufsicht, die einen ersten und einen zweiten Knotenstecker von CMOS-SRAM-Zellen gemäß Ausführungsbeispielen der vorliegenden Erfindung darstellt;

7 eine Draufsicht, die einen ersten und einen zweiten Stromleitungskontaktstecker und einen ersten und einen zweiten Masseleitungskontaktstecker von CMOS-SRAM-Zellen gemäß Ausführungsbeispielen der vorliegenden Erfindung darstellt;

8 eine Draufsicht, die eine Stromleitung und eine Masseleitung von CMOS-SRAM-Zellen gemäß Ausführungsbeispielen der vorliegenden Erfindung darstellt;

9 eine Draufsicht, die einen ersten und einen zweiten Bitleitungskontaktstecker sowie eine erste und eine zweite Bitleitung von CMOS-SRAM-Zellen gemäß Ausführungsbeispielen der vorliegenden Erfindung darstellt;

10A17A jeweilige Querschnittsansichten entlang der Linie I-I der 29, um Verfahren zum Herstellen von CMOS-SRAM-Zellen gemäß Ausführungsbeispielen der vorliegenden Erfindung darzustellen;

10B17B jeweilige Querschnittsansichten entlang der Linie II-II der 2-9, um Verfahren zum Herstellen von CMOS-SRAM-Zellen gemäß Ausführungsbeispielen der vorliegenden Erfindung darzustellen; und

14C eine Querschnittsansicht, die eine erste Knotenkontaktstruktur von CMOS-SRAM-Zellen gemäß anderen Ausführungsbeispielen der vorliegenden Erfindung darstellt.

DETAILLIERTE BESCHREIBUNG DER ERFINDUNG

Ausführungsbeispiele der vorliegenden Erfindung sind im Folgenden vollständiger unter Bezugnahme auf die beigefügten Zeichnungen, in denen Ausführungsbeispiele der Erfindung gezeigt sind, beschrieben. Diese Erfindung kann jedoch in vielen unterschiedlichen Formen ausgeführt sein und sollte nicht als auf die hierin bekannt gemachten Ausführungsbeispiele begrenzt aufgefasst werden. Diese Ausführungsbeispiele sind vielmehr vorgesehen, so dass diese Offenbarung gründlich und vollständig ist, und werden Fachleuten vollständig den Schutzbereich der Erfindung vermitteln. Gleiche Ziffern beziehen sich durchgehend auf gleiche Elemente.

Es ist offensichtlich, dass, obwohl die Ausdrücke erstens, zweitens, etc. hierin verwendet werden können, um verschiedene Elemente zu beschreiben, diese Elemente nicht durch diese Ausdrücke begrenzt werden sollen. Diese Ausdrücke werden lediglich verwendet, um ein Element von einem anderen zu unterscheiden. Beispielsweise kann ein erstes Element als ein zweites Element bezeichnet werden, und ähnlicherweise kann ein zweites Element als ein erstes Element bezeichnet werden, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Wie hierin verwendet, umfasst der Ausdruck "und/oder" jede und alle Kombinationen von einem oder mehreren der zugeordneten aufgelisteten Gegenstände.

Es ist offensichtlich, dass, wenn auf ein Element, wie z. B. eine Schicht, eine Region oder ein Substrat, als sich "auf oder an" oder "oben auf oder oben an" ein anderes Element erstreckend Bezug genommen wird, sich dasselbe direkt auf oder an oder direkt auf oder an das andere Element erstrecken kann oder dazwischen liegende Elemente ebenfalls vorhanden sein können. Wenn auf ein Element als sich "direkt auf oder an" oder sich "direkt auf" ein anderes Element "hinauf" erstreckend Bezug genommen wird, sind keine dazwischen liegenden Elemente vorhanden. Es ist ferner offensichtlich, dass, wenn auf ein Element als mit einem anderen Element "verbunden" oder "gekoppelt" Bezug genommen wird, dasselbe mit dem anderen Element direkt verbunden oder gekoppelt sein kann oder dazwischen liegende Elemente vorhanden sein können. Wenn im Gegensatz dazu auf ein Element als mit einem anderen Element "direkt verbunden" oder "direkt gekoppelt" Bezug genommen wird, sind keine dazwischen liegenden Elemente vorhanden. Andere Wörter, die verwendet werden, um die Beziehung zwischen Elementen zu beschreiben, sollten auf eine gleiche Art und Weise (d. h. "zwischen" gegenüber "direkt zwischen", "benachbart" gegenüber "direkt benachbart" etc.) interpretiert werden.

Relative Ausdrücke, wie z. B. "unterhalb" oder "oberhalb" oder "oberer bzw. höherer" oder "unterer bzw. niedrigerer" oder "horizontal" oder "vertikal" können hierin verwendet werden, um eine Beziehung zwischen einem Element, einer Schicht oder einer Region zu einem anderen Element, einer Schicht oder einer Region, wie in den Figuren dargestellt, zu beschreiben. Es ist offensichtlich, dass diese Ausdrücke unterschiedliche Ausrichtungen der Vorrichtung zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen sollen.

Es ist offensichtlich, dass, wie hierin verwendet, die Ausdrücke "Reihe" und "Spalte" zwei nicht parallele Richtungen zeigen, die zueinander orthogonal sein können. Die Ausdrücke Reihe und Spalte zeigen jedoch keine spezielle horizontale oder vertikale Ausrichtung.

Ausführungsbeispiele dieser Erfindung sind hierin unter Bezugnahme auf die Querschnittsdarstellungen, die schematische Darstellungen von idealisierten Ausführungsbeispielen (und Zwischenstrukturen) der Erfindung sind, beschrieben. Die Dicke von Schichten und Regionen in den Zeichnungen kann zur Klarheit übertrieben dargestellt sein. Zusätzlich sind Variationen von den Formen der Darstellungen als ein Resultat von beispielsweise Herstellungsverfahren und/oder Toleranzen zu erwarten. Ausführungsbeispiele der Erfindung sollten somit nicht auf die speziellen Formen von Regionen, die hierin dargestellt sind, begrenzt aufgefasst werden, sollen jedoch Abweichungen der Formen, die beispielsweise aus der Herstellung resultieren, umfassen. Eine implantierte Region, die beispielsweise als ein Rechteck dargestellt ist, wird beispielsweise typischerweise abgerundete oder gekrümmte Merkmale und/oder einen Gradienten der Implantationsstoffkonzentration an den Kanten derselben und nicht eine binäre Änderung von einer implantierten zu einer nicht implantierten Region aufweisen. Ähnlicherweise wird eine vergrabene Region, die durch eine Implantation gebildet ist, zu einer bestimmten Implantation in der Region zwischen der vergrabenen Region und der Oberfläche, durch die die Implantation stattfindet, führen. Die Regionen, die in den Figuren dargestellt sind, sind somit in ihrer Natur schematisch, und ihre Formen sollen nicht die tatsächliche Form einer Region einer Vorrichtung darstellen und nicht den Schutzbereich der Erfindung begrenzen.

Die hierin verwendete Terminologie dient dem Zweck des Beschreibens von lediglich speziellen Ausführungsbeispielen und soll nicht die Erfindung begrenzen. Wie hierin verwendet, sollen die Singularformen "ein, eine, einer, eines" und "der, die, das" die Pluralformen ebenso umfassen, es sei denn, dass der Zusammenhang es deutlich anders zeigt. Es ist ferner offensichtlich, dass die Ausdrücke "aufweisen", "aufweisend", "umfassen" und/oder "umfassend", wenn dieselben hierin verwendet werden, die Anwesenheit von gegebenen Merkmalen, Ganzzahlen, Schritten, Tätigkeiten, Elementen und/oder Komponenten spezifizieren, jedoch nicht die Anwesenheit oder Hinzufügung von einem oder mehreren anderen Merkmalen, Ganzzahlen, Schritten, Tätigkeiten, Elementen, Komponenten und/oder Gruppen derselben ausschließen.

Alle Ausdrücke (einschließlich technische und wissenschaftliche Ausdrücke), die hierin verwendet werden, besitzen die gleiche Bedeutung, wie sie von Fachleuten, die diese Erfindung betrifft, allgemein verstanden wird, es sei denn, dass es anders definiert ist. Es ist ferner offensichtlich, dass Ausdrücke, wie z. B. dieselben, die allgemein in Wörterbüchern verwendet werden, als eine Bedeutung besitzend interpretiert werden sollten, die mit ihrer Bedeutung im Zusammenhang mit der relevanten Technik konsistent ist, und nicht in einer idealisierten oder einem übermäßig formalen Sinn interpretiert werden sollten, es sei denn, dass es ausdrücklich hierin so definiert ist.

1 ist ein exemplarisches äquivalentes Schaltungsdiagramm einer CMOS-SRAM-Zelle. Wie in 1 gezeigt ist, weist die CMOS-SRAM-Zelle ein Paar von Treibertransistoren TD1 und TD2, ein Paar von Übertragungstransistoren TT1 und TT2 und ein Paar von Lasttransistoren TL1 und TL2 auf. In 1 sind die Treibertransistoren TD1 und TD2 und die Übertragungstransistoren TT1 und TT2 NMOS-Transistoren, während die Lasttransistoren TL1 und TL2 PMOS-Transistoren sind.

Der erste Übertragungstransistor TT1 und der erste Treibertransistor TD1 sind seriell bzw. in Reihe geschaltet. Die Source-Region des ersten Treibertransistors TD1 ist mit einer Masseleitung Vss elektrisch verbunden, und die Drain-Region des ersten Übertragungstransistors TT1 ist mit einer ersten Bitleitung BL1 elektrisch verbunden. Der zweite Treibertransistor TD2 und der zweite Übertragungstransistor TT2 sind ähnlicherweise in Reihe geschaltet, und die Source-Region des zweiten Treibertransistors TD2 ist mit der Masseleitung Vss elektrisch verbunden, während die Drain-Region des zweiten Übertragungstransistors TT2 mit einer zweiten Bitleitung BL2 elektrisch verbunden ist.

Wie es ferner in 1 gezeigt ist, ist die Source-Region des ersten Lasttransistors TL1 mit einer Stromleitung Vcc elektrisch verbunden, und die Drain-Region des ersten Lasttransistors ist mit der Drain-Region des ersten Treibertransistors TD1 elektrisch verbunden. Die Source-Region des zweiten Lasttransistors TL2 ist ähnlicherweise mit der Stromleitung Vcc elektrisch verbunden, und die Drain-Region des zweiten Lasttransistors TL2 ist mit der Drain-Region des zweiten Treibertransistors TD2 elektrisch verbunden. Die Drain-Region des ersten Lasttransistors TL1, die Drain-Region des ersten Treibertransistors TD1 und die Source-Region des ersten Übertragungstransistors TT1 entsprechen einem ersten Knoten N1. Die Drain-Region des zweiten Lasttransistors TL2, die Drain-Region des zweiten Treibertransistors TD2 und die Source-Region des zweiten Übertragungstransistors TT2 entsprechen einem zweiten Knoten N2. Die Gate-Elektrode des ersten Treibertransistors TD1 und die Gate-Elektrode des ersten Lasttransistors TL1 sind mit dem zweiten Knoten N2 elektrisch verbunden, und die Gate-Elektrode des zweiten Treibertransistors TD2 und die Gate-Elektrode des zweiten Lasttransistors TL2 sind mit dem ersten Knoten N1 elektrisch verbunden. Wie weiter in 1 gezeigt ist, sind die Gate-Elektroden des ersten und des zweiten Übertragungstransistors TT1 und TT2 mit einer Wortleitung WL elektrisch verbunden.

Die im Vorhergehenden beschriebene CMOS-SRAM-Zelle kann einen großen Störabstand und einen kleinen Bereitschaftsstrom im Vergleich zu einer Hochlastwiderstand-SRAM-Zelle zeigen. Dementsprechend werden integrierte CMOS-SRAM-Schaltungen häufig in Hochleistungs-SRAM-Anwendungen verwendet, die eine relativ niedrige Stromspannung erfordern. Bei solchen Anwendungen können die TFT-SRAM-Zellen Vorteile hinsichtlich der Integrationsdichte und der Verriegelungssicherheit im Vergleich zu Bulk-CMOS-SRAM-Zellen aufweisen, wenn die TFT-SRAM-Zelle Hochleistungs-P-Kanal-TFTs mit verbesserten elektrischen Charakteristika, die P-Kanal-Bulk-Transistoren entsprechen, die als Lasttransistoren der Bulk-CMOS-SRAM-Zelle verwendet werden, aufweisen.

Um die Leistung der P-Kanal-TFTs zu verbessern, können die TFTs mit einem einkristallinen Halbleiterkörpermuster gebildet sein. Es können ferner ohmsche Kontakte an dem ersten und dem zweiten Konten N1 und N2, die in 1 gezeigt sind, gebildet sein.

Wenn die Übertragungstransistoren TT1 und TT2, die in 1 gezeigt sind, ferner über das Halbleitersubstrat gestapelt sind, kann der Bereich jeder SRAM-Zelle im Vergleich zu dem Bereich bzw. der Fläche von herkömmlichen TFT-SRAM-Zellen bemerkenswert reduziert werden.

29 sind Draufsichten, die Strukturen von kompakten TFT-SRAM-Zellen gemäß Ausführungsbeispielen der vorliegenden Erfindung darstellen. Jede der 29 zeigt 4 Einheitszellen. In den 27 sind ein Paar von Einheitszellen, die entlang einer y-Achse zueinander benachbart sind, hinsichtlich einer x-Achse symmetrisch, und ein Paar von Einheitszellen, die entlang der x-Achse zueinander benachbart sind, sind hinsichtlich der y-Achse symmetrisch.

Die 10A17A sind jeweils Querschnittsansichten entlang der Linie I-I der 2-9, um Verfahren zum Herstellen von TFT-SRAM-Zellen gemäß Ausführungsbeispielen der vorliegenden Erfindung darzustellen. 10B17B sind jeweils Querschnittsansichten entlang der Linie II-II der 29, um weiter Verfahren zum Herstellen von TFT-SRAM-Zellen gemäß Ausführungsbeispielen der vorliegenden Erfindung darzustellen.

Zuerst werden die Strukturen der TFT-SRAM-Zellen gemäß Ausführungsbeispielen der vorliegenden Erfindung unter Bezugnahme auf die 2-9, 17A und 17B beschrieben.

Bezug nehmend auf die 2, 17A und 17B ist eine Trennschicht 3 an oder in einer vorbestimmten Region eines Halbleitersubstrats 1 vorgesehen, um eine erste und eine zweite aktive Region 3a und 3b in jeder Einheitszelle zu definieren. Das Halbleitersubstrat 1 kann ein einkristallines Halbleitersubstrat, wie z. B. ein einkristallines Siliziumsubstrat, sein. Wie am besten aus 2 zu sehen ist, können die erste und die zweite aktive Region 3a und 3b angeordnet sein, um parallel zu einer y-Achse zu sein. Ein Ende der ersten aktiven Region 3a kann sich ferner parallel zu einer x-Achse erstrecken, um eine erste aktive Masseregion 3s' vorzusehen, und ein Ende der zweiten aktiven Region 3b kann sich ähnlicherweise parallel zu der x-Achse erstrecken, um eine zweite aktive Masseregion 3s'' vorzusehen. Als ein Resultat können die erste und die zweite aktive Masseregion 3s' und 3s'' parallel zueinander angeordnet sein.

Ein erstes und ein zweites Treiber-Gate-Muster 10a und 10b sind vorgesehen, die über die erste und die zweite aktive Region 3a bzw. 3b kreuzen. Die ersten Treiber-Gate-Muster 10a können parallel zu den zweiten Treiber-Gate-Mustern 10b angeordnet sein. Wie in 17A gezeigt ist, kann das erste Treiber-Gate-Muster 10a eine erste Treiber-Gate-Elektrode 7a und ein erstes Deckisolationsschichtmuster 9a, die aufeinander folgend gestapelt sind, aufweisen. Wie in 17B gezeigt, kann das zweite Treiber-Gate-Muster 10b eine zweite Treiber-Gate-Elektrode 7b und ein zweites Deckisolationsschichtmuster 9b, die aufeinander folgend gestapelt sind, aufweisen. Eine Gate-Isolationsschicht 5 kann zwischen den Treiber-Gate-Mustern 10a und 10b und den aktiven Regionen 3a bzw. 3b angeordnet sein.

Wie in 17A gezeigt, ist eine erste Drain-Region 13d' an oder in einer Oberfläche der ersten aktiven Region 3a vorgesehen. Die erste Drain-Region 13d' kann benachbart zu dem ersten Treiber-Gate-Muster 10a sein und gegenüber der ersten aktiven Masseregion 3s' positioniert sein. Eine erste Source-Region 13s' kann an oder in einer Oberfläche der ersten aktiven Masseregion 3s' und an oder in einer Oberfläche der ersten aktiven Region 3a vorgesehen sein. Die erste Source-Region 13s' kann benachbart zu dem ersten Treiber-Gate-Muster 10a sein und gegenüber der ersten Drain-Region 13d' positioniert sein.

Wie in 17B gezeigt, ist ähnlicherweise eine zweite Drain-Region 13d'' an oder in einer Oberfläche der zweiten aktiven Region 3b vorgesehen. Die zweite Drain-Region 13d'' kann benachbart zu dem zweiten Treiber-Gate-Muster 10b sein und gegenüber der zweiten aktiven Masseregion 3s'' positioniert sein. Eine zweite Source-Region 13s'' kann an oder in einer Oberfläche der zweiten aktiven Masseregion 3s'' und an oder in einer Oberfläche der zweiten aktiven Region 3b vorgesehen sein. Die zweite Source-Region 13s'' kann zu dem zweiten Treiber-Gate-Muster 10b benachbart sein und gegenüber der zweiten Drain-Region 13d'' positioniert sein.

Die erste und die zweite Source-Region 13s' und 13s'' und die erste und die zweite Drain-Region 13d' und 13d'' können leicht dotierte Drain-(LDD-) Typ-Störstellenregionen sein. Treiber-Gate-Abstandshalter 11 können zusätzlich an oder in Seitenwänden des ersten und des zweiten Treiber-Gate-Musters 10a und 10b vorgesehen sein.

Das erste Treiber-Gate-Muster 10a kann sich erstrecken, um benachbart zu der zweiten Drain-Region 13d'' zu sein. Das zweite Treiber-Gate-Muster 10b kann sich ähnlicherweise erstrecken, um benachbart zu der ersten Drain-Region 13d' zu sein.

Das erste Treiber-Gate-Muster 10a, die erste Drain-Region 13d' und die erste Source-Region 13s' bilden einen ersten Bulk-Transistor, wie z. B. der erste Treibertransistors TD1 in 1. Ähnlicherweise bilden das zweite Treiber-Gate-Muster 10b, die zweite Drain-Region 13d'' und die zweite Source-Region 13s'' einen zweiten Bulk-Transistor, wie z. B. den zweiten Treibertransistor TD2 von 1. Bei Ausführungsbeispielen der vorliegenden Erfindung können somit der erste und der zweite Treibertransistor TD1 und TD2 N-Bulk-Transistoren sein, die an oder in dem Halbleitersubstrat gebildet sind. Wie in 2, 17A und 17B gezeigt, kann der Bereich, der durch den ersten und den zweiten Treibertransistor TD1 und TD2 eingenommen wird, einen wesentlichen Prozentsatz des Bereichs der SRAM-Zelle aufweisen. Gemäß Ausführungsbeispielen der vorliegenden Erfindung können dementsprechend SRAM-Zellen vorgesehen sein, die einen wesentlich reduzierten Zellbereich im Vergleich zu dem Bereich aufweisen, der durch eine herkömmliche SRAM-Zelle eingenommen wird, die vier oder sechs Bulk-MOS-Transistoren aufweist.

Wie in den 17A und 17B gezeigt, ist eine erste Zwischenschicht-Isolationsschicht 17 an dem Halbleitersubstrat und an dem ersten und dem zweiten Treibertransistor TD1 und TD2 vorgesehen. Die erste Zwischenschicht-Isolationsschicht 17 kann eine planarisierte oberste Oberfläche aufweisen. Ein erster Ätzstopper bzw. eine erste Ätzstoppschicht 15 kann zusätzlich zwischen der ersten Zwischenschicht-Isolationsschicht 17 und dem Halbleitersubstrat und zwischen der ersten Zwischenschicht-Isolationsschicht und den Treibertransistoren TD1 und TD2 angeordnet sein. Der erste Ätzstopper 15 kann beispielsweise eine Isolationsschicht aufweisen, die eine Ätzselektivität hinsichtlich der ersten Zwischenschicht-Isolationsschicht 17 aufweist. Wenn die erste Zwischenschicht-Isolationsschicht 17 beispielsweise eine Siliziumoxidschicht ist, kann der erste Ätzstopper 15 eine Siliziumnitridschicht oder eine Siliziumoxynitridschicht sein.

Wie in den 3, 17A und 17B gezeigt, kann die erste Drain-Region 13d' mit einem ersten unteren Knotenhalbleiterstecker 19a elektrisch verbunden sein. Die zweite Drain-Region 13d'' kann ähnlicherweise mit einem zweiten unteren Knotenhalbleiterstecker 19b elektrisch verbunden sein. Der erste und der zweite untere Knotenhalbleiterstecker 19a, 19b durchdringen jeweils die erste Zwischenschicht-Isolationsschicht 17 und den ersten Ätzstopper 15. Wenn das Halbleitersubstrat 1 ein einkristallines Siliziumsubstrat ist, können der erste und der zweite untere Knotenhalbleiterstecker 19a und 19b einkristalline Siliziumstecker sein.

Wie ferner in 3, 17A und 17B gezeigt ist, können das erste und das zweite untere Körpermuster 21a, 21b an bzw. auf der ersten Zwischenschicht-Isolationsschicht 17 angeordnet sein. Das erste untere Körpermuster 21a kann den ersten unteren Knotenhalbleiterstecker 19a bedecken. Das erste untere Körpermuster 21a kann die erste aktive Region 3a überlappen und kann sich erstrecken, um ferner einen Abschnitt der ersten aktiven Masseregion 3s' zu überlappen. Das zweite untere Körpermuster 21b kann ähnlicherweise den zweiten unteren Halbleiterstecker 19b bedecken. Das zweite untere Körpermuster 21b kann die zweite aktive Region 3b überlappen und kann sich erstrecken, um ferner einen Abschnitt der zweiten aktiven Masseregion 3s'' zu überlappen. Das erste und das zweite untere Körpermuster 21a und 21b können beispielsweise einkristalline Siliziummuster aufweisen.

Bezug nehmend auf 4, 17A und 17B kann ein erstes Last-Gate-Muster 26a an und über das erste untere Körpermuster 21a kreuzend gebildet sein, und ein zweites Last-Gate-Muster 26b kann an und kreuzend über das zweite untere Körpermuster 21b gebildet sein. Das erste Last-Gate-Muster 26a kann eine erste Last-Gate-Elektrode 23a und ein erstes Deckisolationsschichtmuster 25a, die aufeinander folgend gestapelt sind, aufweisen. Das zweite Last-Gate-Muster 26b kann eine zweite Last-Gate-Elektrode 23b und ein zweites Deckisolationsschichtmuster 25b, die aufeinander folgend gestapelt sind, aufweisen. Das erste und das zweite Last-Gate-Muster 26a und 26b können von den unteren Körpermustern 21a und 21b durch eine Gate-Isolationsschicht (die in den 17A und 17B gezeigt, jedoch nicht nummeriert ist) isoliert sein. Die ersten Last-Gate-Muster 26a können das erste Treiber-Gate-Muster 10a überlappen, und das zweite Last-Gate-Muster 26b kann das zweite Treiber-Gate-Muster 10b überlappen.

Eine erste Störstellenregion 29d' ist in einem Abschnitt des ersten unteren Körpermusters 21a, der benachbart zu dem ersten Last-Gate-Muster 26a ist, vorgesehen. Der Abschnitt des ersten unteren Körpermusters 21a, der die erste Störstellenregion 29d' aufweist, kann einen Abschnitt des ersten unteren Körpermusters 21a aufweisen, der in einer Berührung mit dem ersten unteren Knotenhalbleiterstecker 19a ist. Eine zweite Störstellenregion 29s' ist in einem weiteren Abschnitt des ersten unteren Körpermusters 21a, der benachbart zu dem ersten Last-Gate-Muster 26a ist und gegenüber der ersten Störstellenregion 29d' ist, vorgesehen. Das erste Last-Gate-Muster 26a und die erste und die zweite Störstellenregionen 29d' und 29s' können zusammen einen ersten unteren TFT, wie z. B. den ersten Lasttransistor TL1 von 1, bilden. Die erste und die zweite Störstellenregion 29d' und 29s' können als Drain- bzw. Source-Region des ersten unteren TFT wirken.

Eine erste Störstellenregion 29d'' ist ähnlicherweise in einem Abschnitt des zweiten unteren Körpermusters 21b, der benachbart zu dem zweiten Last-Gate-Muster 26b ist, vorgesehen. Der Abschnitt des zweiten unteren Körpermusters 21b, der die erste Störstellenregion 29d'' aufweist, kann einen Abschnitt des zweiten unteren Körpermusters 21b, der in Berührung mit dem zweiten unteren Knotenhalbleiterstecker 19b ist, aufweisen. Eine zweite Störstellenregion 29s'' ist in einem weiteren Abschnitt des zweiten unteren Körpermusters 21b, der benachbart zu dem zweiten Last-Gate-Muster 26b und gegenüber der ersten Störstellenregion 29d'' ist, vorgesehen. Das zweite Last-Gate-Muster 26b und die erste und die zweite Störstellenregion 29d'' und 28s'' können zusammen einen zweiten unteren TFT, wie z. B. den zweiten Lasttransistor TL2 von

1, bilden. Die erste und die zweite Störstellenregion 29d'' und 29s'' können als Drain- bzw. Source-Region des zweiten unteren TFT wirken.

Der erste und der zweite Lasttransistor TL1 und TL2 können P-Transistoren entsprechen. Die Source- und Drain-Regionen 29s', 29s'', 29d' und 29d'' können LDD-Typ-Störstellenregionen sein. Last-Gate-Abstandshalter 27 können an Seitenwänden des ersten und des zweiten Last-Gate-Musters 26a und 26b vorgesehen sein.

Eine zweite Zwischenschicht-Isolationsschicht 33 kann an dem Halbleitersubstrat mit dem ersten und dem zweiten Lasttransistor TL1 und TL2 gebildet sein. Die zweite Zwischenschicht-Isolationsschicht 33 kann eine planarisierte oberste Oberfläche aufweisen. Ein zweiter Ätzstopper 31 bzw. eine zweite Ätzstoppschicht 31 kann zusätzlich zwischen der zweiten Zwischenschicht-Isolationsschicht 33 und dem Halbleitersubstrat, das die Lasttransistoren TL1 und TL2 aufweist, angeordnet sein. Der zweite Ätzstopper 31 kann beispielsweise eine Isolationsschicht aufweisen, die eine Ätzselektivität hinsichtlich der zweiten Zwischenschicht-Isolationsschicht 33 aufweist. Wenn beispielsweise die zweite Zwischenschicht-Isolationsschicht 33 eine Siliziumoxidschicht ist, kann der zweite Ätzstopper 31 eine Siliziumnitridschicht oder eine Siliziumoxynitridschicht sein.

Wie in 17A gezeigt, kann die erste Drain-Region 29d' mit einem ersten oberen Knotenhalbleiterstecker 35a elektrisch verbunden sein. Wie in 17B gezeigt, kann die zweite Drain-Region 29d'' mit einem zweiten oberen Knotenhalbleiterstecker 35b elektrisch verbunden sein. Der erste und der zweite obere Knotenhalbleiterstecker 35a, 35b können jeweils die zweite Zwischensicht-Isolationsschicht 33 und den zweiten Ätzstopper 31 durchdringen. Der erste und der zweite obere Knotenhalbleiterstecker 35a und 35b können einkristalline Siliziumstecker sein.

Bezug nehmend auf die 5, 17A und 17B können ein erstes und ein zweites oberes Körpermuster 37a und 37b an der zweiten Zwischenschicht-Isolationsschicht 33 vorgesehen sein. Das erste und das zweite obere Körpermuster 37a und 37b können an dem ersten und dem zweiten oberen Knotenhalbleiterstecker 35a bzw. 35b vorgesehen sein. Das erste und das zweite obere Körpermuster 37a und 37b können ferner das erste bzw. das zweite untere Körpermuster 21a und 21b überlappen. Das erste und das zweite obere Körpermuster 37a und 37b können beispielsweise einkristalline Halbleitermuster, wie z. B. einkristalline Siliziummuster, aufweisen.

Ein Wortleitungsmuster 42 ist gebildet, um über das erste und das zweite obere Körpermuster 37a und 37b zu kreuzen. Das Wortleitungsmuster 42 kann das erste und das zweite Last-Gate-Muster 26a und 26b überlappen. Bei Ausführungsbeispielen der vorliegende Erfindung kann das Wortleitungsmuster 42 eine Wortleitung 39 und ein Deckisolationsschichtmuster 41 aufweisen, die aufeinander folgend gestapelt sind. Die Wortleitung 39 kann von dem ersten und zweiten oberen Körpermuster 37a und 37b durch eine Gate-Isolationsschicht (die in den 17A und 17B gezeigt, jedoch nicht nummeriert ist) isoliert sein.

Wie in 17A gezeigt ist, ist eine erste Störstellenregion 45s' in einem Abschnitt des ersten oberen Körpermusters 37a, der benachbart zu dem Wortleitungsmuster 42 ist und der den ersten oberen Knotenhalbleiterstecker 35a berührt, vorgesehen. Eine zweite Störstellenregion 45d' ist in einem Abschnitt des ersten oberen Körpermusters 37a, der benachbart zu dem Wortleitungsmuster 42 ist und gegenüber der ersten Störstellenregion 45s' ist, vorgesehen. Das Wortleitungsmuster 42, die erste Störstellenregion 45s' und die zweite Störstellenregion 45d' können zusammen einen ersten oberen TFT, wie z. B. den ersten Übertragungstransistor TT1 von 1 bilden. Die erste und die zweite Störstellenregion 45s' und 45d' können als Source- bzw. Drain-Region des ersten oberen TFT wirken.

Wie in 17B gezeigt, ist eine erste Störstellenregion 45s'' in einem Abschnitt des zweiten oberen Körpermusters 37b, der benachbart zu dem Wortleitungsmuster 42 ist und den zweiten oberen Knotenhalbleiterstecker 35b berührt, vorgesehen. Eine zweite Störstellenregion 45d'' ist in einem Abschnitt des zweiten oberen Körpermusters 37b, der benachbart zu dem Wortleitungsmuster 42 und gegenüber der ersten Störstellenregion 45s'' ist, vorgesehen. Das Wortleitungsmuster 42, die erste Störstellenregion 45s'' und die zweite Störstellenregion 45d'' können zusammen einen zweiten oberen TFT, wie z. B. dem zweiten Übertragungstransistor TT2 von 1, bilden. Die erste und die zweite Störstellenregion 45s'' und 45d'' können als Source- bzw. Drain-Region des zweiten oberen TFT wirken.

Der erste und der zweite Übertragungstransistor TT1 und TT2 entsprechen N-Transistoren. Die Source- und Drain-Regionen 45s', 45s'', 45d' und 45d'' des ersten und des zweiten Übertragungstransistors TT1 und TT2 können LDD-Typ-Störstellenregionen sein. Gate-Abstandshalter 43 können an Seitenwänden des Wortleitungsmusters 42 vorgesehen sein. Die Wortleitung 39 an dem ersten oberen Körpermuster 37a entspricht einer Gate-Elektrode des ersten Übertragungstransistors TT1, und die Wortleitung 39 an dem zweiten oberen Körpermuster 37b entspricht einer Gate-Elektrode des zweiten Übertragungstransistors TT2.

Wie in den 17A und 17B gezeigt, ist eine dritte Zwischenschicht-Isolationsschicht 49 an dem Halbleitersubstrat vorgesehen, die den ersten und den zweiten Übertragungstransistor TT1 und TT2 aufweist. Die dritte Zwischenschicht-Isolationsschicht 49 kann eine planarisierte oberste Oberfläche aufweisen. Ein dritter Ätzstopper 47 kann zusätzlich zwischen der dritten Zwischenschicht-Isolationsschicht 49 und dem Halbleitersubstrat, das die Übertragungstransistoren TT1 und TT2 aufweist, vorgesehen sein. Der dritte Ätzstopper 47 kann beispielsweise eine Isolationsschicht, die eine Ätzselektivität hinsichtlich der dritten Zwischenschicht-Isolationsschicht 49 aufweist, sein. Wenn beispielsweise die dritte Zwischenschicht-Isolationsschicht 49 eine Siliziumoxidschicht ist, kann der dritte Ätzstopper 47 eine Siliziumnitridschicht oder eine Siliziumoxynitridschicht sein.

Bezug nehmend auf die 6, 17A und 17B sind der erste untere Knotenhalbleiterstecker 19a, der erste obere Knotenhalbleiterstecker 35a, die erste Drain-Region 29d' des ersten Lasttransistors TL1, die erste Source-Region 45s' des ersten Übertragungstransistors TT1, die zweite Treiber-Gate-Elektrode 7b und die zweite Last-Gate-Elektrode 23b durch einen ersten Knotenstecker 51a, der den ersten bis dritten Ätzstopper 15, 31 und 47 sowie die erste bis dritte Zwischenschicht-Isolationsschicht 17, 33 und 49 durchdringt, elektrisch miteinander verbunden, wenn der erste und der zweite untere Knotenhalbleiterstecker 19a und 19b den gleichen Leitfähigkeitstyp wie die erste und die zweite Drain-Region 13d' und 13d'' der Treibertransistoren TD1 und TD2 aufweisen. Der zweite untere Knotenhalbleiterstecker 19b, der zweite obere Knotenhalbleiterstecker 35b, die zweite Drain-Region 29d'' des zweiten Lasttransistors TL2, die zweite Source-Region 45s'' des zweiten Übertragungstransistors TT2, die erste Treiber-Gate-Elektrode 7a und die erste Last-Gate-Elektrode 23a sind ähnlicherweise durch einen zweiten Knotenstecker 51b, der den ersten bis dritten Ätzstopper 15, 31 und 37 sowie die erste bis dritte Zwischenschicht-Isolationsschicht 17, 33 und 49 durchdringt, miteinander elektrisch verbunden.

Der erste und der zweite Knotenstecker 51a und 51b können leitfähige Schichten sein, die einem ohmschen Kontakt hinsichtlich aller P- und N-Halbleiterschichten bilden. Sowohl der erste als auch der zweite Knotenstecker 51a und 51b können beispielsweise einen Wolframstecker aufweisen. Bei anderen Ausführungsbeispielen der vorliegenden Erfindung können der erste und der zweite Knotenstecker 51a und 51b einen Wolframstecker und eine Barrieremetallschicht, die den Wolframstecker umgibt, aufweisen.

Bei anderen Ausführungsbeispielen der vorliegenden Erfindung können der erste und der zweite untere Knotenhalbleiterstecker 19a und 19b einen unterschiedlichen Leitfähigkeitstyp gegenüber der ersten und der zweiten Drain-Region 13d' und 13d'' aufweisen oder können aus einem intrinsischen bzw. eigenleitenden Halbleitermaterial gebildet sein. Der erste und der zweite Knotenstecker 51a und 51b können derart erstreckt bzw. verlängert sein, dass der erste und der zweite Knotenstecker 51a und 51b mit der ersten bzw. zweiten Drain-Region 13d' und 13d'' elektrisch verbunden sind.

Der erste untere Knotenhalbleiterstecker 19a, der erste obere Knotenhalbleiterstecker 35a, die erste Drain-Region 13d' des ersten Treibertransistors TD1, die erste Drain-Region 29d' des ersten Lasttransistors TL1, die erste Source-Region 45s' des ersten Übertragungstransistors TT1, die zweite Treiber-Gate-Elektrode 7b, die zweite Last-Gate-Elektrode 23b und der erste Knotenstecker 51a bilden eine erste Knotenkontaktstruktur. Der zweite untere Knotenhalbleiterstecker 19b, der zweite obere Knotenhalbleiterstecker 35b, die zweite Drain-Region 13d'' des zweiten Treibertransistors TD2, die zweite Drain-Region 29d'' des zweiten Lasttransistors TL2, die zweite Source-Region 45s'' des zweiten Übertragungstransistors TT2, die erste Treiber-Gate-Elektrode 7a, die erste Last-Gate-Elektrode 23a und der zweite Knotenstecker 51b bilden ähnlicherweise eine zweite Knotenkontaktstruktur.

Wie in den 17A und 17B gezeigt, kann eine vierte Zwischenschicht-Isolationsschicht 53 an dem Halbleitersubstrat, die den ersten und den zweiten Knotenstecker 51a und 51b aufweist, vorgesehen sein.

Wie in den 7, 17A und 17B gezeigt, ist die Verlängerung des ersten unteren Körpermusters 21a (d. h. die Source-Region 29s'' des ersten Lasttransistors TL1) mit einem ersten Stromleitungskontaktstecker 55c', der den zweiten Ätzstopper 31, die zweite Zwischenschicht-Isolationsschicht 33, den dritten Ätzstopper 47, die dritte Zwischenschicht-Isolationsschicht 49 und die vierte Zwischenschicht-Isolationsschicht 53 durchdringt, elektrisch verbunden. Die Verlängerung des zweiten unteren Körpermusters 21b (d. h. die Source-Region 29s'' des zweiten Lasttransistors TL2) ist ähnlicherweise mit einem zweiten Stromleitungskontaktstecker 55c'', der den zweiten Ätzstopper 31, die zweite Zwischenschicht-Isolationsschicht 33, den dritten Ätzstopper 47, die dritte Zwischenschicht-Isolationsschicht 49 und die vierte Zwischenschicht-Isolationsschicht 53 durchdringt, elektrisch verbunden.

Die erste aktive Masseregion 3s', nämlich die Source-Region 13s' des ersten Treibertransistors TD1, ist zusätzlich mit einem ersten Masseleitungskontaktstecker 55s', der die erste bis vierte Zwischenschicht-Isolationsschicht 17, 3, 49 und 53 und den ersten bis dritten Ätzstopper 15, 31 und 47 durchdringt, elektrisch verbunden. Die zweite aktive Masseregion 3s'', nämlich die Source-Region 13s'' des zweiten Treibertransistors TD2, ist ähnlicherweise mit einem zweiten Masseleitungskontaktstecker 55s'', der die erste bis vierte Zwischenschicht-Isolationsschicht 17, 3, 49 und 53 und den ersten bis dritten Ätzstopper 15, 31, 47 durchdringt, elektrisch verbunden.

Die Stromleitungskontaktstecker 55c' und 55c'' und die Masseleitungskontaktstecker 55s' und 55s'' können beispielsweise Metallstecker, wie z. B. Wolframstecker, sein. Jeder der Stromleitungskontaktstecker 55c' und 55c'' und die Masseleitungskontaktstecker 55s' und 55s'' können ferner einen Wolframstecker und eine Barrieremetallschicht, die den Wolframstecker umgibt, aufweisen. Eine fünfte Zwischenschicht-Isolationsschicht 57 ist an dem Halbleitersubstrat, die die Stromleitungskontaktstecker 55c' und 55c'' und die Masseleitungskontaktstecker 55s' und 55s'' aufweist, vorgesehen.

8 ist eine Draufsicht, die Stromleitungen 59c und Masseleitungen 59s für CMOS-SRAM-Zellen gemäß Ausführungsbeispielen der vorliegenden Erfindung darstellt. In 8 sind die aktiven Masseregionen 3s' und 3s'', die unteren Körpermuster 21a und 21b und die Knotenstecker 51a und 51b, die in 7 gezeigt sind, nicht umfasst, um die Komplexität der Zeichnung zu reduzieren.

Wie in den 8, 17A und 17B gezeigt, sind die Masseleitungen 59s und Stromleitungen 59c in der fünften Zwischenschicht-Isolationsschicht 57 angeordnet. Wenn die SRAM-Einheitszellen gemäß Ausführungsbeispielen der vorliegenden Erfindung zweidimensional entlang von Reihen und Spalten, die parallel zu der x-Achse bzw. der y-Achse angeordnet sind, arrayförmig angeordnet sind, können die Masseleitungen 59s und die Stromleitungen 59c in ungeraden Reihen bzw. geraden Reihen angeordnet sein. Die Masseleitungen 59s sind, mit anderen Worten, angeordnet, um ungeradzahlige Wortleitungsmuster 42 zu überlappen, und die Stromleitungen 59c sind angeordnet, um geradzahlige Wortleitungsmuster 42 zu überlappen. Bei anderen Ausführungsbeispielen können die Masseleitungen 59s und die Stromleitungen 59c in geraden Reihen bzw. ungeraden Reihen angeordnet sein. Die Stromleitungen 59c sind angeordnet, um die Stromleitungskontaktstecker 55c' und 55c'' zu bedecken, und die Masseleitungen 59s sind angeordnet, um die Masseleitungskontaktstecker 55s' und 55d'' zu bedecken. Die Masseleitungen 59s und die Stromleitungen 59c können als ein Resultat angeordnet sein, um im Wesentlichen parallel zu den Wortleitungsmustern 42 zu sein. Die Stromleitungen 59c, die Masseleitungen 59s und die fünfte Zwischenschicht-Isolationsschicht 57 sind mit einer sechsten Zwischenschicht-Isolationsschicht 61 bedeckt.

Bezug nehmend auf 9, 17A und 17B kann die Drain-Region 45d' des ersten Übertragungstransistors TT1 mit einem ersten Bitleitungskontaktstecker 63b', der die dritte bis sechste Zwischenschicht-Isolationsschicht 49, 53, 57 und 61 und den dritten Ätzstopper 47 durchdringt, elektrisch verbunden sein. Die Drain-Region 45d'' des zweiten Übertragungstransistors TT2 kann ähnlicherweise mit einem zweiten Bitleitungskontaktstecker 63b'', der die dritte bis sechste Zwischenschicht-Isolationsschicht 49, 53, 57 und 61 und den dritten Ätzstopper 47 durchdringt, elektrisch verbunden sein.

Eine erste und eine zweite parallele Bitleitung 65b' und 65b'' können auf der sechsten Zwischenschicht-Isolationsschicht 61 angeordnet sein. Die erste Bitleitung 65b' ist angeordnet, um in einer Berührung mit dem ersten Bitleitungskontaktstecker 63b' zu sein, und die zweite Bitleitung 65b'' ist angeordnet, um in einer Berührung mit dem zweiten Bitleitungskontaktstecker 63b'' zu sein. Die erste und die zweite Bitleitung 65b', 65'' sind angeordnet, um über die Stromleitung 59c und die Masseleitung 59s zu kreuzen.

Bei weiteren Ausführungsbeispielen der vorliegenden Erfindung können die erste und die zweite Knotenkontaktstruktur, die unter Bezugnahme auf die 6, 17A und 17B beschrieben sind, in vielen unterschiedlichen Formen modifiziert sein. 14C ist beispielsweise eine Querschnittsansicht, die eine erste Knotenkontaktstruktur von CMOS-SRAM-Zellen gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung darstellt.

Wie in 14C gezeigt, ist ein erster Knotenstecker 51a' vorgesehen, der die erste Source-Region 45s' des ersten Übertragungstransistors TT1, den ersten oberen Knotenhalbleiterstecker 35a, die erste Drain-Region 29d' des ersten Lasttransistors TL1, den ersten unteren Knotenhalbleiterstecker 19a, die erste bis dritte Zwischenschicht-Isolationsschicht 17, 33 und 49 und mindestens den zweiten und den dritten Ätzstopper 31 und 47 durchdringt. Bei diesen Ausführungsbeispielen kann ein erster vertiefter unterer Knotenhalbleiterstecker 19a' zwischen dem ersten Knotenstecker 51a' und der ersten Drain-Region 13d' des ersten Treibertransistors TD1 vorgesehen sein. Bei diesen Ausführungsbeispielen sind die erste Source-Region 45s' des ersten Übertragungstransistors TT1, die erste Drain-Region 29d' der ersten Lasttransistors TL1, die zweite Last-Gate-Elektrode 23b und die zweite Treiber-Gate-Elektrode 7b mit dem ersten Knotenstecker 51a' elektrisch verbunden, und der erste Knotenstecker 51a' ist mit der ersten Drain-Region 13d' des ersten Treibertransistors TD1 durch den ersten vertieften unteren Knotenhalbleiterstecker 19a' elektrisch verbunden. Der erste Knotenstecker 51a' kann beispielsweise einen Leiter mit einem ohmschen Kontakt hinsichtlich aller N- und P-Halbleitermaterialien aufweisen. Der erste Knotenstecker 51a' kann beispielsweise einen Metallstecker, wie z. B. einen Wolframstecker oder einen Wolframstecker mit einer Barrieremetallschicht, die den Wolframstecker umgibt, aufweisen.

Bei Ausführungsbeispielen der vorliegenden Erfindung, bei denen der erste vertiefte untere Knotenhalbleiterstecker 19a' einen Leitfähigkeitstyp aufweist, der sich von dem Leitfähigkeitstyp der ersten Drain-Region 13d' des ersten Treibertransistors TD1 unterscheidet, kann sich der erste Knotenstecker 51a' erstrecken, um eine Seitenwand des ersten vertieften unteren Knotenhalbleitersteckers 19a' und eine Oberfläche der ersten Drain-Region 13d' (wie in 14C gezeigt) zu berühren.

Es ist offensichtlich, dass die zweite Knotenkontaktstruktur, die an der zweiten Drain-Region 13d'' des zweiten Treibertransistors TD2 gebildet ist, die gleiche Form wie die erste Knotenkontaktstruktur, die oben unter Bezugnahme auf 14C beschrieben ist, aufweisen kann.

Zahlreiche zusätzliche Modifikationen können an den SRAM-Zellen gemäß den vorhergehenden Ausführungsbeispielen der vorliegenden Erfindung vorgenommen werden. Der erste und der zweite untere TFT können beispielsweise dem ersten bzw. dem zweiten Übertragungstransistor TT1 und TT2, die in 1 gezeigt sind, entsprechen, und der erste und der zweite obere TFT können dem ersten bzw. dem zweiten Lasttransistor TL1 und TL2, die in 1 gezeigt sind, entsprechen. In diesem Fall ist es einem Fachmann im Licht der vorliegenden Offenbarung offensichtlich, dass das Wortleitungsmuster 42, die Stromleitung 59c und die Bitleitungen 65b' und 65b'' geändert werden, um diese überarbeitete Konfiguration widerzuspiegeln.

Verfahren zum Herstellen von SRAM-Zellen gemäß bestimmten Ausführungsbeispielen der vorliegenden Erfindung sind nun unter Bezugnahme auf die 29, 10A-17A und 10B17B beschrieben. 10A17A sind jeweils Querschnittsansichten entlang der Linie I-I von 29, und 10B17B sind jeweils Querschnittsansichten entlang der Linie II-II von 29. Wie im Vorhergehenden erörtert, ist 14C eine Querschnittsansicht, die Verfahren zum Bilden von Knotenkontaktstrukturen gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung darstellt.

Wie in 2, 10A und 10B gezeigt, wird eine Trennschicht 3 an oder in einer vorbestimmten Region eines Halbleitersubstrats 1, wie z. B. einem einkristallinen Halbleitersiliziumsubstrat, gebildet, um erste und zweite parallele aktive Regionen 3a und 3b zu definieren. Das Halbleitersubstrat kann beispielsweise ein P-Siliziumsubstrat aufweisen. Die erste und die zweite aktive Region 3a und 3b können parallel zu einer y-Achse gebildet sein. Die Trennschicht 3 kann beispielsweise zusätzlich gebildet sein, um eine erste aktive Masseregion 3s' vorzusehen, die sich von einem Ende der ersten aktiven Region 3a entlang der x-Achse erstreckt, und um eine zweite aktive Masseregion 3s'' vorzusehen, die sich von einem Ende der zweiten aktiven Region 3b entlang der x-Achse erstreckt. Die erste und die zweite aktive Masseregion 3s' und 3s'' können gebildet sein, um einander gegenüberzuliegen.

Eine Gate-Isolationsschicht 5 wird in den aktiven Regionen 3a, 3b, 3s' und 3s'' gebildet. Eine leitfähige Gate-Schicht und eine Gate-Deckisolationsschicht werden aufeinander folgend an dem Halbleitersubstrat, das die Gate-Isolationsschicht 5 aufweist, gebildet. Die Gate-Deckisolationsschicht kann beispielsweise aus Siliziumoxid oder Siliziumnitrid gebildet werden. Die Gate-Deckisolationsschicht und die leitfähige Gate-Schicht können dann strukturiert bzw. gemustert werden, um das erste Treiber-Gate-Muster 10a, das über die erste aktive Region 3a kreuzt, zu bilden, und um das zweite Treiber-Gate-Muster 10b, das über die zweite aktive Region 3b kreuzt, zu bilden. Als ein Resultat wird das erste Treiber-Gate-Muster 10a gebildet, um eine erste Treiber-Gate-Elektrode 7a und ein erstes Deckisolationsschichtmuster 9a, die aufeinander gestapelt sind, zu bilden, und das zweite Treiber-Gate-Muster 10b wird gebildet, um eine zweite Treiber-Gate-Elektrode 7b und ein zweites Deckisolationsschichtmuster 9b, die aufeinander folgend gestapelt sind, aufzuweisen. Die Gate-Deckisolationsschicht kann bei bestimmten Ausführungsbeispielen der vorliegenden Erfindung weggelassen werden. Das erste und das zweite Treiber-Gate-Muster 10a und 10b können gebildet werden, um benachbart zu der zweiten bzw. der ersten aktiven Region 3b und 3a zu sein.

Störstellenionen können in die aktiven Regionen 3a, 3b, 3s' und 3s'' unter beispielsweise Verwendung der Treiber-Gate-Muster 10a und 10b als Ionenimplantationsmasken implantiert werden, um eine beabstandete erste Source-Region 13s' und eine erste Drain-Region 13d' in der ersten aktiven Region 4a zu bilden, und um eine beabstandete zweite Source-Region 13s'' und eine zweite Drain-Region 13d'' in der zweiten aktiven Region 3b zu bilden. Die erste und die zweite Drain-Region 13d' und 13d'' und die erste und die zweite Source-Region 13s' und 13s'' können N-Störstellenregionen sein. Die erste Source-Region 13s' und die erste Drain-Region 13d' können an oder in jeweiligen Seiten einer Kanalregion, die sich unterhalb des ersten Treiber-Gate-Musters 10a befindet, gebildet werden. Die zweite Source-Region 13s'' und die zweite Drain-Region 13d'' können ähnlicherweise an oder in jeweiligen Seiten einer Kanalregion, die sich unterhalb des zweiten Treiber-Gate-Musters 10b befindet, gebildet werden. Wie am besten in 10a gezeigt ist, kann die erste Source-Region 13s' ferner in der ersten aktiven Masseregion 3s' gebildet werden, und wie am besten in 10B gezeigt ist, kann die zweite Source-Region 13s'' ebenfalls in der zweiten aktiven Masseregion 3s'' gebildet werden. Wenn beispielsweise die erste und die zweite Drain-Region 13d' und 13d'' und die erste und die zweite Source-Region 13s' und 13s'' gebildet werden, um eine LDD-Struktur aufzuweisen, können Treiber-Gate-Abstandshalter 11 an Seitenwänden des ersten und des zweiten Treiber-Gate-Musters 10a und 10b gebildet werden. Die Treiber-Gate-Abstandshalter 11 können beispielsweise aus einer Siliziumnitridschicht oder einer Siliziumoxidschicht gebildet werden.

Das erste Treiber-Gate-Muster 10a, die erste Source-Region 13s' und die erste Drain-Region 13d' können einen ersten Bulk-Transistor, wie z. B. den ersten N-Kanal-Treibertransistor TD1 von 1, bilden. Das zweite Treiber-Gate-Muster 10b, die zweite Source-Region 13s'' und die zweite Drain-Region 13d'' können ähnlicherweise einen zweiten Bulk-Transistor, wie z. B. den zweiten N-Kanal-Treibertransistor TD2 von 1, bilden.

Eine erste Zwischenschicht-Isolationsschicht 17 kann an dem Halbleitersubstrat, das die ersten und zweiten Bulk-Transistoren (z. B. die Treibertransistoren TD1 und TD2 von 1) aufweist, gebildet werden. Ein erster Ätzstopper 15 kann ferner vor der Bildung der ersten Zwischenschicht-Isolationsschicht 17 gebildet werden. Der erste Ätzstopper 15 kann beispielsweise aus einer Isolationsschicht mit einer Ätzselektivität hinsichtlich der ersten Zwischenschicht-Isolationsschicht 17 gebildet werden. Wenn beispielsweise die erste Zwischenschicht-Isolationsschicht 17 aus einer Siliziumoxidschicht gebildet wird, kann der erste Ätzstopper 15 aus einer Siliziumoxynitridschicht oder einer Siliziumnitridschicht gebildet werden. Die erste Zwischenschicht-Isolationsschicht 17 kann unter Verwendung von beispielsweise einem chemischen mechanischen Polierverfahren planarisiert werden. Wenn ein solches chemisches mechanisches Polierverfahren verwendet wird, kann der erste Ätzstopper 15 an den Treiber-Gate-Mustern 10a und 10b als die Stoppschicht wirken. Unter Verwendung dieser oder anderer Verfahren kann die erste Zwischenschicht-Isolationsschicht 17 gebildet werden, um eine relativ gleichmäßige Dicke aufzuweisen.

Bezug nehmend auf 3, 11A und 11B können die erste Zwischenschicht-Isolationsschicht 17 und der erste Ätzstopper 15 gemustert bzw. strukturiert werden, um ein erstes und ein zweites unteres Knotenkontaktloch 17a und 17b zu bilden, die die erste bzw. die zweite Drain-Region 13d' und 13d'' freilegen. Ein erster und ein zweiter unterer Knotenhalbleiterstecker 19a und 19b können in dem ersten bzw. dem zweiten unteren Knotenkontaktloch 17a und 17b unter Verwendung von beispielsweise einem selektiven epitaktischen Aufwachsverfahren gebildet werden. Wenn das Halbleitersubstrat 1 ein einkristallines Siliziumsubstrat ist, können der erste und der zweite untere Knotenhalbleiterstecker 19a und 19b gebildet werden, um eine einkristalline Siliziumstruktur aufzuweisen.

Eine untere Körperschicht kann dann an der obersten Oberfläche des Halbleitersubstrats, das den ersten und den zweiten unteren Knotenhalbleiterstecker 19a und 19b aufweist, gebildet werden. Wenn beispielsweise die unteren Knotenhalbleiterstecker 19a und 19b einkristalline Siliziumstecker sind, kann die untere Körperschicht als eine amorphe Siliziumschicht oder eine polykristalline Siliziumschicht gebildet werden. Wie am besten in 11A und 11B gezeigt ist, kann dann die untere Körperschicht strukturiert bzw. gemustert werden, um ein erstes und ein zweites unteres Körpermuster 21a und 21b zu bilden. Das erste untere Körpermuster 21a kann die erste aktive Region 3a überlappen und kann den ersten und den zweiten unteren Knotenhalbleiterstecker 19a bedecken. Das zweite untere Körpermuster 21b kann die zweite aktive Region 3b überlappen und den zweiten unteren Knotenhalbleiterstecker 19b bedecken. Das erste untere Körpermuster 21a kann eine Erweiterung bzw. Verlängerung aufweisen, die einen Abschnitt der ersten aktiven Masseregion 3s' überlappt, und das zweite unter Körpermuster 21b kann eine Verlängerung aufweisen, die einen Abschnitt der zweiten aktiven Masseregion 3s'' überlappt.

Das erste und das zweite untere Körpermuster 21a und 21b können unter Verwendung von beispielsweise einem Festphasenepitaxie-(SPE-; SPE = Solid Phase Epitaxial) Verfahren, das in der Technik gut bekannt ist, kristallisiert werden. Beispielsweise kann das SPE-Verfahren ein Glühen bzw. Ausheilen bei einer Temperatur von etwa 500°C bis 800°C aufweisen, um die unteren Körpermuster 21a und 21b zu kristallisieren.

Wenn ein SPE-Verfahren verwendet wird, um die unteren Körpermuster 21a und 21b zu kristallisieren, können die unteren Knotenhalbleiterstecker 19a und 19b als Keimschichten während des SPE-Verfahrens wirken. Wenn als ein Resultat die unteren Knotenhalbleiterstecker 19a und 19b einkristalline Siliziumstecker sind, dann können die unteren Körpermuster 21a und 21b durch das SPE-Verfahren umgewandelt werden, um eine einkristalline Struktur aufzuweisen.

Die Kristallisierung der unteren Körpermuster 21a und 21b kann entweder vor oder nachdem die untere Körperschicht gemustert ist, ausgeführt werden. Wenn jedoch die Kristallisierung der unteren Körpermuster 21a und 21b vor dem Mustern der unteren Körperschicht ausgeführt wird, kann eine Korngrenze in einer Region der unteren Körperschicht (d. h. einer Region, die im gleichen Abstand von dem ersten und dem zweiten unteren Knotenhalbleiterstecker positioniert ist) gebildet werden. Eine solche Korngrenze kann, wenn dieselbe gebildet wird, in einer Kanalregion von Lasttransistoren, die in einem anschließenden Verfahren gebildet werden, positioniert sein. Wenn dies auftritt, können die elektrischen Charakteristika des Lasttransistors verschlechtert sein und/oder die Lasttransistoren, die gebildet werden, können ungleichmäßige elektrische Charakteristika zeigen.

Bezug nehmend auf die 4, 12A und 12B kann eine Gate-Isolationsschicht an Oberflächen des ersten und des zweiten unteren Körpermusters 21a und 21b gebildet werden. Das erste und das zweite isolierte Last-Gate-Muster 26a und 26b können dann gebildet werden, die das erste bzw. das zweite untere Körpermuster 21a und 21b überkreuzen. Wie in den 12A und 12B gezeigt, können das erste und das zweite isolierte Last-Gate-Muster 26a und 26b ferner gebildet werden, um das erste bzw. das zweite Treiber-Gate-Muster 10a und 10b zu überlappen. Das erste und das zweite isolierte Last-Gate-Muster 26a und 26b können unter Verwendung des gleichen Verfahrens (das oben beschrieben ist), das verwendet wird, um das erste und das zweite Treiber-Gate-Muster 10a und 10b zu bilden, hergestellt werden. Das erste Last-Gate-Muster 26a kann dementsprechend eine erste Last-Gate-Elektrode 23a und ein erstes Deckisolationsschichtmuster 25a, die aufeinander folgend gestapelt werden, aufweisen, und das zweite Last-Gate-Muster 26b kann eine zweite Last-Gate-Elektrode 23b und ein zweites Deckisolationsschichtmuster 25b, die aufeinander folgend gestapelt werden, aufweisen.

Störstellenionen können ferner in die unteren Körpermuster 21a und 21b unter Verwendung von beispielsweise den Last-Gate-Mustern 26a und 26b als Ionenimplantationsmasken implantiert werden. Als ein Resultat werden eine erste Source-Region 29s' und eine erste Drain-Region 29d' in beabstandeten Abschnitten der ersten unteren Körperregion 21a gebildet, und eine zweite Source-Region 29s'' und eine zweite Drain-Region 29d'' werden in beabstandeten Abschnitten der zweiten unteren Körperregion 21b gebildet. Die erste Source-Region 29s' und die erste Drain-Region 29d' können auf gegenüberliegenden Seiten einer Kanalregion unterhalb des ersten Last-Gate-Musters 26a gebildet werden, und die zweite Source-Region 29s'' und die zweite Drain-Region 29d'' können auf gegenüberliegenden Seiten einer Kanalregion unterhalb des zweiten Last-Gate-Musters 26b gebildet werden. Die erste und die zweite Source-Region 29s' und 29s'' können ferner in einer jeweiligen Verlängerung des ersten unteren Körpermusters 21a und des zweiten unteren Körpermusters 21b gebildet werden. Die erste Drain-Region 29d' wird in dem unteren Körpermuster 21a an dem ersten unteren Knotenhalbleiterstecker 19a gebildet, und die zweite Drain-Region 29d'' wird in dem zweiten unteren Körpermuster 21b an dem zweiten unteren Knotenhalbleiterstecker 19b gebildet. Die erste und die zweite Drain-Region 29d' und 29d'' und die erste und die zweite Source-Region 29s' und 29s'' können alle P-Störstellenregionen sein.

Wenn die erste und die zweite Drain-Region 29d' und 29d'' und die erste und die zweite Source-Region 29s' und 29s'' beispielsweise gebildet werden, um eine LDD-Struktur aufzuweisen, können Last-Gate-Abstandshalter 27 an Seitenwänden des ersten und des zweiten Last-Gate-Musters 26a und 26b gebildet werden. Die Last-Gate-Abstandshalter 27 können beispielsweise aus einer Siliziumnitridschicht oder einer Siliziumoxidschicht gebildet werden.

Das erste Last-Gate-Muster 26a, die erste Source-Region 29s' und die erste Drain-Region 29d' bilden zusammen einen ersten unteren TFT, wie z. B. den ersten P-Kanal-Lasttransistor TL1 von 1. Ähnlicherweise bilden das zweite Last-Gate-Muster 28b, die zweite Source-Region 29s'' und die zweite Drain-Region 29d'' zusammen einen zweiten unteren TFT, wie z. B. den zweiten P-Kanal-Lasttransistor TL2 von 1.

Eine zweite Zwischenschicht-Isolationsschicht 33 kann an einer obersten Oberfläche des Halbleitersubstrats, das den ersten und den zweiten Lasttransistor TL1 und TL2 aufweist, gebildet werden. Ein zweiter Ätzstopper 31 kann wahlweise vor der Bildung der zweiten Zwischenschicht-Isolationsschicht 33 gebildet werden. Der zweite Ätzstopper 31 und die zweite Zwischenschicht-Isolationsschicht 33 können unter Verwendung der gleichen Verfahren wie die Verfahren (die oben beschrieben sind), die verwendet werden, um den ersten Ätzstopper 15 und die erste Zwischenschicht-Isolationsschicht 17 zu bilden, hergestellt werden.

Die zweite Zwischenschicht-Isolationsschicht 33 und der zweite Ätzstopper 31 können gemustert werden, um ein erstes und ein zweites oberes Knotenkontaktloch 33a und 33b zu bilden, die die erste bzw. die zweite Drain-Region 29d' und 29d'' freilegen. Der erste und der zweite obere Knotenhalbleiterstecker 35a und 35b können dann in dem ersten bzw. dem zweiten oberen Kontaktloch 33a und 33b unter Verwendung von beispielsweise einem selektiven epitaktischen Aufwachsverfahren gebildet werden. Wenn das erste und das zweite untere Körpermuster 21a und 21b einkristalline Siliziummuster sind, können der erste und der zweite obere Knotenhalbleiterstecker 35a und 35b gebildet werden, um eine einkristalline Siliziumstruktur aufzuweisen.

Bezug nehmend auf die 5, 13A und 13B können das erste und das zweite obere Körpermuster 37a und 37b an dem Halbleitersubstrat, das den ersten und den zweiten oberen Knotenhalbleiterstecker 35a und 35b aufweist, gebildet werden. Das erste und das zweite obere Körpermuster 37a und 37b können unter Verwendung von beispielsweise dem gleichen Verfahren wie die Verfahren (die oben beschrieben sind), die verwendet werden, um das erste und das zweite untere Körpermuster 21a und 21b zu bilden, gebildet werden. Das erste und das zweite obere Körpermuster 37a und 37b können somit gebildet werden, um mit dem ersten bzw. dem zweiten oberen Knotenhalbleiterstecker 35a und 35b in Berührung zu sein, und können unter Verwendung eines SPE-Verfahrens kristallisiert werden. Das erste und das zweite obere Körpermuster 37a und 37b können zusätzlich gebildet werden, um das erste bzw. das zweite untere Körpermuster 21a und 21b zu überlappen. Wie in 13A und 13B gezeigt, können jedoch das erste und das zweite obere Körpermuster 37a und 37b derart gebildet werden, dass dieselben Verlängerungen des ersten und des zweiten unteren Körpermusters 21a und 21b nicht überlappen.

Ein isoliertes Übertragungs-Gate-Muster 42 kann gebildet werden, um über das erste und das zweite obere Körpermuster 37a und 37b zu kreuzen. Das isolierte Übertragungs-Gate-Muster 42 kann ein Wortleitungsmuster 42 aufweisen. Das Wortleitungsmuster 42 kann eine Wortleitung 39 und ein Deckisolationsschichtmuster 41, die aufeinander folgend gestapelt sind, aufweisen. Störstellenionen können in die oberen Körpermuster 37a und 37b unter Verwendung des Wortleitungsmusters 42, beispielsweise als eine Ionenimplantationsmaske, implantiert werden. Eine erste Source-Region 45s' und eine erste Drain-Region 45d werden als ein Resultat in beabstandeten Abschnitten des ersten oberen Körpermusters 37a gebildet, und eine zweite Source-Region 45s'' und eine zweite Drain-Region 45d'' werden in beabstandeten Abschnitten des zweiten oberen Körpermusters 37b gebildet. Die erste Source-Region 45s' und die erste Drain-Region 45d' können mit dem Wortleitungsmuster 42 selbstausgerichtet sein. Die zweite Source-Region 45s'' und die zweite Drain-Region 45d'' können ferner mit dem Wortleitungsmuster 42 selbstausgerichtet sein. Wenn beispielsweise die erste und die zweite Drain-Region 45d' und 45d'' und die erste und die zweite Source-Region 45s' und 45s'' eine LDD-Typ-Struktur aufweisen, kann ein Wortleitungsabstandshalter 43 an einer Seitenwand des Wortleitungsmusters 42 gebildet werden. Die erste und die zweite Drain-Region 45d' und 45d'' und die erste und die zweite Source-Region 45s' und 45s'' können N-Störstellenregionen sein.

Die erste Source-Region 45s' kann in dem ersten oberen Körpermuster 37a an dem ersten oberen Knotenhalbleiterstecker 35a gebildet werden, und die zweite Source-Region 45s'' kann in dem zweiten oberen Körpermuster 37b an dem zweiten oberen Knotenhalbleiterstecker 35b gebildet werden. Das Wortleitungsmuster 42, die erste Source-Region 45s' und die erste Drain-Region 45d' bilden zusammen einen ersten oberen TFT, wie z. B. den ersten N-Kanal-Übertragungstransistor TT1 von 1. Das Wortleitungsmuster 42, die zweite Source-Region 45s'' und die zweite Drain-Region 45d'' bilden ähnlicherweise zusammen einen zweiten oberen TFT, wie z. B. den zweiten N-Kanal-Übertragungstransistor TT2 von 1.

Eine dritte Zwischenschicht-Isolationsschicht 49 kann an einer obersten Oberfläche des Halbleitersubstrats, das den ersten und den zweiten Übertragungstransistor TT1 und TT2 aufweist, gebildet werden. Ein dritter Ätzstopper 47 kann vor der Bildung der dritten Zwischenschicht-Isolationsschicht 49 gebildet werden. Der dritte Ätzstopper 47 und die dritte Zwischenschicht-Isolationsschicht 49 können beispielsweise unter Verwendung der gleichen Verfahren wie die Verfahren (die oben beschrieben sind), die verwendet werden, um den ersten Ätzstopper 15 und die erste Zwischenschicht-Isolationsschicht 17 zu bilden, gebildet werden.

Bezug nehmend auf 6, 14A und 14B können der erste bis dritte Ätzstopper 15, 31 und 47 und die erste bis dritte Zwischenschicht-Isolationsschicht 17, 33 und 49 gemustert werden, um ein erstes Knotenkontaktloch 49a und ein zweites Knotenkontaktloch 49b zu bilden. Das erste Knotenkontaktloch 49a kann gebildet werden, um die erste Source-Region 45s' des ersten Übertragungstransistors TT1, den ersten oberen Knotenhalbleiterstecker 35a, die erste Drain-Region 29d' des ersten Lasttransistors TL1, den ersten unteren Knotenhalbleiterstecker 19a, die zweite Last-Gate-Elektrode 23b und die zweite Treiber-Gate-Elektrode 7b freizulegen. Das zweite Knotenkontaktloch 49b kann gebildet werden, um die zweite Source-Region 45s'' des zweiten Übertragungstransistors TT2, den zweiten oberen Knotenhalbleiterstecker 35b, die zweite Drain-Region 29d'' des zweiten Lasttransistors TL2, den zweiten unteren Knotenhalbleiterstecker 19b, die erste Last-Gate-Elektrode 23a und die erste Treiber-Gate-Elektrode 7a freizulegen. Wenn beispielsweise der erste und der zweite untere Knotenhalbleiterstecker 19a und 19b einen unterschiedlichen Leitfähigkeitstyp gegenüber der ersten und der zweiten Drain-Region 13d' und 13d'' aufweisen oder aus einem eigenleitenden Halbleiter gebildet sind, können das erste und das zweite Knotenkontaktloch 49a und 49b ferner gebildet werden, um die erste bzw. die zweite Drain-Region 13d' und 13d'' freizulegen.

Eine leitfähige Schicht wird an dem Halbleitersubstrat, das das erste und zweite Knotenkontaktloch 49a und 49b aufweist, gebildet. Die leitfähige Schicht kann dann planarisiert werden, um die dritte Zwischenschicht-Isolationsschicht 49 freizulegen. Als ein Resultat werden der erste und der zweite Knotenstecker 51a und 51b in dem ersten bzw. dem zweiten Knotenkontaktloch 49a und 49b gebildet. Der erste und der zweite Knotenstecker 51a und 51b können aus einer leitfähigen Schicht, die einen ohmschen Kontakt hinsichtlich P- und N-Halbleitermaterialien bildet, gebildet werden. Die leitfähige Schicht kann beispielsweise aus einer Metallschicht, wie z. B. einer Wolframschicht, gebildet werden oder kann durch aufeinander folgendes Stapeln einer Barrieremetallschicht, wie z. B. einer Titannitridschicht, und einer Metallschicht, wie z. B. einer Wolframschicht, gebildet werden. In diesem Fall können sowohl der erste als auch der zweite Knotenstecker 51a und 51b gebildet werden, um einen Wolframstecker und ein Barrieremetallschichtmuster, das den Wolframstecker umgibt, aufzuweisen.

Ein erster Inverter, der den ersten Treibertransistor TD2 und den ersten Lasttransistor TL1 aufweist, ist als Resultat mit einem zweiten Inverter, der den zweiten Treibertransistor TD2 und den zweiten Lasttransistor TL2 aufweist, durch die Knotenstecker 51a und 51b kreuzgekoppelt.

Eine vierte Zwischenschicht-Isolationsschicht 53 kann an einer obersten Oberfläche des Halbleitersubstrats, das die Knotenstecker 51a und 51b aufweist, gebildet werden.

Der erste und der zweite Knotenstecker 51a und 51b können alternativ gebildet werden, um eine andere Konfiguration aufzuweisen, die sich von dem ersten und dem zweiten Knotenstecker 51a und 51b unterscheidet.

14C ist ein Querschnittsdiagramm, das Verfahren zum Bilden von ersten Knotensteckern von SRAM-Zellen gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung darstellt.

Bezug nehmend auf 14C können die erste bis dritte Zwischenschicht-Isolationsschicht 17, 33 und 49, der erste bis dritte Ätzstopper 15, 31 und 47, die erste und zweite Source-Region 45s' und 45s'' der Übertragungstransistoren TT1 und TT2, die erste und die zweite Drain-Region 29d' und 29d'' der Lasttransistoren TL1 und TL2, der erste und der zweite obere Knotenhalbleiterstecker 35a und 35b und der erste und der zweite untere Knotenhalbleiterstecker 19a und 19b geätzt werden, um ein erstes Knotenkontaktloch 49a' und ein zweites Knotenkontaktloch (nicht gezeigt) zu bilden. In diesem Fall können der erste und der zweite untere Knotenhalbleiterstecker 19a und 19b derart vertieft werden, dass ein erster vertiefter unterer Knotenhalbleiterstecker 19a' und ein zweiter vertiefter unterer Knotenhalbleiterstecker (nicht gezeigt) an der ersten bzw. der zweiten Drain-Region 13d' und 13d'' verbleiben.

Wenn beispielsweise der erste und der zweite untere Knotenhalbleiterstecker 19a und 19b einen unterschiedlichen Leitfähigkeitstyp gegenüber der ersten und der zweiten Drain-Region 13d' und 13d'' aufweisen oder aus einem eigenleitenden Halbleiter gebildet sind, können das erste und das zweite Knotenkontaktloch gebildet werden, um die erste Drain-Region 13d' benachbart zu dem ersten vertieften unteren Knotenhalbleiterstecker 19a' bzw. die zweite Drain-Region 13d' benachbart zu dem zweiten vertieften unteren Knotenhalbleiterstecker freizulegen.

Ein erster Knotenstecker 51a' und ein zweiter Knotenstecker (nicht gezeigt) werden in dem ersten bzw. dem zweiten Knotenkontaktloch gebildet. Der erste Knotenstecker 51a' und der zweite Knotenstecker können unter Verwendung des gleichen Verfahrens, wie unter Bezugnahme auf 14A und 14B beschrieben ist, gebildet werden.

Bezug nehmend auf 7, 15A und 15B können der erste bis dritte Ätzstopper 15, 31 und 47 und die erste bis vierte Zwischenschicht-Isolationsschicht 17, 33, 49 und 53 gemustert werden, um ein erstes und eines zweites Masseleitungskontaktloch 53s' und 53s'' zu bilden. Das erste Masseleitungskontaktloch 53s' kann gebildet werden, um die erste Source-Region 13s' in der ersten aktiven Masseregion 3s' freizulegen, und das zweite Masseleitungskontaktloch 53s'' kann gebildet werden, um die zweite Source-Region 13s'' in der zweiten aktiven Masseregion 3s'' freizulegen. Während der Bildung des ersten und des zweiten Masseleitungskontaktloches 53s' und 53s'' können das erste und das zweite Stromleitungskontaktloch 53c' und 53c'' gebildet werden, um die Verlängerung des ersten unteren Körpermusters 21a (d. h. die Source-Region 29s' des ersten Lasttransistors) bzw. die Verlängerung des zweiten unteren Körpermusters 21b (d. h. die Source-Region 29s'' des zweiten Lasttransistors) freizulegen.

Der erste und der zweite Masserileitungskontaktstecker 55s' und 55s'' werden in dem ersten bzw. zweiten Masseleitungskontaktloch 53s' und 53s'' gebildet. Während der Bildung der Masseleitungskontaktstecker 55s' und 55s'' können ein erster und ein zweiter Stromleitungskontaktstecker 55c' und 55c'' in dem ersten bzw. zweiten Stromleitungskontaktloch 53c' und 53c'' gebildet werden. Die Masseleitungskontaktstecker 55s' und 55s'' und der erste und der zweite Stromleitungskontaktstecker 55c' und 55c'' können beispielsweise aus einer leitfähigen Schicht, die einen ohmschen Kontakt mit sowohl P- als auch N-Halbleitermaterialien bildet, gebildet werden. Die Masseleitungskontaktstecker 55s' und 55s'' und der erste und der zweite Stromleitungskontaktstecker 55c' und 55c'' können beispielsweise unter Verwendung der gleichen Verfahren wie die Verfahren, die oben unter Bezugnahme auf 14A und 14B zum Bilden der Knotenstecker 51a und 51b beschrieben sind, gebildet werden.

Eine fünfte Zwischenschicht-Isolationsschicht 57 kann dann an einer obersten Oberfläche des Halbleitersubstrats, das die Masseleitungskontaktstecker 55s' und 55s'' und die Stromleitungskontaktstecker 55c' und 55c'' aufweist, gebildet werden.

Wie in 8, 16A und 16B gezeigt, können die Masseleitungen 59s und die Stromleitungen 59c in der fünften Zwischenschicht-Isolationsschicht 57 unter Verwendung von beispielsweise einem Damaszierungsverfahren gebildet werden. Die Masseleitungen 59s und die Stromleitungen 59c können gebildet werden, um im Wesentlichen parallel zu dem Wortleitungsmuster 42 zu sein. Die Masseleitungen 59s können über den Einheitszellen in ungeraden Reihen (parallel zu der x-Achse) angeordnet gebildet werden, und die Stromleitungen 59c können über den Einheitszellen in geraden Reihen angeordnet gebildet werden. In weiteren Ausführungsbeispielen der vorliegenden Erfindung können die Masseleitungen 59s über den Einheitszellen in geraden Reihen angeordnet gebildet werden, und die Stromleitungen 59c können über den Einheitszellen angeordnet in ungeraden Reihen gebildet werden. Die Masseleitungen 59s können den ersten und zweiten Masseleitungskontaktstecker 55s' und 55s'' bedecken, und die Stromleitungen 59c können den ersten und den zweiten Stromleitungskontaktstecker 55c' und 55c'' bedecken. Eine sechste Zwischenschicht-Isolationsschicht 61 kann dann an einer obersten Oberfläche des Halbleitersubstrats, das die Masseleitungen 59s und die Stromleitungen 59c aufweist, gebildet werden.

Bezug nehmend auf die 9, 17A und 17B können die dritte bis sechste Zwischenschicht-Isolationsschicht 49, 53, 57 und 61 und der dritte Ätzstopper 47 geätzt werden, um ein erstes und zweites Bitleitungskontaktloch 61b' und 61b'' zu bilden. Das erste Bitleitungskontaktloch 61b' kann die erste Drain-Region 45d' des ersten Übertragungstransistors TT1 freilegen, und das zweite Bitleitungskontaktloch 61b'' kann die zweite Drain-Region 45d'' des zweiten Übertragungstransistors TT2 freilegen. Der erste und der zweite Bitleitungskontaktstecker 63b' und 63b'' können in dem ersten bzw. dem zweiten Bitleitungskontaktloch 61b' und 61b'' gebildet werden. Eine erste und eine zweite parallele Bitleitung 65b' und 65b'' können an der sechsten Zwischenschicht-Isolationsschicht 61 gebildet werden. Die erste und die zweite Bitleitung 65b' und 65b'' können über die Masseleitungen 59s und die Stromleitungen 59c kreuzen. Die erste Bitleitung 65b' kann den ersten Bitleitungskontaktstecker 63b' bedecken, und die zweite Bitleitung 65b'' kann den zweiten Bitleitungskontaktstecker 63b'' bedecken.

Es wird hierin auf Transistoren (oder andere Elemente), die "an oder in" oder "gebildet an oder in" einem Halbleitersubstrat (oder einer anderen Region) gebildet sind, Bezug genommen. Diese Ausdrücke werden verwendet, um zu zeigen, dass der Transistor (oder ein anderes Element) an und/oder in dem Halbleitersubstrat (oder einer anderen Region) vorgesehen ist. Bei einigen Ausführungsbeispielen der vorliegenden Erfindung können somit beispielsweise Abschnitte des Transistors (z. B. eine Source-Region, eine Drain-Region und/oder eine Kanalregion) in dem Halbleitersubstrat vorgesehen sein, während andere Abschnitte (z. B. ein Gate) an dem Halbleitersubstrat vorgesehen sind. Bei anderen Ausführungsbeispielen kann der Transistor in seiner Gesamtheit an dem Substrat (wie es z. B. der Fall bei einem Halbleiter-an-Isolator-Transistor sein kann) gebildet sein. In jedem Fall ist der Transistor "an oder in" dem Halbleitersubstrat oder "an oder in" dem Halbleitersubstrat "gebildet".

Hierin wird ferner auf einen ersten Transistor Bezug genommen, der einen zweiten Transistor "überlappt". Ein erster Transistor "überlappt" einen zweiten Transistor, wenn eine Achse existiert, die senkrecht zu dem Halbleitersubstrat ist, an dem die Transistoren gebildet sind, die durch irgendeinen Abschnitt von beiden Transistoren (z. B. das Gate, die Source und/oder die Drain) läuft. Bei bestimmten Ausführungsbeispielen der vorliegenden Erfindung können verschiedene Transistoren eine vollständigere Überlappung von einem oder mehreren zusätzlichen Transistoren aufweisen, derart, dass eine Achse existiert, die senkrecht zu dem Halbleitersubstrat ist, an dem die Transistoren gebildet sind, die durch den gesteuerten Anschluss (z. B. das Gate) des ersten Transistors und irgendeinen Abschnitt des zweiten Transistors läuft. Hierin wird ein zweiter Transistor, der auf diese Art und Weise konfiguriert ist, als "das Gate" des ersten Transistors "überlappend" bezeichnet.

Hierin wird weiter auf erste und/oder zweite "Störstellenregionen" von verschiedenen Transistoren Bezug genommen. Mit dem Ausdruck "Störstellenregion" ist eine Region des Transistors gemeint, die absichtlich dotierte oder hinzugefügte Störstellen bzw. Störatome aufweist, wie z. B. eine Halbleiterregion, die implantierte Störstellenionen aufweist. Die Source- und Drain-Regionen eines Transistors, die jedoch gebildet werden, weisen jeweils eine "Störstellenregion" auf.

Verschiedene Ausführungsbeispiele der vorliegenden Erfindung, die hierin beschrieben und beansprucht sind, weisen "Ätzstopp"-Schichten auf. Diese Ätzstopp-schichten können beispielsweise vorgesehen sein, um das Ätzen einer ersten Zwischenschicht-Isolationsschicht, die an der Ätzstoppschicht vorgesehen ist, zu erleichtern. Es ist offensichtlich, dass der Ätzstopper als eine zweite Zwischenschicht-Isolationsschicht implementiert sein kann, die unterhalb der ersten Zwischenschicht-Isolationsschicht, die geätzt werden soll, vorgesehen ist.

Verschiedene Ausführungsbeispiele der vorliegenden Erfindung weisen zusätzlich eine erste, eine zweite und eine dritte Zwischenschicht-Isolationsschicht auf. Es ist offensichtlich, dass sowohl die erste, die zweite oder die dritte Zwischenschicht-Isolationsschicht eine einzelne Schicht oder mehrere Schichten aufweisen können, die zusammen die erste, die zweite oder die dritte Zwischenschicht-Isolationsschicht bilden. Bei dem Ausführungsbeispiel der vorliegenden Erfindung, das in den 17A und 17B gezeigt ist, kann beispielsweise die Schicht 15, die Schicht 17 oder die Kombination der Schichten 15 und 17 betrachtet werden, um die erste Zwischenschicht-Isolationsschicht aufzuweisen.

Hierin wird ferner auf "einkristalline" Schichten Bezug genommen. Mit "einkristallin" ist gemeint, dass das Material allgemein die Struktur eines Einkristalls aufweist (d. h. eine lange Ausdehnung der Struktur desselben aufweist). "Einkristalline" Schichten stehen im Gegensatz zu polykristallinen Schichten, die Materialien sind, die die Struktur einer Sammlung von kleinen Kristallen (auf eine Art und Weise ähnlich zu einer Honigwabenstruktur) aufweisen, und amorphen Materialien, die Materialien sind, die keine (lang ausgedehnte) Ordnung in der Struktur derselben aufweisen (oder Kombinationen von polykristallinen und amorphen Materialien sind). Es wird hierin ferner auf "einkristalline Transistoren" Bezug genommen. Dieser Ausdruck bezieht sich auf Transistoren mit einem Kanal, der in einer einkristallinen Halbleiterschicht oder einkristallinen Halbleiterregion gebildet ist.

Es wird hierin ferner auf "Bulk"-Transistoren und "Dünnfilm"-Transistoren Bezug genommen. Es ist für Fachleute offensichtlich, dass sich "Bulk"-Transistoren auf Transistoren beziehen, die Source/Drain-Regionen aufweisen, die in einem Halbleitersubstrat gebildet sind, während sich "Dünnfilm"-Transistoren auf Transistoren beziehen, die an oder in Schichten der Vorrichtung gebildet sind, die sich oberhalb des Substrats befinden.

Hierin wird ferner auf verschiedene Typen von "Knotensteckern" Bezug genommen. Hierin bezieht sich der Ausdruck "Knotenstecker" auf einen leitfähigen Stecker, der zwei oder mehrere elektrische Elemente (z. B. Transistoren, Kondensatoren, etc.) in einer Vorrichtung miteinander elektrisch verbindet.

Wie im Vorhergehenden erwähnt, kann gemäß Ausführungsbeispielen der vorliegenden Erfindung ein Paar von unteren TFTs und ein Paar von oberen TFTs aufeinander folgend auf ein Paar von Bulk-Transistoren gestapelt sein. Bei bestimmten Ausführungsbeispielen der vorliegenden Erfindung können die oben erwähnten Transistoren eine Verriegelungsschaltung bzw. Latch-Schaltung mit einem Paar von Knotenkontaktstrukturen bilden, um beispielsweise eine SRAM-Zelle vorzusehen. Die unteren TFTs und die oberen TFTs können in einkristallinen Körpermustern gebildet sein, die ausgezeichnete elektrische Charakteristika liefern.

In den Zeichnungen und der Beschreibung sind typische Ausführungsbeispiele der Erfindung offenbart, und obwohl spezifische Ausdrücke verwendet werden, werden dieselben lediglich in einem allgemeinen und beschreibenden Sinn und nicht zum Zweck der Begrenzung verwendet, wobei der Schutzbereich der Erfindung in den folgenden Patentansprüchen bekannt gegeben ist.


Anspruch[de]
  1. Integrierte Schaltung mit:

    einem ersten Transistor (TD1, TD2) mit einer ersten und einer zweiten Störstellenregion (13s' 13s'', 13d', 13d''), die an oder in einem Halbleitersubstrat (1) gebildet sind;

    einer ersten Zwischenschicht-Isolationsschicht (17) an dem ersten Transistor (TD1, TD2);

    einem zweiten Transistor (TL1, TL2) mit einer ersten und einer zweiten Störstellenregion (29s', 29s'', 29d', 29d'') an der ersten Zwischenschicht-Isolationsschicht (17) gegenüber dem ersten Transistor (TD1, TD2);

    einer zweiten Zwischenschicht-Isolationsschicht (33) an dem zweiten Transistor (TL1, TL2) gegenüber der ersten Zwischenschicht-Isolationsschicht (17);

    einem dritten Transistor (TT1, TT2) mit einer ersten und einer zweiten Störstellenregion (45s', 45s'', 45d', 45d'') an der zweiten Zwischenschicht-Isolationsschicht (33) gegenüber dem zweiten Transistor (TL1, TL2);

    einer dritten Zwischenschicht-Isolationsschicht (49) an dem dritten Transistor (TT1, TT2) gegenüber der zweiten Zwischenschicht-Isolationsschicht (33); und

    einem Knotenstecker (51a, 51b), der die erste, die zweite und die dritte Zwischenschicht-Isolationsschicht (17, 33, 49) durchdringt, um die erste Störstellenregion (13d', 13d''), des ersten Transistors (TD1, TD2), die erste Störstellenregion (29d', 29d'') des zweiten Transistors (TL1, TL2) und die erste Störstellenregion (45s', 45s'') des dritten Transistors (TT1, TT2) miteinander elektrisch zu verbinden.
  2. Integrierte Schaltung nach Anspruch 1, bei der der zweite Transistor (TL1, TL2) den ersten Transistor (TD1, TD2) überlappt, und bei der der dritte Transistor (TT1, TT2) den zweiten Transistor (TL1, TL2) überlappt.
  3. Integrierte Schaltung nach Anspruch 1, bei der der erste Transistor (TD1, TD2) einen Bulk-Transistor aufweist, und bei der der zweite und der dritte Transistor (TL1, TL2, TT1, TT2) Dünnfilmtransistoren aufweisen.
  4. Integrierte Schaltung nach Anspruch 3, bei der der zweite und der dritte Transistor (TL1, TL2, TT1, TT2) jeweils einkristalline Dünnfilmtransistoren aufweisen.
  5. Integrierte Schaltung nach Anspruch 1, mit ferner:

    einem unteren Knotenhalbleiterstecker (19a, 19b) zwischen der ersten Störstellenregion (29d', 29d'') des zweiten Transistors (TL1, TL2) und der ersten Störstellenregion (13d', 13d'') des ersten Transistors (TD1, TD2); und

    einem oberen Knotenhalbleiterstecker (35a, 35b) zwischen der ersten Störstellenregion (45s', 45s'') des dritten Transistors (TT1, TT2) und der ersten Störstellenregion (29d', 29d'') des zweiten Transistors (TL1, TL2),

    wobei der Knotenstecker (51a, 51b) mit dem unteren und dem oberen Knotenhalbleiterstecker (19a, 19b, 35a, 35b) ferner elektrisch verbunden ist.
  6. Integrierte Schaltung nach Anspruch 5, bei der der untere und der obere Knotenhalbleiterstecker (19a, 19b, 35a, 35b) jeweils einkristalline Halbleiterstecker aufweisen und der Knotenstecker (51a, 51b) einen Metallstecker aufweist.
  7. Integrierte Schaltung nach Anspruch 6, bei der der Knotenstecker (51a, 51b) einen ohmschen Kontakt hinsichtlich sowohl P-Halbleiter- als auch N-Halbleiter-Materialien bildet.
  8. Integrierte Schaltung nach Anspruch 7, bei der der Metallstecker einen Wolframstecker aufweist.
  9. Integrierte Schaltung nach Anspruch 8, bei der der Metallstecker ferner eine Barrieremetallschicht aufweist, die den Wolframstecker umgibt.
  10. Integrierte Schaltung nach Anspruch 5, bei der der untere Knotenhalbleiterstecker (19a, 19b) und die erste Störstellenregion (13d', 13d''s) des ersten Transistors (TD1, TD2) den gleichen Leitfähigkeitstyp aufweisen.
  11. Integrierte Schaltung nach Anspruch 5, bei der der untere Knotenhalbleiterstecker (19a, 19b) und die erste Störstellenregion (13d', 13d'') des ersten Transistors (TD1, TD2) unterschiedliche Leitfähigkeitstypen aufweisen, und bei der der Knotenstekker (51a, 51b) in direkter Berührung mit der ersten Störstellenregion (13d', 13d'') des ersten Transistors (TD1, TD2) ist.
  12. Zelle eines statischen Direktzugriffsspeichers (SRAM; SRAM = Static Random Access Memory), mit:

    einem ersten Bulk-Transistor (TD1) mit einer ersten Störstellenregion (13d'), die mindestens teilweise in einem Halbleitersubstrat (1) gebildet ist;

    einem zweiten Bulk-Transistor (TD2) mit einer ersten Störstellenregion (13d''), die zumindest teilweise in dem Halbleitersubstrat (1) gebildet ist;

    einer ersten Zwischenschicht-Isolationsschicht (17) an dem ersten und dem zweiten Bulk-Transistor (TD1, TD2);

    einem ersten unteren Dünnfilmtransistor (TL1) mit einer ersten Störstellenregion (29d') an der ersten Zwischenschicht-Isolationsschicht (17);

    einem zweiten unteren Dünnfilmtransistor (TL2) mit einer ersten Störstellenregion (29d'') an der ersten Zwischenschicht-Isolationsschicht (17);

    einer zweiten Zwischenschicht-Isolationsschicht (33) an dem ersten und dem zweiten unteren Dünnfilmtransistor (TD1, TD2);

    einem ersten oberen Dünnfilmtransistor (TT1) mit einer ersten Störstellenregion (45s') an der zweiten Zwischenschicht-Isolationsschicht (33);

    einem zweiten oberen Dünnfilmtransistor (TT2) mit einer ersten Störstellenregion (45s'') an der zweiten Zwischenschicht-Isolationsschicht (33);

    einer dritten Zwischenschicht-Isolationsschicht (49) an dem ersten und dem zweiten oberen Dünnfilmtransistor (TT1, TT2);

    einem ersten Knotenstecker (51a), der die erste, zweite und dritte Zwischenschicht-Isolationsschicht (17, 33, 49) durchdringt, um die erste Störstellenregion (13d') des ersten Bulk-Transistors (TD1), die erste Störstellenregion (29d') des ersten unteren Dünnfilmtransistors (TL1) und die erste Störstellenregion (45s') des ersten oberen Dünnfilmtransistors (TT1) miteinander elektrisch zu verbinden;

    einem zweiten Knotenstecker (51b), der die erste, die zweite und die dritte Zwischenschicht-Isolationsschicht (17, 33, 49) durchdringt, um die erste Störstellenregion (13d'') des zweiten Bulk-Transistors (TD2), die erste Störstellenregion (29d'') des zweiten unteren Dünnfilmtransistors (TL2) und die erste Störstellenregion (45s'') des zweiten oberen Dünnfilmtransistors (TT2) miteinander elektrisch zu verbinden.
  13. SRAM-Zelle nach Anspruch 12, bei der der erste untere Dünnfilmtransistor (TL1) den ersten Bulk-Transistor (TD1) überlappt und bei der der zweite untere Dünnfilmtransistor (TL2) den zweiten Bulk-Transistor (TD2) überlappt, und bei der der erste obere Dünnfilmtransistor (TT1) den ersten unteren Dünnfilmtransistor (TL1) überlappt, und bei der der zweite obere Dünnfilmtransistor (TT2) den zweiten unteren Dünnfilmtransistor (TL2) überlappt.
  14. SRAM-Zelle nach Anspruch 12, bei der der erste und der zweite untere Dünnfilmtransistor (TL1, TL2) und der erste und der zweite obere Dünnfilmtransistor (TT1, TT2) jeweils einkristalline Dünnfilmtransistoren aufweisen.
  15. SRAM-Zelle nach Anspruch 12, mit ferner:

    einem ersten unteren Knotenhalbleiterstecker (19a) zwischen der ersten Störstellenregion (29d') des ersten unteren Dünnfilmtransistors (TL1) und der ersten Störstellenregion (13d') des ersten Bulk-Transistors (TD1);

    einem ersten oberen Knotenhalbleiterstecker (35a) zwischen der ersten Störstellenregion (45s') des ersten oberen Dünnfilmtransistors (TT1) und der ersten Störstellenregion (29d') des ersten unteren Dünnfilmtransistors (TL1);

    einem zweiten unteren Knotenhalbleiterstecker (19b) zwischen der ersten Störstellenregion (29d'') des zweiten unteren Dünnfilmtransistors (TL2) und der ersten Störstellenregion (13d'') des zweiten Bulk-Transistors (TD2); und

    einem zweiten oberen Knotenhalbleiterstecker (35b) zwischen der ersten Störstellenregion (45s'') des zweiten oberen Dünnfilmtransistors (TT2) und der ersten Störstellenregion (29d'') des zweiten unteren Dünnfilmtransistors (TL2),

    wobei der erste Knotenstecker (51a) mit dem ersten unteren Knotenhalbleiterstekker (19a) und dem ersten oberen Knotenhalbleiterstecker (35a) elektrisch verbunden ist, und wobei der zweite Knotenstecker (51b) mit dem zweiten unteren Knotenhalbleiterstecker (19b) und dem zweiten oberen Knotenhalbleiterstecker (35b) elektrisch verbunden ist.
  16. SRAM-Zelle nach Anspruch 15, bei der der erste und der zweite obere Knotenhalbleiterstecker (35a, 35b) und der erste und der zweite untere Knotenhalbleiterstecker (19a, 19b) jeweils einkristalline Halbleiterstecker aufweisen, und bei der der erste und der zweite Knotenstecker (51a, 51b) jeweils Metallstecker aufweisen.
  17. SRAM-Zelle nach Anspruch 16, bei der der erste und der zweite Knotenstecker (52a, 52b) jeweils hinsichtlich sowohl P-Halbleiter- als auch N-Halbleitermaterialien einen ohmschen Kontakt bilden.
  18. SRAM-Zelle nach Anspruch 16, bei der der erste und der zweite Knotenstecker (51a, 51b) jeweils einen Wolframstecker aufweisen.
  19. SRAM-Zelle nach Anspruch 18, bei der sowohl der erste als auch der zweite Knotenstecker (51a, 51b) ferner eine Barrieremetallschicht aufweisen, die den Wolframstecker umgibt.
  20. SRAM-Zelle nach Anspruch 15, bei der der erste untere Knotenhalbleiterstecker (19a) den gleichen Leitfähigkeitstyp wie die erste Störstellenregion (13d') des ersten Bulk-Transistors (TD1) aufweist und der zweite untere Knotenhalbleiterstekker (19b) den gleichen Leitfähigkeitstyp wie die erste Störstellenregion (13d'') des zweiten Bulk-Transistors (TD2) aufweist.
  21. SRAM-Zelle nach Anspruch 15, bei der der erste untere Knotenhalbleiterstecker (19a) einen anderen Leitfähigkeitstyp als die erste Störstellenregion (13d') des ersten Bulk-Transistors (TD1) aufweist, und bei der der zweite untere Knotenhalbleiterstecker (19b) einen anderen Leitfähigkeitstyp als die erste Störstellenregion (13d'') des zweiten Bulk-Transistors (TD2) aufweist, und bei der der erste Knotenstecker (51a) in direkter Berührung mit der ersten Störstellenregion des ersten Bulk-Transistors (TD1) ist, und bei der der zweite Knotenstecker (51b) in direkter Berührung mit der ersten Störstellenregion (13d'') des zweiten Bulk-Transistors (TD2) ist.
  22. SRAM-Zelle nach Anspruch 12, bei der der erste und der zweite Bulk-Transistor (TD1, TD2) jeweils einen ersten und einen zweiten N-Kanal-Treibertransistor aufweisen, und bei der die erste Störstellenregion (13d') des ersten Bulk-Transistors (TD1) die Drain-Region des ersten Bulk-Transistors (TD1) aufweist, und bei der die erste Störstellenregion (13d'') des zweiten Bulk-Transistors (TD2) die Drain-Region des zweiten Bulk-Transistors (TD2) aufweist.
  23. SRAM-Zelle nach Anspruch 22, bei der der erste N-Kanal-Treibertransistor eine Gate-Elektrode aufweist, die mit dem zweiten Knotenstecker (51b) elektrisch verbunden ist, und bei der der zweite N-Kanal-Treibertransistor eine Gate-Elektrode aufweist, die mit dem ersten Knotenstecker (51a) elektrisch verbunden ist.
  24. SRAM-Zelle nach Anspruch 23, bei der der erste und der zweite untere Dünnfilmtransistor (TL1, TL2) jeweils einen ersten und einen zweiten P-Kanal-Lasttransistor aufweisen, und bei der der erste und der zweite obere Dünnfilmtransistor (TT1, TT2) jeweils einen ersten und einen zweiten N-Kanal-Übertragungstransistor aufweisen, und bei der die erste Störstellenregion (29d') des ersten unteren Dünnfilmtransistors (TL1) eine Drain-Region des ersten unteren Dünnfilmtransistors (TL1) aufweist, und bei der die erste Störstellenregion (29d'') des zweiten unteren Dünnfilmtransistors (TL2) eine Drain-Region des zweiten unteren Dünnfilmtransistors (TL2) aufweist, und bei der die erste Störstellenregion (45s') des ersten oberen Dünnfilmtransistors (TT1) eine Source-Region des ersten oberen Dünnfilmtransistors (TT1) aufweist, und bei der die erste Störstellenregion (45s'') des zweiten oberen Dünnfilmtransistors (TT2) eine Source-Region des zweiten oberen Dünnfilmtransistors (TT2) aufweist.
  25. SRAM-Zelle nach Anspruch 24, bei der der erste P-Kanal-Lasttransistor eine Gate-Elektrode aufweist, die mit dem zweiten Knotenstecker (51b) elektrisch verbunden ist, und bei der der zweite P-Kanal-Lasttransistor eine Gate-Elektrode aufweist, die mit dem ersten Knotenstecker (51a) elektrisch verbunden ist.
  26. SRAM-Zelle nach Anspruch 24, bei der der erste und der zweite N-Kanal-Übertragungstransistor Gate-Elektroden aufweisen, die miteinander elektrisch verbunden sind, um als eine Wortleitung (39) zu wirken.
  27. SRAM-Zelle nach Anspruch 24, mit:

    einer Masseleitung (59s), die mit den Source-Regionen des ersten und des zweiten N-Kanal-Treibertransistors elektrisch verbunden ist; und

    einer Stromleitung (59c), die mit den Source-Regionen des ersten und des zweiten P-Kanal-Lasttransistors elektrisch verbunden ist;

    wobei die Masseleitung (59s) und die Stromleitung (59c) im Wesentlichen parallel zu einer Gate-Elektrode des ersten N-Kanal-Treibertransistors und zu einer Gate-Elektrode des zweiten N-Kanal-Treibertransistors sind.
  28. SRAM-Zelle nach Anspruch 25, mit ferner folgenden Merkmalen:

    einer ersten Bitleitung (65b'), die mit der Drain-Region des ersten N-Kanal-Übertragungstransistors elektrisch verbunden ist; und

    einer zweiten Bitleitung (65b''), die mit der Drain-Region des zweiten N-Kanal-Übertragungstransistors elektrisch verbunden ist;

    wobei die erste und die zweite Bitleitung (65b', 65b'') über die Stromleitung (59c) und die Masseleitung (59s) kreuzen.
  29. SRAM-Zelle nach Anspruch 28, bei der die erste Bitleitung (65b') im Wesentlichen senkrecht zu einer Gate-Elektrode des ersten N-Kanal-Treibertransistors, einer Gate-Elektrode des ersten P-Kanal-Lasttransistors und einer Gate-Elektrode des ersten N-Kanal-Übertragungstransistors ist, betrachtet von einer Achse, die senkrecht zu der Hauptebene des Halbleitersubstrats (1) ist, und bei der die zweite Bitleitung (65b'') im Wesentlichen senkrecht zu einer Gate-Elektrode des zweiten N-Kanal-Treibertransistors, einer Gate-Elektrode des zweiten P-Kanal-Lasttransistors und einer Gate-Elektrode des zweiten N-Kanal-Übertragungstransistors ist, betrachtet von einer Achse, die senkrecht zu der Hauptebene des Halbleitersubstrats (1) ist.
  30. SRAM-Zelle nach Anspruch 23, bei der der erste und der zweite untere Dünnfilmtransistor (TL1, TL2) jeweils einen ersten und einen zweiten N-Kanal-Übertragungstransistor aufweisen, und bei der der erste und der zweite obere Dünnfilmtransistor (TT1, TT2) jeweils einen ersten und einen zweiten P-Kanal-Lasttransistor aufweisen, und bei der die erste Störstellenregion (29d') des ersten unteren Dünnfilmtransistors (TL1) eine Source-Region des ersten unteren Dünnfilmtransistors (TL1) aufweist, und bei der die erste Störstellenregion (29d'') des zweiten unteren Dünnfilmtransistors (TL2) eine Source-Region des zweiten unteren Dünnfilmtransistors (TL2) aufweist, und bei der die erste Störstellenregion (45s') des ersten oberen Dünnfilmtransistors (TT1) eine Drain-Region des ersten oberen Dünnfilmtransistors (TT1) aufweist, und bei der die erste Störstellenregion (45s'') des zweiten oberen Dünnfilmtransistors (TT2) eine Drain-Region des zweiten oberen Dünnfilmtransistors (TT2) aufweist.
  31. SRAM-Zelle nach Anspruch 30, bei der der erste P-Kanal-Lasttransistor eine Gate-Elektrode aufweist, die mit dem zweiten Knotenstecker (51b) elektrisch verbunden ist, und bei der der zweite P-Kanal-Lasttransistor eine Gate-Elektrode aufweist, die mit dem ersten Knotenstecker (51a) elektrisch verbunden ist.
  32. Eine Zelle eines statischen Direktzugriffsspeichers (SRAM; SRAM = Static Random Access Memory), mit:

    einer Trennschicht (3) in einem Halbleitersubstrat (1), die eine erste und eine zweite aktive Region (3a, 3b) definiert;

    einem ersten Bulk-Transistor (TD1) und einem zweiten Bulk-Transistor (TD2) zumindest teilweise in der ersten und der zweiten aktiven Region (3a, 3b);

    einer ersten Zwischenschicht-Isolationsschicht (17) an dem ersten und dem zweiten Bulk-Transistor (TD1, TD2);

    einem ersten einkristallinen unteren Körpermuster (21a) und einem zweiten einkristallinen unteren Körpermuster (21b) an der ersten Zwischenschicht-Isolationsschicht (17);

    einem ersten unteren Dünnfilmtransistor (TL1) und einem zweiten unteren Dünnfilmtransistor (TL2) an oder in jeweils dem ersten und dem zweiten unteren Körpermuster (21a, 21b);

    einer zweiten Zwischenschicht-Isolationsschicht (33) an dem ersten und dem zweiten unteren Dünnfilmtransistor (TL1, TL2);

    einem ersten einkristallinen oberen Körpermuster (37a) und einem zweiten einkristallinen oberen Körpermuster (37b) an der zweiten Zwischenschicht-Isolationsschicht (33);

    einem ersten oberen Dünnfilmtransistor (TT1) und einem zweiten oberen Dünnfilmtransistor (TT2) an oder in jeweils dem ersten und dem zweiten oberen Körpermuster (37a, 37b);

    einer dritten Zwischenschicht-Isolationsschicht (49) an dem ersten und dem zweiten oberen Dünnfilmtransistor (TT1, TT2);

    einem ersten Knotenstecker (52a), der die erste, die zweite und die dritte Zwischenschicht-Isolationsschicht (17, 33, 49) durchdringt, um eine erste Störstellenregion (13d') des ersten Bulk-Transistors (TD1), eine erste Störstellenregion (29d') des ersten unteren Dünnfilmtransistors (TL1) und eine erste Störstellenregion (45s') des ersten oberen Dünnfilmtransistors (TT1) miteinander elektrisch zu verbinden; und

    einem zweiten Knotenstecker (51b), der die erste, die zweite und die dritte Zwischenschicht-Isolationsschicht (17, 33, 49) durchdringt, um eine erste Störstellenregion (13d'') des zweiten Bulk-Transistors (TD2), eine erste Störstellenregion (29d'') des zweiten unteren Dünnfilmtransistors (TL2) und eine erste Störstellenregion (45s'') des zweiten oberen Dünnfilmtransistors (TT2) miteinander elektrisch zu verbinden.
  33. SRAM-Zelle nach Anspruch 32, bei der der erste und der zweite Bulk-Transistor (TD1, TD2) jeweils einen ersten und einen zweiten N-Kanal-Treibertransistor aufweisen, und bei der die erste Störstellenregion (13d') des ersten Bulk-Transistors (TD1) die Drain-Region des ersten Bulk-Transistors (TD1) aufweist, und bei der die erste Störstellenregion (13d'') des zweiten Bulk-Transistors (TD2) die Drain-Region des zweiten Bulk-Transistors (TD2) aufweist.
  34. SRAM-Zelle nach Anspruch 33, bei der der erste N-Kanal-Treibertransistor eine Gate-Elektrode aufweist, die mit dem zweiten Knotenstecker (51b) elektrisch verbunden ist, und bei der der zweite N-Kanal-Treibertransistor eine Gate-Elektrode aufweist, die mit dem ersten Knotenstecker (51a) elektrisch verbunden ist.
  35. SRAM-Zelle nach Anspruch 33, mit ferner:

    einer ersten aktiven Masseregion (3s'), die sich von dem ersten Ende der ersten aktiven Region (3a) in einer Richtung senkrecht zu der ersten aktiven Region (3a) erstreckt; und

    einer zweiten aktiven Masseregion (3s''), die sich von einem ersten Ende der zweiten aktiven Region (3b) in einer Richtung senkrecht zu der zweiten aktiven Region (3b) erstreckt.
  36. SRAM-Zelle nach Anspruch 35, bei der der erste und der zweite untere Dünnfilmtransistor (TL1, TL2) jeweils ein erster und ein zweiter P-Kanal-Lasttransistor sind, und bei der der erste und der zweite obere Dünnfilmtransistor (TT1, TT2) jeweils ein erster und ein zweiter N-Kanal-Übertragungstransistor sind, und bei der die erste Störstellenregion (23d') des ersten unteren Dünnfilmtransistors (TL1) eine Drain-Region des ersten unteren Dünnfilmtransistors (TL1) aufweist, und bei der der zweite untere Dünnfilmtransistor (TL2) eine Drain-Region des zweiten unteren Dünnfilmtransistors (TL2) aufweist, und bei der die erste Störstellenregion (45s') des ersten oberen Dünnfilmtransistors (TT1) eine Source-Region des ersten oberen Dünnfilmtransistors (TT1) aufweist, und bei der die erste Störstellenregion (45s'') des zweiten oberen Dünnfilmtransistors (TT2) eine Source-Region des zweiten oberen Dünnfilmtransistors (TT2) aufweist.
  37. SRAM-Zelle nach Anspruch 36, bei der das erste untere Körpermuster (21a) die erste aktive Region (3a) überlappt, und bei der das zweite untere Körpermuster (21b) die zweite aktive Region (3b) überlappt, und bei der das erste obere Körpermuster (37a) das erste untere Körpermuster (21a) überlappt, und bei der das zweite obere Körpermuster (37b) das zweite untere Körpermuster (21b) überlappt.
  38. SRAM-Zelle nach Anspruch 37, bei der eine Gate-Elektrode des ersten Lasttransistors eine Gate-Elektrode des ersten Treibertransistors überlappt, und bei der eine Gate-Elektrode des zweiten Lasttransistors die Gate-Elektrode des zweiten Treibertransistors überlappt, und bei der die Gate-Elektrode des ersten Lasttransistors mit dem zweiten Knotenstecker (51b) elektrisch verbunden ist, und bei der die Gate-Elektrode des zweiten Lasttransistors mit dem ersten Knotenstecker (51a) elektrisch verbunden ist.
  39. SRAM-Zelle nach Anspruch 37, bei der das erste untere Körpermuster (21a) ferner eine Verlängerung aufweist, die einen Abschnitt der ersten aktiven Masseregion (3s') überlappt, und bei der das zweite untere Körpermuster (21b) ferner eine Verlängerung aufweist, die einen Abschnitt der zweiten aktiven Masseregion (3s'') überlappt.
  40. SRAM-Zelle nach Anspruch 36, bei der eine Gate-Elektrode des ersten Übertragungstransistors mit einer Gate-Elektrode des zweiten Übertragungstransistors elektrisch verbunden ist, um als eine Wortleitung (39) zu wirken.
  41. SRAM-Zelle nach Anspruch 35, mit ferner:

    einer Masseleitung (59s), die mit der ersten und der zweiten aktiven Masseregion (3s', 3s'') elektrisch verbunden ist, wobei die Masseleitung (59s) über die erste und die zweite aktive Region (3a, 3b) kreuzt.
  42. SRAM-Zelle nach Anspruch 39, mit ferner:

    einer Stromleitung (59c), die mit den Verlängerungen des ersten und des zweiten unteren Körpermusters (21a, 21b) elektrisch verbunden ist, wobei die Stromleitung (59c) über die erste und die zweite aktive Region (3a, 3b) kreuzt.
  43. SRAM-Zelle nach Anspruch 36, mit ferner:

    einer ersten Bitleitung (65b') und einer zweiten Bitleitung (65b''), die parallel zu der ersten Bitleitung (65b') ist;

    wobei die erste Bitleitung (65b') mit einer Drain-Region des ersten Übertragungstransistors elektrisch verbunden ist;

    wobei die zweite Bitleitung (65b'') mit einer Drain-Region des zweiten Übertragungstransistors elektrisch verbunden ist; und

    wobei die erste und die zweite Bitleitung (65b', 65b'') über die erste und die zweite aktive Masseregion (3s', 3s'') kreuzen.
  44. SRAM-Zelle nach Anspruch 43, bei der die erste Bitleitung (65b') im Wesentlichen senkrecht zu einer Gate-Elektrode des ersten N-Kanal-Treibertransistors, einer Gate-Elektrode des ersten P-Kanal-Lasttransistors und einer Gate-Elektrode des ersten N-Kanal-Übertragungstransistors ist, betrachtet von einer Achse, die senkrecht zu der Hauptebene des Halbleitersubstrats (1) ist, und bei der die zweite Bitleitung (65b'') im Wesentlichen senkrecht zu einer Gate-Elektrode des zweiten N-Kanal-Treibertransistors, einer Gate-Elektrode des zweiten P-Kanal-Lasttransistors und einer Gate-Elektrode des zweiten N-Kanal-Übertragungstransistors ist, betrachtet von einer Achse, die senkrecht zu der Hauptebene des Halbleitersubstrats (1) ist.
  45. Verfahren zum Herstellen einer Zelle mit einem statischen Direktzugriffsspeicher (SRAM; SRAM = Static Random Access Memory), mit folgenden Schritten:

    Bilden eines ersten und eines zweiten Bulk-Transistors (TD1, TD2) an oder in einem Halbleitersubstrat (1), wobei jeder der Bulk-Transistoren (TD1, TD2) beabstandete erste und zweite Störstellenregionen (13d', 13d'', 13s', 13s'') und eine Gate-Elektrode (7a, 7b) an einer Kanalregion zwischen der ersten und der zweiten Störstellenregion (13d', 13d'', 13s', 13s'') aufweist;

    Bilden einer ersten Zwischenschicht-Isolationsschicht (17) an dem Halbleitersubstrat (1), das den ersten und den zweiten Bulk-Transistor (TD1, TD2) aufweist;

    Bilden eines ersten unteren Knotenhalbleitersteckers (19a), der die erste Zwischenschicht-Isolationsschicht (17) durchdringt, um mit der ersten Störstellenregion (13d') des ersten Bulk-Transistors (TD1) in einem elektrischen Kontakt zu sein;

    Bilden eines zweiten unteren Knotenhalbleitersteckers (19b), der die erste Zwischenschicht-Isolationsschicht (17) durchdringt, um mit der ersten Störstellenregion (13d'') des zweiten Bulk-Transistors (TD2) in einem elektrischen Kontakt zu sein;

    Bilden eines ersten unteren Dünnfilmtransistors (TL1) und eines zweiten unteren Dünnfilmtransistors (TL2) an der ersten Zwischenschicht-Isolationsschicht (17), wobei sowohl der erste als auch der zweite untere Dünnfilmtransistor (TL1, TL2) beabstandete erste und zweite Störstellenregionen (29s', 29s'', 29d', 29d'') und eine Gate-Elektrode (23a, 23b) an einer Kanalregion zwischen der ersten und der zweiten Störstellenregion (29s', 29s'', 29d', 29d'') aufweist, wobei die erste Störstellenregion (29d') des ersten unteren Dünnfilmtransistors (TL1) in einem elektrischen Kontakt mit dem ersten unteren Knotenhalbleiterstecker (19a) ist, und wobei die erste Störstellenregion (29d'') des zweiten unteren Dünnfilmtransistors (TL2) in einem elektrischen Kontakt mit dem zweiten unteren Knotenhalbleiterstecker (19b) ist;

    Bilden einer zweiten Zwischenschicht-Isolationsschicht (33) an dem Halbleitersubstrat (1), das den ersten und den zweiten unteren Dünnfilmtransistor (TL1, TL2) aufweist;

    Bilden eines ersten oberen Knotenhalbleitersteckers (35a), der die zweite Zwischenschicht-Isolationsschicht (33) durchdringt, um in einem elektrischen Kontakt mit der ersten Störstellenregion (29d') des ersten unteren Dünnfilmtransistors (TL1) zu sein;

    Bilden eines zweiten oberen Knotenhalbeitersteckers (35b), der die zweite Zwischenschicht-Isolationsschicht (33) durchdringt, um mit der ersten Störstellenregion (29d'') des zweiten unteren Dünnfilmtransistors (TL2) in einem elektrischen Kontakt zu sein;

    Bilden eines ersten oberen Dünnfilmtransistors (TT1) und eines zweiten oberen Dünnfilmtransistors (TT2) an der zweiten Zwischenschicht-Isolationsschicht (33), wobei sowohl der erste als auch der zweite obere Dünnfilmtransistor (TT1, TT2) beabstandete erste und zweite Störstellenregionen (45s', 45s'', 45d', 45d'') und eine Gate-Elektrode (39) an einer Kanalregion zwischen der ersten und der zweiten Störstellenregion (45s', 45s'', 45d', 45d'') aufweisen, wobei die erste Störstellenregion (45s') des ersten oberen Dünnfilmtransistors (TT1) mit dem ersten oberen Knotenhalbleiterstecker (35a) in einem elektrischen Kontakt ist, und wobei der zweite obere Dünnfilmtransistor (TT2) mit dem zweiten oberen Knotenhalbleiterstecker (35b) in einem elektrischen Kontakt ist;

    Bilden einer dritten Zwischenschicht-Isolationsschicht (49) an dem Halbleitersubstrat (1), das den ersten und den zweiten oberen Dünnfilmtransistor (TT1, TT2) aufweist; und

    Bilden eines ersten Knotensteckers (51a) und eines zweiten Knotensteckers (51b), die jeweils mindestens die erste, die zweite und die dritte Zwischenschicht-Isolationsschicht (17, 33, 49) durchdringen, wobei der erste Knotenstecker (51a) die erste Störstellenregion (13d') des ersten Bulk-Transistors (TD1), die erste Störstellenregion (29d') des ersten unteren Dünnfilmtransistors (TL1) und die erste Störstellenregion (45s') des ersten oberen Dünnfilmtransistors (TT1) miteinander elektrisch verbindet, und der zweite Knotenstecker (51b) die erste Störstellenregion (13d'') des zweiten Bulk-Transistors (TD2), die erste Störstellenregion (29d'') des zweiten unteren Dünnfilmtransistors (TL2) und die erste Störstellenregion (45s'') des zweiten oberen Dünnfilmtransistors (TT2) miteinander elektrisch verbindet.
  46. Verfahren nach Anspruch 45, bei dem das Bilden des ersten und des zweiten unteren Knotenhalbleitersteckers (19a, 19b) folgende Schritte aufweist.

    Mustern der ersten Zwischenschicht-Isolationsschicht (17), um ein erstes unteres Knotenkontaktloch, das die erste Störstellenregion (13d') des ersten Bulk-Transistors (TD1) freilegt, und ein zweites unteres Kontaktloch, das die erste Störstellenregion des zweiten Bulk-Transistors (TD2) freilegt, zu bilden;

    Bilden eines ersten unteren einkristallinen Halbleitersteckers (19a) in dem ersten unteren Knotenkontaktloch unter Verwendung eines selektiven epitaktischen Aufwachsverfahrens; und

    Bilden eines zweiten unteren einkristallinen Halbleitersteckers (19b) in dem zweiten unteren Knotenkontaktloch unter Verwendung eines selektiven epitaktischen Aufwachsverfahrens.
  47. Verfahren nach Anspruch 46, bei dem der erste untere Dünnfilmtransistor (TL1) den ersten Bulk-Transistor (TD1) überlappt, und bei dem der zweite untere Dünnfilmtransistor (TL2) den zweiten Bulk-Transistor (TD2) überlappt.
  48. Verfahren nach Anspruch 47, bei dem das Bilden des ersten unteren Dünnfilmtransistors (TL1) an der ersten Zwischenschicht-Isolationsschicht (17) das Bilden eines ersten unteren Körpermusters (21a) an der ersten Zwischenschicht-Isolationsschicht (17) und in einer direkten Berührung mit dem ersten unteren einkristallinen Stecker (19a) und das Bilden des zweiten unteren Dünnfilmtransistors (TL2) an oder in einem zweiten unteren Körpermuster (21b) aufweist, und bei dem das Bilden des zweiten unteren Dünnfilmtransistors (TL2) an der ersten Zwischenschicht-Isolationsschicht (17) das Bilden eines zweiten unteren Körpermusters (21b) an der ersten Zwischenschicht-Isolationsschicht (17) und in einer direkten Berührung mit dem zweiten unteren einkristallinen Stecker (19b) und das Bilden des zweiten unteren Dünnfilmtransistors (TL2) an oder in dem zweiten unteren Körpermuster (21b) aufweist.
  49. Verfahren nach Anspruch 48, bei dem das Bilden des ersten unteren Körpermusters (21a) das Bilden eines kristallisierten ersten unteren Körpermusters unter Verwendung des ersten unteren einkristallinen Steckers (19a) als ein Keimmuster aufweist, und bei dem das Bilden des zweiten unteren Körpermusters (21b) das Bilden eines kristallisierten zweiten unteren Körpermusters unter Verwendung des zweiten unteren einkristallinen Steckers (19b) als ein Keimmuster aufweist.
  50. Verfahren nach Anspruch 49, bei dem das Bilden eines kristallisierten ersten unteren Körpermusters (21a) das Bilden einer amorphen Halbleiterschicht oder einer polykristallinen Halbleiterschicht und dann das Kristallisieren der amorphen oder polykristallinen Halbleiterschicht unter Verwendung eines Festphasen-Epitaxieverfahrens aufweist, und bei dem das Bilden eines kristallisierten zweiten unteren Körpermusters (21b) das Bilden einer amorphen Halbleiterschicht oder einer polykristallinen Halbleiterschicht und dann das Kristallisieren der amorphen oder polykristallinen Halbleiterschicht unter Verwendung eines Festphasen-Epitaxieverfahrens aufweist.
  51. Verfahren nach Anspruch 45, bei dem das Bilden des ersten und des zweiten oberen Knotenhalbleitersteckers (35a, 35b) folgende Schritte aufweist:

    Mustern der zweiten Zwischenschicht-Isolationsschicht (33), um ein erstes oberes Knotenkontaktloch zu bilden, das die erste Störstellenregion (29d') des ersten unteren Dünnfilmtransistors (TL1) freilegt, und um ein zweites oberes Kontaktloch zu bilden, das die erste Störstellenregion (29d'') des zweiten unteren Dünnfilmtransistors (TL2) freilegt; und

    Bilden von einem ersten und einem zweiten oberen einkristallinen Halbleiterstecker (35a, 35b) in jeweils dem ersten und dem zweiten oberen Knotenkontaktloch unter Verwendung eines selektiven epitaktischen Aufwachsverfahrens.
  52. Verfahren nach Anspruch 51, bei dem der erste obere Dünnfilmtransistor (TT1) den ersten unteren Dünnfilmtransistor (TL1) überlappt, und bei dem der zweite obere Dünnfilmtransistor (TT1) den zweiten unteren Dünnfilmtransistor (TL2) überlappt.
  53. Verfahren nach Anspruch 50, bei dem das Bilden des ersten oberen Dünnfilmtransistors (TT1) das Bilden eines ersten oberen Körpermusters (37a) an der zweiten Zwischenschicht-Isolationsschicht (33) und in einer direkten Berührung mit dem ersten oberen einkristallinen Halbleiterstecker (35a) und dann das Bilden des ersten oberen Dünnfilmtransistors (TT1) an oder in dem ersten oberen Körpermuster (37a) aufweist, und bei dem das Bilden des zweiten oberen Dünnfilmtransistors (TT2) das Bilden eines zweiten oberen Körpermusters (37b) an der zweiten Zwischenschicht-Isolationsschicht (33) und in einer direkten Berührung mit dem zweiten oberen einkristallinen Stecker (35b) und dann das Bilden des zweiten oberen Dünnfilmtransistors (TT2) an oder in dem zweiten oberen Körpermuster (37b) aufweist.
  54. Verfahren nach Anspruch 53, bei dem das Bilden des ersten oberen Körpermusters (37a) das Bilden eines kristallisierten ersten oberen Körpermusters unter Verwendung des ersten oberen einkristallinen Steckers (35a) als ein Keimmuster aufweist, und bei dem das Bilden des zweiten oberen Körpermusters (37b) das Bilden eines kristallisierten zweiten oberen Körpermusters unter Verwendung des zweiten oberen einkristallinen Steckers (35b) als ein Keimmuster aufweist.
  55. Verfahren nach Anspruch 54, bei dem das Bilden eines kristallisierten ersten oberen Körpermusters (37a) das Bilden einer amorphen Halbleiterschicht oder einer polykristallinen Halbleiterschicht und dann das Kristallisieren der amorphen oder polykristallinen Halbleiterschicht unter Verwendung eines Festphasen-Epitaxieverfahrens aufweist, und bei dem das Bilden eines kristallisierten zweiten oberen Körpermusters (37b) das Bilden einer amorphen Halbleiterschicht oder einer polykristallinen Halbleiterschicht und dann das Kristallisieren der amorphen oder polykristallinen Halbleiterschicht unter Verwendung eines Festphasen-Epitaxieverfahrens aufweist.
  56. Verfahren nach Anspruch 45, bei dem der erste und der zweite Bulk-Transistor (TD1, TD2) jeweils ein erster und ein zweiter N-Kanal-Treibertransistor sind, der erste und der zweite untere Dünnfilmtransistor (TL1, TL2) jeweils ein erster und ein zweiter P-Kanal-Lasttransistor sind, und der erste und der zweite obere Dünnfilmtransistor (TT1, TT2) jeweils ein erster und ein zweiter N-Kanal-Übertragungstransistor sind.
  57. Verfahren nach Anspruch 56, bei dem die ersten Störstellenregionen (13d', 13d'') des ersten und des zweiten Bulk-Transistors (TD1, TD2), die ersten Störstellenregionen (29d', 29d'') des ersten und des zweiten unteren Dünnfilmtransistors (TL1, TL2) und die zweiten Störstellenregionen (45d', 45d'') des ersten und des zweiten oberen Dünnfilmtransistors (TT1, TT2) jeweils eine Drain-Region aufweisen, und bei dem die zweiten Störstellenregionen (13s', 13s'') des ersten und des zweiten Bulk-Transistors (TD1, TD2), die zweiten Störstellenregionen (29s', 29s'') des ersten und des zweiten unteren Dünnfilmtransistors (TL1, TL2) und die ersten Störstellenregionen (45s', 45s'') des ersten und des zweiten oberen Dünnfilmtransistors (TT1, TT2) jeweils eine Source-Region aufweisen.
  58. Verfahren nach Anspruch 45, bei dem der erste Knotenstecker (51a) aus einer Metallschicht gebildet ist, die einen ohmschen Kontakt mit P- und N-Halbleitermaterialien bildet.
  59. Verfahren nach Anspruch 54, bei dem eine Gate-Elektrode des ersten Treibertransistors benachbart zu der Drain-Region des zweiten Treibertransistors ist, bei dem eine Gate-Elektrode des zweiten Treibertransistors benachbart zu der Drain-Region des ersten Treibertransistors ist, bei dem eine Gate-Elektrode des ersten Lasttransistors benachbart zu der Drain-Region des zweiten Lasttransistors ist, und bei dem eine Gate-Elektrode des zweiten Lasttransistors benachbart zu der Drain-Region des ersten Lasttransistors ist.
  60. Verfahren nach Anspruch 57, bei dem eine Gate-Elektrode des ersten Übertragungstransistors mit einer Gate-Elektrode des zweiten Übertragungstransistors in einem elektrischen Kontakt ist, um als eine Wortleitung (39) zu wirken.
  61. Verfahren nach Anspruch 59, bei dem das Bilden des ersten und des zweiten Knotensteckers (51a, 51b) folgende Schritte aufweist:

    Mustern der ersten, der zweiten und der dritten Zwischenschicht-Isolationsschicht (17, 33, 49), um ein erstes Knotenkontaktloch zu bilden, das mindestens die Source-Region des ersten Übertragungstransistors, den ersten oberen Knotenhalbleiterstecker (35a), die Drain-Region des ersten Lasttransistors, den ersten unteren Knotenhalbleiterstecker (19a), die Gate-Elektrode des zweiten Lasttransistors und die Gate-Elektrode des zweiten Treibertransistors freilegt, und um ein zweites Knotenkontaktloch zu bilden, das mindestens die Source-Region des zweiten Übertragungstransistors, den zweiten oberen Knotenhalbleiterstecker (35b), die Drain-Region des zweiten Lasttransistors, den zweiten unteren Knotenhalbleiterstecker (19b), die Gate-Elektrode des ersten Lasttransistors und die Gate-Elektrode des ersten Treibertransistors freilegt; und

    Bilden eines ersten und eines zweiten Metallsteckers in jeweils dem ersten und dem zweiten Knotenkontaktloch.
  62. Verfahren nach Anspruch 61, bei dem das erste Knotenkontaktloch die Drain-Region des ersten Treibertransistors freilegt, und bei dem das zweite Knotenkontaktloch die Drain-Region des zweiten Treibertransistors freilegt.
  63. Verfahren nach Anspruch 61, bei dem das Bilden des ersten und des zweiten Metallsteckers folgende Schritte aufweist:

    Bilden einer Wolframschicht an einer obersten Oberfläche des Halbleitersubstrats (1), das das erste und das zweite Knotenkontaktloch aufweist; und

    Planarisieren der Wolframschicht bis die dritte Zwischenschicht-Isolationsschicht (49) freigelegt ist, um einen ersten und einen zweiten Wolframstecker in jeweils dem ersten und dem zweiten Knotenkontaktloch zu bilden.
  64. Verfahren nach Anspruch 63, das ferner das Bilden einer Barrieremetallschicht vor der Bildung der Wolframschicht und das Planarisieren der Barrieremetallschicht während der Planarisierung der Wolframschicht aufweist.
  65. Verfahren nach Anspruch 59, bei dem das Bilden des ersten und des zweiten Knotensteckers (51a, 51b) folgende Schritte aufweist:

    Mustern der ersten, der zweiten und der dritten Zwischenschicht-Isolationsschicht (17, 33, 49), der Source-Regionen des ersten und des zweiten Übertragungstransistors, des ersten und des zweiten oberen Knotenhalbleitersteckers (35a, 35b), der Drain-Regionen des ersten und des zweiten Lasttransistors, und des ersten und des zweiten unteren Knotenhalbleitersteckers (19a, 19b), um ein erstes Knotenkontaktloch zu bilden, das mindestens die Source-Region des ersten Übertragungstransistors, die Drain-Region des ersten Lasttransistors, die Gate-Elektrode des zweiten Lasttransistors und die Gate-Elektrode des zweiten Treibertransistors freilegt, und um ein zweites Knotenkontaktloch zu bilden, das mindestens die Source-Region des zweiten Übertragungstransistors, die Drain-Region des zweiten Lasttransistors, die Gate-Elektrode des ersten Lasttransistors und die Gate-Elektrode des ersten Treibertransistors freilegt, wobei der erste und der zweite untere Knotenhalbleiterstecker (19a, 19b) während der Bildung des ersten und des zweiten Knotenkontaktlochs vertieft werden, um jeweils an der Drain-Region des ersten Treibertransistors und der Drain-Region des zweiten Treibertransistors zu verbleiben; und

    Bilden eines ersten und eines zweiten Metallsteckers in jeweils dem ersten und dem zweiten Knotenkontaktloch.
  66. Verfahren nach Anspruch 65, bei dem das erste Knotenkontaktloch die Drain-Region des ersten Treibertransistors benachbart zu dem ersten vertieften unteren Knotenhalbleiterstecker (19a) freilegt, und bei dem das zweite Knotenkontaktloch die Drain-Region des zweiten Treibertransistors benachbart zu dem zweiten vertieften unteren Knotenhalbleiterstecker (19b) freilegt.
  67. Verfahren nach Anspruch 65, bei dem das Bilden des ersten und des zweiten Metallsteckers folgende Schritte aufweist:

    Bilden einer Wolframschicht an einer obersten Oberfläche des Halbleitersubstrats (1), das das erste und das zweite Kontaktloch aufweist; und

    Planarisieren der Wolframschicht, bis die dritte Zwischenschicht-Isolationsschicht (49) freigelegt ist, um einen erste Wolframstecker in dem ersten Knotenkontaktloch zu bilden, und um einen zweiten Wolframstecker in dem zweiten Knotenkontaktloch zu bilden.
  68. Verfahren nach Anspruch 67, das ferner das Bilden einer Barrieremetallschicht vor der Bildung der Wolframschicht und das Planarisieren der Barrieremetallschicht während der Planarisierung der Wolframschicht aufweist.
  69. Verfahren nach Anspruch 57, mit ferner folgenden Schritten:

    Bilden einer Masseleitung (59s), die mit den Source-Regionen des ersten und des zweiten Treibertransistors an dem Halbleitersubstrat (1), das den ersten und den zweiten Knotenstecker (51a, 51b) aufweist, elektrisch verbunden ist; und

    Bilden einer Stromleitung (59c), die mit den Source-Regionen des ersten und des zweiten Lasttransistors an dem Halbleitersubstrat (1), das den ersten und den zweiten Knotenstecker (51a, 51b) aufweist, elektrisch verbunden ist.
  70. Verfahren nach Anspruch 69, das ferner das Bilden einer ersten und einer zweiten Bitleitung (65b', 65b'') über dem Halbleitersubstrat (1) aufweist, das die Stromleitung (59c) und die Masseleitung (59s) aufweist, wobei die erste und die zweite Bitleitung (65b', 65b'') mit der Drain-Region des ersten Übertragungstransistors und der Drain-Region des zweiten Übertragungstransistors verbunden sind.
Es folgen 23 Blatt Zeichnungen






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