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Dokumentenidentifikation DE19933539B4 04.08.2005
Titel Integrierter Speicher
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Schrögmeier, Peter, 81547 München, DE;
Partsch, Torsten, 81539 München, DE;
Dietrich, Stefan, Dr., 82299 Türkenfeld, DE;
Weis, Christian, 81737 München, DE
Vertreter Müller - Hoffmann & Partner Patentanwälte, 81667 München
DE-Anmeldedatum 16.07.1999
DE-Aktenzeichen 19933539
Offenlegungstag 25.01.2001
Veröffentlichungstag der Patenterteilung 04.08.2005
Veröffentlichungstag im Patentblatt 04.08.2005
IPC-Hauptklasse G11C 11/407
IPC-Nebenklasse G11C 11/4093   
Zusammenfassung Der Speicher (IC) weist eine Eingangsschaltung (IN) auf, die benachbart zu den beiden Gruppen (11, 12) von Speicherzellen angeordnet ist und über die die beiden globalen Datenleitungen (GDi) mit den beiden lokalen Datenleitungen (LDi) verbunden sind. Sie hat zwei Betriebszustände, in denen sie die auf den globalen Datenleitungen (GDi) befindlichen Daten in jeweils verschiedener Zuordnung den beiden lokalen Datenleitungen (LD1, LD2) zuführt.

Beschreibung[de]

Die Erfindung betrifft einen integrierten Speicher, bei dem zwei ihm sequentiell zugeführte Daten in verschiedener Zuordnung jeweils einer von zwei Gruppen von Speicherzellen zuführbar sind.

Eine Art derartiger Speicher sind die sogenannten DDR-SDRAMs (Double Data Rate Synchronous Dynamic Random Access Memories). Bei diesen werden Daten sowohl mit der steigenden als auch mit der fallenden Flanke eines externen Taktsignals einbeziehungsweise ausgelesen. Sie enthalten eine erste Gruppe von Speicherzellen, denen gerade Spaltenadressen zugeordnet sind, und eine zweite Zellengruppe, denen ungerade Spaltenadressen zugeordnet sind. Je nachdem, ob eine dem Speicher zugeführte Startadresse gerade oder ungerade ist, muß das mit der steigenden Flanke des externen Takts übergebene Datum einer geraden oder ungeraden Spaltenadresse zugeordnet werden, das heißt entweder in der ersten oder in der zweiten Zellengruppe gespeichert werden. Ein mit einer nachfolgenden negativen Taktflanke empfangenes zweites Datum wird dann der jeweils anderen Zellengruppe zugeführt.

Beim Auslesen aus einem DDR-SDRAM werden gleichzeitig zwei Daten aus den beiden Zellengruppen ausgelesen. Die Reihenfolge dieser Daten beim Ausgeben aus dem Speicher ist dabei wiederum abhängig davon, ob die beim Auslesen an den Speicher angelegte Startadresse gerade oder ungerade ist.

Die Information, ob es sich bei der anliegenden Startadresse um eine gerade oder ungerade Adresse handelt, wird dem niedrigwertigsten Bit (LSB) der Startadresse entnommen. Aus diesem Adreßbit wird ein entsprechendes Steuersignal für den Speicher abgeleitet.

Bisher ist es üblich, entsprechende Eingangsschaltungen, die zur Zuordnung der nacheinander eintreffenden Daten zu den verschiedenen Zellengruppen dienen, und Ausgangsschaltungen, die die gleichzeitig aus den beiden Zellengruppen ausgelesenen Daten bei einem Lesezugriff auf den Speicher in der richtigen Reihenfolge am Datenanschluß ausgeben, jeweils direkt am Datenanschluß anzuordnen.

Das aus dem niedrigwertigsten Bit der Startadresse abgeleitete Steuersignal muß sowohl der Eingangsschaltung als auch der Ausgangsschaltung zugeführt werden. Je nach Ort der Generierung des Steuersignals muß dieses im ungünstigsten Fall, insbesondere wenn die Datenanschlüsse am Rand des Speichers angeordnet sind, über den gesamten Chip getrieben werden. Dies führt zu einer nicht unerheblichen Laufzeit des Steuersignals, da die Leitungslängen bis zu mehreren Millimetern betragen können. Diese Laufzeit begrenzt die maximale Betriebsgeschwindigkeit des Speichers, da bei einem Schreibzugriff die Daten erst nach Auswertung des Steuersignals durch die am Datenanschluß angeordnete Eingangsschaltung den Zellengruppen zugeführt werden können. Bei einem Lesezugriff ist diese Laufzeit des Steuersignals weniger kritisch, da die ausgelesenen Daten in SDRAMs vor ihrer Ausgabe aus dem Speicher eine oder mehrere Taktperioden in einem FIFO-Speicher (First IN, First OUT) zwischengespeichert werden. Hierdurch steht ausreichend Zeit zur Verfügung für die Entscheidung, in welcher Reihenfolge die aus den Zellengruppen ausgelesenen Daten ausgegeben werden sollen.

In der Literaturstelle Saeki et al.: "A 2.5-ns Clock Access, 250-MHz, 256-Mb SDRAM with Synchronous Mirror Delay", IEEE Journal of Solid-State Circuits, Band 31, Nr. 11, November 1996, Seiten 1656 bis 1668 sind die Architektur und die Datensignalpfade eines SDRAM gezeigt. Die Datensignalein- und -ausgabe zur bzw. von der integrierten Schaltung erfolgt über entsprechende Datenein- und -ausgangspuffer. Es sind zwei Speicherzellenfelder vorgesehen, die über jeweilige Eingangsschaltungen ansteuerbar sind.

In der DE 196 52 870 A1 ist in Zusammenhang mit einem Halbleiterspeicher beschrieben, daß zum Zweck der Minimierung der Länge von Datenleitungen Schaltkreise im Datenpfad, wie z.B. Eingabe-/Ausgabe-Verstärker oder Schreibtreiber, benachbart zu jeweiligen Schaltungsteilen, mit denen sie Daten austauschen, angeordnet sind.

Der Erfindung liegt die Aufgabe zugrunde, einen integrierten Speicher der genannten Art anzugeben, bei dem die Schreibzugriffe schneller als bei herkömmlichen Speichern erfolgen können.

Diese Aufgabe wird mit einem integrierten Speicher gemäß Patentanspruch 1 gelöst. Vorteilhafte Aus- und Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche.

Erfindungsgemäß ist es vorgesehen, daß zwar die Ausgangsschaltung, die bei einem Lesezugriff auf den Speicher die aus den beiden Zellengruppen ausgelesenen Daten im der richtigen Reihenfolge am Datenanschluß ausgibt, benachbart zum Datenanschluß angeordnet ist, daß aber die Eingangsschaltung, die bei einem Schreibzugriff auf den Speicher die beiden nacheinander am Datenanschluß eintreffenden Daten der jeweils richtigen Zellengruppe zuordnet, benachbart zu den beiden Zellengruppen angeordnet ist. Hierzu wird das als erstes am Datenanschluß eintreffende erste Datum grundsätzlich über die erste globale Datenleitung und das anschließend eintreffende zweite Datum über die zweite globale Datenleitung der Eingangsschaltung zugeführt.

Durch die Anordnung der Eingangsschaltung nicht benachbart zum Datenanschluß, sondern benachbart zu den beiden Zellengruppen steht für die Entscheidung, welches Datum welcher Zellengruppe zugeführt werden soll, eine längere Zeitspanne zur Verfügung, als bei herkömmlichen Speichern. Dies liegt einmal daran, daß die beim Schreibzugriff dem Datenanschluß zugeführten Daten zunächst die volle Länge der globalen Datenleitungen durchlaufen, bevor sie die Eingangsschaltung erreichen, in der die Entscheidung für die Zuordnung getroffen wird. Zum anderen wird durch die Anordnung der Eingangsschaltung nicht an den zumeist peripher am Rand des Speichers angeordneten Datenanschlüssen, sondern an den üblicherweise näher an der Chipmitte angeordneten Zellengruppen die Leitungslänge für ein die Zuordnung steuerndes Steuersignal verkürzt, so daß dessen Leitungslaufzeit bis zur Eingangsschaltung geringer ist als bei herkömmlichen Speichern. Somit trifft ein solches Steuersignal schneller bei der Eingangsschaltung ein, während die einzuschreibenden Daten dort später eintreffen als bei konventionellen Speichern. Daher steht für die Zuordnung der einzuschreibenden Daten zu den beiden Zellengruppen mehr Zeit zur Verfügung als bei bekannten Speichern, so daß unerwünschte Wartezeiten bezüglich der Zuordnung vermieden werden und der Schreibzugriff auch bei mit einer hohen Frequenz eintreffenden einzuschreibenden Daten ohne entsprechende Wartezeiten und damit sehr schnell erfolgen kann.

Nach einer Weiterbildung der Erfindung weist die Eingangsschaltung einen dritten Betriebszustand auf, in dem sie bei einem Schreibzugriff das erste Datum gleichzeitig beiden lokalen Datenleitungen zuführt. Dies ermöglicht einen abgewandelten Betrieb des Speichers, bei dem dasselbe Datum gleichzeitig mehreren Speicherzellen zugeführt wird.

Die Erfindung wird im folgenden anhand der Figuren, die Ausführungsbeispiele zeigen, erläutert. Es zeigen:

1 ein erstes Ausführungsbeispiel des Speichers,

2 einen Ausschnitt von in 1 enthaltenen Speicherzellengruppen,

3 Signalverläufe beim Speicher gemäß 1 für Schreibzugriffe und Lesezugriffe,

4 eine alternative Ausführungsform eines integrierten Speichers und

5 ein weiteres Ausführungsbeispiel des erfindungsgemäßen Speichers.

1 zeigt einen integrierten Speicher IC vom Typ DDR-DRAM. Dieser weist an seinen Rändern zwei Reihen von Kontaktierungsstellen P, DP, CP, AP auf. Unter den Kontaktierungsstellen ist ein Datenanschluß DP, ein Taktanschluß CP und ein Adreßanschluß AP für das niedrigwertigste Bit einer dem Speicher IC zugeführten Spaltenadresse. Der Speicher weist zwei Gruppen 11, 12 von Speicherzellen auf, die benachbart zueinander angeordnet sind und bei diesem Ausführungsbeispiel ein gemeinsames Speicherzellenfeld AR bilden. Den Speicherzellen der ersten Zellengruppe 11 sind gerade Spaltenadressen und denjenigen der zweiten Zellengruppe 12 ungerade Spaltenadressen zugeordnet. Auf die Speicherzellen der ersten Zellengruppe 11 ist über eine erste lokale Datenleitung LD1 und auf die Speicherzellen der zweiten Zellengruppe 12 über eine zweite lokale Datenleitung LD2 zugreifbar.

2 zeigt den Aufbau der beiden Zellengruppen 11, 12. Jede Zellengruppe weist in Kreuzungspunkten von Bitleitungen BL und Wortleitungen WL Speicherzellen MC auf. Die Wortleitungen WL sind über einen Zeilendecoder RDEC mittels dem Speicher zugeführter Zeilenadressen RADR auswählbar. Die Bitleitungen sind mittels eines Spaltendecoders CDEC über dem Speicher zugeführte Spaltenadressen CADR auswählbar. Die Bitleitungen BL sind über je einen Transistor Ti mit der der entsprechenden Zellengruppe 11, 12 zugeordneten lokalen Datenleitung LD1, LD2 verbunden. Die Ausgänge des Spaltendecoders CDEC sind mit den Steueranschlüssen der Transistoren Ti über erste Spaltenauswahlleitungen CSL0, CSL2, CSL4, denen gerade Spaltenadressen CADR zugeordnet sind, beziehungsweise zweite Spaltenauswahlleitung CSL1, CSL3, CSL5, denen ungerade Spaltenadressen CADR zugeordnet sind, verbunden. Bei der in 2 dargestellten Schaltung handelt es sich um eine vereinfachte Darstellung, da bei einem DRAM üblicherweise Zugriffe auf Bitleitungspaare und nicht einzelne Bitleitungen erfolgt. Weiterhin wurden üblicherweise vorhandene Leseverstärker in 2 nicht eingezeichnet.

Beim Speicher IC in 1 ist der Datenanschluß DP über eine Empfangseinheit DT mit einem Paar globaler Datenleitungen GD1, GD2 verbunden. Die Empfangseinheit DT ist ebenso wie eine Ausgangsschaltung OUT unmittelbar benachbart zum Datenanschluß DP angeordnet. Die Ausgangsschaltung OUT verbindet die beiden globalen Datenleitungen GD1, GD2 mit dem Datenanschluß DP und dient der Ausgabe von bei einem Lesezugriff auf den Speicher IC auszulesenden Daten.

Weiterhin weist der Speicher in 1 eine Eingangsschaltung IN auf, die unmittelbar benachbart zu den beiden Zellengruppen 11, 12 angeordnet ist und die beiden globalen Datenleitungen GD1, GD2 mit den beiden lokalen Datenleitungen LD1, LD2 verbindet. Ebenfalls unmittelbar benachbart zu den Zellengruppen 11, 12 ist eine Schalteinheit S, die die lokalen Datenleitungen LD1, LD2 mit den globalen Datenleitungen GD1, GD2 verbindet.

Die Ausgangsschaltung OUT und die Schalteinheit S weisen je einen Steuereingang auf, der mit einem Lesesteuersignal R verbunden ist. Das Lesesteuersignal R aktiviert diese beiden Schaltungen bei Lesezugriffen auf den Speicher IC. Die Empfangseinheit DT und die Eingangsschaltung IN weisen jeweils einen Steuereingang auf, der mit einem Schreibsteuersignal W verbunden ist. Das Schreibsteuersignal W schaltet diese beiden Einheiten aktiv, wenn ein Schreibzugriff auf den Speicher IC erfolgt. Weiterhin ist ein Takteingang der Empfangseinheit DT mit dem Taktanschluß CP verbunden. Über diesen wird der Empfangseinheit DT ein externer Takt CLK zugeführt, mit dem synchron bei einem Schreibzugriff einzuschreibende Daten am Datenanschluß DP eintreffen. Die Empfangseinheit DT enthält einen Flankendetektor, der zur Detektion der positiven und negativen Flanken des Takts CLK dient. Die Empfangseinheit DT übernimmt bei einer positiven Flanke des Takts CLK ein erstes Datum von Datenanschluß DP und bei einer darauffolgenden negativen Flanke des Takts CLK ein zweites Datum. Das erste Datum führt die Empfangseinheit DT der ersten globalen Datenleitung GD1 und das zweite Datum der zweiten globalen Datenleitung GD2 zu. Die beiden Daten werden auf diese Weise der Eingangsschaltung IN zugeführt, von der sie in Abhängigkeit eines Steuersignals ODD in unterschiedlicher Zuordnung den beiden lokalen Datenleitungen LD1, LD2 zugeführt werden.

Das Steuersignal ODD wird durch eine Logikeinheit L aus dem niedrigwertigsten Adreßbit A0 der Spaltenadressen CADR erzeugt. Das niedrigwertigste Adreßbit A0 wird dem Speicher IC über den Adreßanschluß AP zugeführt. Das Steuersignal ODD hat einen hohen Pegel, wenn das Adreßbit A0 einen niedrigen Pegel hat, das heißt, wenn die zugeführte Spaltenadressen CADR gerade ist. Hat das Adreßbit A0 einen hohen Pegel, das heißt, die zugeführte Spaltenadresse CADR ist ungerade, hat das Steuersignal ODD einen niedrigen Pegel. Beim hohen Pegel des Steuersignals ODD führt die Eingangsschaltung IN das auf der ersten globalen Datenleitung GD1 befindliche erste Datum der ersten lokalen Datenleitung LD1 und das auf der zweiten globalen Datenleitung GD2 befindliche zweite Datum der zweiten lokalen Datenleitung LD2 zu. Bei einem niedrigen Pegel des Steuersignals ODD führt die Eingangsschaltung IN das erste Datum der zweiten lokalen Datenleitung LD2 und das zweite Datum der ersten lokalen Datenleitung LD1 zu.

Bei einem Zugriff auf den Speicher wird jeweils gleichzeitig eine der ersten Spaltenauswahlleitung CSL0, CSL2, CSL4 der ersten Zellengruppe 11 und eine der zweiten Spaltenauswahlleitungen CSL1, CLS3, CSL5 der zweiten Zellengruppe 12 aktiviert. Daher erfolgt über die Eingangsschaltung IN bei jedem Schreibzugriff ein Einschreiben der beiden ihr zugeführten Daten in jeweils eine der Zellengruppen 11, 12, wobei die Zuordnung jedes Datums zu einer der Zellengruppen in Abhängigkeit des Steuersignals ODD erfolgt.

Bei einem Lesezugriff wird gleichzeitig aus jeder Zellengruppe 11, 12 ein Datum auf die zugehörige lokale Datenleitung LD1, LD2 ausgegeben, von wo es über die Schalteinheit S auf die globalen Datenleitungen GD1 beziehungsweise GD2 gelangt. die Schalteinheit S führt dabei jeweils das auf der ersten lokalen Datenleitung LD1 befindliche Datum der ersten globalen Datenleitung GD1 und das auf der zweiten lokalen Datenleitung LD2 befindliche Datum der zweiten globalen Datenleitung GD2 zu.

Der Ausgangsschaltung OUT wird ebenfalls das Steuersignal ODD zugeführt. Bei einem hohen Pegel des Steuersignals ODD, das heißt bei einer geraden Spaltenadresse CADR, gibt die Ausgangsschaltung OUT zunächst das auf der ersten globalen Datenleitung GD1 befindliche, aus der ersten Zellengruppe 11 ausgelesene Datum an den Datenanschluß DP aus. Anschließend gibt sie das auf der zweiten globalen Datenleitung GD2, aus der zweiten Zellengruppe 12 ausgelesene Datum aus. Bei einem niedrigen Pegel des Steuersignals ODD (ungerade Spaltenadresse CADR) gibt die Ausgangsschaltung OUT die auf den globalen Datenleitungen GD1, GD2 befindlichen Daten in umgekehrter Reihenfolge aus. Die Ausgabe der Daten am Datenanschluß DP bei einem Lesezugriff erfolgt wiederum synchron zum externen Takt CLK, das heißt bei einer positiven und einer negativen Flanke des Takts.

3 zeigt einige Signalverläufe beim Speicher gemäß 1. Dargestellt ist der externe Takt CLK, ein am Datenanschluß DP eintreffendes Datensignal D, das synchron zum externen Takt CLK ist und erste Daten D1 und zweite Daten D2 enthält, die aus dem Datensignal D durch die Empfangseinheit DT abgeleitet werden. Das Datensignal D enthält für jede Taktflanke des Takts CLK ein Datum. Die Empfangseinheit DT leitet aus dem Datensignal D die bei jeder positiven Flanke des Takts CLK auftretenden ersten Daten D1 und die bei jeder negativen Flanke des Takts CLK auftretenden zweiten Daten D2 ab. Über die erste globale Datenleitung GD1 gelangen die ersten Daten D1 und über die zweite globale Datenleitung GD2 die zweiten Daten D2 zur Eingangsschaltung IN, die auf die bereits weiter oben beschriebene Weise eine Zuordnung der Daten D1, D2 zu den lokalen Datenleitungen LD1, LD2 beziehungsweise Zellengruppen 11, 12 durchführt.

Umgekehrt erfolgt bei einem Lesezugriff auf den Speicher ein Auslesen von Daten D1, D2, wie sie in 3 gezeigt sind, über die Schalteinheit S auf die globalen Datenleitungen GD1, GD2. In Abhängigkeit des Steuersignals ODD gibt die Ausgangsschaltung OUT dann die Daten D1, D2 in Form des in der zweiten Zeile in 3 dargestellten Datensignals D oder in Form des in der letzten Zeile in 3 dargestellten Datensignals D' aus. Während beim Datensignal D bei jeder steigenden Flanke des Takts CLK zuerst eines der ersten Daten D1 und bei jeder fallenden Flanke eines der zweiten Daten D2 ausgegeben wird, ist es beim Datensignal D' umgekehrt.

5 zeigt eine Variante des Ausführungsbeispiels aus 1. Dieses weist eine große Anzahl von Datenanschlüssen DP1, DP2 auf, von denen nur zwei dargestellt wurden. Aus Gründen der Übersichtlichkeit wurden bei diesem Ausführungsbeispiel ebenfalls vorhandene Komponenten wie die Ausgangsschaltung OUT, die Empfangseinheit DT und die Schalteinheit S nicht dargestellt. Der Speicher IC in 5 weist zwei Speicherzellenfelder AR1, AR2 mit jeweils zwei Zellengruppen 11, 12 der anhand von 1 beschriebenen Art auf. Jedem Speicherzellenfeld ist eine Eingangsschaltung IN zugeordnet, die über jeweils zwei lokale Datenleitungen LDi mit beiden zugehörigen Zellengruppen 11, 12 verbunden sind. Die Datenanschlüsse DP1, DP2 sind über einen durch die globalen Datenleitungen GDi gebildeten Datenbus mit den Eingangsschaltungen IN verbunden. Die Zuordnung der mit jeder Taktflanke des externen Taktes CLK bei einem Lesezugriff eintreffenden Datenpaare zu den Zellengruppen 11, 12 erfolgt über die Eingangsschaltungen IN wiederum in Abhängigkeit des Steuersignals ODD. 5 ist zu entnehmen, daß die die Zuordnung durchführenden Eingangsschaltungen IN jeweils benachbart zu den Zellenfelder AR1, AR2 angeordnet sind. Dagegen sind die (in 5 nicht dargestellten) Ausgangsschaltungen OUT für jeden Datenanschluß DP1, DP2 unmittelbar benachbart zu diesem angeordnet.

4 zeigt eine andere Ausführungsform eines integrierten Speichers IC, bei dem die Empfangseinheit DT im Gegensatz zu den Ausführungsbeispielen gemäß 1 und 5 nicht benachbart zum Datenanschluß DP, sondern ebenfalls benachbart zum Zellenfeld AR und damit unmittelbar vor der Eingangsschaltung IN angeordnet ist. Der Datenanschluß DP ist über eine Schaltung R und eine Leitung L mit der Empfangseinheit DT verbunden. Die Schaltung R leitet bei einem Schreibzugriff die am Datenanschluß DP eintreffenden Daten unverändert über die Leitung L der Empfangseinheit DT zu. Diese gibt das mit einer positiven Flanke des externen Takts CLK eintreffende erste Datum auf eine Leitung A und das mit einer negativen Flanke eintreffende zweite Datum auf eine Leitung B weiter, die mit den Eingängen der Eingangsschaltung IN verbunden sind. Die Eingangsschaltung IN nimmt dann, wie bereits zuvor beschrieben, in Abhängigkeit des Steuersignals ODD eine Zuordnung der auf den Leitungen A, B befindlichen Daten zu den Zellengruppen 11, 12 vor.

Beim Speicher aus 4 ist jeder Datenanschluß DP also über drei unidirektionale Leitungen L, L1, L2 mit den Speicherzellenfeldern AR verbunden. Die Leitung L dient nur während eines Schreibzugriffs der Übertragung von Daten und die beiden Leitungen L1, L2 nur bei einem Lesezugriff. Ebenso wie die Ausführungsbeispiele gemäß 1 und 5 ist die Eingangsschaltung IN beim Speicher gemäß 4 unmittelbar benachbart zu den Zellengruppen 11, 12 angeordnet.

Die Eingangsschaltung IN in 1 weist einen weiteren Steuereingang C auf. Bei einem bestimmten Pegel an diesem Steuereingang C gibt die Eingangsschaltung IN auf beide lokalen Datenleitungen LD1, LD2 dasselbe Datum weiter, nämlich dasjenige, das sich beim Schreibzugriff auf der ersten globalen Datenleitung GD1 befindet. Auch der Speicher gemäß 5 kann Eingangsschaltungen IN mit dieser Option aufweisen, so daß sie in der Lage sind, das auf der ersten globalen Datenleitung GD1 befindliche Datum gleichzeitig zu den beiden lokalen Datenleitungen LD1, LD2 und damit in beide Zellengruppen 11, 12 zu übertragen.

Die Eingangsschaltungen IN der hier dargestellten Ausführungsbeispiele sind unmittelbar benachbart zu den Zellengruppen 11, 12 und damit unmittelbar benachbart zu den Transistoren Ti aus 2 angeordnet. Somit erfolgt die Zuordnung der bei einem Lesezugriff dem Speicher zugeführten Daten so spät wie möglich unmittelbar vor der Zuführung zu den Speicherzellen MC. Die Eingangsschaltungen IN sind also unmittelbar vor der Spaltendecodierung der Zellengruppen 11, 12 angeordnet.


Anspruch[de]
  1. Integrierter Speicher

    – mit einem bidirektionalen Datenanschluß (DP),

    – mit Speicherzellen (MC), die zu zwei zueinander benachbart angeordneten Zellengruppen (11, 12) zusammengefaßt sind,

    – mit einer ersten lokalen Datenleitung (LD1) und einer zweiten lokalen Datenleitung (LD2) zur jeweils bidirektionalen Datenübertragung von und zu den Speicherzellen (MC) einer der beiden Zellengruppen,

    – mit einer ersten globalen Datenleitung (GD1) und einer zweiten globalen Datenleitung (GD2) zur jeweils bidirektionalen Datenübertragung zwischen dem Datenanschluß (DP) und den lokalen Datenleitungen (LDi),

    – mit einer Ausgangsschaltung (OUT) für einen Lesezugriff auf den Speicher,

    -- die benachbart zum Datenanschluß (DP) angeordnet ist,

    -- über die beide globalen Datenleitungen (GDi) mit dem Datenanschluß (DP) verbunden sind,

    -- und die zwei Betriebszustände hat, in denen sie zwei auf den globalen Datenleitungen (GDi) befindliche Daten (D1, D2) dem Datenanschluß (DP) in jeweils unterschiedlicher Reihenfolge zuführt,

    – mit einer Empfangseinheit (DT),

    -- die am Datenanschluß (DP) angeordnet ist,

    -- über die der Datenanschluß mit den beiden globalen Datenleitungen (GDi) verbunden ist,

    -- und die bei einem Schreibzugriff auf den Speicher (IC) ein dem Datenanschluß (DP) zugeführtes erstes Datum (D1) der ersten globalen Datenleitung (GD1) und ein anschließend zugeführtes zweites Datum (D2) der zweiten globalen Datenleitung (GD2) zuführt,

    – mit einer Eingangsschaltung (IN) für einen Schreibzugriff auf den Speicher,

    -- die benachbart zu den beiden Zellengruppen (11, 12) angeordnet ist,

    -- über die die beiden globalen Datenleitungen (GDi) mit den beiden lokalen Datenleitungen (LDi) verbunden sind,

    -- mit zwei Betriebszuständen, in denen sie das erste Datum (D1) und das zweite Datum (D2) in jeweils verschiedener Zuordnung den beiden lokalen Datenleitungen (LDi) zuführt,

    – und mit Mitteln zur Bereitstellung eines Steuersignals (ODD), das jeweils einem Steuereingang der Ausgangsschaltung (OUT) und der Eingangsschaltung (IN) zugeführt wird und durch das zwischen den zwei Betriebszuständen sowohl der Ausgangsschaltung als auch der Eingangsschaltung umschaltbar ist.
  2. Integrierter Speicher nach Anspruch 1,

    – dessen Speicherzellen (MC) in Kreuzungspunkten von Wortleitungen (WL) und Bitleitungen (BL) angeordnet sind,

    – mit Schaltelementen (Ti), über die die Bitleitungen (BL) jeder Zellengruppe (11, 12) mit der zugehörigen lokalen Datenleitung (LDi) verbunden sind und die Steuereingänge aufweisen,

    – dessen erster Zellengruppe (11) erste Spaltenauswahlleitungen (OSL0, CSL2, CSL4) und dessen zweiter Zellengruppe (12) zweite Spaltenauswahlleitungen (CSL1, CSL3, CSL5) zugeordnet sind, von denen bei einem Schreib- oder Lesezugriff auf den Speicher jeweils eine aktiviert ist und die jeweils mit einem der Steueranschlüsse der Schaltelemente (Ti) verbunden sind.
  3. Integrierter Speicher nach Anspruch 2,

    – dessen Spaltenauswahlleitungen (CSLi) über Spaltenadressen (CADR) adressierbar sind

    – und dessen ersten Spaltenauswahlleitungen (CSL0, CLS2, CLS4) gerade Spaltenadressen und dessen zweiten Spaltenauswahlleitungen (CSL1, CSL3, CSL5) ungerade Adressen zugeordnet sind.
  4. Integrierter Speicher nach einem der vorstehenden Ansprüche, bei dem die beiden bei einem Lesezugriff und bei einem Schreibzugriff über den Datenanschluß (DP) übertragenen Daten (D1, D2) synchron zu zwei aufeinander folgenden Flanken eines Takts (CLK) sind.
  5. Integrierter Speicher nach Anspruch 4, bei dem die beiden aufeinander folgenden Flanken des Takts (CLK) eine positive und eine negative Flanke sind.
  6. Integrierter Speicher nach einem der vorstehenden Ansprüche, dessen Eingangsschaltung (IN) einen dritten Betriebszustand hat, in dem sie bei einem Schreibzugriff das erste Datum (D1) gleichzeitig beiden lokalen Datenleitungen (LDi) zuführt.
Es folgen 4 Blatt Zeichnungen






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