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Dokumentenidentifikation DE102005002631A1 11.08.2005
Titel Mehrchippackung, Halbleiterbauelement und Herstellungsverfahren
Anmelder Samsung Electronics Co., Ltd., Suwon, Kyonggi, KR
Erfinder Kwon, Heung-kyu, Seongnam, Kyonggi, KR;
Lee, Hee-Seok, Hwaseong, Kyonggi, KR
Vertreter Patentanwälte Ruff, Wilhelm, Beier, Dauster & Partner, 70174 Stuttgart
DE-Anmeldedatum 12.01.2005
DE-Aktenzeichen 102005002631
Offenlegungstag 11.08.2005
Veröffentlichungstag im Patentblatt 11.08.2005
IPC-Hauptklasse H01L 25/065
IPC-Nebenklasse H01L 23/50   H01L 21/50   H01L 23/498   
Zusammenfassung Die Erfindung bezieht sich auf eine Mehrchippackung mit einem Substrat (110) mit einer Mehrzahl von Substratbondkontaktstellen (111, 112), die auf einer Oberseite desselben ausgebildet sind, einem ersten Halbleiterchip (120), der auf dem Substrat angebracht ist, und einem zweiten Halbleiterchip (130), der auf dem Substrat angebracht ist, auf ein hierfür verwendbares Halbleiterbauelement und ein zugehöriges Herstellungsverfahren.
Erfindungsgemäß beinhaltet der zweite Halbleiterchip (130) einen dreidimensionalen Aufnahmeraum (140) an einer Unterseite desselben und nimmt darin den ersten Halbleiterchip auf.
Verwendung in der Halbleiter-Mehrchippackungstechnologie.

Beschreibung[de]

Die Erfindung bezieht sich auf eine Mehrchippackung, ein darin verwendbares Halbleiterbauelement und ein zugehöriges Herstellungsverfahren.

In den letzten Jahren nahm mit der rasch wachsenden Nachfrage nach tragbaren elektronischen Produkten der Bedarf an dünnen, kleinen und/oder leichtgewichtigen Elementen zu, die in den tragbaren elektronischen Produkten angebracht sind.

Herkömmlicherweise gibt es verschiedene Wege, solche dünnen, kleinen und/oder leichtgewichtigen Elemente zu erzielen, zum Beispiel durch Verringern der physikalischen Abmessung eines diskreten Elements, Integrieren mehrerer einzelner Elemente in einen einzigen Chip, z.B. eine System-auf-Chip(SOC)-Technik, oder Integrieren mehrerer einzelner Elemente in eine einzige Packung, z.B. eine System-in-Packung(SIP)-Technik.

Die SIP-Technik ist einer anderen herkömmlichen Technik ähnlich, die Mehrchipmodul(MCM)-Technik genannt wird, bei der mehrere Siliciumchips horizontal oder vertikal in einer einzigen Packung angebracht sind. Dabei sind gemäß der herkömmlichen MCM-Technik die mehreren Chips im Allgemeinen in einer horizontalen Richtung nebeneinander angebracht, während die Chips bei der SIP-Technik im Allgemeinen in einer vertikalen Richtung übereinander angebracht sind.

Des Weiteren muss, wenn ein Hochfrequenz(HF)-Chip verwendet wird, der kleiner als ein Logik-/Speicherchip ist, der auf einem Chip mit großer Abmessung gestapelt ist, die Länge von Verbindungselementen, wie Bonddrähten des HF-Chips, möglicherweise größer sein. Dies kann die Leistungsfähigkeit des HF-Chips reduzieren und ein Übersprechen zwischen dem HF-Chip und dem Chip mit großer Abmessung erzeugen. Wenn eine Mehrzahl von Chips in einer senkrechten Richtung gestapelt wird, wird der HF-Chip daher im Allgemeinen unten im Stapel platziert.

In einem Fall, in dem die Abmessung eines oberen Halbleiterchips größer als jene eines unteren Halbleiterchips ist, oder wenn zwei rechteckige Halbleiterchips mit etwa gleicher Abmessung und Fläche in gekreuzter Weise gestapelt sind, können die Drahtbondchipkontaktstellen, die sich in einem überhängenden Bereich des oberen Halbleiterchips befinden, z.B. einem Bereich des oberen Chips, der nicht von dem unteren Chip getragen wird, Defektrisse entwickeln, zum Beispiel aufgrund des Kontaktdrucks einer Bondkapillare und/oder während eines Drahtbondprozesses.

Der Erfindung liegt als technisches Problem die Bereitstellung einer Mehrchippackung, eines hierfür verwendbaren Halbleiterbauelements und eines zugehörigen Herstellungsverfahrens zugrunde, mit denen sich die oben genannten Schwierigkeiten herkömmlicher Mehrchippackungen wenigstens teilweise vermeiden lassen.

Die Erfindung löst dieses Problem durch die Bereitstellung einer Mehrchippackung mit den Merkmalen des Anspruchs 1, eines darin verwenbaren Halbleiterbauelements mit den Merkmalen des Anspruchs 13 sowie eines zugehörigen Herstellungsverfahrens mit den Merkmalen des Anspruchs 17.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:

1 eine Draufsicht auf eine erste Mehrchippackung,

2 eine Querschnittansicht entlang einer Linie II-II' von 1,

3A bis 5B Ansichten der Mehrchippackung gemäß den 1 und 2 in aufeinanderfolgenden Herstellungsstufen,

6 eine Draufsicht auf eine zweite Mehrchippackung,

7 eine Querschnittansicht entlang einer Linie VII-VII' von 6,

8 eine Draufsicht auf eine dritte Mehrchippackung,

9A eine Querschnittansicht entlang einer Linie X-X' von 8,

9B eine Querschnittansicht entlang einer Linie Y-Y' von 8

10A bis 12B Ansichten der Mehrchippackung gemäß den 8 und 9B in aufeinanderfolgenden Herstellungsstufen,

13 eine Draufsicht auf eine vierte Mehrchippackung,

14A eine Querschnittansicht entlang einer Linie X-X' von 13,

14B eine Querschnittansicht entlang einer Linie Y-Y' von 13,

15 eine Draufsicht auf eine fünfte Mehrchippackung,

16 eine Querschnittansicht entlang einer Linie X-X' von 15,

17 eine Querschnittansicht einer sechsten Mehrchippackung und

18 eine Querschnittansicht einer siebten Mehrchippackung.

Exemplarische Ausführungsformen der Erfindung werden unter Bezugnahme auf die folgende detaillierte Beschreibung und die begleitenden Zeichnungen besser verständlich, wobei sich gleiche Bezugszeichen auf identische oder funktionell gleiche Elemente in der gesamten Beschreibung beziehen. Die relativen Dicken und die Positionierung von Schichten oder Halbleiterchips können zwecks Deutlichkeit reduziert oder übertrieben dargestellt sein. Des Weiteren wird ein Element, z.B. ein Halbleiterchip, als "auf" einem anderen Element, z.B. einer Schicht, einem Chip oder einem Substrat, liegend bezeichnet, wenn es entweder direkt auf dem betreffenden Element liegt oder sich auf einem oder mehreren anderen Elementen befindet, die über dem betreffenden Element liegen.

Unter Bezugnahme auf die 1 und 2 wird eine erste Mehrchippackung gemäß der Erfindung beschrieben, in der ein erster Chip 120 mit reduzierter Abmessung auf einem Substrat 110 angebracht ist. Das Substrat 110 beinhaltet eine Mehrzahl von Substratbondkontaktstellen 111 und 112, die auf seiner Oberseite ausgebildet sind, und eine Mehrzahl von Anschlüssen 115, die auf seiner Unterseite ausgebildet sind.

Das Substrat 110 besteht zum Beispiel aus einem gegossenen Leiterrahmen, einer Leiterplatte, einem Direktbondkupfer(DBC)-Element, einem flexiblen Film oder dergleichen. Das DBC-Element kann als Substrat bezeichnet werden, bei dem Kupferschichten an beiden Oberflächen eines isolierenden Keramiksubstrats angebracht sind. Es kann auch eine Zwischenlage, die eine elektrische Verbindung und/oder mechanische Flexibilität zwischen einem Halbleiterchip und einem Leiterplatten-Aufbausubstrat bereitstellt, als das Substrat 110 verwendet werden. Die Zwischenlage kann aus einem elastischen Material bestehen, wie einem Band, einem Polyimid und/oder einem Kunststoffmaterial, ist jedoch nicht darauf beschränkt. Sie kann des Weiteren eine einzelne oder eine Mehrzahl von strukturierten Wiederverbindungs-Zwischenschichten, ein passives Bauelement oder dergleichen beinhalten.

In einer Ausführungsform ist die erste Substratbondkontaktstelle 111 mit dem ersten Chip 120 verbunden, und die zweite Substratbondkontaktstelle 112 ist mit einem zweiten Chip 130 großer Abmessung verbunden. Der zweite Chip 130 weist einen Hohlraum 140 auf und ist an dem ersten Chip 120 mit reduzierter Abmessung angebracht, indem ermöglicht wird, dass der erste Chip 120 innerhalb eines inneren Teils des Hohlraums 140 eingeschlossen ist.

Der erste Chip 120 und der zweite Chip 130 sind zum Beispiel vom Typ mit Kantenkontaktstellen, bei dem Chipkontaktstellen 121 und 131 entlang aller vier Seiten der Chips 120 und 130 ausgebildet sind. Alternativ sind der erste und der zweite Chip 120 und 130 vom Typ mit mittigen Kontaktstellen oder von einem Typ mit Kantenkontaktstellen, bei dem die Chipkontaktstellen 121 und 131 entlang zweier Seiten der Chips 120 und 130 ausgebildet sind.

Des Weiteren weisen der erste Chip 120 und der zweite Chip 130 aktive Oberflächen auf, auf denen die Chipkontaktstellen 121 und 131 ausgebildet sind. Die aktiven Oberflächen des ersten Chips 120 und des zweiten Chips 130 sind so ausgebildet, dass sie in die gleiche Richtung weisen, z.B. nach oben. Nicht aktive Oberflächen des ersten und des zweiten Chips 120 und 130, welche die jeweils andere Seite der Chips 120, 130 bilden, werden für Anbringungszwecke verwendet. Der erste Chip 120 und der zweite Chip 130 werden mittels eines leitfähigen oder isolierenden Klebemittels an dem Substrat 110 angebracht. Es versteht sich, dass auch andere Anbringungstechniken eingesetzt werden können, um den ersten Chip 120 und den zweiten Chip 130 an dem Substrat 110 anzubringen.

Die Chipkontaktstellen 121 des ersten Chips 120 sind mittels erster Bonddrähte 151 mit den ersten Substratbondkontaktstellen 111 elektrisch verbunden, und die Chipkontaktstellen 131 des zweiten Chips 130 sind mittels zweiter Bonddrähte 152 mit den zweiten Substratbondkontaktstellen 112 elektrisch verbunden.

Der Hohlraum 140 ist zum Beispiel mittels eines selektiven Ätzprozesses auf der nicht aktiven Oberfläche des zweiten Chips 130 gebildet. Es versteht sich, dass auch andere Prozesse zur Bildung des Hohlraums 140 eingesetzt werden können. Der Hohlraum 140 sollte tief genug ausgebildet werden, um sicherzustellen, dass die Höhe des ersten Chips 120 und die Schleifenhöhe der ersten Bonddrähte 151 in den Hohlraum 140 hineinpassen.

Der erste Chip 120, die ersten Bonddrähte 151 und Bondbereiche der ersten Bonddrähte 151 innerhalb des Hohlraums 140 sind durch eine isolierende Schicht 141 verkapselt. Es versteht sich jedoch, dass die isolierende Schicht 141 nicht gebildet zu werden braucht, wenn ein Klebemittel 160, das zur Anbringung des ersten und des zweiten Chips 120 und 130 an dem Substrat 110 verwendet wird, als ein isolierendes Klebemittel angebracht wird. Wenn das Klebemittel 160 jedoch als ein leitfähiges Klebemittel angebracht wird, wird zweckmäßigerweise die isolierende Schicht 141 gebildet, die als ein Isolationsmaterial wirkt. Wenn die isolierende Schicht 141 nicht gebildet wird, da das Klebemittel 160 als ein isolierendes Klebemittel verwendet wird, kann der innere Teil des Hohlraums 140 auch unausgefüllt bleiben, wobei der erste Chip 120 durch den zweiten Chip 130 unabhängig davon abgeschirmt ist, ob der innere Teil des Hohlraums 140 verkapselt ist oder nicht.

Der zweite Chip 130, die zweiten Bonddrähte 152 und Bondbereiche der zweiten Bonddrähte 152 können durch einen Packungskörper 170 verkapselt sein. Lotkugeln 180 sind an den Anschlüssen 115 des Substrats 110 angebracht, die zum Beispiel als externe Verbindungsanschlüsse verwendet werden können. Die Lotkugeln 180 sind mittels Verbinden mit den Substratbondkontaktstellen 111 und 112 über eine nicht gezeigte, auf dem Substrat 110 ausgebildete Schaltkreiszwischenverbindung mit dem ersten Chip 120 und dem zweiten Chip 130 elektrisch verbunden.

In einer Ausführungsform beträgt die Dicke t1 des zweiten Chips 130 ungefähr 200&mgr;m bis 350&mgr;m, und die Tiefe t2 des Hohlraums 140, der in der Mitte der nicht aktiven Oberfläche des zweiten Chips 130 ausgebildet ist, beträgt ungefähr 150&mgr;m bis 300&mgr;m. Des Weiteren liegen die Dicke b des ersten Chips 120, der sich innerhalb des Hohlraums 140 befindet, die Höhen c und g der Bonddrähte 151 und 152 des ersten und des zweiten Chips 120, 130 und der Abstand d zwischen den Bonddrähten 151 des ersten Chips 120 und dem Rand des Hohlraums 140 alle jeweils im Bereich von ungefähr 50&mgr;m bis 100&mgr;m. In einer Ausführungsform beträgt die Dicke a des Klebemittels 160 ungefähr 20&mgr;m bis 50&mgr;m, und die Dicke h des Packungskörpers 170 beträgt ungefähr 300&mgr;m bis 450&mgr;m.

In einer Ausführungsform ist der erste Chip 120 mit reduzierter Abmessung, der sich im Inneren des Hohlraums 140 befindet, ein Hochfrequenz(HF)-Chip, und der zweite Chip 130 mit großer Abmessung mit dem Hohlraum 140 ist ein Chip für einen Speicher oder einen Logikschaltkreis. Im Allgemeinen ist die Abmessung des HF-Chips im Vergleich zu dem Chip mit großer Abmessung einiges geringer.

Ein Verfahren zur Herstellung der Mehrchippackung gemäß den 1 und 2 wird nachfolgend unter Bezugnahme auf die 3A bis 5B beschrieben. In dieser Ausführungsform werden als Beispiel der erste Chip 120 mit reduzierter Abmessung mit der Mehrzahl von Chipkontaktstellen 121 auf einer aktiven Oberfläche A und der zweite Chip 130 mit großer Abmessung mit der Mehrzahl von Chipkontaktstellen 131 auf einer aktiven Oberfläche C hergestellt.

Wie in den 3A und 3B gezeigt, wird der Hohlraum 140 mit der Tiefe t2 mittels Durchführen zum Beispiel eines selektiven Ätzprozesses oder eines anderen Prozesses gebildet. Der selektive Ätzprozess verwendet eine Maske auf einer nicht aktiven Oberfläche D des zweiten Chips 130. Der Hohlraum 140 weist genug Raum auf, um den ersten Chip 120 und die Bonddrähte 121 zu umschließen.

Wie in den 4A und 4B gezeigt, wird eine nicht aktive Oberfläche B des ersten Chips 120 unter Verwendung eines leitfähigen oder isolierenden Klebemittels, wie Epoxid, an dem Substrat 110 angebracht. Es versteht sich, dass auch andere Anbringungstechniken zum Anbringen des ersten Chips 120 und des zweiten Chips 130 an dem Substrat 110 eingesetzt werden können. Als exemplarische Ausführungsform wird der erste Chip 120 in der Mitte des Hohlraums 140 auf dem Substrat 110 angebracht.

Ein erster Drahtbondprozess wird unter Verwendung der ersten Bonddrähte 151 durchgeführt, die aus einem leitfähigen Material bestehen, zum Beispiel aus Gold (Au), um die auf der aktiven Oberfläche A des ersten Chips 120 ausgebildeten Chipkontaktstellen 121 mit den entsprechenden ersten Substratbondkontaktstellen 111 des Substrats 110 elektrisch zu verbinden. Es versteht sich, dass auch andere leitfähige Materialien eingesetzt werden können.

Die isolierende Schicht 141, die mittels eines Epoxidharzes gegossen wird, wird gebildet, um den ersten Chip 120, die ersten Bonddrähte 151 und die Bondbereiche der ersten Bonddrähte 151 zu verkapseln. In einer Ausführungsform wird die isolierende Schicht 141 in einer solchen Weise gebildet, dass sie sich nicht über das Gebiet des Hohlraums 140 hinauserstreckt und den Innenraum des Hohlraums 140 füllt. Demgemäß wird die isolierende Schicht 141 in Abhängigkeit von der Art des Klebemittels, das zur Anbringung des ersten und des zweiten Chips 120, 130 an dem Substrat 110 verwendet wird, gebildet oder nicht gebildet. Mit anderen Worten sollte die isolierende Schicht 141 bei Verwendung eines leitfähigen Klebemittels mit einem Gießprozess gebildet werden, der das Auftreten eines elektrischen Kurzschlusses verringert oder verhindert und/oder geeignete Isolationseigenschaften sicherstellt. Alternativ braucht bei Verwendung eines isolierenden Klebemittels die isolierende Schicht 141 nicht gebildet zu werden, um so den Herstellungsprozess zu vereinfachen, wobei der Innenraum des Hohlraums 140 unausgefüllt belassen wird.

Wie in den 5A und 5B gezeigt, wird die nicht aktive Oberfläche D des zweiten Chips 130, an welcher der Hohlraum 140 ausgebildet ist, unter Verwendung von zum Beispiel einem leitfähigen oder isolierenden Klebemittel 160, d.h. einem Epoxidharz, an dem Substrat 110 angebracht, um den ersten Chip 120 und die ersten Bonddrähte 151 einzuschließen.

Wieder bezugnehmend auf die 1 und 2 wird unter Verwendung der zweiten Bonddrähte 152 ein zweiter Drahtbondprozess durchgeführt.

Der Packungskörper 170, der zum Beispiel aus Epoxidharz besteht, wird mittels eines Gießprozesses gebildet, um den zweiten Chip 130, die zweiten Bonddrähte 152 und Bondbereiche der zweiten Bonddrähte 152 zu verkapseln. Nach Beendigung des Gießprozesses werden die Lotkugeln 180, die als externe Verbindungsanschlüsse verwendet werden können, an den Anschlüssen 115 angebracht.

In einer alternativen Ausführungsform wird ein Flip-Chip-Bondverfahren eingesetzt, das Bondhügel verwendet, um die Chipkontaktstellen der Halbleiterchips mit den Substratbondkontaktstellen elektrisch zu verbinden. Des Weiteren wird in einer anderen Ausführungsform ein heterogenes Bondverfahren angewendet, das sowohl das Flip-Chip-Bondverfahren als auch das Drahtbondverfahren einsetzen kann.

Wenn z.B. der obere Chip 130 mit großer Abmessung über dem unteren Chip 120 mit reduzierter Abmessung gestapelt ist, braucht gemäß der vorstehend beschriebenen Mehrchippackung der obere Chip 130 keinen Überhangbereich aufzuweisen und ein Raum zum Drahtbonden des unteren Chips kann ohne Verwendung eines separaten Abstandshalters bereitgestellt werden. Des Weiteren kann der untere Chip 120 von Rauschen isoliert werden, das von dem oberen Chip 130 erzeugt wird.

Eine weitere Mehrchippackung gemäß der Erfindung wird nun unter Bezugnahme auf die 6 und 7 beschrieben. Wie in den 6 und 7 gezeigt, sind ein erster Chip 220 mit reduzierter Abmessung und ein zweiter Chip 230 mit reduzierter Abmessung auf einer Oberseite eines Substrats 210, auf der eine Mehrzahl von Substratbondkontaktstellen 211, 212 und 213 ausgebildet sind, und/oder auf der Unterseite des Substrats 210 angebracht, auf der eine Mehrzahl von Anschlüssen 215 ausgebildet sind. Es versteht sich, dass das gleiche Substrat, das in den vorigen Ausführungsformen verwendete wurde, das Substrat 210 ersetzen kann.

In einer Ausführungsform ist die erste Substratbondkontaktstelle 211 mit dem ersten Chip 220 verbunden, die zweite Substratbondkontaktstelle 212 ist mit dem zweiten Chip 230 verbunden, und die dritte Substratbondkontaktstelle 213 ist mit einem dritten Chip 240 großer Abmessung verbunden. Der dritte Chip 240 weist einen ersten und einen zweiten Hohlraum 250, 260 auf und ist über den oberen Teilen des ersten und des zweiten Chips 220, 230 mit reduzierter Abmessung gebildet. Als Ergebnis ermöglicht dies, dass der erste und der zweite Chip 220, 230 innerhalb eines inneren Teils des ersten bzw. des zweiten Hohlraums 250, 260 eingeschlossen sind.

Der erste, der zweite und der dritte Chip 220, 230, 240 sind zum Beispiel vom Typ mit Kantenkontaktstellen, bei dem Chipkontaktstellen 221, 231 beziehungsweise 241 entlang aller vier Seiten des ersten, des zweiten und des dritten Chips 220, 230 und 240 ausgebildet sind. Alternativ sind der erste, zweite und dritte Chip 220, 230 und 240 vom Typ mit mittigen Kontaktstellen oder von einem Typ mit Kantenkontaktstellen, bei dem die Chipkontaktstellen 221, 231 und 241 entlang zweier Seiten jedes Chips ausgebildet sind.

Des Weiteren weisen aktive Oberflächen des ersten, des zweiten und des dritten Chips 220, 230, 240, auf denen die Chipkontaktstellen 221, 231 und 241 ausgebildet sind, in die gleiche Richtung. Nicht aktive Oberflächen des ersten, des zweiten und des dritten Chips 220, 230, 240 bilden die jeweils andere Seite und werden für Anbringungszwecke verwendet. Der erste, der zweite und der dritte Chip 220, 230, 240 werden zum Beispiel durch ein leitfähiges oder isolierendes Klebemittel 270 an dem Substrat 210 angebracht. Es versteht sich, dass auch andere Techniken zur Anbringung der Halbleiterchips 220, 230 und 240 an dem Substrat 210 eingesetzt werden können.

Die Chipkontaktstellen 221 des ersten Chips 220 werden mittels erster Bonddrähte 222 mit den ersten Substratbondkontaktstellen 211 elektrisch verbunden, und die Chipkontaktstellen 231 des zweiten Chips werden mittels zweiter Bonddrähte 232 mit den zweiten Substratbondkontaktstellen 212 elektrisch verbunden. Außerdem werden die Chipkontaktstellen 241 des dritten Chips 240 mittels dritter Bonddrähte 242 mit den dritten Substratbondkontaktstellen 241 elektrisch verbunden.

Der erste und der zweite Hohlraum 250, 260 werden zum Beispiel mittels eines selektiven Ätzprozesses an der nicht aktiven Oberfläche des dritten Chips 240 gebildet. Es versteht sich, dass auch andere Prozesse zur Bildung der Hohlräume eingesetzt werden können. Der erste und der zweite Hohlraum 250, 260 werden tief genug ausgebildet, um sicherzustellen, dass die Höhen des ersten und des zweiten Chips 220, 230 sowie die Schleifenhöhen der ersten und zweiten Bonddrähte 222, 232 in die Hohlräume 250, 260 hineinpassen.

Der erste Chip 220, die ersten Bonddrähte 222 und Bondbereiche der ersten Bonddrähte 222 innerhalb des ersten Hohlraums 250 sind durch eine erste isolierende Schicht 251 verkapselt. Des Weiteren sind der zweite Chip 230, die zweiten Bonddrähte 232 und Bondbereiche der zweiten Bonddrähte 232 innerhalb des zweiten Hohlraums 260 durch eine zweite isolierende Schicht 261 verkapselt.

In einer Ausführungsform, die ein isolierendes Klebemittel zur Anbringung des ersten, des zweiten und des dritten Chips 220, 230, 240 an dem Substrat 210 verwendet, brauchen die isolierenden Schichten 251 und 261 nicht gebildet zu werden. In einer alternativen Ausführungsform, die ein leitfähiges Klebemittel 270 verwendet, werden die isolierenden Schichten 251 und 261 unter Berücksichtigung der geforderten Isolationseigenschaften gebildet. Mit anderen Worten werden bei Verwendung eines isolierenden Klebemittels als dem Klebemittel 270 die isolierenden Schichten 251 und 261 nicht unbedingt gebildet, und die inneren Teile der Hohlräume 250 und 260 können unausgefüllt bleiben, da der erste und der zweite Chip 220, 230 durch den dritten Chip 240 unabhängig davon abgeschirmt werden, ob die inneren Teile der Hohlräume 250 und 260 verkapselt wurden oder nicht.

Der dritte Chip 240, die dritten Bonddrähte 242 und Bondbereiche der dritten Bonddrähte 242 werden durch einen Packungskörper 280 verkapselt. Lotkugeln 290 werden an den Anschlüssen 215 des Substrats 210 angebracht, die als externe Verbindungsanschlüsse verwendet werden können. Die Lotkugeln 290 werden durch Verbindung mit den Substratbondkontaktstellen 211 und 212 über eine nicht gezeigte, auf dem Substrat 210 ausgebildete Schaltkreiszwischenverbindung mit dem ersten, dem zweiten und dem dritten Chip 220, 230, 240 elektrisch verbunden.

Demgemäß kann, wie in exemplarischen Ausführungsformen gezeigt, ein Mehrchip konfiguriert werden, bei dem der obere Chip 240 mit großer Abmessung eine Mehrzahl von auf der nicht aktiven Oberfläche desselben ausgebildeten Hohlräumen 250, 260 aufweist und eine Mehrzahl von Chips 220, 230 mit reduzierter Abmessung in den Hohlräumen 250, 260 eingeschlossen sind.

Wenn der obere Chip mit großer Abmessung über den unteren Chips mit reduzierter Abmessung gestapelt ist, wird in der Mehrchippackung gemäß der Erfindung verhindert, dass der obere Chip einen Überhangbereich aufweist, und ein Raum zum Drahtbonden der unteren Chips wird ohne Verwendung eines separaten Abstandshalters bereitgestellt. Des Weiteren sind die unteren Chips gegenüber Rauschen isoliert, das eventuell von dem oberen Chip erzeugt wird. Des Weiteren wird in einem Fall, in dem sich die Mehrzahl von unteren Chips unter dem oberen Chip befindet, ein Interferenzphänomen, wie Übersprechen, zwischen der Mehrzahl von unteren Chips reduziert oder verhindert.

Es versteht sich, dass das Verfahren zur Herstellung dieser Mehrchippackung im Wesentlichen gleich dem zuvor erläuterten Verfahren ist, mit der Ausnahme, dass der erste und der zweite Hohlraum 250, 260 in einem inneren Teil des dritten Chips 240 gebildet werden, wo der erste und der zweite untere Chip 220, 230 platziert werden.

Eine weitere Mehrchippackung gemäß der Erfindung wird nachfolgend unter Bezugnahme auf die 8, 9A und 9B beschrieben. In dieser Mehrchippackung ist ein erster Chip 320 auf einer Oberseite eines Substrats 310, auf dem eine Mehrzahl von Substratbondkontaktstellen 311 und 312 ausgebildet ist, und/oder auf einer Unterseite des Substrats 310 angebracht, auf der eine Mehrzahl von Anschlüssen 315 ausgebildet ist. Es versteht sich, dass das gleiche Substrat, das in den vorigen Ausführungsformen verwendet wird, das Substrat 310 ersetzen kann.

In einer Ausführungsform ist die erste Substratbondkontaktstelle 311 mit dem ersten Chip 320 verbunden, und die zweite Substratbondkontaktstelle 312 ist mit einem zweiten Chip 330 verbunden. Der zweite Chip 330 weist eine Vertiefung 340 auf und ist über einem oberen Teil des rechteckigen ersten Chips 320 ausgebildet, wobei der erste Chip 320 innerhalb eines inneren Teils der Vertiefung 340 eingeschlossen ist. Des Weiteren ist der zweite Chip 330 über dem ersten Chip 320 in einer Richtung senkrecht zur Ebene des ersten Chips 320 gestapelt und an dem Substrat 310 angebracht. Es versteht sich, dass der erste Chip 320 und der zweite Chip 330 von rechteckförmiger Gestalt sein können.

Die Vertiefung 340 ist als dreidimensionaler Raum ausgebildet, in dem sich der erste Chip 320 befindet. Es versteht sich, dass sich die Vertiefung 340 auch durchgehend in einer Richtung des zweiten Chips 330 erstrecken kann.

Der erste Chip 320 und der zweite Chip 330 sind zum Beispiel vom Typ mit Kantenkontaktstellen, bei dem Chipkontaktstellen 321 und 331 entlang aller vier Seiten der Chips 320 und 330 ausgebildet sind. Alternativ sind der erste und der zweite Chip 320, 330 vom Typ mit mittigen Kontaktstellen oder vom Typ mit Kantenkontaktstellen ausgebildet, bei dem die Chipkontaktstellen 321 und 331 entlang zweier Seiten der Chips 320 und 330 ausgebildet sind.

Des Weiteren weisen der erste Chip 320 und der zweite Chip 330 eine aktive Oberfläche auf. Die aktiven Oberflächen des ersten Chips 320 und des zweiten Chips 330 sind so ausgebildet, dass sie in die gleiche Richtung weisen. Nicht aktive Oberflächen des ersten und des zweiten Chips 320 und 330, welche die jeweils andere Chipseite bilden, werden für Anbringungszwecke verwendet. Der erste Chip 320 und der zweite Chip 330 werden zum Beispiel mittels eines leitfähigen oder isolierenden Klebemittels 350 an dem Substrat 310 angebracht. Es versteht sich, dass auch andere Anbringungstechniken zum Anbringen des ersten Chips 320 und des zweiten Chips 330 an dem Substrat 310 verwendet werden können.

Die Chipkontaktstellen 321 des ersten Chips 320 sind mittels erster Bonddrähte 322 mit den ersten Substratbondkontaktstellen 311 elektrisch verbunden, und die Chipkontaktstellen 331 des zweiten Chips 330 sind mittels zweiter Bonddrähte 332 mit den zweiten Substratbondkontaktstellen 312 elektrisch verbunden.

In einer Ausführungsform wird die auf der nicht aktiven Oberfläche des zweiten Chips 330 ausgebildete Vertiefung 340 zum Beispiel durch einen selektiven Ätzprozess gebildet. Es versteht sich, dass auch andere Prozesse zur Bildung der Vertiefung verwendet werden können. Die Vertiefung wird tief genug ausgebildet, um sicherzustellen, dass die Höhe des ersten Chips 320 und die Schleifenhöhe der ersten Bonddrähte 322 in die Vertiefung 340 hineinpassen.

Der erste und der zweite Chip 320, 330, die ersten und die zweiten Bonddrähte 322, 332 und Bondbereiche der ersten und zweiten Bonddrähte 322, 332 sind durch einen Packungskörper 360 verkapselt. Lotkugeln 370 sind an den Anschlüssen 315 des Substrats 310 angebracht, die zum Beispiel als externe Verbindungsanschlüsse verwendet werden können. Die Lotkugeln 370 sind durch Verbinden mit den Substratbondkontaktstellen 311 und 312 über eine nicht gezeigte, auf dem Substrat 310 ausgebildete Schaltkreiszwischenverbindung mit dem ersten Chip 320 und dem zweiten Chip 330 elektrisch verbunden.

Ein Verfahren zur Herstellung dieser Mehrchippackung wird nachfolgend unter Bezugnahme auf die 10A bis 12B und die 8, 9A und 9B beschrieben.

Der erste Chip 320 mit der Mehrzahl von Chipkontaktstellen 321 und der zweite Chip 330 mit der Mehrzahl von Chipkontaktstellen 331 werden auf einer aktiven Oberfläche A' bereitgestellt. Wie in den 10A und 10B gezeigt, wird der zweite Chip 330 so gebildet, dass er eine Dicke t1 aufweist, und die Vertiefung 340 wird so gebildet, dass sie eine Tiefe t2 aufweist, indem der selektive Ätzprozess an einer nicht aktiven Oberfläche B' des zweiten Chips 330 unter Verwendung einer Maske durchgeführt wird. Die Vertiefung 340 weist ausreichend Raum auf, um den ersten Chip 320 und die ersten Bonddrähte 321 einzuschließen.

Wie in den 11A und 11B gezeigt, ist eine nicht aktive Oberfläche D' des ersten Chips 320 zum Beispiel unter Verwendung eines leitfähigen oder isolierenden Klebemittels 350, wie eines Epoxids, an dem Substrat 310 angebracht. Es versteht sich, dass auch andere Anbringungstechniken eingesetzt werden können, um den ersten Chip 320 an dem Substrat 310 anzubringen. In einer Ausführungsform wird der rechteckige erste Chip 320 entlang eines Bereichs, in dem sich die Vertiefung 340 befindet, auf dem Substrat 310 angebracht.

Ein erster Drahtbondprozess wird unter Verwendung der ersten Bonddrähte 322 durchgeführt, die aus einem leitfähigen Material bestehen, zum Beispiel einem Gold(Au)-Draht, um die auf einer aktiven Oberfläche C' des ersten Chips 320 ausgebildeten Chipkontaktstellen 321 mit den entsprechenden ersten Substratbondkontaktstellen 311 auf dem Substrat 310 elektrisch zu verbinden. Es versteht sich, dass auch andere Typen von leitfähigem Material verwendet werden können.

Wie in den 12A und 12B gezeigt, wird eine nicht aktive Oberfläche B' des zweiten Chips, an der die Vertiefung 340 ausgebildet ist, auf dem Substrat 310 unter Verwendung des leitfähigen oder isolierenden Klebemittels 350, wie eines Epoxidharzes, angebracht, um den ersten Chip 320 und die ersten Bonddrähte 321 einzuschließen. Es versteht sich, dass auch andere Anbringungstechniken eingesetzt werden können, um den zweiten Chip 330 an dem Substrat 310 anzubringen.

Ein zweiter Drahtbondprozess wird unter Verwendung der zweiten Bonddrähte 332 durchgeführt, die aus einem leitfähigen Material bestehen, wie zum Beispiel einem Gold(Au)-Draht, um die auf der aktiven Oberfläche des zweiten Chips 330 ausgebildeten Chipkontaktstellen 331 mit den entsprechenden zweiten Substratbondkontaktstellen 312 des Substrats 310 elektrisch zu verbinden. Wiederum versteht es sich, dass auch andere Typen von leitfähigem Material eingesetzt werden können.

Wiederum bezugnehmend auf die 8, 9A und 9B wird der aus einem Epoxidharz bestehende Packungskörper 360 durch einen Gießprozess gebildet, um den ersten und den zweiten Chip 320 und 330, die ersten und zweiten Bonddrähte 322 und 332 sowie Bondbereiche der ersten und zweiten Bonddrähte 322 und 332 zu verkapseln. Nach Beendigung des Gießprozesses werden die Lotkugeln 370, die als externe Verbindungsanschlüsse verwendet werden können, an den Anschlüssen 315 angebracht. Dabei kann ein Flip-Chip-Bondverfahren eingesetzt werden, das Bondhügel verwendet, um die Chipkontaktstellen der Halbleiterchips mit den Substratbondkontaktstellen elektrisch zu verbinden. Des Weiteren kann ein heterogenes Bondverfahren angewendet werden, das sowohl das Flip-Chip-Bondverfahren als auch das Drahtbondverfahren verwendet.

Unter Bezugnahme auf die 13, 14A und 14B wird nachfolgend eine weitere Mehrchippackung gemäß der Erfindung beschrieben. In dieser Mehrchippackung sind ein rechteckiger erster und zweiter Chip 420, 430 Seite an Seite auf einer Oberseite eines Substrats 410, auf der eine Mehrzahl von Substratbondkontaktstellen 411, 412 und 413 ausgebildet ist, und/oder auf einer Unterseite des Substrats 410 angebracht, auf der eine Mehrzahl von Anschlüssen 415 ausgebildet ist. Es versteht sich, dass das Substrat 410 durch das gleiche Substrat, das in den vorherigen Ausführungsformen verwendet wurde, ersetzt werden kann.

In einer Ausführungsform ist die erste Substratbondkontaktstelle 411 mit dem ersten Chip 420 verbunden, die zweite Substratbondkontaktstelle 412 ist mit dem zweiten Chip 430 verbunden, und die dritte Substratbondkontaktstelle 413 ist mit einem rechteckigen dritten Chip 440 verbunden. Der dritte Chip 440 weist eine erste und zweite Vertiefung 450, 460 auf und ist über oberen Teilen des rechteckigen ersten und zweiten Chips 420, 430 ausgebildet, was ermöglicht, dass der erste und der zweite Chip 420, 430 innerhalb der inneren Teile der ersten und der zweiten Vertiefung 450, 460 eingeschlossen sind. Des Weiteren ist der dritte Chip 440 über dem ersten und dem zweiten Chip 420, 430 in einer Richtung senkrecht zur Ebene des ersten und des zweiten Chips 420, 430 gestapelt und an dem Substrat 410 angebracht.

Der erste, der zweite und der dritte Chip 420, 430, 440 sind zum Beispiel von einem Kantenkontaktstellentyp, bei dem Chipkontaktstellen 421 und 431 entlang aller vier Seiten von jedem der Chips 420 und 430 ausgebildet sind und Chipkontaktstellen 441 des dritten Chips 440 entlang vier Seiten mit Ausnahme der Bereiche ausgebildet sind, an denen die erste und die zweite Vertiefung 450 und 460 positioniert sind. Alternativ sind der erste, der zweite und der dritte Chip 420, 430, 440 von einem Typ mit mittigen Kontaktstellen oder von einem Kantenkontaktstellentyp, bei dem die Chipkontaktstellen 421, 431 und 441 entlang von zwei Seiten jedes Chips ausgebildet sind.

Des Weiteren weisen aktive Oberflächen des ersten, des zweiten und des dritten Chips 420, 430, 440, auf denen die Chipkontaktstellen 421, 431 und 441 ausgebildet sind, in die gleiche Richtung. Nicht aktive Oberflächen des ersten, des zweiten und des dritten Chips 420, 430, 440, welche die jeweils andere Chipseite bilden, werden für Anbringungszwecke verwendet. Der erste, der zweite und der dritte Chip 420, 430, 440 sind zum Beispiel mittels eines leitfähigen oder isolierenden Klebemittels an dem Substrat 410 angebracht. Es versteht sich, dass auch andere Anbringungstechniken zur Anbringung der Chips 420, 430 und 440 an dem Substrat 410 verwendet werden können.

Die Chipkontaktstellen 421 des ersten Chips 420 sind mittels erster Bonddrähte 422 mit den ersten Substratbondkontaktstellen 411 elektrisch verbunden, und die Chipkontaktstellen 431 des zweiten Chips 430 sind mittels zweiter Bonddrähte 432 mit den zweiten Substratbondkontaktstellen 412 elektrisch verbunden. Außerdem sind die Chipkontaktstellen 441 des dritten Chips 440 mittels dritter Bonddrähte 442 mit den dritten Substratbondkontaktstellen 413 elektrisch verbunden.

In einer Ausführungsform sind die erste und die zweite Vertiefung 450 und 460 zum Beispiel mittels eines selektiven Ätzprozesses auf einer nicht aktiven Oberfläche des dritten Chips 440 ausgebildet. Es versteht sich, dass auch andere Prozesse zur Bildung der Vertiefungen verwendet werden können. Die Tiefen der ersten und der zweiten Vertiefung 450, 460 sind groß genug, um sicherzustellen, dass die Höhen des ersten und des zweiten Chips 420, 430 sowie die Schleifenhöhen der ersten und zweiten Bonddrähte 421, 431 in die Vertiefungen 450, 460 hineinpassen.

Der erste, der zweite und der dritte Chip 420, 430, 440, die ersten, zweiten und dritten Bonddrähte 422, 432, 442 sowie Bondbereiche der ersten, zweiten und dritten Bonddrähte 422, 432, 442 sind mittels eines Packungskörpers 480 verkapselt. Lotkugeln 490, die als externe Verbindungsanschlüsse verwendet werden können, sind an den Anschlüssen 415 des Substrats 410 angebracht. Die Lotkugeln 490 sind mit dem ersten Chip 420, dem zweiten Chip 430 und dem dritten Chip 440 elektrisch verbunden, indem sie über eine nicht gezeigte, auf dem Substrat 410 ausgebildete Schaltkreiszwischenverbindung mit den Substratbondkontaktstellen 411, 412 und 413 verbunden sind.

Ein Verfahren zur Herstellung dieser Mehrchippackung ist ähnlich dem Verfahren zur Herstellung der Mehrchippackung gemäß den vorherigen exemplarischen Ausführungsformen der Erfindung.

In einer alternativen Ausführungsform versteht es sich, dass eine Mehrzahl von Packungen im Allgemeinen gleichzeitig hergestellt und dann im letzten Stadium des Prozesses in einzelne Packungen separiert werden kann. Des Weiteren versteht es sich, dass eine Mehrchippackung, die gleichzeitig eine oder mehrere Hohlräume und/oder eine oder mehrere Vertiefungen aufweist, mittels Kombinieren verschiedener Aspekte der vorstehend beschriebenen Ausführungsformen der Erfindung hergestellt werden kann.

Als weitere Ausführungsform wird nachfolgend eine erfindungsgemäße Mehrchippackung unter Bezugnahme auf die 15 und 16 beschrieben. In dieser Mehrchippackung sind ein erster Chip 520 mit reduzierter Abmessung und ein zweiter Chip 530 jeweils auf einer Oberseite eines Substrats 510, auf der eine Mehrzahl von Substratbondkontaktstellen 511, 512 und 513 ausgebildet ist, und/oder auf einer Unterseite des Substrats 510 angebracht, auf der eine Mehrzahl von Anschlüssen 515 ausgebildet ist. Als beispielhafte Ausführungsform kann der zweite Chip 530 von rechteckförmiger Gestalt sein. Es versteht sich, dass das Substrat 510 durch das gleiche Substrat, das in den vorherigen Ausführungsformen verwendet wurde, ersetzt werden kann.

In einer Ausführungsform ist die erste Substratbondkontaktstelle 511 mit dem ersten Chip 520 mit reduzierter Abmessung verbunden, die zweite Substratbondkontaktstelle 512 ist mit dem rechteckigen zweiten Chip 530 verbunden, und die dritte Substratbondkontaktstelle 513 ist mit einem dritten Chip 540 mit großer Abmessung verbunden. Der dritte Chip 540 weist einen Hohlraum 550 und eine Vertiefung 560 auf und ist über dem ersten Chip 520 mit reduzierter Abmessung und dem rechteckigen zweiten Chip 530 gestapelt bzw. ausgebildet.

Speziell ist der dritte Chip 540 mit großer Abmessung an dem Substrat 510 angebracht, was ermöglicht, dass der erste Chip 520 mit reduzierter Abmessung innerhalb eines inneren Teils des Hohlraums 550 eingeschlossen ist und der rechteckige zweite Chip 530 innerhalb eines inneren Teils der Vertiefung 560 eingeschlossen ist.

Der erste, der zweite und der dritte Chip 520, 530, 540 sind zum Beispiel vom Typ mit Kantenkontaktstellen, bei dem Chipkontaktstellen 521, 531 beziehungsweise 541 entlang aller vier Seiten des ersten, des zweiten und des dritten Chips 520, 530 und 540 ausgebildet sind. Alternativ sind der erste, der zweite und der dritte Chip 520, 530, 540 von einem Typ mit mittigen Kontaktstellen oder von einem Kantenkontaktstellentyp, bei dem die Chipkontaktstellen 521, 531, 541 entlang von zwei Seiten jedes Chips ausgebildet sind.

Des Weiteren weisen aktive Oberflächen des ersten, des zweiten und des dritten Chips 520, 530, 540, auf denen die Chipkontaktstellen 521, 531, 541 ausgebildet sind, in die gleiche Richtung. Nicht aktive Oberflächen des ersten, des zweiten und des dritten Chips 520, 530, 540, welche die jeweils andere Chipseite bilden, werden zu Anbringungszwecken verwendet. Der erste, der zweite und der dritte Chip 520, 530, 540 sind zum Beispiel mittels eines leitfähigen oder isolierenden Klebemittels 570 an dem Substrat 510 angebracht. Es versteht sich, dass auch andere Anbringungstechniken zur Anbringung der Chips 520, 530, 540 an dem Substrat 510 eingesetzt werden können.

Die Chipkontaktstellen 521 des ersten Chips 520 sind mittels erster Bonddrähte 522 mit den ersten Substratbondkontaktstellen 511 elektrisch verbunden, und die Chipkontaktstellen 531 des zweiten Chips 530 sind mittels zweiter Bonddrähte 532 mit den zweiten Substratbondkontaktstellen 512 elektrisch verbunden. Außerdem sind die Chipkontaktstellen 541 des dritten Chips 540 mittels dritter Bonddrähte 542 mit den dritten Substratbondkontaktstellen 513 elektrisch verbunden.

In einer Ausführungsform werden der Hohlraum 550 und die Vertiefung 560 auf einer nicht aktiven Oberfläche des dritten Chips zum Beispiel mittels eines selektiven Ätzprozesses gebildet. Mit anderen Worten bilden der Hohlraum 550 und die Vertiefung 560 einen dreidimensionalen Raum im dritten Chip 540. Es versteht sich, dass auch andere Prozesse zur Bildung der Vertiefungen eingesetzt werden können. Der Hohlraum 550 und die Vertiefung 560 sind tief genug, um sicherzustellen, dass die Höhen des ersten Chips 520 mit reduzierter Abmessung und des rechteckigen zweiten Chips 530 sowie die Schleifenhöhen der ersten und zweiten Bonddrähte 522 und 532 in den Hohlraum 550 bzw. die Vertiefung 560 hineinpassen.

Der erste Chip 520, die ersten Bonddrähte 522 und Bondbereiche der ersten Bonddrähte 522 innerhalb des Hohlraums 550 können durch eine isolierende Schicht 551 verkapselt sein. In einer Ausführungsform, bei der das isolierende Klebemittel 570 verwendet wird, kann die isolierende Schicht 551 optional unter Berücksichtigung der erforderlichen Isolationseigenschaft gebildet werden. Mit anderen Worten braucht die isolierende Schicht 541 nicht unbedingt gebildet zu werden und der innere Teil des Hohlraums 540 kann unausgefüllt bleiben, wenn ein isolierendes Klebemittel 570 verwendet wird, da der erste Chip 520 durch den zweiten Chip 530 abgeschirmt ist, unabhängig davon, ob der innere Teil des Hohlraums 540 verkapselt wurde oder nicht.

Der zweite und der dritte Chip 530, 540, die zweiten und dritten Bonddrähte 532, 542 sowie Bondbereiche der zweiten und dritten Bonddrähte 532 beziehungsweise 542 sind durch einen Packungskörper 580 verkapselt. Lotkugeln 590 sind an den Anschlüssen 515 des Substrats 510 angebracht, die als externe Verbindungsanschlüsse verwendet werden können. Die Lotkugeln 590 sind mit dem ersten Chip 520, dem zweiten Chip 530 und dem dritten Chip 540 elektrisch verbunden, indem sie über eine nicht gezeigte, auf dem Substrat 510 ausgebildete Schaltkreiszwischenverbindung mit den Substratbondkontaktstellen 511, 512 und 513 verbunden werden.

Demgemäß kann, wie in einer exemplarischen Ausführungsform gezeigt, eine Mehrchippackung konfiguriert werden, bei welcher der obere Chip 540 mit großer Abmessung einen oder mehrere Hohlräume 550 und/oder eine oder mehrere Vertiefungen 560 aufweist, die auf einer nicht aktiven Oberfläche desselben ausgebildet sind, und einer oder mehrere Chips 520 mit reduzierter Abmessung und/oder einer oder mehrere rechteckige Chips 530 innerhalb der Hohlräume 550 und/oder Vertiefungen 560 eingeschlossen sind.

In einer weiteren Ausführungsform wird nachfolgend eine Mehrchippackung unter Bezugnahme auf 17 beschrieben. Bei dieser Mehrchippackung sind ein erster Chip 620 mit reduzierter Abmessung und ein erstes und ein zweites passives Bauelement 631, 632 auf einer Oberseite eines Substrats 610, auf der eine Mehrzahl von Substratbondkontaktstellen 611 und 612 ausgebildet ist, und/oder auf der Unterseite des Substrats 610 angebracht, auf der eine Mehrzahl von Anschlüssen 615 ausgebildet ist. Es versteht sich, dass das Substrat 610 durch das gleiche Substrat, das in den vorherigen beispielhaften Ausführungsformen verwendet wurde, ersetzt werden kann.

In einer Ausführungsform ist die erste Substratbondkontaktstelle 611 mit dem ersten Chip 620 mit reduzierter Abmessung verbunden, und die zweite Substratbondkontaktstelle 612 ist mit einem zweiten Chip 640 großer Abmessung verbunden. Des Weiteren können das erste und das zweite passive Bauelement 631 und 632 zum Beispiel aus einem Kapazitätsbauelement, einem Induktionsbauelement und/oder einem Widerstandsbauelement bestehen, sind jedoch nicht darauf beschränkt.

Der zweite Chip 640 weist einen Hohlraum 650 auf und ist auf oberen Teilen des ersten Chips 620 mit reduzierter Abmessung gestapelt, und das erste und das zweite passive Bauelement 631, 632 sind auf dem Substrat 610 angebracht, was ermöglicht, dass der erste Chip 620 mit reduzierter Abmessung und das erste und das zweite passive Bauelement 631, 632 innerhalb eines inneren Teils des Hohlraums 650 eingeschlossen sind.

Speziell ist der Hohlraum 650 in der Form eines dreidimensionalen Raums ausgebildet, indem eine Unterseite des zweiten Chips 640 mit großer Abmessung mit einer Ausnehmung versehen ist. In einer Ausführungsform kann der dreidimensionale Raum die Form der vorstehend beschriebenen Vertiefung aufweisen.

Der erste und der zweite Chip 620, 640 sind zum Beispiel vom Typ mit Kantenkontaktstellen, bei dem Chipkontaktstellen 621 und 641 entlang aller vier Seiten der Chips 620 und 640 ausgebildet sind. Alternativ sind der erste und der zweite Chip 620 und 640 von einem Typ mit mittigen Kontaktstellen oder von einem Kantenkontaktstellentyp, bei dem die Chipkontaktstellen 621 und 641 entlang von zwei Seiten der Chips 620 und 640 ausgebildet sind.

Des Weiteren weisen aktive Oberflächen des ersten Chips 620 und des zweiten Chips 640, auf denen die Chipkontaktstellen 621 und 641 ausgebildet sind, in die gleiche Richtung. Nicht aktive Oberflächen des ersten und des zweiten Chips 620, 640, welche die jeweils andere Chipseite bilden, werden zu Anbringungszwecken verwendet. Der erste Chip 620 und der zweite Chip 640 sind zum Beispiel mittels eines leitfähigen oder isolierenden Klebemittels 670 an dem Substrat 610 angebracht. Des Weiteren sind in einer Ausführungsform das erste und das zweite passive Bauelement 631 und 632 zum Beispiel mittels eines leitfähigen Klebemittels an dem Substrat 610 angebracht. Es versteht sich, dass auch andere Anbringungstechniken zur Anbringung der Chips und passiven Bauelemente an dem Substrat eingesetzt werden können.

Die Chipkontaktstellen 621 des ersten Chips 620 sind mittels erster Bonddrähte 622 mit den ersten Substratbondkontaktstellen 611 elektrisch verbunden, und die Chipkontaktstellen 641 des zweiten Chips 640 sind mittels zweiter Bonddrähte 642 mit den zweiten Substratbondkontaktstellen 612 verbunden.

Der Hohlraum 650 ist tief genug ausgebildet, um sicherzustellen, dass eine Höhe des ersten Chips 620 mit reduzierter Abmessung, Höhen des ersten und des zweiten passiven Bauelements 631, 632 sowie eine Schleifenhöhe der ersten Bonddrähte 622 in den Hohlraum 650 hineinpassen. Der erste Chip 620, das erste und das zweite passive Bauelement 631, 632, die ersten Bonddrähte 622 und Bondbereiche der ersten Bonddrähte 622 innerhalb des Hohlraums 650 sind durch eine isolierende Schicht 651 verkapselt.

Der zweite Chip 640, die zweiten Bonddrähte 642 und Bondbereiche der zweiten Bonddrähte 642 sind durch einen Packungskörper 680 verkapselt. Lotkugeln 690 sind an den Anschlüssen 615 des Substrats 610 angebracht, die zum Beispiel als externe Verbindungsanschlüsse verwendet werden können. Die Lotkugeln 690 sind mit dem ersten Chip 620 und dem zweiten Chip 640 elektrisch verbunden, indem sie über eine nicht gezeigte, auf dem Substrat 610 ausgebildete Schaltkreiszwischenverbindung mit den Substratbondkontaktstellen 611 und 612 verbunden sind.

Demgemäß kann eine Mehrchippackung realisiert werden, bei der eine Mehrzahl von Hohlräumen bzw. Vertiefungen oder eine Kombination derselben auf der nicht aktiven Oberfläche des oberen Chips mit großer Abmessung ausgebildet ist.

Eine Mehrchippackung gemäß einer weiteren Ausführungsform der Erfindung wird nachfolgend unter Bezugnahme auf 18 beschrieben. In dieser Mehrchippackung sind mehrere Chips auf einem oberen Teil und einem unteren Teil eines Substrats 710 gestapelt. Bei der gezeigten Ausführungsform ist eine Mehrzahl von Substratbondkontaktstellen 711 und 712 auf einer Oberseite ausgebildet, und eine Mehrzahl von Substratbondkontaktstellen 713 und 714 sowie eine Mehrzahl von Anschlüssen 715 sind auf einer Unterseite ausgebildet.

In einer Ausführungsform stellt das Substrat 710 einen Teil einer Zwischenlage dar, wie vorstehend erörtert, welche die mehreren Chips auf dem oberen Teil und dem unteren Teil des Substrats 710 stapeln kann. Es kann auch das gleiche Substrat wie in den vorhergehenden Ausführungsformen der Erfindung als Substrat 710 verwendet werden.

Ein erster Chip 720 mit reduzierter Abmessung ist an dem oberen Teil des Substrats 710 angebracht. Ein zweiter Chip 730 mit großer Abmessung weist einen dreidimensionalen Raum 761 in der Form eines Hohlraums oder einer Vertiefung über dem ersten Chip 720 auf und ist an dem oberen Teil des Substrats 710 angebracht, was ermöglicht, dass der erste Chip 720 mit reduzierter Abmessung durch einen inneren Teil des dreidimensionalen Zwischenraums 761 eingeschlossen ist.

In der gleichen Weise wie der erste und der zweite Chip 720, 730 sind ein dritter Chip 740 mit reduzierter Abmessung an dem unteren Teil des Substrats 710 direkt gegenüber von dem ersten Chip 720 und ein vierter Chip 750 mit großer Abmessung angebracht. Letzterer weist einen dreidimensionalen Raum 762 in der Form eines Hohlraums oder einer Vertiefung über dem dritten Chip 740 mit reduzierter Abmessung auf, um diesen innerhalb eines Teils des dreidimensionalen Raums 762 aufzunehmen, d.h. einzuschließen.

In einer Ausführungsform sind die dreidimensionalen Räume 761 und 762 auf nicht aktiven Oberflächen des zweiten Chips 730 beziehungsweise des vierten Chips 750 ausgebildet.

In der gezeigten Ausführungsform sind die ersten Substratbondkontaktstellen 711 mit dem ersten Chip 720 verbunden, die zweiten Substratbondkontaktstellen 712 sind mit dem zweiten Chip 730 verbunden, die dritten Substratbondkontaktstellen 713 sind mit dem dritten Chip 740 verbunden, und die vierten Substratbondkontaktstellen 714 sind mit dem vierten Chip 750 verbunden.

Der erste, zweite, dritte und vierte Chip 720, 730, 740, 750 sind zum Beispiel vom Typ mit Kantenkontaktstellen, bei dem Chipkontaktstellen 721, 731, 741 beziehungsweise 751 entlang aller vier Seiten von jedem der Chips 720, 720, 740, 750 ausgebildet sind. Alternativ sind der erste, der zweite, der dritte und der vierte Chip 720, 730, 740, 750 von einem Typ mit mittigen Kontaktstellen oder einem Typ mit Kantenkontaktstellen, bei dem die Chipkontaktstellen 721, 731, 741, 751 entlang von zwei Seiten jedes Chips ausgebildet sind.

Die Chipkontaktstellen 721 des ersten Chips 720 sind mittels erster Bonddrähte 722 mit den ersten Substratbondkontaktstellen 711 elektrisch verbunden, und die Chipkontaktstellen 731 des zweiten Chips 730 sind mittels zweiter Bonddrähte 732 mit den zweiten Substratbondkontaktstellen 712 elektrisch verbunden. Außerdem sind die Chipkontaktstellen 741 des dritten Chips mittels dritter Bonddrähte 742 mit den dritten Substratbondkontaktstellen 713 elektrisch verbunden, und die Chipkontaktstellen 751 des vierten Chips 750 sind mittels vierter Bonddrähte 752 mit den vierten Substratbondkontaktstellen 714 elektrisch verbunden.

Der zweite und der vierte Chip 730, 750, die zweiten und vierten Bonddrähte 732, 752 sowie Bondbereiche der zweiten und vierten Bonddrähte 732, 752 sind jeweils von einem Packungskörper 781, 782 verkapselt.

Lotkugeln 790, die zum Beispiel als externe Verbindungsanschlüsse verwendet werden können, sind an den Anschlüssen 715 des Substrats 710 angebracht. Die Lotkugeln 790 sind mit dem ersten, dem zweiten, dem dritten und dem vierten Chip 720, 730, 740, 750 elektrisch verbunden, indem sie über eine nicht gezeigte, auf dem Substrat 710 ausgebildete Schaltkreiszwischenverbindung mit den Substratbondkontaktstellen 711, 713, 714, 715 verbunden sind.

Demgemäß umfasst die Erfindung auch Mehrchippackungen, bei denen eine Mehrzahl von Hohlräumen oder Vertiefungen oder eine Kombination derselben an der oberen und/oder unteren Oberfläche des Substrats ausgebildet sind.

Wenigstens ein oberer Chip und wenigstens ein unterer Chip sind erfindungsgemäß auf der oberen und/oder unteren Oberfläche des Substrats ausgebildet. Der obere Chip ist über einem unteren Chip oder mehreren unteren Chips gestapelt. Es kann auch mehr als ein oberer Chip vorhanden sein, der über einem oder mehreren unteren Chips gestapelt ist, oder irgendeine Kombination von gestapelten oberen Chips und unteren Chips auf der oberen und/oder unteren Oberfläche des Substrats.

Gemäß Ausführungsformen der Erfindung braucht der obere Chip keinen Überhangbereich aufzuweisen, z.B. wenn der obere Chip mit großer Abmessung über dem unteren Chip mit reduzierter Abmessung gestapelt ist.

Gemäß den vorstehenden Ausführungsformen kann ein Hohlraum oder eine Vertiefung in dem oberen Chip mittels eines selektiven Ätzprozesses ausgebildet sein, so dass der obere Chip ohne einen separaten Abstandshalter auf dem unteren Chip gestapelt ist.

Gemäß der Erfindung kann der untere Chip vom Rauschen, das in dem oberen Chip erzeugt wird, aufgrund des ausgebildeten Hohlraums oder der Vertiefung isoliert werden.

Gemäß der Erfindung kann in einem Fall, in dem eine Mehrzahl von unteren Chips ausgebildet ist, eine Interferenz zwischen der Mehrzahl von unteren Chips reduziert oder verhindert werden.

Wie zu den gezeigten Ausführungsformen beschrieben, bezieht sich der Ausdruck "Hohlraum" oder "Vertiefung" in der Erfindung auf einen beliebigen dreidimensionalen Raum, der in dem Chip ausgebildet ist. Es versteht sich, dass der Hohlraum bzw. die Vertiefung z.B. auch ein Loch, eine Öffnung, ein Spalt, eine Ausnehmung, ein hohler Bereich oder ein Krater sein kann, der auf dem Chip ausgebildet ist.


Anspruch[de]
  1. Mehrchippackung mit

    – einem Substrat (110), das eine Mehrzahl von auf einer Oberseite desselben ausgebildeten Substratbondkontaktstellen (111, 112) aufweist,

    – einem ersten Halbleiterchip (120), der auf dem Substrat angebracht ist, und

    – einem zweiten Halbleiterchip (130) der auf dem Substrat angebracht ist,

    dadurch gekennzeichnet, dass

    – der zweite Halbleiterchip (130) einen dreidimensionalen Aufnahmeraum (140) an einer Unterseite desselben aufweist und den ersten Halbleiterchip innerhalb des dreidimensionalen Raums aufnimmt.
  2. Mehrchippackung nach Anspruch 1, dadurch gekennzeichnet, dass der erste Halbleiterchip mittels eines isolierenden oder eines leitfähigen Klebemittels an dem Substrat angebracht ist und der erste Halbleiterchip, Anbringungsbereiche und Bondbereiche der Anbringungsbereiche entweder verkapselt sind oder innerhalb des dreidimensionalen Raums freiliegen.
  3. Mehrchippackung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass der dreidimensionale Raum über einer aktiven Oberfläche oder einer nicht aktiven Oberfläche des Substrats ausgebildet ist.
  4. Mehrchippackung nach einem der Ansprüche 1 bis 3, weiter gekennzeichnet durch wenigstens ein passives Bauelement, das auf dem Substrat angebracht ist und innerhalb des dreidimensionalen Raums des zweiten Halbleiterchips eingeschlossen ist.
  5. Mehrchippackung nach Anspruch 4, dadurch gekennzeichnet, dass das wenigstens eine passive Bauelement mittels eines leitfähigen Klebemittels an dem Substrat angebracht ist.
  6. Mehrchippackung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass

    – das Substrat (710) eine Mehrzahl von Substratbondkontaktstellen (713, 714) aufweist, die auf einer Unterseite desselben ausgebildet sind,

    – ein dritter Halbleiterchip (740) auf der Unterseite des Substrats angebracht ist und

    – ein vierter Halbleiterchip (750) auf der Unterseite des Substrats angebracht ist, wobei der vierte Halbleiterchip einen dreidimensionalen Aufnahmeraum (762) an einer nicht aktiven Oberfläche desselben aufweist und den zweiten Halbleiterchip innerhalb des dreidimensionalen Raums aufnimmt.
  7. Mehrchippackung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass der dreidimensionale Raum in dem zweiten und/oder vierten Halbleiterchip ein Hohlraum, eine Vertiefung oder eine Kombination derselben ist und in einer nicht aktiven Oberfläche des zweiten und/oder vierten Halbleiterchips ausgebildet ist.
  8. Mehrchippackung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der erste, zweite, dritte und/oder vierte Halbleiterchip mittels eines Drahtbondprozesses und/oder eines Flip-Chip-Bondprozesses mit den Substratbondkontaktstellen verbunden sind.
  9. Mehrchippackung nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, dass der dritte und vierte Halbleiterchip, Anbringungsbereiche und Bondbereiche der Anbringungsbereiche verkapselt sind.
  10. Mehrchippackung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass der erste und zweite Halbleiterchip, Anbringungsbereiche und Bondbereiche der Anbringungsbereiche verkapselt sind.
  11. Mehrchippackung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass das Substrat ein gegossener Leiterrahmen, eine Leiterplatte, ein Direktbondkupfer(DBC)-Element, ein flexibler Film und/oder eine Zwischenlage ist.
  12. Mehrchippackung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass der erste Halbleiterchip und/oder der dritte Halbleiterchip Hochfrequenz(HF)-Chips sind und/oder der zweite Halbleiterchip und/oder der vierte Halbleiterchip Chips für einen Speicher oder einen Logikschaltkreis sind.
  13. Halbleiterbauelement zur Verwendung in einer Mehrchippackung mit

    – einem Substrat (110) mit einer aktiven Oberfläche und einer nicht aktiven Oberfläche, die der aktiven Oberfläche entgegengesetzt ist, und

    – Chipkontaktstellen (121, 131), die auf der aktiven Oberfläche des Substrats angebracht sind,

    dadurch gekennzeichnet, dass

    – wenigstens ein dreidimensionaler Aufnahmeraum (140) an der aktiven Oberfläche und/oder nicht aktiven Oberfläche des Substrats (110) ausgebildet ist.
  14. Halbleiterbauelement nach Anspruch 13, dadurch gekennzeichnet, dass der dreidimensionale Raum ein Hohlraum, eine Vertiefung oder eine Kombination derselben ist, die in einer Oberfläche des Halbleiterbauelements ausgebildet sind.
  15. Halbleiterbauelement nach Anspruch 13 oder 14, dadurch gekennzeichnet, dass der dreidimensionale Raum auf der nicht aktiven Oberfläche ausgebildet ist, so dass die Chipkontaktstellen mittels Drahtbonden an einem oder mehreren externen Substraten anbringbar sind.
  16. Halbleiterbauelement nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, dass der dreidimensionale Raum auf der aktiven Oberfläche ausgebildet ist, so dass die Chipkontaktstellen mittels Flip-Chip-Bonden an einem oder mehreren externen Substraten anbringbar sind.
  17. Verfahren zur Herstellung einer Mehrchippackung, gekennzeichnet durch folgende Schritte:

    – Bilden einer Mehrzahl von Substratbondkontaktstellen (111, 112) auf einer aktiven Oberfläche eines Substrats (110),

    – Anbringen eines ersten Halbleiterchips (120) auf dem Substrat und

    – Anbringen eines zweiten Halbleiterchips (130) auf dem Substrat, wobei der zweite Halbleiterchip einen dreidimensionalen Aufnahmeraum (140) an einer Oberfläche desselben beinhaltet und den ersten Halbleiterchip innerhalb des dreidimensionalen Raums aufnimmt.
  18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, dass der dreidimensionale Aufnahmeraum über der aktiven Oberfläche des Substrats ausgebildet ist.
  19. Verfahren nach Anspruch 17 oder 18, dadurch gekennzeichnet, dass der dreidimensionale Raum ein Hohlraum, eine Vertiefung oder eine Kombination derselben ist und durch eine untere Oberfläche des zweiten Halbleiterchips gebildet wird.
  20. Verfahren nach einem der Ansprüche 17 bis 19, weiter dadurch gekennzeichnet, dass der erste Halbleiterchip und der zweite Halbleiterchip mittels eines Drahtbondprozesses und/oder eines Flip-Chip-Bondprozesses mit den Substratbondkontaktstellen verbunden werden.
  21. Verfahren nach einem der Ansprüche 17 bis 20, weiter dadurch gekennzeichnet, dass der erste Halbleiterchip an dem Substrat mittels eines leitfähigen Klebemittels oder mittels eines isolierenden Klebemittels angebracht wird.
  22. Verfahren nach einem der Ansprüche 17 bis 21, dadurch gekennzeichnet, dass der erste Halbleiterchip, Anbringungsbereiche und Bondbereiche der Anbringungsbereiche innerhalb des dreidimensionalen Aufnahmeraums verkapselt werden.
  23. Verfahren nach einem der Ansprüche 17 bis 22, dadurch gekennzeichnet, dass der zweite Halbleiterchip, Anbringungsbereiche und Bondbereiche der Anbringungsbereiche mittels eines Packungskörpers verkapselt werden.
Es folgen 13 Blatt Zeichnungen






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