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Dokumentenidentifikation DE10120282B4 18.08.2005
Titel Bussignalhaltezelle und Verfahren
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Caty, Olivier, 81669 München, DE;
Schöber, Volker, 81543 München, DE
Vertreter Westphal, Mussgnug & Partner, 80336 München
DE-Anmeldedatum 25.04.2001
DE-Aktenzeichen 10120282
Offenlegungstag 07.11.2002
Veröffentlichungstag der Patenterteilung 18.08.2005
Veröffentlichungstag im Patentblatt 18.08.2005
IPC-Hauptklasse G06F 13/40

Beschreibung[de]

Die Erfindung betrifft eine Bussignalhalteszelle und ein Verfahren zum Betreiben der Bussignalhalteszelle.

Busse bzw. Bussysteme entstehen bekanntlich durch Zusammenschaltung verteilter Informationsquellen (Sender) und -senken (Empfänger) über dezentralisierte Multiplexer und Torschaltungen. Ein Bussystem ist also eine Vorrichtung, die den Datenaustausch zwischen den am Bus angeschlossenen Teilnehmern vermittelt. Funktionell ist ein Bus ein Knoten mit sternförmig angeordneten Schaltern und Abgriffen. Technisch gesehen besteht ein Bussystem aus mindestens einer Busleitung und einer Vielzahl an der oder die Busleitungen angeschlossenen Teilnehmern. Aufgrund der Multiplexerfunktion des Busses darf immer nur ein Teilnehmer (Quelle) senden, d. h. Daten auf den Bus schalten. Zu diesem Zwecke wird mit Ausnahme des Ausganges des Daten sendenden Teilnehmers die Ausgänge aller übrigen Teilnehmer in den hochohmigen Zustand versetzt. Auf diese Weise wird mithin eine sehr einfache und flexible Dateninterkommunikation der an dem Bussystem angeschlossenen Teilnehmern möglich.

Für den Fall, dass gerade keine Daten auf den Bus geschrieben werden sollen, sind die Ausgänge aller angeschlossenen Teilnehmer in einen hochohmigen Zustand versetzt. Zu diesem Zweck weist der Bus eine Busabschlussvorrichtung auf, die für den Fall, dass die Ausgänge aller Teilnehmer im hochohmigen Zustand befindlich sind, das zuletzt über den Bus getriebene Datum hält.

Eine derartige Busabschlussvorrichtung kann beispielsweise in Form eines Abschlusswiderstandes – beispielsweise eines als Highside- oder als Lowside-Schalter ausgebildeten Transistors – ausgebildet sein. Solche Pull-up- oder Pull-down-Transistoren sind sehr kompakt und benötigen aufgrund ihrer geringen Anzahl von Bauelementen ein geringe Chipfläche. Allerdings weisen derartige Abschlusswiderstände einen zusätzlichen Leckstrom gegen Masse auf, der zu einer unerwünschten Verlustleistung führt. War ein solcher Leckstrom und die damit einhergehende Verlustleistung bei früheren Bussystemen noch vernachlässigbar gering, spielt er doch mit der immer fortschreitenden Integrationsdichte bei integierten Schaltungen und dem Trend hin zu noch geringeren Betriebsspannungen gegenüber dem Flächenaufwand eine immer größere, vorherrschende Rolle.

Insbesondere sehr komplexe Bussysteme in scan-basierten integrierten Halbleiterschaltungen weisen als Abschlussvorrichtung für eine Busleitung häufig eine Bussignalhaltezelle auf, die mit einem schwach treibenden Speicherelement versehen ist.

1 zeigt ein Prinzipschaltbild einer solchen, an einer Busleitung 1 angeschlossenen Bussignalhaltezelle 2. Die Bussignalhaltezelle 2 weist hier zwei als Inverter ausgestaltete Treiber 3, 4 auf, deren Ausgänge jeweils die Eingänge des anderen steuern. Für den Fall, dass keine weiteren Teilnehmer schreibberechtigt sind, wird das zuletzt über die Busleitung 1 getrieben Signal von dem zweiten Treiber 4 auf den letzten logischen Zustand gehalten.

Im Gegensatz zu Busabschlussvorrichtungen Highside- oder Lowside-Schaltern, weist eine Bussignalhaltezelle zwar eine größere Anzahl an Transistoren auf, jedoch erzeugen diese vorteilhafterweise im Betrieb nahezu keine Verlustleistung auf.

Weist ein Bussystem keine Busabschlussvorrichtung auf, können die Bussignale floaten, das heißt auf einem undefinierten Potential liegen. Die jeweiligen Transistoren der an der Busleitung angeschlossenen Treiberelemente könnten dadurch im Extremfall sogar durchbrennen.

Zum Testen einer integrierten Schaltungen ist es erforderlich, auch die Busleitungen eines Busses mit definierten, also fest vorgegebenen Signalen zu beaufschlagen (Steuerbarkeit) und die daraus resultierenden Ergebnisse zur weiteren Auswertung wieder auszulesen (Beobachtbarkeit). Diese für das Testen eines Bausteines erforderliche Steuerbarkeit und Beobachtbarkeit wird im Falle einer Bussignalhaltezelle, die beispielsweise mittels eines ATPG-Tools (ATPG = Automatic Test Patern Generation) getestet werden soll, nicht in allen Fällen unterstützt. So sollte die Bussignalhaltezelle zwar den zuletzt über den Bus geschriebenen Zustand aufweisen, jedoch kann nicht mit letzter Sicherheit festgestellt werden, welches Signal tatsächlich in der Bussignalhaltezelle gespeichert ist. Beispielsweise könnte die Bussignalhaltezelle aufgrund eines Defektes der Busleitung oder der jeweiligen Inverter der Bussignalhaltezelle einen anderen als den zuletzt über den Bus getriebenen Zustand aufweisen. Dies lässt sich jedoch bei einer bekannten Bussignalhaltezelle nicht feststellen. Die reduzierte Steuerbarkeit und Beobachtbarkeit zum Testen der Bussignalhaltezelle führt zu einer Reduktion der Testabdeckung dieser Bausteine bzw. zu einer Erhöhung des Testaufwands.

Ein weiteres Problem ergibt sich für die Testbarkeit einer Vielzahl von auf Chipebene über Busleitungen zusammen geschalteten Makros. In vielen Fällen können diese sehr komplexen Makrobausteine die jeweiligen Busleitungen, an die sie angeschlossen sind, während eines Testvorganges nicht steuern und beobachten. Auch dies führt zu einer reduzierten Testabdeckung bei automatisch generierten Testmuster zum Testen von Makros. Sehr häufig ist diese automatische Testmustergenerierung sogar unmöglich, so dass hier nur manuelle Testmuster möglich sind, deren Erstellung, Implementierung und Auswertung jedoch sehr aufwendig ist.

Um die Steuerbarkeit und die Beobachtbarkeit einer integrierten Schaltung bzw. eines Bausteines einer integrierten Schaltung zu erhöhen, werden teilweise testfreundliche Entwurfsmaßnahmen an die Ein- und Ausgänge dieser Bausteine angekoppelt, die ein Testen dieser Bausteine ermöglichen sollen. Diese Testeinrichtungen, die jedoch den Chipflächenaufwand unerwünschterweise erhöhen, reduzieren darüber hinaus die Leistungsfähigkeit der gesamten Schaltungsanordnung.

Die DE 692 217 524 T2 beschreibt eine Speicherzelle, die Bestandteil einer Testschaltung für logische Schaltungen ist. Diese Speicherzelle umfasst neben einem Daten-Flip-Flop einen Multiplexer mit drei Eingängen, einen Dateneingang zur Einkopplung eines Testsignals und einen Datenausgang.

Die DE 31 37 902 A1 beschreibt eine statische RAM-Zelle (SRAM), die zwei über Kreuz verschaltete MOS-Transistoren und Widerstände aufweist. Zum Auslesen und Beschreiben diesere SRAM-Zelle ist ein Ein-/Ausgang der Zelle über eine einzige gemeinsame Datenleitung mit einer Busleitung verbunden. Über diesen Eingang können Signale in die Zelle geschrieben und aus der Zelle ausgelesen werden.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, die Testbarkeit von Bussystemen und Busleitungen einer integrierten Schaltung zu verbesseren.

Erfindungsgemäß wird diese Aufgabe durch eine Bussignalhaltezelle gemäß Patentanspruch 1 sowie ein Verfahren gemäß Patentanspruch 10 gelöst.

Demgemäß ist vorgesehen:

  • – eine integrierte Bussignalhaltezelle, die über einen gemeinsamen Ein-/Ausgang mit einer Busleitung gekoppelt ist, mit mindestens zwei Invertern zum Halten des letzten Zustandes der Busleitung, deren Ausgänge mit den Eingängen des jeweils anderen Inverters gekoppelt sind, wobei der erste Inverter eingangsseitig und der zweite Inverter ausgangsseitig mit dem Ein-/Ausgang gekoppelt sind, mit einem zusätzlichen Eingang, über den die Bussignalhaltezelle mit einem definiertem Testsignal beaufschlagbar ist (Patentanspruch 1);
  • – ein Verfahren zum Betreiben einer integrierten Signalhaltezelle mit einem Betriebsmodus, bei dem für den Fall, dass eine Busleitung im hochohmigen Zustand befindlich ist, das zuletzt über die Busleitung getriebene Signal in der Bussignalhaltezelle gespeichert wird, und mit einem Testbetriebsmodus, bei dem ein Testsignal über einen zusätzlichen Eingang in die Bussignalhaltezelle geschrieben wird (Patentanspruch 10).

Die Erfindung ermöglicht es, dass vergleichbar zu einem Scan-Register-Element, im Testbetrieb definierte Testmuster auf eine Busleitung geschrieben werden und die daraus resultierenden Testergebnisse vom Bus bzw, der Bussignalhaltezelle wieder ausgelesen werden können. Diese neue Funktionalität einer Bussignalhaltezelle, das heißt sowohl die Steuerbarkeit als auch die Beobachtbarkeit der Testergebnisse, wird ohne Einschränkung bzw. Reduzierung der Leistungsfähigkeit des Bussystems ermöglicht.

Zur Erhöhung der Steuerbarkeit weist die erfindungsgemäße Bussignalhaltezelle einen zusätzlichen Eingang auf, über den die Bussignalhaltezelle auf einen fest vorgegebenen, definierten Wert gesetzt werden kann. Die Einprägung des definierten Testsignales in die Bussignalhaltezelle, beispielsweise eine logische Eins oder eine logische Null, erfolgt typischerweise über den Treiber einer Gegentaktausgangsstufe oder einen Highside- oder einen Lowside-Schalter.

Die erfindungsgemäße Bussignalhaltezelle weist also mindestens zwei Inverter auf. Unter einem Inverter ist allgemein auch ein Treiber zu verstehen. Insbesondere kann als Inverter kann jede beliebige Treiberschaltung verwendet werden, die die Funktionalität eines Inverters aufweist. Als Inverter kann daher beispielsweise auch ein sogenannter Passtransistor (Filter) zum Einsatz kommen. Ein Passtransistor besteht jeweils aus einem n-Kanal- und einem p-Kanal-Transistor, deren Lastanschlüsse (Ausgänge) und deren Steueranschlüsse (Eingänge) zusammengeschaltet sind. Jeweils einer dieser Transistoren ist aufgrund der eingangsseitig anliegenden logischen "0" oder logischen "1" durchgeschaltet und lädt eine nachgeschaltete Kapazität auf. Da der andere Transistor gesperrt bleibt, fungiert die Kapazität als Speicher, der den letzten Zustand hält.

Typischerweise weist der erste, sogenannte Haupttreiber der Bussignalhaltezelle eine höhere Treiberleistung als der zweite, rezessive Treiber auf. Jedoch wäre es auch denkbar, dass die Treiberstärke beider Treiber gleich groß ist.

In einer Weiterbildung der Erfindung weist die Bussignalhaltezelle einen zusätzlichen seriellen Ausgang auf. Dieser zusätzliche Ausgang ermöglicht neben dem seriellen Einlesen von Testmuster über den zusätzliche Eingang zugleich ein Auslesen der entsprechenden Testantworten, ohne dass eine zusätzliche kapazitive Last an die Busleitung angekoppelt werden muss. Durch diesen zusätzliche Datenausgang wird die Möglichkeit der Beobachtbarkeit der Bussignalhaltezelle und somit auch der daran angeschlossenen Busleitungen geschaffen, was eine sehr vorteilhafte Funktionalitätserweiterung gegenüber bisher bekannten Schaltungsanordnungen darstellt.

Die Bussignalhaltezelle weist bekanntermaßen zwei Inverter auf. Der erste Inverter der Bussignalhaltezelle ist erfindungsgemäß als Multiplexer ausgebildet, das heißt seine Eingänge lassen sich zwischen einen Busanschluss und dem zusätzlichen Eingang hin und her schalten. Auf diese Weise kann das in die Bussignalhaltezelle einzuprägende Signal alternativ auch von dem Ein-/Ausgang und somit über die Busleitung angelegt werden. Durch den zusätzliche Eingang wird die Steuerbarkeit der Bussignalhaltezelle und somit der daran angeschlossenen Busleitung erhöht. Dies ist zum Zwecke des Testens sehr relevant, da nun bekannt ist, welchen genauen Zustand die Busleitung tatsächlich aufweist.

Bei einer Bussignalhaltezelle, die neben dem primären Ein-/Ausgang für die Busleitung einen zusätzlichen seriellen Dateneingang und einen zusätzliche seriellen Datenausgang aufweist, wird eine sehr große Anzahl von Verbindungsleitungen benötigt. Um diesen Leitungsaufand zu vermeiden, eignen sich die Zwischenschaltung einer Schieberegisteranordnung zwischen dem zusätzlichen Dateneingang und dem zusätzlichen Datenausgang. Eine derartige Schieberegisteranordnung kann beispielsweise als Scan-Flip-Flop, die zwei hintereinander geschaltete Latches aufweist, ausgebildet sein. Ein Latch weist dabei jeweils ein als Inverter ausgebildeten Treiber im Signalpfad und einen als Inverter ausgebildeten Treiber im Rückkopplungspfad auf. In einer typischen Ausgestaltung sind die Inverter im Signalpfad der Latches als Multiplexer ausgestaltet.

In einer sehr vorteilhaften Ausgestaltung ist ein Rückkopplungsinverter eines Latches derart ausgestaltet, dass er im Normalbetrieb den Hauptinverter der Bussignalhaltezelle ersetzt.

Ein Problem ergibt sich beim Testen von Bussystemen in sehr komplexen integrierten Schaltungen – beispielsweise Speicherbausteine –, bei denen der Bus aus einer Vielzahl sehr langer Busleitungen besteht. Bei testfreundlichen Bussystemen können die Enden der einzelnen Busleitungen so miteinander verknüpft werden, dass sich aus dem gesamten Bus eine einzige, sehr lange Leitung ergibt. Die parallelen Busleitungen des Bussystems werden dabei von einem Testdateneingang nach einem Testdatenausgang hintereinander verbunden. Da sich im Signalpfad der sich daraus ergebenden, sehr langen Busleitung keinerlei treibende Elemente zwischen dem Testdateneingang und dem Testdatenausgang befinden, kann diese in beide Richtungen betrieben werden. Bei einer derartigen Anordnung können jedoch die über der langen Busleitung zu treibenden Signale zwischen dem Eingang und dem Ausgang "verschlissen" werden, das heißt das Signal am Ausgang kann nicht mehr definiert erkannt werden. Dieses Problem ergibt sich insbesondere bei sehr langen Busleitungen, bei einer Erhöhung der Signalfrequenz und bei einer Verringerung der Signalhöhe.

In einer besonders vorteilhaften Weiterbildung der Erfindung wird ein Bussystem bereitgestellt, welches erfindungsgemäße Bussignalhaltezelle mit zusätzlichem seriellen Dateneingang und/oder -ausgang aufweist, wobei jeweils eine Bussignalhaltezelle einer Busleitung zugeordnet ist. Diese Bussignalhaltezellen werden im Testbetrieb derart aufgetrennt, dass sie kein speicherndes Verhalten mehr, sondern lediglich eine Treiberfunktionalität aufweisen. Zu diesem Zwecke wird jeweils der Dateneingang einer Bussignalhaltezelle mit einer anderen Busleitung derart gekoppelt, dass sich daraus eine einzige, zusammenhängende Signalleitung ergibt. An deren Eingang ist ein Testsignal einkoppelbar und am Ausgang der Signalleitung ist eine Testanwort auslesbar. Dadurch ergibt sich im Testbetrieb ein unidirektionaler Signalpfad. Ein zu treibendes Signal wird im Testbetrieb über die einzige Signalleitung von jeder der Bussignalhaltezellen verstärkt, so dass ein "Verschleisen" des Testsignales hier nicht erfolgt. Vorteilhafterweise kann durch die zu einer einzigen Signalleitung verschalteten Busleitungen des Bussystemes auch die Treiberfähigkeit der Bussignalhaltezellen, insbesondere der schwachen Bustreiber, getestet werden.

In einer vorteilhaften Ausgestaltung sind die Bussignalhaltezellen jeweils am Ende einer Busleitung an diese angeschlossen. Die Bussignalhaltezellen fungieren somit als Leitungsabschluss, wodurch vorteilhafterweise keine zusätzliche Einrichtung für den Leitungsabschluss, wie zum Beispiel Widerstände und Transistoren, erforderlich sind.

In einer weiteren vorteilhaften Ausgestaltung können die Bussignalhaltezellen derart konfiguriert sein, das sie an jede beliebige Busleitung ankoppelbar sind. Es lassen sich dadurch beliebig viele neue Module innerhalb eines Bussystems bereitstellen. Dabei kann jeder Endpunkt einer Busleitung mit einer beliebig festlegbaren Bussignalhaltezelle versehen werden und über ein Verschaltungsnetzwerk oder auch einer Steuereinrichtung konfiguriert werden. Auf diese Weise lässt sich mithin ein sehr flexibel ausgestaltetes Bussystem bereitstellen, bei dem die Busleitungen nicht mehr fest zugeordnet sein müssen (Festverdrahtung), sondern sehr flexibel jede beliebige Konfiguration aufweisen können.

Beispielsweise können in einer ersten Konfiguration über eine bestimmte Busleitung Daten übertragen werden, während in einer zweiten Konfiguration, bei der dieselbe Busleitung an eine andere Bussignalhaltezelle angeschlossen ist, Adressdaten übertragen werden, während beispielsweise in einer dritten Konfiguration gemultiplexte Daten- und Adresssignal über dieselbe Busleitung übertragbar sind.

Die Zusammenschaltung verschiedener Bussignalhaltezellen und Busleitungen ermöglicht eine Applikation, bei der sehr komplexe Bussystem ohne Verschlechterung der Leistungsfähigkeit mit großer Sicherheit getestet werden können. Eine derartige Funktionalität ist bei bekannten scan-basierten integrierten Schaltungen nicht möglich. Die Erfindung eignet sich somit vor allem zum Testen von Bussystemen von scan-basierten integrierten Schaltungen.

Mittels der erfindungsgemäßen Bussignalhaltezelle lassen sich bei geeigneter Verschaltung eine Vielzahl verschiedener Funktionalitäten bereitstellen, die nachfolgend nur kurz aufgeführt werden:

  • – Die Bussignalhaltezelle kann den Inhalt einer Busleitung im Testbetrieb steuern.
  • – Im Testbetrieb kann die Bussignalhaltezelle so geschaltet werden, dass deren Wert mit Hilfe eines Synchronisiersignals gespeichert wird.
  • – Der auf eine Busleitung geschriebene Wert kann beobachtet werden.
  • – Die Bussignalhaltezelle kann zwischen Testeingang und Busanschluss transparent geschaltet werden.
  • – Die Bussignalhaltezelle kann zwischen Busanschluss und Testausgang transparent geschaltet werden.

Vorteilhafte Ausgestaltungen und Weiterbildungen des Erfindungsgedankens sind Gegenstand der weiteren Unteransprüche und der Beschreibung unter Bezugnahme auf die Zeichnung.

Die Erfindung wird nachfolgend anhand der in den Figuren der Zeichnung angegebenen Ausführungsbeispiele näher erläutert. Es zeigt dabei:

1 das Schaltbild einer allgemein bekannten Bussignalhaltezelle;

2 das Schaltbild einer erfindungsgemäßen Bussignalhaltezelle, die einen zusätzlichen Dateneingang aufweist;

3 das Schaltbild einer gemäß 2 weitergebildeten Bussignalhaltezelle, die einen zusätzlichen, seriellen Datenausgang aufweist;

4 in einem Schaltbild eine spezielle Ausgestaltung der Bussignalhaltezelle entsprechend 3;

5 in einem Schaltbild eine vereinfachte Ausgestaltung der Bussignalhaltezelle entsprechend 3;

6 ein Bussystem, deren Busleitungen mittels erfindungsgemäßer Bussignalhaltezellen zu einer einzigen Signalleitung zusammengeschaltet sind.

In den Figuren der Zeichnung sind gleiche bzw. funktionsgleiche Elemente und Signale – sofern nichts anderes angegeben ist – mit gleichen Bezugszeichen versehen worden.

2 zeigt eine Bussignalhaltezelle 2, die über ihren primären Ein-/Ausgang I/O an einer Busleitung 1 angeschlossen ist. Der Ein-/Ausgang I/O ist bidirektional betreibbar, das heißt es lassen sich hier Daten aus dem Bus auslesen und Daten von der Bussignalhaltezelle 2 auf die Busleitung 1 schreiben. Die Bussignalhaltezelle 2 weist zwei als Inverter ausgebildete Treiber 3, 4 auf, die jeweils über ihre Ausgänge den Eingang des jeweils anderen Treibers 3, 4 ansteuern. Der erste Treiber 3 ist eingangsseitig, der zweite Treiber 4 ist ausgangsseitig über den Ein-/Ausgang I/O mit der Busleitung 1 verbunden. Der erste Treiber 3 weist im vorliegenden Ausführungsbeispiel eine höhere Treiberleistung als der zweite, rezessive Treiber 4 auf. Der zweite Inverter könnte auch als hochohmig schaltbarer Inverter ausgebildet sein.

Die Treiberleistung des zweiten, rezessiven Treibers 4 ist derart dimensioniert, dass sie kleiner ist als die Treiberleistung des schwächsten, an der Busleitung 1 angeschlossenen Teilnehmers. Somit wird gewährleistet, dass dieser Treiber 4 für den Fall, dass irgendein an der Busleitung 1 angeschlossener Teilnehmer Daten übertragen möchte, sich rezessive verhält und somit die Datenübertragung des Teilnehmers ermöglicht. Es wäre auch möglich, die Treiberleistung des ersten und/oder des zweiten Treibers 3, 4 zu erhöhen oder einstellbar zu machen.

Erfindungsgemäß weist die Bussignalhaltezelle 2 nun einen zusätzlichen, seriellen Dateneingang TDI auf, über den ein Testsignal DI in die Bussignalhaltezelle 2 einkoppelbar ist. Der zusätzliche Dateneingang TDI ist hier mit dem Eingang des ersten Treibers 3 gekoppelt. Zwischen dem Eingang des Treibers 3 und dem Dateneingang TDI sowie dem Ein-/Ausgang I/O ist eine Multiplexeranordnung 5 angeordnet. Zur Steuerung der Multiplexeranordnung 5 ist ein Steuereingang TE vorgesehen, über den die Multiplexer Anordnung 5 mit einem Steuersignal EN beaufschlagbar ist.

Die Bussignalhaltezelle weist zwei Betriebsmodi auf: einen Normalbetrieb und einen Testbetrieb. Im Normalbetrieb wird der Multiplexer 5 so gesteuert, dass ein Bussignal IN in den Inverter 3 eingekoppelt wird. Im Testbetrieb hingegen wird das Testsignal DI über den Dateneingang TDI auf den Inverter 3 geschaltet.

3 zeigt in einem Schaltbild eine Weiterbildung der Bussignalhaltezelle 2. Die Bussignalhaltezelle 2 weist gegenüber der Bussignalhaltezelle 2 in 2 zusätzlich einen seriellen Datenausgang TDO auf. Über den Datenausgang TDO lässt sich jederzeit der Zustand der Bussignalhaltezelle 2 auslesen. Beispielsweise kann im Normalbetrieb über den Datenausgang TDO der Zustand der Bussignalhaltezelle 2 ermittelt werden. Darüber hinaus kann im Testbetrieb eine Datenantwort DO, die sich aus einem in den Dateneingang TDI eingekoppeltes Datensignal ergibt, ausgelesen werden.

4 zeigt in einem Schaltbild eine spezielle Ausgestaltung der Bussignalhaltezelle entsprechend 3. Die Bussignalhaltezelle in 4 weist eine Schieberegisteranordnung auf, die im vorliegenden Ausführungsbeispiel als zwei in Reihe angeordnete Scan-Flip-Flops bzw. Latches 10, 11 ausgebildet sind. Das erste Latch 10 ist eingangsseitig mit dem zusätzlichen Dateneingang TDI verbunden, während sein Ausgang einen ersten Eingang des in Reihe nachgeschalteten, zweiten Latches 11 ansteuert. Das zweite Latch 11 ist ausgangsseitig mit dem zusätzlichen Datenausgang TDO verbunden und mit einem Eingangs des Multiplexes 5 verbunden.

Jedes Latch 10, 11 weist in seinem Signalpfad einen ersten Inverter 12, 13 sowie in seinem Rückkopplungspfad einen zweiten Inverter 3, 14 auf. Den Invertern 12, 13 im Signalpfad ist jeweils ein Multiplexer 15, 16 vorgeschaltet. Den Eingängen der Multiplexer 15, 16 wird jeweils das Ausgangssignal des Rückkopplungsinverters 3, 14 sowie das Latch-Eingangssignal eingekoppelt. Die Multiplexer 15, 16 werden jeweils über ein Taktsignal CK0, CK1 gesteuert. Der Testakt, das heißt der Takt der über die Steuereingänge 17, 18 eingekoppelten Steuersignale CK0, CK1, kann beispielsweise aus dem Systemtakt der integrierten Schaltung in Verbindung mit dem Steuersignal EN der Bussignalhaltezelle abgeleitet werden.

In einer besonders vorteilhaften Ausgestaltung ist der Rückkopplungsinverter 3 des ausgangsseitigen Latches 11 gleichzeitig der erste Inverter 3 der Bussignalhaltezelle 2. Diesem Inverter 3 kann somit über den Multiplexer 5 das Ausgangssignal des ausgangsseitigen Latches 11 bzw. ein Bussignal IN zugeführt werden.

Im vorliegenden Ausführungsbeispiel sind lediglich zwei Latches 10, 11 vorgesehen, jedoch können hier selbstverständlich je nach Applikation auch mehr oder weniger Latches 10, 11 vorgesehen sein. Darüber hinaus ließe sich die Schieberegisteranordnung auch beliebig anders Anordnung realisieren.

5 zeigt in einem Schaltbild eine gegenüber 4 vereinfachte Ausgestaltung der Bussignalhaltezelle 2. Die Bussignalhaltezelle ist hier mit zwei in Reihe geschalteten Standard Scan-Flip-Flops 10, 11 ausgestattet, die zwischen dem Dateneingang TDI und dem Datenausgang TDO geschaltet sind. Der Reihenschaltung der Flip-Flaps 10, 11 ist der Multiplexer 5 vorgeschaltet, der eingangsseitig mit dem Dateneingang TDI sowie über den Ein/Ausgang I/O und den Inverter 3 mit der Busleitung 1 verbunden ist. Ausgangsseitig ist der Multiplexer 5 mit dem ersten Flip-Flop 10 verbunden, wobei das Multiplexerausgangssignal gleichzeitig über den Rückkopplungszweig und den Inverter 4 dem Ein/Ausgang I/O und damit der Busleitung 1 zuführbar ist.

Die Bussignalhaltezelle entsprechend den 4 und 5 unterstützt das Testen der Busleitungen einer scan-basierten integrierten Schaltung, bei der eine automatische Testmustergenerierung (ATPG) zur Anwendung kommt.

6 zeigt in einem Blockschaltbild eine vorteilhafte Anwendung der erfindungsgemäßen Bussignalhaltezellen zum Testen sehr komplexer Bussysteme.

Das Bussystem entsprechend 6 weist einen Bus 20 mit fünf Busleitungen 1 und diesen Busleitungen 1 zugeordneten Bussignalhaltezellen 2 auf. Die Bussignalhaltezellen 2 sind hier lediglich als Blöcke dargestellt, sie können jedoch entsprechend einer in den 2 bis 4 dargestellten Ausführungsformen ausgebildet sein. Die Bussignalhaltezellen 2 sind jeweils über ihren primären Ein-/Ausgang I/O mit einer Busleitung 1 verbunden. Darüber hinaus ist jede Bussignalhaltezelle 2 über den zusätzlichen Dateneingang TDI an eine andere, vorteilhafterweise benachbarte Busleitung 1 angekoppelt. 6 zeigt somit ein Bussystem, deren Busleitungen 1 mittels der erfindungsgemäßen Bussignalhaltezellen 2 zu einer einzigen Signalleitung zusammengeschaltet sind. Die so miteinander gekoppelten Busleitungen 1 und Bussignalhaltezellen 2 ergeben eine einzige, zusammenhängende, unidirektional betreibbare Signalleitung, über dessen Eingang 21 Testdaten einkoppelbar sind und dessen Testantwort an einem Ausgang 22 auslesbar sind.

Nachfolgend wird die Funktionsweise der erfindungsgemäßen Bussignalhaltezellen bzw. eines mit derartigen Bussignalhaltezellen ausgestatteten Bussystems näher erläutert:

Steuerbarkeit:

Das erfindungsgemäße Verfahren kann so implemetiert werden, dass es den Test von Busleitungen mit Hilfe von Bussignalhaltezellen ermöglicht. Dies erfolgt vorzugsweise unter Zuhilfenahme eines Steuer- oder Synchronisationssignals EN. Über das Steuersignal EN wird die Bussignalhaltezelle 2 in den Testbetrieb geschaltet. Dabei werden alle anderen Signalquellen – beispielsweise an der Busleitung angeschlossene Teilnehmer – die auf die Busleitung Daten schreiben können, deaktiviert. Über den zusätzlichen Dateneingang TDI kann dann ein fest vorgegebener Testwert (Testsignal DI) in die Bussignalhaltezelle 2 gesetzt werden und damit auf die zugeordnete Busleitung 1 geschrieben werden.

Beobachtbarkeit:

Über den zusätzlichen Datenausgang TDO kann der Buszustand im Testbetrieb beobachtet werden. Die Bussignalhaltezellen 2 speichern hier vorzugsweise zu einem definierten Zeitpunkt den aktuellen Zustand auf der Busleitung 1 bzw. der Bussignalhaltezelle 2. Hierzu wird ein Testsignal DI, welches beobachtet werden soll, auf eine Busleitung 1 geschrieben. Die Bussignalhaltezelle 2 speichert dieses Testdatum DI, vorzugsweise in einem Latch. Das Testdatum DI wird an den zusätzlichen Ausgang TDO der Bussignalhaltezelle 2 weitergeleitet und kann anschließend mit der zu erwartenden Testantwort verglichen werden.

Die Bussignalhaltezelle kann so konfiguriert sein, dass sie ihr sequentielles Verhalten verliert und einen kombinatorischen Signalpfad zwischen dem primären Busanschluss und dem zusätzlichen Datenausgang legt. Alternativ kann die Bussignalhaltezelle auch so konfiguriert werden, dass sie ihr sequentielles Verhalten verliert und einem kombinatorischen Pfad zwischen dem zusätzlichen Dateneingang und dem primären Busanschluss legt.

Testvorgang bei einer Busleitung:

Die Testmuster werden in eine Testmusterquelle geschrieben, deren Ausgang an die Busleitung angeschlossen ist. Diese Testmusterquelle kann der Ausgang eines Makromoduls, einer Bussignalhaltezelle im Teststeuerbetrieb oder ein extern generiertes Signal sein. Die Testmusterquelle schreibt die Testmuster auf die Busleitung. Die auf den Bus geschriebenen Testmuster werden in den Bussginalhaltezellen gespeichert.

Die Testantwortsignale werden mit den zu erwartenden Erwartungswerten verglichen. Dies kann dadurch erfolgen, dass das Testmuster aus der Schaltung seriell ausgelesen, über Multiplexer an einen Datenausgang weitergeleitet, in einer Signatur komprimiert oder an eine weitere zu testende Busleitung weitergeleitet wird. Der Vergleich erfolgt über eine Bussignalhaltezelle, ein Makromodul oder einen Signalausgang der integrierten Schaltung. Das Makromodul muss hier so aufgebaut sein, dass es die geeigneten Testmuster selbst erzeugt.

Im Falle einer Busstruktur kann der eben beschriebene Test auch parallel erfolgen.

Testvorgang bei mehreren Busleitung:

Zum Testen von mehreren Busleitungen eines Busses können die oben beschriebenen Verfahren in geeigneter Weise kombiniert werden. Dies kann wie folgt geschehen:

Die Bussignalhaltezellen werden so angeordnet, dass ein oder mehrere serielle Signalleitungen entstehen, die im Testbetrieb jeweils unterschiedliche Busleitungen miteinander verbinden. Der Signalpfad einer Signalleitung kann vorzugsweise Speicherelemente, Makromodule oder kombinatorische Elemente beinhalten. Die Schaltung ist so konfiguriert, dass am Eingang des/der seriellen Signalleitung(en) ein Testdatum angelegt wird. Alle weiteren an den Busleitungen angeschlossenen Teilnehmer, die im Normalbetrieb auf die Busleitungen schreiben können, werden im Testbetrieb deaktiviert. Das eingangsseitig eingekoppelte Testdatum wird durch die miteinander verbundenen Busleitungen weitergeleitet. Am Ausgang der seriellen Signalleitung können das Testantwortsignal, dass heißt dessen Signalwert, die zeitliche Verzögerung und/oder die Signalform, beobachtet werden.

Testvorgang bei mehreren Makromodulen:

Zum Testen von Makromodulen werden mehrere Makromodule mittels Busleitungen wie folgt zusammengeschaltet.

Die Makromodule sind so aufgebaut, dass an deren Datenein- und -ausgängen Bussignalhaltezellen plaziert sind. Eine Testablaufsteuerung konfiguriert im Testbetrieb die Makromodule in geeigneter Form. Zum Test der zwischen den Makromodulen angeordneten Busse/Busleitungen werden die Bussignalhaltezellen aktiviert und alle weiteren an den Bussen/Busleitungen angeschlossenen Treiber deaktiviert. Die Busleitungen können mit Hilfe der oben beschriebenen Testverfahren geprüft werden. Zum Test eines Makromoduls werden die Bussignalhaltezellen an deren Dateneingängen als Testdatenquellen und an deren Datenausgängen als Testdatensenken konfiguriert. Dabei sind alle weiteren Signalquellen an den Dateneingängen deaktiviert.

Zusammenfassend kann festgestellt werden, dass durch die Bereitstellung einer neuen Bussignalhaltezelle, die einen zusätzlichen Dateneingang und/oder einen zusätzlichen Datenausgang aufweist, die Testfähigkeit, das heißt die Steuerbarkeit und die Beobachtbarkeit, erheblich erweitert wird.

1Busleitung 2Bussignalhaltezelle 3, 4Treiber, Inverter 5Multiplexer 10, 11Latch, Scan-Flip-Flop 12–14Inverter 15, 16Mulitplexer 17, 18Steuereingang 20Bus 21Eingang 22Ausgang CK0, CK1Steuersignale DITestsignal D0Testantwortsignal ENSteuersignal I/Oprimärer Ein-/Ausgang INEingangssignal TDI(zusätzlicher) serieller Dateneingang TDO(zusätzlicher) serieller Datenausgang TESteuereingang

Anspruch[de]
  1. Integrierte Bussignalhaltezelle (2), die über einen gemeinsamen Ein-/Ausgang (I/O) mit einer Busleitung (1) gekoppelt ist,

    mit mindestens zwei Invertern (3, 4) zum Halten des letzten Zustandes der Busleitung (1), deren Ausgänge mit den Eingängen des jeweils anderen Inverters gekoppelt sind, wobei der erste Inverter (3) eingangsseitig und der zweite Inverter (4) ausgangsseitig mit dem Ein-/Ausgang (I/O) gekoppelt sind,

    mit einem zusätzlichen Eingang (TDI), über den die Bussignalhaltezelle (2) mit einem definiertem Testsignal (DI) beaufschlagbar ist.
  2. Bussignalhaltezelle nach Anspruch 1, dadurch gekennzeichnet, dass der erste Inverter (3) eine höhere Treiberleistung als der zweite Inverter (4) aufweist.
  3. Bussignalhaltezelle nach einem der vorstehenen Ansprüche, dadurch gekennzeichnet, dass der zweite Treiber (4) eine geringere Treiberleistung als die an der Busleitung (1) angeschlossenen Treiber aufweist.
  4. Bussignalhaltezelle nach einem der vorstehenden Ansprüche, gekennzeichnet durch einen zusätzlichen Ausgang (TDO), über den ein dem Testsignal (DI) zugeordnetes Testanwortsignal (DO) aus der Bussignalhaltezelle (2) auslesbar ist.
  5. Bussignalhaltezelle nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass dem ersten Inverter (3) ein Multiplexer (5) vorgeschaltet ist, der mit dem Ein-/Ausgang (I/O) und dem zusätzlichen Eingang (TDI) gekoppelt ist, wobei die Auswahl eines von dem Multiplexer (5) durchgeschalteten Signals über ein Steuersignal (TE) erfolgt.
  6. Bussignalhaltezelle nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass zwischen dem zusätzlichen Eingang (TDI) und dem zusätzlichen Ausgang (TDO) eine Schieberegisteranordnung (10, 11) vorgesehen ist.
  7. Bussignalhaltezelle nach Anspruch 6, dadurch gekennzeichnet, dass die Schieberegisteranordnung (10, 11) eine Mehrzahl von Scan-Flip-Flops und/oder Latches (10, 11) aufweist.
  8. Bussignalhaltezelle nach Anspruch 7, dadurch gekennzeichnet, dass jeweils ein Latch (10, 11) jeweils einen dritten Inverter (12, 13) im Signalpfad und jeweils einen vierten Inverter (3, 14) im Rückkopplungspfad aufweist, wobei mittels des vierten Inverters (3, 14) das Ausgangssignal des dritten Inverters (12, 13) in invertierter Form jeweils einem dem dritten Inverter (12, 13) vorgeschalteten Multiplexer (15, 16) zugeführt wird.
  9. Bussignalhaltezelle nach Anspruch 8, dadurch gekennzeichnet, dass der vierte Inverter (3) im Rückkopplungspfad des ausgangsseitigen Latches (12) gleich dem ersten Inverter (3) ist.
  10. Verfahren zum Betreiben einer integrierten Bussignalhaltezelle (2) nach einem der Ansprüche 1 bis 9,

    mit einem Betriebsmodus, bei dem für den Fall, dass eine Busleitung (1) im hochohmigen Zustand befindlich ist, das zuletzt über die Busleitung (1) getriebene Signal in der Bussignalhaltezelle (2) gespeichert wird, und

    mit einem Testbetriebsmodus, bei dem ein Testsignal (DI) über einen zusätzlichen Eingang (TDI) in die Bussignalhaltezelle (2) geschrieben wird.
  11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass im Testbetriebsmodus eine Testantwortsignal (DO) auf das in dem zusätzlichen Eingang eingekoppelte Testsignal (DI) erzeugt wird und über einen zusätzlichen Ausgang (TDO) ausgelesen wird.
  12. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass im Testbetriebsmodus eine Antwortsignal (DO) auf ein über den gemeinsamen Ein-/Ausgang (I/O) eingekoppeltes Bussignal (IN) erzeugt wird und über einen zusätzlichen Ausgang (TDO) ausgelesen wird.
  13. Verfahren zum Betreiben eines Bussystems nach einem der Ansprüche 10 bis 12,

    dadurch gekennzeichnet,

    dass eine Vielzahl von Busleitungen (1) eines Busses (20) über eine Vielzahl von Bussignalhaltezellen (2) zu einer einzigen, zusammenhängenden Signalleitung zusammengeschaltet werden,

    dass über einen ersten Eingang (21) der so zusammengeschalteten Signalleitung ein Testdatum in die zusammengeschaltete Signalleitung geschrieben wird und

    dass über einen Ausgang (22) ein Testantwortsignal ausgelesen wird.
Es folgen 4 Blatt Zeichnungen






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