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Dokumentenidentifikation DE102004005506A1 18.08.2005
Titel Verfahren zur Erzeugung von aktiven Halbleiterschichten verschiedener Dicke in einem SOI-Wafer
Anmelder ATMEL Germany GmbH, 74072 Heilbronn, DE
Erfinder Dudek, Volker, Dr.-Ing., 74336 Brackenheim, DE;
Graf, Michael, Dipl.-Phys. Dr., 71397 Leutenbach, DE;
Dietz, Franz, 74081 Heilbronn, DE
Vertreter Dreiss, Fuhlendorf, Steimle & Becker, 70188 Stuttgart
DE-Anmeldedatum 30.01.2004
DE-Aktenzeichen 102004005506
Offenlegungstag 18.08.2005
Veröffentlichungstag im Patentblatt 18.08.2005
IPC-Hauptklasse H01L 21/84
IPC-Nebenklasse H01L 21/762   
Zusammenfassung Vorgestellt wird ein Verfahren zur Erzeugung von vertikal isolierten aktiven Halbleiterbereichen (12, 14) verschiedener Dicke (d1, d2) in einem SOI-Wafer (20), der eine isolierende Schicht (16) aufweist, auf der erste aktive Halbleiterbereiche (12) mit einer ersten Dicke (d1) in einer Schicht (21) aktiven Halbleitermaterials angeordnet sind. Das Verfahren zeichnet sich dadurch aus, dass zweite aktive Halbleiterbereiche (14) mit einer vergleichsweise kleineren Dicke (d2) durch epitaktisches, von Saatöffnungen (64, 66) in einer Grabenstruktur (40) ausgehendes Wachstum erzeugt wird. Durch Oxidschichten sind die zweiten Halbleiterbereiche (14) lateral und vertikal vollständig dielektrisch gegen die ersten Halbleiterbereiche (12) isoliert.

Beschreibung[de]

Die Erfindung betrifft ein Verfahren zur Erzeugung von vertikal isolierten aktiven Halbleiterbereichen verschiedener Dicke in einem SOI-Wafer, der eine isolierende Schicht aufweist, auf der erste aktive Halbleiterbereiche mit einer ersten Dicke in einer Schicht aktiven Halbleitermaterials angeordnet sind.

Ein solches Verfahren ist aus der US 6 204 098 bekannt. Nach dieser Schrift werden dieelektrisch isolierte Inseln auf einem SOI-Substrat erzeugt. Die isolierten Inseln werden durch epitaktisches Aufwachsen gefüllt. Als Saat dient die aktive Siliziumschicht des SOI-Wafers. Damit lassen sich nur isolierte Inseln gleicher Höhe erzeugen. Eine aktive Schicht innerhalb der Inseln besitzt eine erste, vergleichsweise große Dicke. Nach 6 dieser Schrift werden in den Inseln komplementäre MOS-Transistoren und außerhalb der Inseln vertikale DMOS-Transistorzellen erzeugt. Die vertikalen DMOS-Transistorzellen sind flacher als die dielektrisch isolierten Wannen. Die vertikalen DMOS-Transistorzellen sind nicht dielektrisch gegen das Substrat isoliert.

Aus der EP 1 049 156 A1 ist eine Struktur bekannt, bei der ein Trench mit Oxid umgeben ist. Der Trench wird durch einen ELO_Prozess (ELO = epitaxial lateral overgrowth) mit Hilfe einer Saat gefüllt, die im Boden des Trenches durch Öffnen der Oxid-Schicht erzeugt wurde. Anschließend wird die Saat-Öffnung durch einen Trench verschlossen. Dies ist eine aufwendige und platzraubende Struktur.

Unter einer BCDMOS-Technologie (BCDMOS = Bipolar-CMOS-DMOS) werden allgemein integrierte Schaltungen und deren Herstellungsverfahren verstanden, bei denen Hochspannungs-DMOS-Fähigkeiten mit Niederspannungs-CMOS und Bipolar-Eigenschaften auf einem Chip vereinigt werden. Ein Spannungswert von fünf Volt ist ein typisches Beispiel einer Niederspannung, während unter einer Hochspannung in diesem Zusammenhang Werte von bis zu mehr als hundert Volt verstanden werden. DMOS-Transistoren finden als Hochspannungsbauelemente Anwendung, wobei die Hochspannung zwischen dem Drain-Bereich und dem Source-Bereich des Transistors angelegt werden kann. Für zukünftige Konzepte ist es im Rahmen einer BCDMOS-Technologie unbedingt notwendig, die besonderen Anforderungen sowohl des CMOS-Bereichs (geringe Leckströme) als auch des DMOS-Bereichs (hohe Leistungen, hohe Spannungsfestigkeit, hohe Wärmeableitung) zu berücksichtigen. Um Leistungsverluste im CMOS-Teil zu vermeiden (Leckströme), parasitäre Kapazitäten zu verhindern und damit unter anderem das Verhalten der Transistoren zu verbessern, sind bei Silizium als Halbleitermaterial Schichtdicken im Bereich von etwa 200 nm notwendig. Dem widerspricht jedoch das Verlangen nach Smart-Power-Elementen (auf DMOS-Basis) mit hoher Spannungsfestigkeit und guter Wärmeableitung. Beide Forderungen führen zu Schichtdicken, die deutlich über einem Mikrometer Dicke liegen.

Im Gegensatz zur Bipolartechnik gibt es bei MOS-Technologien einen systematischen Zugang zur Strukturverkleinerung durch Skalierung des Längenmaßstabs für die Bauelementabmessungen. Wichtige elektrische Eigenschaften von MOS-Transistoren hängen nicht von einzelnen Längen, sondern vom Quotienten aus Transistorweite und Kanallänge ab. Aufgrund dieser Abhängigkeit können im Prinzip alle Längen und Weiten innerhalb einer Schaltung um einen gemeinsamen Skalierungsfaktor k verkleinert werden, ohne dass sich die elektrischen Eigenschaften ändern.

Das skalierende Verkleinern von Bauelementen in BCDMOS-Schaltungen mit vertikaler SOI-Isolierung wird jedoch durch die oben genannten, sich widersprechenden, Anforderungen beschränkt. Um Leckströme bei hohen Temperaturen zu minimieren, sollte im CMOS-Teil die aktive Siliziumdicke sehr dünn sein, so dass Source und Drain auf dem vergrabenen Oxid aufliegen. In der DMOS-Driftregion sollte die aktive Siliziumschicht dagegen dicker sein, um die Spannungsfestigkeit zu erhöhen.

Vor diesem Hintergrund besteht die Aufgabe der Erfindung in der Angabe eines Verfahrens zur Erzeugung von Halbleiterschichten verschiedener Dicke in einem SOI-Wafer, wobei die verschieden dicken Halbleiterschichten in vertikaler Richtung dielektrisch gegen darunter liegende Schichten und in lateraler Richtung dielektrisch voneinander isoliert sind.

Diese Aufgabe wird bei einem Verfahren der eingangs genannten Art dadurch gelöst, dass zweite aktive Halbleiterbereiche mit einer vergleichsweise kleineren Dicke durch folgende Schritte erzeugt werden:

  • – teilweises oder vollständiges Bedecken des SOI-Wafers mit einer Schutzschicht,
  • – in bedeckten Bereichen, Erzeugen einer Grabenstruktur, die die Schutzschicht durchschneidet und die sich in die Tiefe der Schicht aktiven Halbleitermaterials erstreckt,
  • – Bedecken der Grabenstruktur mit einer ersten Oxidschicht,
  • – Erzeugen von Spacern an Rändern innerhalb der Grabenstruktur auf der ersten Oxidschicht,
  • – Füllen der Grabenstruktur zwischen den Spacern mit einer zweiten Oxidschicht,
  • – Erzeugen von Saatöffnungen durch Entfernen der Spacer und der zwischen den Spacern und einem Boden der Grabenstruktur liegenden Bereiche der ersten Oxidschicht,
  • – Reduzieren der Dicke der zweiten Oxidschicht auf eine Restdicke, die kleiner als die Tiefe der Grabenstruktur ist,
  • – Füllen der Grabenstruktur durch selektives, von den Saatöffnungen ausgehendes epitaxiales Wachstum von Halbleitermaterial für die zweiten aktiven Halbleiterbereiche,
  • – Planarisieren der entstandenen Struktur und Reduzieren ihrer Dicke soweit, dass die zweite aktive Halbleiterschicht nicht über Wände der Grabenstruktur hinausragt,
  • – erneutes Öffnen der Saatöffnungen in der zweiten Halbleiterschicht und Versiegeln der geöffneten Saatöffnungen durch eine oxidierenden Zwischenschicht, so dass die zweite Halbleiterschicht lateral und vertikal vollständig dieelektrisch gegen die erste Halbleiterschicht isoliert ist.

Durch diese Merkmale wird die Aufgabe vollkommen gelöst. Das vorgestellte Verfahren erlaubt eine gleichzeitige Integration von Low-Power-CMOS und High-Power-DMOS ("Ultra-Smart Power") auf unterschiedlich dicken Schichtdicken aktiven Halbleitermaterials. Durch die Verwendung eines SOI-Wafers lassen sich DMOS-Elemente auf dickem SOI-Substrat und CMOS-Elemente auf dünnem SOI-Substrat mit einer gemeinsamen SOI-Technologie auf einem Wafer mit maximaler Packungsdichte integrieren. Das im Rahmen dieses Verfahrens überwachsende aktive Halbleitermaterial besitzt keine Verbindung zum Substrat, so dass eine vollständige Entkopplung der dünnen aktiven Halbleiterschichten vom Substrat erzielt wird. Ein weiterer Vorteil der Erfindung liegt darin, dass die Saatöffnungen der selektiven Epitaxie lithografie-unabhängig gebildet werden, wodurch ein Platzgewinn und damit eine höhere Integrationsdichte erreicht wird. Insgesamt wird damit ein Verfahren vorgestellt, dass ein Anwachsen von Leckströmen, wie es bei einer skalierenden Verringerung der Strukturbreite zu erwarten ist, verringert.

Es ist bevorzugt, dass die Grabenstruktur durch eine STI-Ätzung erzeugt wird.

Bei der „shallow trench isolation"-Technologie werden durch einen anisotropen Ätzprozess Gräben zwischen den mit einer Nitridschutzschicht bedeckten aktiven Bereichen erzeugt und mit einem isolierenden Material wie Siliziumdioxid oder Polysilizium aufgefüllt. Mit der STI-Technologie lassen sich hohe Packungsdichten erzielen.

Bevorzugt ist auch, dass der Schritt des Erzeugens von Spacern an den Rändern innerhalb der Grabenstruktur auf der ersten Oxidschicht folgende Schritte umfasst: Bedecken der Grabenstruktur einschließlich innerer Wandbereiche der Grabenstruktur durch polykristallines Halbleitermaterial und anisotropes Wegätzen des polykristallinen Halbleitermaterials vom Boden der Grabenstruktur, so dass von dem polykristallinen Halbleitermaterial nur Spacer aus dem polykristallinen Halbleitermaterial an den inneren Wandbereichen übrig bleiben.

Durch das Bedecken der Grabenstruktur wird Material für die Spacer bereitgestellt. Ein Ätzprozess wird als anisotrop bezeichnet, wenn der Ätzangriff in bestimmten Raumrichtungen schneller abläuft als in anderen Raumrichtungen. Als Folge einer in senkrechter Richtung schneller erfolgenden Ätzung bleibt hier polykristallines Material bevorzugt an inneren Wandbereichen der Grabenstruktur stehen und bildet damit die erwünschten Poly-Spacer. Die Breite der so entstandenen Poly-Spacer definiert die Weite der Saatöffnung der selektiven Epitaxie. Auf diese Weise können auch für Technologien mit geringer Strukturauflösung Saatöffnungen mit nahezu beliebig kleinem Ausmaß erzeugt werden. Dabei versteht man unter einer Saat eine Oberflächenstruktur eines Einkristalls, an der sich Atome bei dem ELO-Prozess anlagern und dabei die Kristallorientierung des Einkristalls übernehmen.

Ferner ist bevorzugt, dass der Schritt des Füllens der Grabenstruktur zwischen den Spacern mit einer zweiten Oxidschicht eine Abscheidung von TEOS-Oxid umfasst.

TEOS ist die Abkürzung für Tetraethylorthosilikat. Aus dieser Verbindung entsteht bei mittleren Temperaturen (bis ca. 700° C) durch Zersetzung Siliziumdioxid. Bei diesem Prozess, der auch als TEOS-Pyrolyse bezeichnet wird, entstehen hochwertige Oxidfilme, die sich zum Beispiel durch eine hohe Durchbruchfeldstärke und eine konforme Kantenbedeckung auszeichnen.

Bevorzugt ist auch, dass der Schritt des Bedeckens des SOI-Wafers mit einer Schutzschicht folgende Schritte umfasst: Bedecken des SOI-Wafers mit einer ersten Oxidteilschicht; Bedecken der ersten Oxidteilschicht mit einer Nitridschicht; und Bedecken der Nitridschicht mit einer zweiten Oxidteilschicht.

Durch diese Schichtfolge ergibt sich eine sogenannte ONO (Oxid-Nitrid-Oxid)-Schicht. Die ONO-Schicht wird bei der Erzeugung der Grabenstruktur als Hartmaske verwendet. Im Vergleich zu einer Lackmaske ergibt sich durch die Verwendung einer solchen Hartmaske eine Verbesserung der Genauigkeit, mit der die Winkel und die Form der Seitenwände der Grabenstruktur erzeugt werden. Darüber hinaus verhindert die Nitridschicht beim späteren Bedecken der Grabenstruktur mit einer Oxidschicht eine unerwünschte Oxidation von außerhalb der Grabenstruktur liegenden Bereichen der Oberfläche der Schicht aktiven Halbleitermaterials.

Eine weitere bevorzugte Ausgestaltung zeichnet sich dadurch aus, dass die Dicke der Schutzschicht durch planarisierendes Abtragen von Material soweit reduziert wird, dass die Nitridschicht frei liegt.

Die freiliegende Nitridschicht kann beim späteren chemisch-mechanischen Polierprozess als Polierstopp dienen und wird so gewissermaßen mehrfach genutzt.

Es ist daher bevorzugt, dass der Schritt des Planarisierens der entstandenen Struktur so durchgeführt wird, dass die freiliegende Nitridschicht als Polierstopp erreicht wird.

Auf diese Weise wird das Abtragen von Oberflächenschichten mit einer sehr hohen Genauigkeit gesteuert.

Bevorzugt ist auch, dass die erste Oxidschicht, die die Grabenstruktur bedeckt, mit einer weiteren Schicht bedeckt wird, die beim späteren Reduzieren der Dicke der zweiten Oxidschicht (Grabenfüllung) auf eine Restdicke, die kleiner als die Tiefe der Grabenstruktur ist, als Ätzstopp dient.

Diese Ausgestaltung hat den Vorteil, dass die gewünschte Restdicke mit einer hohen Genauigkeit herstellbar ist.

Eine weitere bevorzugte Ausgestaltung zeichnet sich dadurch aus, dass parallel zum Öffnen der Saatöffnungen in der zweiten Halbleiterschicht epitaxial abgeschiedenes Halbleitermaterial in einem Bereich einer Wachstumsfuge entfernt wird, die beim epitaxialen Wachstum entstanden ist.

Durch diese Ausgestaltung werden unerwünschte Leckströme im späteren Betrieb vermieden.

Bevorzugt ist auch, dass als Halbleitermaterial Silizium verwendet wird.

Es hat sich gezeigt, dass alle vorstehend genannten Ausgestaltungen mit der bekannten Siliziumtechnologie vereinbar sind und ihre jeweiligen Vorteile voll entfalten können.

Weitere Vorteile ergeben sich aus der Beschreibung und den beigefügten Figuren.

Es versteht sich, dass die vorstehend genannten und die nachstehend noch zu erläuternden Merkmale nicht nur in der jeweils angegebenen Kombination, sondern auch in anderen Kombinationen oder in Alleinstellung verwendbar sind, ohne den Rahmen der vorliegenden Erfindung zu verlassen.

Zeichnungen

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden in der nachfolgenden Beschreibung näher erläutert. Es zeigen, jeweils in schematischer Form:

1 einen Querschnitt durch einen SOI-Wafer mit Bereichen, die sich durch die Dicke des aktiven Halbleitermaterials unterscheiden;

2 einen Ausschnitt aus einem SOI-Wafer mit unterschiedlichen Dicken aktiver Halbleiterbereiche, wie er sich bei einem Ausführungsbeispiel des erfindungsgemäßen Verfahrens ergibt;

3 einen Ausschnitt aus einem SOI-Wafer nach ersten Verfahrensschritten,

4 den Ausschnitt aus 3 nach einer Bildung von Spacern;

5 den Ausschnitt aus 4 nach einer Planarisierung;

6 den Ausschnitt aus 5 nach einem Entfernen der Spacer;

7 den Ausschnitt aus 6 nach einem Freilegen von Saatöffnungen;

8 den Ausschnitt aus 7 nach Ätzschritten und einem Epitaxieschritt; und

9 den Ausschnitt aus 8 nach einer Definition aktiver Bereiche durch Lithografie- und Ätzschritte.

1 zeigt einen Ausschnitt eines Querschnitts eines SOI-Wafers 10, der Bereiche 12, 14 mit aktivem Halbleitermaterial aufweist, die sich durch ihre Dicke unterscheiden. Der erste Bereich 12 weist eine vergleichsweise große Dicke d1 auf und der zweite Bereich 14 weist eine vergleichsweise geringere Dicke d2 auf. Die Bereiche 12, 14 sind in eine dielektrische Schicht 16 eingebettet, die sich auf einer Handhabungsschicht 18 erstreckt. Der zweite Bereich 14 eignet sich wegen seiner vergleichsweise geringen Dicke zur Realisierung von CMOS-Elementen. Um Leckströme und damit Leistungsverluste im zweiten Bereich 14 zu vermeiden und um parasitäre Kapazitäten zu verhindern, sollte die Dicke d2 zum Beispiel 200 nm betragen. Der erste Bereich 12 soll sich mit seiner vergleichsweise größeren Dicke d1 zur Realisierung von DMOS-Transistoren mit hoher Spannungsfestigkeit und guter Wärmeableitung eignen. Diese gewünschten Eigenschaften erfordern eine Dicke d1, die deutlich über einem Mikrometer liegt. 1 veranschaulicht damit eine SOI-Struktur, in der Halbleiterbereiche 12, 14 mit unterschiedlichen Dicken d1, d2 in lateraler und vertikaler Richtung vollständig dielektrisch isoliert sind.

Im Folgenden wird unter Bezug auf die 2 bis 8 ein Verfahren zur Erzeugung von aktiven Halbleiterschichten 12, 14, verschiedener Dicke d1, d2 in einem SOI-Wafer erläutert. Für ein besseres Verständnis der Herstellungsschritte zeigt 2 zunächst ein typisches Erzeugnis eines erfindungsgemäßen Verfahrens. Dabei bezeichnet die Ziffer 20 einen SOI-Wafer, bei dem sich eine Schicht aktiven Halbleitermaterials 21 auf einer isolierenden Schicht 16 erstreckt. Die isolierende Schicht 16 ist in der Ausgestaltung nach 2 eine Zwischenschicht, die auf einer Trägerschicht oder Handhabungsschicht 18 angeordnet ist. Das aktive Halbleitermaterial weist Bereiche 12, 14 mit unterschiedlichen Dicken d1, d2 auf. Die zweiten Bereiche 14 sind lateral und vertikal vollständig durch eine dielektrische Trennstruktur 22 gegen die ersten Bereiche 12 isoliert. In den flachen zweiten Bereichen 14 mit der Dicke d2 werden typischerweise Feldeffekttransistoren durch nachfolgende Dotierschritte und Kontaktierungen definiert. Zur Veranschaulichung ist in 2 ein Drain-Bereich 24, ein Gate-Bereich 26 und ein Source-Bereich 28 dargestellt. In den ersten Bereichen 14, deren Schichtdicke d1 in der dargestellten Ausgestaltung der Gesamtdicke der aktiven Halbleiterschicht entspricht, können DMOS-Transistoren mit den geforderten Eigenschaften durch weitere Dotierungsschritte und Kontaktierungsschritte erzeugt werden.

Anhand der 3 werden einige Verfahrensschritte zur Erzeugung der Struktur nach der 2 erläuterte. Als Ausgangsprodukt wird ein planarer SOI-Wafer 20 verwendet. Der zunächst noch planare SOI-Wafer 20 wird thermisch oxidiert, so dass auf seiner Oberfläche eine erste Oxidteilschicht 32 von beispielsweise 50 nm Dicke aufwächst. Auf dieser ersten Oxidteilschicht 32 wird anschließend eine Nitridschicht 34 von beispielsweise 150 nm Dicke durch einen Chemical Vapor Deposition (CVD)-Schritt abgeschieden. Die Nitridschicht 34 wird mit einer zweiten Oxidteilschicht 36 bedeckt, die bevorzugt als TEOS-Oxid gebildet wird und zum Beispiel 50 nm dick ist. Die Schichtfolge aus erster Oxidteilschicht 32, Nitridschicht 36 und zweiter Oxidteilschicht 36 bildet eine auch als ONO-Mehrschichtdielektrikum bezeichnete Schutzschicht 38 auf dem SOI-Wafer 20.

Anschließend wird in dem SOI-Wafer 20 eine Grabenstruktur 40 erzeugt. Dies erfolgt bevorzugt durch eine photolithografische Definition der Grabenfläche (Maskenschritt) auf der Schutzschicht 38 und einen anschließenden Ätzvorgang, der zum Beispiel ein reaktives Ionenätzen umfasst. Dabei werden Ionen aus einem Plasma durch ein elektrisches Feld beschleunigt. Beim Auftreffen der Ionen auf die definierte Grabenfläche werden Oberflächenatome aus dem Gitter der aktiven Halbleiterschicht 21 herausgelöst, wobei diesem physikalischen Sputtereffekt chemische Prozesse überlagert sein können. Durch fortwährendes Auftreffen von Ionen aus dem Plasma auf die definierte Grabenfläche entsteht sukzessive die Grabenstruktur 40, die zum Beispiel 300 nm tief sein kann. Nach Abschluss des Ätzprozesses erfolgt eine sogenannte Lineroxidation. Darunter versteht man das Aufbringen einer vergleichsweise dünnen ersten Oxidschicht 42 von beispielsweise 100 nm Dicke auf die Boden- und Seitenflächen 44 der Grabenstruktur 40. Optional kann nach der Lineroxidation eine weitere dünne Schicht 46 abgeschieden werden, die bei einem späteren Rückätzen weiterer Oxidschichten als Ätzstopp dient. Die dünne Schicht 46 kann zum Beispiel aus Nitrid bestehen. Auf diese Weise wird die Restdicke der ersten Oxidschicht 42, die später eine Bodenschicht der dielektrischen Trennstruktur 22 aus 2 bilden wird, genau definiert. Dies ist wegen potentiellen Substratkopplungen und einer damit verbundenen Beeinflussung von CMOS-Strukturen, die später oberhalb der Trennstruktur 22 aus 2 gebildet werden, vorteilhaft. Als erster Schritt zur Erzeugung von Spacern wird die Grabenstruktur 40 einschließlich innerer Wandbereiche der Grabenstruktur 40 mit polykristallinem Halbleitermaterial 48 belegt, wobei die Dicke dieser Belegung zum Beispiel 200 nm betragen kann.

Weitere Schritte werden mit Bezug auf die 4 erläutert. Anschließend wird das polykristalline Halbleitermaterial im mittleren Bereich der Grabenstruktur 40 anisotrop weggeätzt, wobei das Ätzen bevorzugt in Richtung des Bodens der Grabenstruktur 40 erfolgt. Aufgrund der Anisotropie bleiben von dem polykristallinen Halbleitermaterial 48 nur Spacer 50, 52 aus dem polykristallinen Halbleitermaterial 48 an den inneren Wandbereichen der Grabenstruktur 40 übrig. Die Breite 54 der Spacer 50, 52 definiert die Weite der Saatöffnungen für einen späteren selektiven Epitaxieschritt. Auf diese Weise können auch für Technologien mit geringer Strukturauflösung Saatöffnungen nahezu beliebiger Kleinheit erzeugt werden. Die so gebildete Struktur wird insbesondere zwischen den Spacern 50, 52 mit einer zweiten Oxidschicht 56, die bevorzugt als TEOS-Oxid gebildet wird, gefüllt. Die zweite Oxidschicht 56 besitzt zum Beispiel eine Dicke von 400 nm. Zum Füllen der Grabenstruktur kann allgemein ein Oxid auf der Oberfläche des Wafers abgeschieden werden. Weitere Schritte werden mit Bezug auf 5 erläutert. Anschließend wird optional das TEOS-Oxid der zweiten Oxidschicht 56 und die außerhalb der Grabenstruktur 40 unter dem TEOS-Oxid liegende ONO-Schutzschicht 38 zurückgeätzt und die resultierende Oberfläche durch einen chemisch-mechanischen Polierschritt planarisiert. Das TEOS kann, muss aber nicht vor dem CMP-Schritt von Bereichen außerhalb der Grabenstruktur entfernt werden (sogenanntes Reverse Etch). Bevorzugt wird der Schritt des Planarisierens der entstandenen Struktur so durchgeführt, dass die Nitridschicht 34 als Polierstopp erreicht wird. Die Dicke der Schutzschicht 38 wird daher durch Abtragen von Material soweit reduziert, dass die Nitridschicht 34 frei liegt.

In weiteren Schritten werden zunächst die Spacer 50, 52 durch einen isotropen Ätzschritt abgetragen. Anschließend werden die zwischen den Spacern 50, 52 und der ersten Oxidschicht 42 liegenden Bereiche 58, 60 der dünnen Schicht 46 durch einen anisotropen Ätzschritt vom Boden und von den Seiten der Grabenstruktur 40 entfernt. 6 zeigt den Wafer 20 nach einem Wegätzen der Spacer 50, 56 und vor einem Wegätzen der Bereiche 58, 60. Dabei bezeichnet die Ziffer 62 den nach diesen Schritten verbleibenden Teil der dünnen Ätzstoppschicht 46.

Weitere Verfahrensschritte werden zunächst mit Bezug auf die 7 erläutert. Zunächst wird durch einen anisotropen Ätzschritt der Rest der zweiten Oxidschicht 56 aus 6 und Teile 59, 61 der ersten Oxidschicht 42,, die nach dem Wegätzen der Bereiche 58 und 60 frei liegen, entfernt. Die Teile 59 und 61 sind in der 6 dargestellt. Dabei dient der Rest 62 der dünnen Schicht 46 aus 6 als Ätzstopp. Durch das Wegätzen dieser Teile 59, 61 entstehen Saatöffnungen 64 und 66, in denen eine Oberfläche des einkristallinen aktiven Halbleitermaterials der Schicht 21 frei liegt. Wegen der Anisotropie dieses Ätzschrittes bleiben Teile 68, 70 der ersten Oxidschicht 42, die Wandbereiche der Grabenstruktur 40 bedecken, stehen.

Im Anschluss daran wird durch einen weiteren, anisotropen, Ätzschritt der Rest 62 der Ätzstoppschicht 46 abgetragen. Durch diesen Schritt wird der unter dem Rest 62 der dünnen Schicht 46 liegende Teil 72 der ersten Oxidschicht 42, der den Boden der Grabenstruktur 40 zwischen den Saatöffnungen 64 und 66 bedeckt, freigelegt. Weitere Verfahrensschritte werden mit Bezug auf die 8 erläutert. Anschließend erfolgt ein Epitaxieschritt, in dem die Grabenstruktur 40 durch selektives, von den Saatöffnungen 64, 66 ausgehendes epitaktisches Wachstum von aktivem Halbleitermaterial gefüllt wird. Dadurch wird aktives Halbleitermaterial für die zweiten Bereiche 14 aus der 2 erzeugt. Aus 8 ist bereits ersichtlich, dass die bisher beschriebene Schrittfolge Bereiche mit unterschiedlicher Dicke d1, d2 aktiven Halbleitermaterials in dem Wafer 20 erzeugt , die durch die Schicht 72 vertikal gegeneinander dieelektrisch isoliert sind. Dabei kann die Dicke d2 durch Abtragen von epitaktisch gewachsenem Material erreicht werden.

Material kann zum Beispiel durch einen weiteren chemisch-mechanischen Polierschritt abgetragen werden, bei dem die Reste der Nitridschicht 34 der ONO-Schutzschicht 38 als Polierstopp dienen. Das Planarisieren der entstanden Struktur und das Reduzieren ihrer Dicke erfolgt damit soweit, dass verbleibendes aktives Halbleitermaterial nicht über Wände der Grabenstruktur hinausragt. Darüber hinaus wird das aktive Halbleitermaterial entlang der Wachstumsgrenze 74 der selektiven Epitaxie entfernt, um im späteren Betrieb Leckströme zu vermeiden. Gleichzeitig werden die Saatöffnungen 64, 66 der selektiven Epitaxie wieder geöffnet und anschließend mit Oxid 76 verschlossen, das auch spätere zweite Bereiche 14 aktiven Halbleitermaterials umgibt. Dies ist in der 9 dargestellt. Durch die bisher beschriebene Schrittfolge werden damit zweite Halbleiterbereiche 14 in dem SOI-Wafer 20 erzeugt, die lateral und vertikal vollständig dieelektrisch gegen die ersten Halbleiterbereiche 12 isoliert sind. Dabei erfolgt die dieelektische Trennung durch eine Trennstruktur 22, die sich aus den genannten Bereichen 68, 72, und 76 zusammensetzt. Aus dem in 8 dargestellten Wafer 20 kann durch weitere, bekannte Verfahrensschritte ein Wafer 20, wie er in 2 dargestellt ist, erzeugt werden.

Die Bereiche 12, 14 können zum Beispiel durch einen weiteren Polierschritt geöffnet werden.


Anspruch[de]
  1. Verfahren zur Erzeugung von vertikal isolierten aktiven Halbleiterbereichen (12, 14) verschiedener Dicke (d1, d2) in einem SOI-Wafer (20), der eine isolierende Schicht (16) aufweist, auf der erste aktive Halbleiterbereiche (12) mit einer ersten Dicke (d1) in einer Schicht (21) aktiven Halbleitermaterials angeordnet sind, dadurch gekennzeichnet, dass zweite aktive Halbleiterbereiche (14) mit einer vergleichsweise kleineren Dicke (d2) durch folgende Schritte erzeugt werden:

    teilweises oder vollständiges Bedecken des SOI-Wafers (20) mit einer Schutzschicht (38);

    in bedeckten Bereichen, Erzeugen einer Grabenstruktur (40), die die Schutzschicht (38) durchschneidet und die sich in die Tiefe der Schicht (21) aktiven Halbleitermaterials erstreckt;

    Bedecken der Grabenstruktur (40) mit einer ersten Oxidschicht (42);

    Erzeugen von Spacern (50, 52) an Rändern innerhalb der Grabenstruktur auf der ersten Oxidschicht (42);

    Füllen der Grabenstruktur (40) zwischen den Spacern (50, 52) mit einer zweiten Oxidschicht (56);

    Erzeugen von Saatöffnungen (64, 66) durch Entfernen der Spacer (50, 52) und der zwischen den Spacern (50, 52) und einem Boden der Grabenstruktur (40) liegenden Bereiche der ersten Oxidschicht (42), und Reduzieren der Dicke der zweiten Oxidschicht (56) auf eine Restdicke, die kleiner als die Tiefe der Grabenstruktur (40) ist;

    Füllen der Grabenstruktur (40) durch selektives, von den Saatöffnungen (64, 66) ausgehendes epitaxiales Wachstum von Halbleitermaterial für die zweiten aktiven Halbleiterbereiche (14);

    Planarisieren der entstanden Struktur und Reduzieren ihrer Dicke soweit, dass die zweiten aktiven Halbleiterbereiche (14) nicht über Wände der Grabenstruktur (40) hinausragen;

    erneutes Öffnen der Saatöffnungen (64, 66) und Versiegeln der geöffneten Saatöffnungen (64, 66) durch eine isolierende Zwischenschicht (76), so dass die zweiten Halbleiterbereiche (14) lateral und vertikal vollständig dieelektrisch gegen die ersten Halbleiterbereiche (12) isoliert sind.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Grabenstruktur (40) durch eine STI-Ätzung erzeugt wird.
  3. Verfahren nach wenigstens einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass der Schritt des Erzeugens von Spacern (50, 52) an den Rändern innerhalb der Grabenstruktur (40) auf der ersten Oxidschicht (42) folgende Schritte umfasst: Bedecken der Grabenstruktur (40) einschließlich innerer Wandbereiche der Grabenstruktur (40) durch polykristallines Halbleitermaterial und anisotropes Wegätzen des polykristallinen Halbleitermaterials vom Boden der Grabenstruktur (40), so dass von dem polykristallinen Halbleitermaterial nur Spacer (50, 52) aus dem polykristallinen Halbleitermaterial an den inneren Wandbereichen übrig bleiben.
  4. Verfahren nach wenigstens einem der Ansprüche 1 bis 3 dadurch gekennzeichnet, dass der Schritt des Füllens der Grabenstruktur (40) zwischen den Spacern (50, 52) mit einer zweiten Oxidschicht (56) eine Abscheidung von TEOS-Oxid umfasst.
  5. Verfahren nach wenigstens einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Schritt des Bedeckens des SOI-Wafers (20) mit einer Schutzschicht (38) folgende Schritte umfasst: Bedecken des SOI-Wafers (20) mit einer ersten Oxidteilschicht (32); Bedecken der ersten Oxidteilschicht (32) mit einer Nitridschicht (34); und Bedecken der Nitridschicht (34) mit einer zweiten Oxidteilschicht (36).
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Dicke der Schutzschicht (38) durch planarisierendes Abtragen von Material soweit reduziert wird, dass die Nitridschicht (34) frei liegt.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass der Schritt des Planarisierens der entstandenen Struktur so durchgeführt wird, dass die Nitridschicht (34) als Polierstopp erreicht wird.
  8. Verfahren nach wenigstens einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die erste Oxidschicht (42) mit einer weiteren Schicht (46) bedeckt wird, die beim späteren Reduzieren der Dicke der zweiten Oxidschicht (56) auf eine Restdicke, die kleiner als die Tiefe der Grabenstruktur (40) ist, als Ätzstopp dient.
  9. Verfahren nach wenigstens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass parallel zum erneuten Öffnen der Saatöffnungen (64, 66) in der zweiten Halbleiterschicht epitaktisch gewachsenes Halbleitermaterial für die zweiten aktiven Halbleiterbereiche (14) in einem Bereich einer Wachstumsfuge (74) entfernt wird, die beim epitaxialen Wachstum entstanden ist.
  10. Verfahren nach wenigstens einem der vorhergehenden Ansprüche, gekennzeichnet durch eine Verwendung von Silizium als Halbleitermaterial.
Es folgen 4 Blatt Zeichnungen






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