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Spannungs-/Prozessbewertung bei Halbleitern - Dokument DE102005018114A1
 
PatentDe  


Dokumentenidentifikation DE102005018114A1 24.11.2005
Titel Spannungs-/Prozessbewertung bei Halbleitern
Anmelder Infineon Technologies AG, 81669 München, DE
Erfinder Minzoni, Alessandro, Morrisville, N.C., US
Vertreter Schoppe, Zimmermann, Stöckeler & Zinkler, 82049 Pullach
DE-Anmeldedatum 19.04.2005
DE-Aktenzeichen 102005018114
Offenlegungstag 24.11.2005
Veröffentlichungstag im Patentblatt 24.11.2005
IPC-Hauptklasse H01L 23/544
IPC-Nebenklasse H01L 21/66   H01L 21/336   H01L 21/8242   H01L 23/58   
Zusammenfassung Eine Bewertungsschaltung umfasst eine Testschaltung, die konfiguriert ist, um eine Testspannung zu liefern, die eine Charakteristik eines Halbleiterbauelements anzeigt, eine Referenzschaltung, die konfiguriert ist, um eine erste Referenzspannung zu liefern, eine erste Verzögerungsschaltung, die konfiguriert ist, um die Testspannung in eine erste Verzögerung umzuwandeln, eine zweite Verzögerungsschaltung, die konfiguriert ist, um die erste Referenzspannung in eine zweite Verzögerung umzuwandeln, und eine erste Verriegelungsschaltung, die konfiguriert ist, um eine Beziehung zwischen der ersten Verzögerung und der zweiten Verzögerung zu bestimmen.

Beschreibung[de]

Bei der Halbleiterherstellung ist es schwierig, einen Halbleiterchip mit dem gleichen Prozess für einen Positiv-Kanal-Feldeffekttransistor (pFET) oder einen Negativ-Kanal-Feldeffekttransistor (nFET) und den gleichen Charakteristika in jedem Chipsatz zu entwerfen und herzustellen. Verschiedene Prozesse und Charakteristika von Halbleiterchips von Chip zu Chip können die Leistung des Halbleiterchips beeinträchtigen, einschließlich dem elektrischen Verhalten, der Einschalt- und Haltezeiten, der chipexternen Treiberanstiegsgeschwindigkeit usw. Manchmal können diese variierenden Prozesse und Charakteristika so extrem sein, dass der Halbleiterchip die Spezifikationen nicht erfüllt.

Ein repräsentativer pFET oder nFET eines Halbleiterchips kann getestet werden, um zu bestimmen, ob der Prozess für die pFETs und nFETs in dem Chip schnell (stark) oder langsam (schwach) ist. Auf der Basis der Testergebnisse kann eine Aktion durchgeführt werden, um alle unerwünschten Charakteristika des Halbleiterchips aufgrund des Prozesses auszugleichen. Falls außerdem eine externe Spannung, die an den Halbleiterchip angelegt wird, schwankt, kann durch Bestimmen der Schwankung eine Aktion durchgeführt werden, um alle Effekte einzustellen, die die Schwankung bewirken kann. Beispielsweise kann durch Bewerten der Charakteristika eines pFET, nFET und/oder einer externen Spannung, die an den Halbleiterchip geliefert wird, ein chipexterner Treiber (OCD) auf dem Chip nach Bedarf eingestellt werden, um alle Auswirkungen aufgrund von Schwankungen bei den Charakteristika von Nennwerten auszugleichen.

Es ist die Aufgabe der vorliegenden Erfindung, eine Bewertungsschaltung, eine Halbleiterprozessbewertungsschaltung, einen Prozessdetektor, ein Verfahren zum Bewerten einer Charakteristik in einem Halbleiterbauelement sowie ein Speichersystem mit verbesserten Charakteristika zu schaffen.

Diese Aufgabe wird durch eine Schaltung gemäß Anspruch 1 und 18, einen Detektor gemäß Anspruch 20, ein Verfahren gemäß Anspruch 22 sowie ein System gemäß Anspruch 29 gelöst.

Ein Ausführungsbeispiel der Erfindung liefert eine Bewertungsschaltung. Die Bewertungsschaltung umfasst eine Testschaltung, die konfiguriert ist, um eine Testspannung zu liefern, die eine Charakteristik eines Halbleiterbauelements anzeigt, eine Referenzschaltung, die konfiguriert ist, um eine erste Referenzspannung zu liefern, eine erste Verzögerungsschaltung, die konfiguriert ist, um die Testspannung in eine erste Verzögerung umzuwandeln, eine zweite Verzögerungsschaltung, die konfiguriert ist, um die erste Referenzspannung in eine zweite Verzögerung umzuwandeln, und eine erste Verriegelungsschaltung, die konfiguriert ist, um eine Beziehung zwischen der ersten Verzögerung und der zweiten Verzögerung zu bestimmen.

Ausführungsbeispiele der Erfindung sind mit Bezugnahme auf die folgenden Zeichnungen besser verständlich. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgerecht zueinander. Gleiche Bezugszeichen bestimmen entsprechende ähnliche Teile.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf beiliegende Zeichnungen näher erläutert. Es zeigen:

1 ein Blockdiagramm, das ein Ausführungsbeispiel eines Speichersystems mit einer Spannungs-/Prozessbewertungsschaltung aufweist;

2 ein Blockdiagramm, das ein Ausführungsbeispiel einer Spannungs-/Prozessbewertungsschaltung darstellt;

3a und 3b schematische Diagramme, die ein Ausführungsbei spiel einer mit Strom unterversorgten Inverterreihe darstellen;

4 ein schematisches Diagramm, das ein Ausführungsbeispiel eines Latch darstellt;

5 ein schematisches Diagramm, das ein Ausführungsbeispiel einer Testschaltung zum Bewerten einer zugeführten Spannung darstellt;

6 ein schematisches Diagramm, das ein Ausführungsbeispiel einer Referenzschaltung zum Bewerten einer zugeführten Spannung darstellt;

7 ein Blockdiagramm, das ein Ausführungsbeispiel einer Bewertungsschaltung zum Bewerten einer zugeführten Spannung darstellt;

8 ein schematisches Diagramm, das ein Ausführungsbeispiel einer Testschaltung zum Bewerten des Prozesses eines Negativ-Kanal-Feldeffekttransistors (nFET) darstellt;

9 ein schematisches Diagramm, das ein Ausführungsbeispiel einer Referenzschaltung zum Bewerten des Prozesses eines nFET darstellt;

10 ein Blockdiagramm, das ein Ausführungsbeispiel einer Bewertungsschaltung zum Bewerten des Prozesses eines nFET darstellt;

11 ein schematisches Diagramm, das ein Ausführungsbeispiel einer Testschaltung zum Bewerten des Prozesses eines Positiv-Kanal-Feldeffekttransistors (pFET) darstellt;

12 ein schematisches Diagramm, das ein Ausführungsbeispiel einer Referenzschaltung zum Bewerten des Prozesses eines pFET darstellt;

13 ein Blockdiagramm, das ein Ausführungsbeispiel einer Bewertungsschaltung zum Bewerten des Prozesses eines pFET darstellt;

14 ein schematisches Diagramm, das ein Ausführungsbeispiel einer Referenzschaltung zum Liefern mehrerer Referenzsignale zum Bewerten des Prozesses eines nFET darstellt;

15 ein Blockdiagramm, das ein Ausführungsbeispiel einer Bewertungsschaltung mit mehreren Latches zum Bewerten des Prozesses eines nFET darstellt;

16 ein schematisches Diagramm, das ein Ausführungsbeispiel einer Referenzschaltung zum Liefern mehrerer Referenzsignale zum Bewerten des Prozesses eines pFET darstellt; und

17 ein Blockdiagramm, das ein Ausführungsbeispiel einer Bewertungsschaltung und mehreren Latches zum Bewerten des Prozesses eines pFET darstellt.

1 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines Speichersystems 100 mit einer Spannungs-/Prozessbewertungsschaltung darstellt. Das Speichersystem 100 umfasst einen Halbleiterchip 102 und eine Speichervorrichtung 106. Der Halbleiterchip 102 ist durch den Weg 104 elektrisch mit der Speichervorrichtung 106 gekoppelt. Der Halbleiterchip 102 umfasst eine Spannungs-/Prozessbewertungsschaltung 108 und eine chipexterne Treiber-(OCD-) Schaltung 112. Die Spannungs-/Prozessbewertungsschaltung 108 ist durch den Weg 110 elektrisch mit dem OCD 112 gekoppelt. Bei einem Ausführungsbeispiel umfasst der Halbleiterchip 102 eine Empfängerschaltung, eine Generatorschaltung, eine Einrichtungs- und Haltezeiteinstellungsschaltung oder jede andere geeignete Schaltung. Bei einem Ausführungsbeispiel sind die Speichervorrichtung 106 und der Halbleiterchip 102 ein einzelner Halbleiterchip.

Die Spannungs-/Prozessbewertungsschaltung 108 bewertet die ankommende Spannung, die dem Chip 102 zugeführt wird, und den Prozess eines Negativ-Kanal-Feldeffekttransistors (nFET) und eines Positiv-Kanal-Feldeffekttransistors (pFET) in dem Chip 102. Der nFET und der pFET, die bewertet werden, stellen alle nFETs und pFETs in dem Chip 102 dar. Die Bewertungsergebnisse werden durch den Weg 110 an den Abschnitt des OCD 112 geliefert. Auf der Basis der Bewertungsergebnisse werden Teile des OCD 112 eingestellt, so dass der Chip 102 bestimmte Spezifikationen erfüllt.

Die Spannungs-/Prozessbewertungsschaltung 108 verwendet eine Anzahl von Schaltungen, um die Bewertungen durchzuführen. Eine Testschaltung wird verwendet, um die externe Spannung zu bewerten, die dem Chip 102 zugeführt wird. Die zugeführte Spannung wird in ein verzögertes Taktsignal umgewandelt, wobei die Verzögerung proportional zu dem Wert der zugeführten Spannung ist. Eine Referenzspannung, die einen Nennwert für die zugeführte Spannung darstellt, wird auch in ein verzögertes Taktsignal umgewandelt, wobei die Verzögerung proportional zu dem Wert der Referenzspannung ist. Die Verzögerung proportional zu der zugeführten Spannung wird mit der Verzögerung proportional zu der Referenzspannung verglichen, um die zugeführte Spannung mit der Referenzspannung zu vergleichen.

Die Spannungs-/Prozessbewertungsschaltung 108 umfasst auch Testschaltung, um die Prozesse für die nFETs und pFETs in dem Chip 102 auszuwerten. Die Testschaltungen liefern Testspannungen, die die Prozesse für die FETs anzeigen. Die Testspannungen werden in verzögerte Taktsignale umgewandelt, wobei die Verzögerungen proportional zu den Werten der Testspannungen sind. Referenzspannungen, die Nennwerte für die Testspannungen darstellen, werden ebenfalls in verzögerte Taktsignale umgewandelt, wobei die Verzögerungen proportional zu den Referenzspannungen sind. Die Verzögerungen proportional zu den FET-Prozessen werden mit den Verzögerungen proportional zu den Referenzspannungen verglichen, um die Prozesse für die FETs mit den Referenzwerten zu vergleichen.

Durch Umwandeln der Testspannungen und Referenzspannungen in Verzögerungen anstatt dieselben unter Verwendung von Komparatoren direkt zu vergleichen, wird Leistung gespart und die Prozesserfassung und -bewertung wird schneller ausgeführt als wenn Komparatoren verwendet würden. Diese Spannungs- und Prozessbewertung kann jedes Mal auftreten, wenn der Chip 102 zurückgesetzt wird, oder jedes Mal, wenn dies gewünscht wird.

Die Speichervorrichtung 106 umfasst einen dynamischen Direktzugriffsspeicher (DRAM), einen synchronen dynamischen Direktzugriffsspeicher (SDRAM), einen Doppeltdatenraten-(DDR-) SDRAM oder einen anderen geeigneten Speicher. Die Speichervorrichtung 106 kommuniziert durch den Weg 104 mit dem Chip 102.

2 ist ein Blockdiagramm, das ein Ausführungsbeispiel der Spannungs-/Prozessbewertungsschaltung 108 darstellt. Die Spannungs-/Prozessbewertungsschaltung 108 umfasst Testschaltungen 124 und 150, Referenzschaltungen 132 und 142, Inverterreihen 128, 136, 146 und 154 und ein Latch 140.

Die Testschaltung 124 ist durch den Signalweg 126 elektrisch gekoppelt mit dem Innere-Spannung-(VINT) Signalweg 120 und der Inverterreihe 128. Die Inverterreihe 128 ist durch den Takt-(CLK-) Signalweg 122 elektrisch gekoppelt mit der Inverterreihe 146 und durch den Signalweg 130 mit der Inverterreihe 136. Die Inverterreihe 136 ist durch den Signalweg 134 elektrisch mit der Referenzschaltung 132 gekoppelt und durch den Signalweg 138 mit dem Latch 140. Die Referenzschaltung 132 ist elektrisch gekoppelt mit dem VINT-Signalweg 120. Die Inverterkette 146 ist durch den Signalweg 144 elektrisch gekoppelt mit der Referenzschaltung 142 und durch den Signalweg 148 mit der Inverterreihe 154. Die Referenzschaltung 142 ist elektrisch gekoppelt mit dem VINT-Signalweg 120. Die Inverterreihe 154 ist durch den Signalweg 152 elektrisch gekoppelt mit der Testschaltung 150 und durch den Signalweg 156 mit dem Latch 140. Die Testschaltung 150 ist elektrisch gekoppelt mit dem VINT-Signalweg 120. Das Latch 140 ist elektrisch mit dem Latch-Daten-Eins-(D1-) Signalweg 158 und dem Latch-Daten-Zwei-(D2-) Signalweg 160 gekoppelt. Bei einem Ausführungsbeispiel sind die Inverterreihen 128, 136, 146 und 154 mit Strom unterversorgte, sogenannte „current starved", Inverterreihen.

Das VINT-Signal ist ein Spannungssignal, das durch eine externe Spannungsquelle, eine interne Spannungsquelle oder eine andere geeignete Spannungsquelle zugeführt wird. Die Testschaltung 124 empfängt das VINT-Signal auf dem VINT-Signalweg 120 als ein Eingangssignal und gibt durch den Signalweg 126 eine Testspannung proportional zu VINT an die Inverterreihe 128 aus. Die Testspannung wird durch die Inverterreihe 128 empfangen und steuert die Inverterreihe 128. Die Inverterreihe 128 empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal. Auf der Basis der Testspannung, die von der Testschaltung 124 empfangen wird, ist das CLK-Signal verzögert, während es sich durch die Inverterreihe 128 ausbreitet. Die Inverterreihe 128 gibt ein verzögertes Taktsignal, das proportional zu der Testspannung ist, die von der Testschaltung 124 empfangen wird, durch den Signalweg 130 zu der Inverterreihe 136 aus.

Die Referenzschaltung 142 empfängt die VINT-Spannung auf dem VINT-Signalweg 120 als ein Eingangssignal und gibt durch den Signalweg 144 eine Referenzspannung an die Inverterreihe 146 aus. Bei einem Ausführungsbeispiel ist die Referenzspannung eine Nennspannung für die Testspannung. Die Referenzspannung wird durch die Inverterreihe 146 empfangen und steuert die Inverterreihe 146. Die Inverterreihe 146 empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal. Auf der Basis der Referenzspannung, die von der Referenzschaltung 142 empfangen wird, wird das CLK-Signal verzögert, während es sich durch die Inverterreihe 146 ausbreitet. Die Inverterreihe 146 gibt ein verzögertes Taktsignal, das proportional zu der Referenzspannung ist, die von der Referenzschaltung 142 empfangen wird, durch den Signalweg 148 an die Inverterreihe 154 aus.

Die Referenzschaltung 132 empfängt das VINT-Signal auf dem VINT-Signalweg 120 als ein Eingangssignal und gibt durch den Signalweg 134 eine Referenzspannung an die Inverterreihe 136 aus. Bei einem Ausführungsbeispiel ist die Referenzspannung eine Spannung, die einen Nennprozess entweder für einen nFET oder einen pFET anzeigt. Die Referenzspannung wird durch die Inverterreihe 136 empfangen und steuert die Inverterreihe 136. Die Inverterreihe 136 empfängt das verzögerte Taktsignal von der Inverterreihe 128 durch den Signalweg 130 als ein Eingangssignal. Auf der Basis der Referenzspannung, die von der Referenzschaltung 132 empfangen wird, wird das verzögerte Taktsignal weiter verzögert, während es sich durch die Inverterreihe 136 ausbreitet. Die Inverterreihe 136 gibt ein verzögertes Taktsignal, das proportional zu sowohl der Testspannung, die von der Testschaltung 124 empfangen wurde, als auch der Referenzspannung ist, die von der Referenzschaltung 132 empfangen wurde, durch den Signalweg 138 zu dem Latch 140 aus.

Die Testschaltung 150 empfängt das VINT-Signal auf dem VINT-Signalweg 120 als ein Eingangsignal und gibt durch den Signalweg 152 eine Testspannung an die Inverterreihe 154 aus. Bei einem Ausführungsbeispiel zeigt die Testspannung den Prozess für einen pFET oder nFET an. Die Testspannung wird durch die Inverterreihe 154 empfangen und steuert die Inverterreihe 154. Die Inverterreihe 154 empfängt das verzögerte Taktsignal von der Inverterreihe 146 durch den Signalweg 148 als ein Eingangsignal. Auf der Basis der Testspannung, die von der Testschaltung 150 empfangen wird, ist das verzögerte Taktsignal weiter verzögert, während sich dasselbe durch die Inverterreihe 154 ausbreitet. Die Inverterreihe 154 gibt ein verzögertes Taktsignal, das proportional zu sowohl der Referenzspannung, die von der Referenzschaltung 142 empfangen wurde, als auch der Testspannung ist, die von der Testschaltung 152 empfangen wurde, durch den Signalweg 156 zu dem Latch 140 aus.

Das Latch 140 empfängt das verzögerte Taktsignal von der Inverterreihe 136 durch den Signalweg 138 und das verzögerte Taktsignal von der Inverterreihe 154 durch den Signalweg 156. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 138 vor der ansteigenden Kante des verzögerten Taktsignals auf dem Signalweg 156 an dem Eingang des Latch 140 ankommt, gibt das Latch 140 ein Signal mit einem logisch hohen Pegel auf dem D1-Signalweg 158 aus, und ein Signal mit logisch niedrigem Pegel auf dem D2-Signalweg 160. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 156 vor der ansteigenden Flanke des verzögerten Taktsignals auf dem Signalweg 138 an dem Eingang des Latch 140 ankommt, gibt das Latch 140 ein Signal mit logisch niedrigem Pegel auf dem D1-Signalweg 158 aus, und ein Signal mit logisch hohem Pegel auf dem D2-Signalweg 160. Das Latch 140 behält die Ausgangssignale auf dem D1-Signalweg 158 und dem D2-Signalweg 160 bei, bis eine weitere Bewertung durchgeführt wird.

Die Längen der Inverterreihen 128, 136,146 und 154 sind eingestellt, so dass die Auswirkung der zugeführten Spannung und der Prozess eines nFET oder pFET auf dem Halbleiterchip 102 für die Bewertung ausgeglichen werden können.

3a und 3b sind schematische Diagramme, die ein Ausführungsbeispiel einer mit Strom unterversorgten Inverterreihe 128 darstellen. Die Inverterreihen 136, 146 und 154 sind ähnlich wie die Inverterreihe 128. Wie es in 3a dargestellt ist, umfasst die Inverterreihe 128 Inverter 200a200(n). Das CLK-Signal auf dem CLK-Signalweg 122 ist elektrisch mit dem Eingang des Inverters 200a gekoppelt. Der Ausgang des Inverters 200a ist durch den Weg 202a elektrisch mit dem Eingang des Inverters 200b gekoppelt. Der Ausgang des Inverters 200b ist durch den Weg 202b elektrisch gekoppelt mit dem nächsten Inverter in der Inverterreihe 128, usw., bis der Eingang des letzten Inverters 200(n) in der Inverterreihe 128 mit dem Ausgang des vorhergehenden Inverters in der Inverterreihe 128 gekoppelt ist. Der Ausgang des Inverters 200(n) ist elektrisch gekoppelt mit dem Weg 202(n), der gleich ist wie der Signalweg 130. Die Steuereingänge der Inverter 200a200(n) sind elektrisch gekoppelt mit dem Signalweg 126. Die Länge der Inverterreihe 128 basiert auf der gewünschten Länge der Verzögerung für das CLK-Signal. Das CLK-Signal auf dem CLK-Signalweg 122 wird verzögert, während sich dasselbe durch jeden Inverter 200a200(n) proportional zu der Testspannung auf dem Signalweg 126 ausbreitet.

3b stellt die Inverterreihe 128 näher dar. Der Inverter 200a umfasst Transistoren 214a, 216a und 220a. Der Inverter 200b umfasst Transistoren 214b, 216b und 220b. Der Inverter 200(n) umfasst Transistoren 214(n), 216(n) und 220(n). Die Transistoren 214a214(n) sind pFETs und die Transistoren 216a216(n) und 220a220(n) sind nFETs.

VINT 320 ist durch den Weg 212a elektrisch gekoppelt mit einer Seite des Source-Drain-Wegs des Transistors 214a. Die andere Seite des Source-Drain-Wegs des Transistors 214a ist elektrisch gekoppelt mit einer Seite des Source-Drain-Wegs des Transistors 216a und den Gates des Transistors 214b und 216b durch den Weg 202a. Das Gate des Transistors 214a und das Gate des Transistors 216a sind elektrisch gekoppelt mit dem CLK-Signalweg 122. Die andere Seite des Source-Drain-Wegs des Transistors 216a ist durch den Weg 218a elektrisch gekoppelt mit einer Seite des Source-Drain-Wegs des Transistors 220a. Die andere Seite des Source-Drain-Wegs des Transistors 220a ist durch den Weg 222a elektrisch gekoppelt mit Masse oder einem gemeinsamen Potential 224.

VINT 320 ist durch den Weg 212b elektrisch gekoppelt mit einer Seite des Source-Drain-Wegs des Transistors 214b. Die andere Seite des Source-Drain-Wegs des Transistors 214b ist elektrisch gekoppelt mit einer Seite des Source-Drain-Wegs des Transistors 216b und den Gates des nächsten Transistors 214 und des Transistors 216 in der Inverterreihe 128. Die andere Seite des Source-Drain-Wegs des Transistors 216b ist durch den Weg 218b elektrisch gekoppelt mit einer Seite des Source-Drain-Wegs des Transistors 220b. Die andere Seite des Source-Drain-Wegs des Transistors 220b ist durch den Weg 222b elektrisch gekoppelt mit Masse oder einem gemeinsamen Potential 224.

VINT 320 ist durch den Weg 212(n) elektrisch gekoppelt mit einer Seite des Source-Drain-Wegs des Transistors 214(n). Die andere Seite des Source-Drain-Wegs des Transistors 214(n) ist mit dem Signalweg 202(n), der gleich ist wie der Signalweg 130, und einer Seite des Source-Drain-Source-Wegs des Transistors 216(n) elektrisch gekoppelt. Die andere Seite des Source-Drain-Wegs des Transistors 216(n) ist durch den Weg 218(n) elektrisch gekoppelt mit einer Seite des Source-Drain-Wegs des Transistors 220(n). Die andere Seite des Source-Drain-Wegs des Transistors 220(n) ist elektrisch gekoppelt mit einem gemeinsamen Potential oder Masse 224 durch den Weg 222(n).

Die Inverter 200a200(n) sind mit Strom unterversorgte Inverter, die durch die Testspannung von der Testschaltung 124 durch den Signalweg 126 gesteuert werden. Das CLK-Signal auf dem CLK-Signalweg 122 wird verzögert, während sich dasselbe durch die Inverter 200a200(n) ausbreitet. Die Verzögerung des CLK-Signals durch die Inverter 200a200(n) ist proportional zu der Testspannung auf dem Signalweg 126, die an die Gates der Transistoren 220a220(n) angelegt wird. Die Inverterreihen 136, 146 und 154 arbeiten auf ähnliche Weise wie die Inverterreihe 128.

4 ist ein schematisches Diagramm, das ein Ausführungsbeispiel des Latch 140 darstellt. Das Latch 140 umfasst NAND-Gatter 300, 304, 306 und 310. Ein Eingang des NAND-Gatters 300 ist elektrisch gekoppelt mit dem Signalweg 138, und der andere Eingang des NAND-Gatters 300 ist durch den Weg 308 elektrisch gekoppelt mit dem Ausgang des NAND-Gatters 306 und einem Eingang des NAND-Gatters 310. Der Ausgang des NAND-Gatters 300 ist durch den Weg 302 elektrisch gekoppelt mit einem Eingang des NAND-Gatters 304 und einem Eingang des NAND-Gatters 306. Der andere Eingang des NAND-Gatters 306 ist durch den D1-Signalweg 158 elektrisch gekoppelt mit dem Signalweg 156. Der Ausgang des NAND-Gatters 304 ist elektrisch gekoppelt mit dem anderen Eingang des NAND-Gatters 310. Der Ausgang des NAND-Gatters 310 ist durch den D2-Signalweg 160 elektrisch gekoppelt mit dem anderen Eingang des NAND-Gatters 304.

Falls beim Betrieb eine ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 138 an dem Eingang des NAND-Gatters 300 ankommt, bevor eine ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 156 an dem Eingang des NAND-Gatters 306 ankommt, geht das Ausgangssignal auf dem D1-Signalweg 158 zu einem logisch hohen Pegel über und das Ausgangssignal auf dem D2-Signalweg 160 geht zu einem logisch niedrigen Pegel über. Falls eine ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 156 an dem Eingang des NAND-Gatters 306 ankommt, bevor eine ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 138 an dem Eingang des NAND-Gatters 300 ankommt, geht das Ausgangssignal auf dem D2-Signalweg 160 zu einem logisch hohen Pegel über und das Ausgangssignal auf dem D1-Signalweg 158 geht zu einem logisch niedrigen Pegel über. Die Signale auf dem D1-Signalweg 158 und dem D2-Signalweg 160 bleiben konstant, bis eine weitere Bewertung durchgeführt wird.

5 ist ein schematisches Diagramm, das ein Ausführungsbeispiel der Testschaltung 124 zum Bewerten einer zugeführten Spannung darstellt. Die Testschaltung 124 umfasst einen Widerstand 322 und einen Widerstand 324. Der Widerstand 322 ist durch den Weg 321 elektrisch gekoppelt mit VINT 320 und durch den Geteilte-Spannung-(VDIV) Signalweg 126 mit dem Widerstand 324. Der Widerstand 324 ist durch den Weg 326 elektrisch gekoppelt mit einem gemeinsamen Potential oder Masse 224.

Beim Betrieb empfängt die Testschaltung 124 das VINT-Signal, das durch eine externe Schaltung dem Halbleiterchip 102 zugeführt wird und teilt die VINT zwischen dem Widerstand 322 und 324. Die Testschaltung 124 gibt das VDIV-Signal auf dem Signalweg 126 an die Inverterreihe 128 aus. Das VDIV-Signal ist proportional zu dem VINT-Signal.

6 ist ein schematisches Diagramm, das ein Ausführungsbeispiel einer Referenzschaltung 142 zum Bewerten einer zugeführten Spannung darstellt. Die Referenzschaltung 142 umfasst die Spannungsquelle 328. Die Spannungsquelle 328 ist elektrisch gekoppelt mit dem Referenzspannungs-(VREF) Signalweg 144 und dem gemeinsamen Potential oder Masse 224 durch den Weg 330. Die Referenzschaltung 142 liefert eine Referenzspannung, VREF, die einen Nennwert für die zugeführte Spannung für den Vergleich mit dem VDIV-Signal von der Testschaltung 124 anzeigt.

7 ist ein Blockdiagramm, das ein Ausführungsbeispiel einer Bewertungsschaltung 331 zum Bewerten einer zugeführten Spannung darstellt. Die Zugeführte-Spannung-Bewertungsschaltung 331 umfasst eine Testschaltung 124, eine Referenzschaltung 142, Inverterreihen 128 und 146 und ein Latch 140. Die Testschaltung 124 ist durch den VDIV-Signalweg 126 elektrisch gekoppelt mit dem VINT-Signalweg 120 und der Inverterreihe 128. Die Referenzschaltung 142 ist durch den VREF-Signalweg 144 elektrisch gekoppelt mit dem VINT-Signalweg 120 und der Inverterreihe 146. Der Taktsignalweg 122 ist elektrisch gekoppelt mit der Inverterreihe 128 und der Inverterreihe 146. Das Latch 140 ist durch den Signalweg 332 elektrisch gekoppelt mit der Inverterreihe 128, und durch den Signalweg 334, den D1-Signalweg 158 und den D2-Signalweg 160 mit der Inverterreihe 146. Der Signalweg 332 ist ähnlich zu dem Signalweg 138 und der Signalweg 334 ist ähnlich zu dem Signalweg 156 des Latch 140, der in 4 dargestellt ist.

Die Testschaltung 124 empfängt das VINT-Signal auf dem VINT-Signalweg 120 als ein Eingangssignal und gibt das VDIV-Signal durch den Signalweg 126 an die Inverterreihe 128 aus. Das VDIV-Signal wird durch die Inverterreihe 128 empfangen und steuert die Inverterreihe 128. Die Inverterreihe 128 empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal. Auf der Basis des von der Testschaltung 124 empfangenen VDIV-Signals wird das CLK-Signal verzögert, während sich dasselbe durch die Inverterreihe 128 ausbreitet. Die Inverterreihe 128 gibt ein verzögertes Taktsignal, das proportional zu dem VDIV-Signal ist, das von der Testschaltung 124 empfangen wird, durch den Signalweg 332 an das Latch 140 aus.

Die Referenzschaltung 142 empfängt die VINT-Spannung auf dem VINT-Signalweg 120 als ein Eingangssignal und gibt das VREF-Signal durch den Signalweg 144 an die Inverterreihe 146 aus. Bei einem Ausführungsbeispiel ist das VREF-Signal eine Nennspannung für das VDIV-Signal. Das VREF-Signal wird durch die Inverterreihe 146 empfangen und steuert die Inverterreihe 146. Die Inverterreihe 146 empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal. Auf der Basis des VREF-Signals, das von der Referenzschaltung 142 empfangen wird, wird das CLK-Signal verzögert, während sich dasselbe durch die Inverterreihe 146 ausbreitet. Die Inverterreihe 146 gibt ein verzögertes Taktsignal, das proportional zu dem VREF-Signal ist, das von der Referenzschaltung 142 empfangen wird, durch den Weg 334 an das Latch 140 aus.

Das Latch 140 empfängt das verzögerte Taktsignal von der Inverterreihe 128 durch den Signalweg 332 und das verzögerte Taktsignal von der Inverterreihe 146 durch den Signalweg 334. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 332 vor der ansteigenden Flanke des verzögerten Taktsignals auf dem Signalweg 334 an dem Eingang des Latch 140 ankommt, gibt das Latch 140 ein Signal mit logisch hohem Pegel auf dem D1-Signalweg 158 aus, und ein Signal mit logisch niedrigem Pegel auf dem D2-Signalweg 160. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 334 vor der ansteigenden Flanke des verzögerten Taktsignals auf dem Signalweg 332 an dem Eingang des Latch 140 ankommt, gibt das Latch 140 ein Signal mit logisch niedrigem Pegel auf dem D1-Signalweg 158 aus, und ein Signal mit logisch hohem Pegel auf dem D2-Signalweg 160. Das Latch 140 behält die Ausgangssignale auf dem D1-Signalweg 158 und dem D2-Signalweg 160 bei, bis eine weitere Bewertung durchgeführt wird.

Falls VDIV größer ist als VREF, was anzeigt, dass die zugeführte Spannung größer ist als die Nennspannung, wird ein Signal mit logisch hohem Pegel auf dem D1-Signalweg 158 gelatcht und ein Signal mit logisch niedrigem Pegel wird auf dem Signalweg 160 gelatcht. Falls VDIV geringer ist als VREF, was anzeigt, dass die zugeführte Spannung geringer ist als die Nennspannung, wird ein Signal mit logisch niedrigem Pegel auf dem D1-Signalweg 158 gelatcht und ein Signal mit logisch hohem Pegel wird auf dem D2-Signalweg 160 gelatcht.

8 ist ein schematisches Diagramm, das ein Ausführungsbeispiel der Testschaltung 150 darstellt, die als Testschaltung 150a angezeigt ist, zum Bewerten des Prozesses eines nFET. Die Testschaltung 150a umfasst einen Widerstand 342, einen Transistor 344 und eine Spannungsquelle 348. Der Transistor 344 ist ein nFET. Der Widerstand 342 ist durch den Weg 340 elektrisch gekoppelt mit VINT 320 und durch den VnM-Signalweg 152a mit einer Seite des Source-Drain-Wegs des Transistors 344. Die andere Seite des Source-Drain-Wegs des Transistors 344 ist durch den Weg 352 elektrisch gekoppelt mit einem gemeinsamen Potential oder Masse 224. Das Gate des Transistors 344 ist durch den Weg 346 elektrisch gekoppelt mit der Spannungsquelle 348. Die Spannungsquelle 348 ist durch den Weg 350 elektrisch gekoppelt mit einem gemeinsamen Potential oder Masse 224.

Die Spannungsquelle 348 liefert eine Spannung an das Gate des Transistors 344, um den Transistor 344 einzuschalten (leitend). Die VINT-Spannung 320 ist zwischen dem Widerstand 342 und dem Source-Drain-Weg des Transistors 344 geteilt, um eine Spannung, VnM, auf dem VnM-Signalweg 152a auszugeben. Die VnM-Spannung auf dem VnM-Signalweg 142a zeigt den Prozess für den Transistor 344 an. Der Transistor 344 zeigt alle nFET-Transistoren des Halbleiterchips 102 an.

9 ist ein schematisches Diagramm, das ein Ausführungsbeispiel der Referenzschaltung 132 darstellt, die als Referenzschaltung 132a angezeigt ist zum Bewerten des Prozesses eines nFET. Die Referenzschaltung 132a umfasst einen Widerstand 362 und eine Stromquelle 364. Der Widerstand 362 ist durch den Weg 360 elektrisch mit VINT 320 gekoppelt und durch den VnR-Signalweg 134a mit der Stromquelle 364. Die Stromquelle 364 ist durch den Weg 366 elektrisch gekoppelt mit einem gemeinsamen Potential oder Masse 224. Der Widerstandswert des Widerstands 362 ist im Wesentlichen gleich wie der Widerstandswert des Widerstands 342.

Die Referenzschaltung 134a liefert ein Referenzspannungsausgangsignal auf dem VnR-Signalweg 134a für den Vergleich mit der VnM-Spannung auf dem Signalweg 152a. Die Spannung auf dem VnR-Signalweg 134a zeigt einen Nennprozess oder nominellen Prozess für den Transistor 344 an.

10 ist ein Blockdiagramm, das ein Ausführungsbeispiel einer Bewertungsschaltung 368 zum Bewerten des Prozesses für den nFET 344 darstellt. Die Bewertungsschaltung 368 umfasst die Referenzschaltung 132a, die Testschaltung 150a, Inverterreihen 136a und 154a und das Latch 140. Die Referenzschaltung 132a ist durch den VnR-Signalweg 134a elektrisch gekoppelt mit dem VINT-Signalweg 120 und der Inverterreihe 136a. Die Testschaltung 150a ist durch den VnM-Signalweg 152a elektrisch gekoppelt mit dem VINT-Signalweg 120 und der Inverterreihe 154a. Der Taktsignalweg 122 ist elektrisch gekoppelt mit der Inverterreihe 136a und der Inverterreihe 154a. Das Latch 140 ist durch den Signalweg 138a elektrisch gekoppelt mit der Inverterreihe 136a, durch den Signalweg 156a, den D1-Signalweg 158 und den D2-Signalweg 160 mit der Inverterreihe 154a.

Die Referenzschaltung 132a empfängt die VINT-Spannung auf dem VINT-Signalweg 120 als ein Eingangssignal und gibt das VnR-Signal durch den Signalweg 134a an die Inverterreihe 136a aus. Bei einem Ausführungsbeispiel ist das VnR-Signal eine Nennspannung für das VnM-Signal. Das VnR-Signal wird durch die Inverterreihe 136a empfangen und steuert die Inverterreihe 136a. Die Inverterreihe 136a empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal. Auf der Basis des VnR-Signals, das von der Referenzschaltung 132a empfangen wird, wird das CLK-Signal verzögert, während sich dasselbe durch die Inverterreihe 136a ausbreitet. Die Inverterreihe 136a gibt ein verzögertes Taktsignal, das proportional zu dem VnR-Signal ist, das von der Referenzschaltung 132a empfangen wird, durch den Signalweg 138a an das Latch 140 aus.

Die Testschaltung 150a empfängt das VINT-Signal auf dem VINT-Signalweg 120 als einen Eingang und gibt das VnM-Signal durch den Signalweg 152a an die Inverterreihe 154a aus. Das VnM-Signal wird durch die Inverterreihe 154a empfangen und steuert die Inverterreihe 154a. Die Inverterreihe 154a empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal. Auf der Basis des VnM-Signals, das von der Testschaltung 150a empfangen wird, wird das CLK-Signal verzögert, während sich dasselbe durch die Inverterreihe 154a ausbreitet. Die Inverterreihe 154a gibt ein verzögertes Taktsignal, das proportional zu dem VnM-Signal ist, das von der Testschaltung 150a empfangen wird, durch den Signalweg 156a an das Latch 140 aus.

Das Latch 140 empfängt das verzögerte Taktsignal von der Inverterreihe 136a durch den Signalweg 138a und das verzögerte Taktsignal von der Inverterreihe 154a durch den Signalweg 156a. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 138a vor der ansteigenden Flanke des verzögerten Taktsignals auf dem Signalweg 156a an dem Eingang des Latch 140 ankommt, gibt das Latch 140 ein Signal mit logisch hohem Pegel auf dem D1-Signalweg 158 aus, und ein Signal mit logisch niedrigem Pegel auf dem D2-Signalweg 160. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 156a vor der ansteigenden Flanke des verzögerten Taktsignals auf dem Signalweg 138a an dem Eingang des Latch 140 ankommt, gibt das Latch 140 ein Signal mit logisch niedrigem Pegel auf dem D1-Signalweg 158 aus, und ein Signal mit logisch hohem Pegel auf dem D2-Signalweg 160. Das Latch 190 behält die Ausgangssignale auf dem D1-Signalweg 158 und dem D2-Signalweg 160 bei, bis eine weitere Bewertung durchgeführt wird.

Falls VnM größer ist als VnR, was anzeigt, dass der Prozess von nFET 344 langsamer als nominell ist, dann wird ein Signal mit logisch niedrigem Pegel auf dem D1-Signalweg 158 gelatcht und ein Signal mit logisch hohem Pegel wird auf dem D2-Signalweg 160 gelatcht. Falls VnM geringer ist als VnR, was anzeigt, dass der Prozess des nFET 344 schneller als nominell ist, dann wird ein Signal mit logisch hohem Pegel auf dem D1-Signalweg 158 gelatcht und ein Signal mit logisch niedrigem Pegel wird auf dem D2-Signalweg 160 gelatcht.

11 ist ein schematisches Diagramm, das ein weiteres Ausführungsbeispiel einer Testschaltung 150 darstellt, die als Testschaltung 150b angezeigt ist, zum Bewerten des Prozesses eines pFET. Die Testschaltung 150b umfasst eine Spannungsquelle 402, einen Transistor 408 und einen Widerstand 410. Der Transistor 408 ist ein pFET. Die Spannungsquelle 402 ist durch den Weg 400 elektrisch gekoppelt mit VINT 320 und durch den Weg 404 mit dem Gate des Transistors 408. Eine Seite des Source-Drain-Wegs des Transistors 408 ist durch den Weg 406 elektrisch gekoppelt mit VINT 320. Die andere Seite des Source-Drain-Wegs des Transistors 408 ist durch den VpM-Signalweg 152b elektrisch gekoppelt mit dem Widerstand 410. Der Widerstand 410 ist durch den Weg 412 elektrisch gekoppelt mit einem gemeinsamen Potential oder Masse 224.

Die Spannungsquelle 402 liefert eine Spannung an das Gate des Transistors 408, um den Transistor 408 einzuschalten (leitend). VINT 320 wird zwischen dem Source-Drain-Weg des Transistors 408 und dem Widerstand 410 geteilt, um auf dem VpM-Signalweg 152b eine Spannung VpM auszugeben. Die VpM-Spannung auf dem VpM-Signalweg 152 zeigt den Prozess für den Transistor 408 an. Der Transistor 408 stellt alle pFET-Transistoren des Halbleiterchips 102 dar.

12 ist ein schematisches Diagramm, das ein weiteres Ausführungsbeispiel der Referenzschaltung 132 darstellt, die als Referenzschaltung 132b gekennzeichnet ist, zum Bewerten des Prozesses eines pFET. Die Referenzschaltung 132b umfasst eine Stromquelle 422 und einen Widerstand 424. Die Stromquelle 422 ist durch den Weg 420 elektrisch gekoppelt mit VINT 320 und durch den VpR-Signalweg 134b mit dem Widerstand 424. Der Widerstand 424 ist durch den Weg 426 elektrisch gekoppelt mit einem gemeinsamen Potential oder Masse 224. Der Widerstandswert des Widerstands 424 ist im Wesentlichen gleich wie der Widerstandswert des Widerstands 410.

Die Referenzschaltung 132b liefert ein Referenzspannungsausgangssignal auf dem VpR-Signalweg 134b für einen Vergleich mit der VpM-Spannung auf dem Signalweg 152b. Die Spannung auf dem VpR-Signalweg 134b zeigt einen Nennprozess für den Transistor 408 an.

13 ist ein Blockdiagramm, das ein Ausführungsbeispiel einer Bewertungsschaltung 428 zum Bewerten des Prozesses für pFET 408 darstellt. Die Bewertungsschaltung 428 umfasst eine Referenzschaltung 132b, eine Testschaltung 150b, Inverterreihen 136b und 154b und ein Latch 140.

Die Referenzschaltung 132b ist elektrisch gekoppelt mit dem VINT-Signalweg 120 und der Inverterreihe 136b durch den VpR-Signalweg 134b. Die Testschaltung 150b ist elektrisch gekoppelt mit dem VINT-Signalweg 120 und der Inverterreihe 154b durch den VpM-Signalweg 152b. Der CLK-Signalweg 122 ist elektrisch gekoppelt mit der Inverterreihe 134b und der Inverterreihe 154b. Das Latch 140 ist elektrisch gekoppelt mit der Inverterreihe 136b durch den Signalweg 138b, der Inverterreihe 154b durch den Signalweg 156b, den D1-Signalweg 158 und den D2-Signalweg 160.

Die Referenzschaltung 132b empfängt die VINT-Spannung auf dem VINT-Signalweg 120 als ein Eingangssignal und gibt das VpR-Signal durch den Signalweg 134b an die Inverterreihe 136b aus. Bei einem Ausführungsbeispiel ist das VpR-Signal eine Nennspannung für das VpM-Signal. Das VpR-Signal wird durch die Inverterreihe 136b empfangen und steuert die Inverterreihe 136b. Die Inverterreihe 136b empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal. Auf der Basis des VpR-Signals, das von der Referenzschaltung 132b empfangen wird, wird das CLK-Signal verzögert, während sich dasselbe durch die Inverterreihe 136b ausbreitet. Die Inverterreihe 136b gibt ein verzögertes Taktsignal, das proportional zu dem VpR-Signal ist, das von der Referenzschaltung 132b empfangen wird, durch den Signalweg 138b an das Latch 140 aus.

Die Testschaltung 150b empfängt das VINT-Signal auf dem VINT-Signalweg 120 als ein Eingangssignal und gibt das VpM-Signal durch den Signalweg 152b an die Inverterreihe 154b aus. Das VpM-Signal wird durch die Inverterreihe 154b empfangen und steuert die Inverterreihe 154b. Die Inverterreihe 154b empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal. Auf der Basis des VpM-Signals, das von der Testschaltung 150b empfangen wird, wird das CLK-Signal verzögert, während sich dasselbe durch die Inverterreihe 154b ausbreitet. Die Inverterreihe 154b gibt ein verzögertes Taktsignal, das proportional zu dem VpM-Signal ist, das von der Testschaltung 150b empfangen wird, durch den Signalweg 156b an das Latch 140 aus.

Das Latch 140 empfängt das verzögerte Taktsignal von der Inverterreihe 136b durch den Signalweg 138b und das verzögerte Taktsignal von der Inverterreihe 154b durch den Signalweg 156b. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 138b vor der ansteigenden Flanke des verzögerten Taktsignals auf dem Signalweg 156b an dem Eingang des Latch 140 ankommt, gibt das Latch 140 ein Signal mit logisch hohem Pegel auf dem D1-Signalweg 158 aus und ein Signal mit logisch niedrigem Pegel auf dem D2-Signalweg 160. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 156b vor der ansteigenden Flanke des verzögerten Taktsignals auf dem Signalweg 138b an dem Eingang des Latch 140 ankommt, gibt das Latch 140 ein Signal mit logisch niedrigem Pegel auf dem D1-Signalweg 158 aus und ein Signal mit logisch hohem Pegel auf dem D2-Signalweg 160. Das Latch 140 behält die Ausgangssignale auf dem D1-Signalweg 158 und dem D2-Signalweg 160 bei, bis eine weitere Bewertung durchgeführt wird.

Falls VpM größer ist als VpR, was anzeigt, dass der Prozess von pFET 408 schneller als nominell ist, dann wird ein Signal mit logisch niedrigem Pegel auf dem D1-Signalweg 158 gelatcht und ein Signal mit logisch hohem Pegel wird auf dem D2-Signalweg 160 gelatcht. Falls VpM geringer ist als VpR, was anzeigt, dass der Prozess von pFET 408 langsamer als nominell ist, dann wird ein Signal mit logisch hohem Pegel auf dem D1-Signalweg 158 gelatcht und ein Signal mit logisch niedrigem Pegel wird auf dem D2-Signalweg 160 gelatcht.

14 ist ein schematisches Diagramm, das ein Ausführungsbeispiel einer Referenzschaltung 500 zum Liefern mehrerer Referenzsignale zum Bewerten des Prozesses eines nFET darstellt. Die Referenzschaltung 500 umfasst Widerstände 502, 506, 510 und 514 und eine Stromquelle 518. Der Widerstand 502 ist durch den Weg 501 elektrisch mit VINT 320 gekoppelt und durch den Langsamster-Prozess-nFET-Referenzspannung-(VnRSS-) Signalweg 504 mit dem Widerstand 506. Der Widerstand 506 ist durch den Langsamer-Prozess-nFET-Referenzspannung-(VnRS-) Signalweg 508 elektrisch gekoppelt mit dem Widerstand 510. Der Widerstand 510 ist durch den Schneller-Pprozess-nFET-Referenzspannung-(VnRF-) Signalweg 512 elektrisch gekoppelt mit dem Widerstand 514. Der Widerstand 514 ist durch den Schnellster-Prozess-nFET-Referenzspannung-(VnRF-) Signalweg 516 elektrisch gekoppelt mit der Stromquelle 518. Die Stromquelle 518 ist durch den Weg 520 elektrisch gekoppelt mit einem gemeinsamen Potential oder Masse 224. Die Summe der Widerstandswerte der Widerstände 502, 506, 510 und 514 ist im Wesentlichen gleich wie der Widerstandswert des Widerstands 342.

Die Referenzschaltung 500 liefert vier Referenzspannungen zum Vergleichen mit VnM von der Testschaltung 150a. VnRSS zeigt den langsamsten Prozess für nFET 344 an. VnRS zeigt einen langsamen Prozess für nFET 344 an, der aber schneller ist als VnRSS. VnRF zeigt einen schnellen Prozess für nFET 344 an und VnRFF zeigt den schnellsten Prozess für nFET 344 an. Bei anderen Ausführungsbeispielen umfasst die Referenzschaltung 500 mehr als vier Widerstände zum Liefern von mehr als vier Referenzspannungen. Jede geeignete Anzahl von Widerständen zum Liefern jeder geeigneten Anzahl von Referenzspannungen kann vorgesehen sein.

15 ist ein Blockdiagramm, das ein Ausführungsbeispiel einer Bewertungsschaltung 521 mit mehreren Latches zum Bewerten des Prozesses für nFET 344 darstellt. Die Prozessbewertungsschaltung 521 umfasst Inverterreihen 522, 526, 542, 546, 562, 566, 582 und 586 und Latches 530, 550, 570 und 590. Bei einem Ausführungsbeispiel werden die Inverterreihen 526, 546, 566 und 586 ersetzt durch eine einzelne Inverterreihe mit einem Ausgang, der mit Latches 530, 550, 570 und 590 gekoppelt ist. Die Inverterreihen 522, 526, 542, 546, 562, 566, 582 und 586 sind ähnlich wie die Inverterreihe 128. Die Latches 530, 550, 570 und 590 sind ähnlich wie das Latch 140.

Die Inverterreihe 522 ist durch den Signalweg 524 elektrisch gekoppelt mit dem VnRSS-Signalweg 504, dem CLK-Signalweg 122 und dem Latch 530. Die Inverterreihe 526 ist durch den Signalweg 528 elektrisch gekoppelt mit dem VnM-Signalweg 152a, dem CLK-Signalweg 122 und dem Latch 530. Das Latch 530 ist elektrisch gekoppelt mit den nFET-Latch-A-Daten-Eins-(Dn1a-) Signalweg 532 und dem nFET-Latch-A-Daten-Zwei-(Dn2a-) Signalweg 534.

Die Inverterreihe 542 ist durch den Signalweg 524 elektrisch gekoppelt mit dem VnRS-Signalweg 508, dem CLK-Signalweg 122 und dem Latch 550. Die Inverterreihe 546 ist durch den Signalweg 528 elektrisch gekoppelt mit dem VnM-Signalweg 152a, dem CLK-Signalweg 122 und dem Latch 540. Das Latch 540 ist elektrisch gekoppelt mit den nFET-Latch-B-Daten-Eins-(Dn1b-) Signalweg 552 und dem nFET-Latch-B-Daten-Zwei-(Dn2b-) Signalweg 554.

Die Inverterreihe 562 ist durch den Signalweg 524 elektrisch gekoppelt mit dem VnRF-Signalweg 512, dem CLK-Signalweg 122 und dem Latch 570. Die Inverterreihe 556 ist durch den Signalweg 568 elektrisch gekoppelt mit dem VnM-Signalweg 152a, dem CLK-Signalweg 122 und dem Latch 570. Das Latch 570 ist elektrisch gekoppelt mit den nFET-Latch-C-Daten-Eins-(Dn1c-) Signalweg 572 und dem nFET-Latch-C-Daten-Zwei-(Dn2c-) Signalweg 574.

Die Inverterreihe 582 ist durch den Signalweg 524 elektrisch gekoppelt mit dem VnRFF-Signalweg 516, dem CLK-Signalweg 122 und dem Latch 590. Die Inverterreihe 586 ist durch den Signalweg 588 elektrisch gekoppelt mit dem VnM-Signalweg 152a, dem CLK-Signalweg 122 und dem Latch 590. Das Latch 590 ist elektrisch gekoppelt mit den nFET-Latch-D-Daten-Eins-(Dn1d-) Signalweg 592 und dem nFET-Latch-D-Daten-Zwei-(Dn2d-) Signalweg 594.

Die Referenzschaltung 500 gibt das VnRSS-Signal durch den Signalweg 504 an die Inverterreihe 522 aus. Das VnRSS-Signal wird durch die Inverterreihe 522 empfangen und steuert die Inverterreihe 522. Die Inverterreihe 522 empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal. Auf der Basis des VnRSS-Signals, das von der Referenzschaltung 500 empfangen wird, wird das CLK-Signal verzögert, während sich dasselbe durch die Inverterreihe 522 ausbreitet. Die Inverterreihe 522 gibt ein verzögertes Taktsignal, das proportional zu dem VnRSS-Signal ist, das von der Referenzschaltung 500 empfangen wird, durch den Signalweg 524 an das Latch 530 aus.

Die Testschaltung 150a gibt das VnM-Signal durch den Signalweg 152a an die Inverterreihe 526 aus. Das VnM-Signal wird durch die Inverterreihe 526 empfangen und steuert die Inverterreihe 526. Die Inverterreihe 526 empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal. Auf der Basis des VnM-Signals, das von der Testschaltung 150a empfangen wird, wird das CLK-Signal verzögert, während sich dasselbe durch die Inverterreihe 526 ausbreitet. Die Inverterreihe 526 gibt ein verzögertes Taktsignal, das proportional zu dem VnM-Signal ist, das von der Testschaltung 150a empfangen wird, durch den Signalweg 528 zu dem Latch 530 aus.

Das Latch 530 empfängt das verzögerte Taktsignal von der Inverterreihe 522 durch den Signalweg 524 und das verzögerte Taktsignal von der Inverterreihe 526 durch den Signalweg 528. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 524 vor der ansteigenden Flanke des verzögerten Taktsignals auf dem Signalweg 528 an dem Eingang des Latch 530 ankommt, gibt das Latch 530 ein Signal mit logisch hohem Pegel auf dem Dn1a-Signalweg 532 aus und ein Signal mit logisch niedrigem Pegel auf dem Dn2a-Signalweg 534. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 528 vor der ansteigenden Flanke des verzögerten Taktsignals auf dem Signalweg 524 an dem Eingang des Latch 530 ankommt, gibt das Latch 530 ein Signal mit logisch niedrigem Pegel auf dem Dn1a-Signalweg 532 aus und ein Signal mit logisch hohem Pegel auf dem Dn2a-Signalweg 534. Das Latch 530 behält die Ausgangssignale auf dem Dn1a-Signalweg 532 und dem Dn2a-Signalweg 534 bei, bis eine weitere Bewertung durchgeführt wird.

Die Referenzschaltung 500 gibt das VnRS-Signal durch den Signalweg 508 an die Inverterreihe 542 aus. Das VnRS-Signal wird durch die Inverterreihe 542 empfangen und steuert die Inverterreihe 542. Die Inverterreihe 542 empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal. Auf der Basis des VnRS-Signals, das von der Referenzschaltung 500 empfangen wird, wird das CLK-Signal verzögert, während sich dasselbe durch die Inverterreihe 542 ausbreitet. Die Inverterreihe 542 gibt ein verzögertes Taktsignal, das proportional zu dem VnRS-Signal ist, das von der Referenzschaltung 500 empfangen wird, durch den Signalweg 544 an das Latch 550 aus.

Die Testschaltung 150a gibt das VnM-Signal durch den Signalweg 152a an die Inverterreihe 546 aus. Das VnM-Signal wird durch die Inverterreihe 546 empfangen und steuert die Inverterreihe 546. Die Inverterreihe 546 empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal. Auf der Basis des VnM-Signals, das von der Testschaltung 150a empfangen wird, wird das CLK-Signal verzögert, während sich dasselbe durch die Inverterreihe 546 ausbreitet. Die Inverterreihe 546 gibt ein verzögertes Taktsignal, das proportional zu dem VnM-Signal ist, das von der Testschaltung 150a empfangen wurde, durch den Signalweg 548 an das Latch 550 aus.

Das Latch 550 empfängt das verzögerte Taktsignal von der Inverterreihe 542 durch den Signalweg 544 und das verzögerte Taktsignal von der Inverterreihe 546 durch den Signalweg 548. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 544 vor der ansteigenden Flanke des verzögerten Taktsignals auf dem Signalweg 548 an dem Eingang des Latch 550 ankommt, gibt das Latch 550 ein Signal mit logisch hohem Pegel auf dem Dn1b-Signalweg 552 aus und ein Signal mit logisch niedrigem Pegel auf dem Dn2b-Signalweg 554. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 548 vor der ansteigenden Flanke des verzögerten Taktsignals auf dem Signalweg 544 an dem Eingang des Latch 550 ankommt, gibt das Latch 550 ein Signal mit logisch niedrigem Pegel auf dem Dn1b-Signalweg 552 aus und ein Signal mit logisch hohem Pegel auf dem Dn2b-Signalweg 554. Das Latch 550 behält die Ausgangssignale auf dem Dn1b-Signalweg 552 und dem Dn2b-Signalweg 554 bei, bis eine weitere Bewertung durchgeführt wird.

Die Referenzschaltung 500 gibt das VnRF-Signal durch den Signalweg 512 an die Inverterreihe 562 aus. Das VnRS-Signal wird durch die Inverterreihe 562 empfangen und steuert die Inverterreihe 562. Die Inverterreihe 5462 empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal. Auf der Basis des VnRF-Signals, das von der Referenzschaltung 500 empfangen wird, wird das CLK-Signal verzögert, während sich dasselbe durch die Inverterreihe 562 ausbreitet. Die Inverterreihe 562 gibt ein verzögertes Taktsignal, das proportional zu dem VnRF-Signal ist, das von der Referenzschaltung 500 empfangen wird, durch den Signalweg 564 an das Latch 570 aus.

Die Testschaltung 150a gibt das VnM-Signal durch den Signalweg 152a an die Inverterreihe 566 aus. Das VnM-Signal wird durch die Inverterreihe 566 empfangen und steuert die Inverterreihe 566. Die Inverterreihe 566 empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal. Auf der Basis des VnM-Signals, das von der Testschaltung 150a empfangen wird, wird das CLK-Signal verzögert, während sich dasselbe durch die Inverterreihe 566 ausbreitet. Die Inverterreihe 566 gibt ein verzögertes Taktsignal, das proportional zu dem VnM-Signal ist, das von der Testschaltung 150a empfangen wurde, durch den Signalweg 568 an das Latch 570 aus.

Das Latch 570 empfängt das verzögerte Taktsignal von der Inverterreihe 562 durch den Signalweg 564 und das verzögerte Taktsignal von der Inverterreihe 566 durch den Signalweg 568. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 564 vor der ansteigenden Flanke des verzögerten Taktsignals auf dem Signalweg 568 an dem Eingang des Latch 570 ankommt, gibt das Latch 570 ein Signal mit logisch hohem Pegel auf dem Dn1c-Signalweg 572 aus und ein Signal mit logisch niedrigem Pegel auf dem Dn2c-Signalweg 574. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 568 vor der ansteigenden Flanke des verzögerten Taktsignals auf dem Signalweg 564 an dem Eingang des Latch 570 ankommt, gibt das Latch 570 ein Signal mit logisch niedrigem Pegel auf dem Dn1c-Signalweg 532 aus und ein Signal mit logisch hohem Pegel auf dem Dn2c-Signalweg 574. Das Latch 570 behält die Ausgangssignale auf dem Dn1c-Signalweg 572 und dem Dn2c-Signalweg 574 bei, bis eine weitere Bewertung durchgeführt wird.

Die Referenzschaltung 500 gibt das VnRFF-Signal durch den Signalweg 516 an die Inverterreihe 582 aus. Das VnRFF-Signal wird durch die Inverterreihe 582 empfangen und steuert die Inverterreihe 582. Die Inverterreihe 582 empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal. Auf der Basis des VnRFF-Signals, das von der Referenzschaltung 500 empfangen wird, wird das CLK-Signal verzögert, während sich dasselbe durch die Inverterreihe 582 ausbreitet. Die Inverterreihe 582 gibt ein verzögertes Taktsignal, das proportional zu dem VnRFF-Signal ist, das von der Referenzschaltung 500 empfangen wird, durch den Signalweg 584 an das Latch 590 aus.

Die Testschaltung 150a gibt das VnM-Signal durch den Signalweg 152a an die Inverterreihe 546 aus. Das VnM-Signal wird durch die Inverterreihe 586 empfangen und steuert die Inverterreihe 586. Die Inverterreihe 586 empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal. Auf der Basis des VnM-Signals, das von der Testschaltung 150a empfangen wird, wird das CLK-Signal verzögert, während sich dasselbe durch die Inverterreihe 586 ausbreitet. Die Inverterreihe 586 gibt ein verzögertes Taktsignal, das proportional zu dem VnM-Signal ist, das von der Testschaltung 150a empfangen wurde, durch den Signalweg 588 an das Latch 590 aus.

Das Latch 590 empfängt das verzögerte Taktsignal von der Inverterreihe 582 durch den Signalweg 584 und das verzögerte Taktsignal von der Inverterreihe 586 durch den Signalweg 588. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 584 vor der ansteigenden Flanke des verzögerten Taktsignals auf dem Signalweg 588 an dem Eingang des Latch 590 ankommt, gibt das Latch 590 ein Signal mit logisch hohem Pegel auf dem Dn1d-Signalweg 592 aus und ein Signal mit logisch niedrigem Pegel auf dem Dn2d-Signalweg 594. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 588 vor der ansteigenden Flanke des verzögerten Taktsignals auf dem Signalweg 584 an dem Eingang des Latch 590 ankommt, gibt das Latch 590 ein Signal mit logisch niedrigem Pegel auf dem Dn1d-Signalweg 592 aus und ein Signal mit logisch hohem Pegel auf dem Dn2d-Signalweg 594. Das Latch 590 behält die Ausgangssignale auf dem Dn1d-Signalweg 592 und dem Dn2d-Signalweg 594 bei, bis eine weitere Bewertung durchgeführt wird.

Die nachfolgende Tabelle I zeigt die Werte für Dn1a, Dn2a, Dn1b, Dn2b, Dn1c, Dn2c, Dn1d und Dn2d auf der Basis des Werts von VnM an. Eine „0" zeigt einen logisch niedrigen Pegel an und eine „1" zeigt einen logisch hohen Pegel an. Die Ausgangssignale, die den Prozess für nFET 344 anzeigen, werden zu OCD 112 oder anderen Schaltungen geleitet, um die Schaltungen auf der Basis des Prozesses einzustellen.

Tabelle I

16 ist ein schematisches Diagramm, das ein Ausführungsbeispiel einer Referenzschaltung 600 zum Liefern mehrerer Referenzsignale zum Bewerten des Prozesses für einen pFET darstellt. Die Referenzschaltung 600 umfasst eine Stromquelle 604 und Widerstände 608, 612, 616 und 619. Die Stromquelle 604 ist durch den Weg 602 elektrisch gekoppelt mit VINT 320 und durch den Schnellster-Prozess-pFET-Referenzspannung-(VpRFF-) Signalweg 606 mit dem Widerstand 608. Der Widerstand 608 ist elektrisch gekoppelt mit dem Widerstand 612 durch den Schneller-Prozess-pFET-Referenzspannung-(VpRF-) Signalweg 610. Der Widerstand 612 ist elektrisch gekoppelt mit dem Widerstand 616 durch den Langsamer-Prozess-pFET-Referenzspannung-(VpRS-) Signalweg 614. Der Widerstand 616 ist elektrisch gekoppelt mit dem Widerstand 619 durch den Langsamster-Prozess-pFET-Referenzspannung-(VpRSS-) Signalweg 618. Der Widerstand 619 ist elektrisch gekoppelt mit einem gemeinsamen Potential oder Masse 224 durch den Weg 620. Die Summe der Widerstandswerte der Widerstände 608, 612, 616 und 619 ist im Wesentlichen gleich wie der Widerstandswert des Widerstands 410.

Die Referenzschaltung 600 liefert vier Referenzspannungen zum Vergleichen mit VpM von der Testschaltung 150b. VpRSS zeigt den langsamsten Prozess für pFET 408 an. VpRS zeigt einen langsamen Prozess für pFET 408 an, der aber schneller ist als VpRSS. VpRR zeigt einen schnellen Prozess für pFET 408 an und VpRFF zeigt den schnellsten Prozess für pFET 408 an. Bei anderen Ausführungsbeispielen umfasst die Referenzschaltung 600 mehr als vier Widerstände zum Liefern von mehr als vier Referenzspannungen. Jede geeignete Anzahl von Widerständen zum Liefern jeder geeigneten Anzahl von Referenzspannungen kann vorgesehen sein.

17 ist ein Blockdiagramm, das ein Ausführungsbeispiel einer Bewertungsschaltung 621 mit mehreren Latches zum Bewerten des Prozesses für pFET 408 darstellt. Die Bewertungsschaltung 621 umfasst Inverterreihen 622, 626, 642, 646, 662, 666, 682 und 686 und Latches 630, 650, 670 und 690. Bei einem Ausführungsbeispiel werden die Inverterreihen 626, 646, 666 und 686 ersetzt durch einen einzigen Inverter mit einem Ausgang, der mit den Latches 630, 650, 670 und 690 gekoppelt ist. Die Inverterreihen 622, 626, 642, 646, 662, 666, 682 und 686 sind ähnlich wie die Inverterreihe 128. Die Latches 630, 650, 670 und 690 sind ähnlich wie das Latch 140.

Die Inverterreihe 622 ist durch den Signalweg 624 elektrisch gekoppelt mit dem VpRFF-Signalweg 606, dem CLK-Signalweg 122 und dem Latch 630. Die Inverterreihe 626 ist durch den Signalweg 628 elektrisch gekoppelt mit dem VpM-Signalweg 152b, dem CLK-Signalweg 122 und dem Latch 630. Das Latch 630 ist elektrisch gekoppelt mit dem pFET-Latch-A-Daten-Eins-(Dp1a-) Signalweg 632 und dem pFET-Latch-A-Daten-Zwei-(Dp2a-) Signalweg 634.

Die Inverterreihe 642 ist durch den Signalweg 644 elektrisch gekoppelt mit dem VpRF-Signalweg 610, dem CLK-Signalweg 122 und dem Latch 650. Die Inverterreihe 646 ist durch den Signalweg 648 elektrisch gekoppelt mit dem VpM-Signalweg 152b, dem CLK-Signalweg 122 und dem Latch 650. Das Latch 650 ist elektrisch gekoppelt mit dem pFET-Latch-B-Daten-Eins-(Dp1b-) Signalweg 652 und dem pFET-Latch-B-Daten-Zwei-(Dp2b-) Signalweg 654.

Die Inverterreihe 662 ist durch den Signalweg 624 elektrisch gekoppelt mit dem VpRS-Signalweg 614, dem CLK-Signalweg 122 und dem Latch 670. Die Inverterreihe 666 ist durch den Signalweg 668 elektrisch gekoppelt mit dem VpM-Signalweg 152b, dem CLK-Signalweg 122 und dem Latch 670. Das Latch 670 ist elektrisch gekoppelt mit dem pFET-Latch-C-Daten-Eins-(Dp1c-) Signalweg 672 und dem pFET-Latch-C-Daten-Zwei-(Dp2c-) Signalweg 674.

Die Inverterreihe 682 ist durch den Signalweg 624 elektrisch gekoppelt mit dem VpRSS-Signalweg 618, dem CLK-Signalweg 122 und dem Latch 690. Die Inverterreihe 686 ist durch den Signalweg 688 elektrisch gekoppelt mit dem VpM-Signalweg 152b, dem CLK-Signalweg 122 und dem Latch 690. Das Latch 690 ist elektrisch gekoppelt mit dem pFET-Latch-D-Daten-Eins-(Dp1d-) Signalweg 692 und dem pFET-Latch-D-Daten-Zwei-(Dp2d-) Signalweg 694.

Die Referenzschaltung 600 gibt das VpRFF-Signal durch den Signalweg 606 an die Inverterreihe 622 aus. Das VpRFF-Signal wird durch die Inverterreihe 622 empfangen und steuert die Inverterreihe 622. Die Inverterreihe 622 empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal.

Auf der Basis des VpRFF-Signals, das von der Referenzschaltung 600 empfangen wird, wird das CLK-Signal verzögert, während sich dasselbe durch die Inverterreihe 622 ausbreitet. Die Inverterreihe 622 gibt ein verzögertes Taktsignal, das proportional zu dem VpRFF-Signal ist, das von der Referenzschaltung 600 empfangen wird, durch den Signalweg 624 an das Latch 630 aus.

Die Testschaltung 150b gibt das VpM-Signal durch den Signalweg 152b an die Inverterreihe 626 aus. Das VpM-Signal wird durch die Inverterreihe 626 empfangen und steuert die Inverterreihe 626. Die Inverterreihe 626 empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal. Auf der Basis des VpM-Signals, das von der Testschaltung 150b empfangen wird, wird das CLK-Signal verzögert, während sich dasselbe durch die Inverterreihe 626 ausbreitet. Die Inverterreihe 626 gibt ein verzögertes Taktsignal, das proportional zu dem VpM-Signal ist, das von der Testschaltung 150b empfangen wird, durch den Signalweg 628 an das Latch 630 aus.

Das Latch 630 empfängt das verzögerte Taktsignal von der Inverterreihe 622 durch den Signalweg 624 und das verzögerte Taktsignal von der Inverterreihe 626 durch den Signalweg 628. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 624 vor der ansteigenden Flanke des verzögerten Taktsignals auf dem Signalweg 628 an dem Eingang des Latch 630 ankommt, gibt das Latch 630 ein Signal mit logisch hohem Pegel auf dem Dp1a-Signalweg 632 aus und ein Signal mit logisch niedrigem Pegel auf dem Dp2a-Signalweg 634. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 628 vor der ansteigenden Flanke des verzögerten Taktsignals auf dem Signalweg 624 an dem Eingang des Latch 630 ankommt, gibt das Latch 630 ein Signal mit logisch niedrigem Pegel auf dem Dp1a-Signalweg 632 aus und ein Signal mit logisch hohem Pegel auf dem Dp2a-Signalweg 634. Das Latch 630 behält die Ausgangssignale auf dem Dp1a-Signalweg 632 und dem Dp2a-Signalweg 634 bei, bis eine weitere Bewertung durchgeführt wird.

Die Referenzschaltung 600 gibt das VpRF-Signal durch den Signalweg 610 an die Inverterreihe 642 aus. Das VpRF-Signal wird durch die Inverterreihe 642 empfangen und steuert die Inverterreihe 642. Die Inverterreihe 642 empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal. Auf der Basis des VpRF-Signals, das von der Referenzschaltung 600 empfangen wird, wird das CLK-Signal verzögert, während sich dasselbe durch die Inverterreihe 642 ausbreitet. Die Inverterreihe 642 gibt ein verzögertes Taktsignal, das proportional zu dem VpRF-Signal ist, das von der Referenzschaltung 600 empfangen wird, durch den Signalweg 644 an das Latch 650 aus.

Die Testschaltung 150b gibt das VpM-Signal durch den Signalweg 152b an die Inverterreihe 646 aus. Das VpM-Signal wird durch die Inverterreihe 646 empfangen und steuert die Inverterreihe 646. Die Inverterreihe 646 empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal. Auf der Basis des VpM-Signals, das von der Testschaltung 150b empfangen wird, wird das CLK-Signal verzögert, während sich dasselbe durch die Inverterreihe 646 ausbreitet. Die Inverterreihe 646 gibt ein verzögertes Taktsignal, das proportional zu dem VpM-Signal ist, das von der Testschaltung 150b empfangen wird, durch den Signalweg 648 an das Latch 650 aus.

Das Latch 650 empfängt das verzögerte Taktsignal von der Inverterreihe 642 durch den Signalweg 644 und das verzögerte Taktsignal von der Inverterreihe 646 durch den Signalweg 648. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 644 vor der ansteigenden Flanke des verzögerten Taktsignals auf dem Signalweg 648 an dem Eingang des Latch 650 ankommt, gibt das Latch 650 ein Signal mit logisch hohem Pegel auf dem Dp1b-Signalweg 652 aus und ein Signal mit logisch niedrigem Pegel auf dem Dp2b-Signalweg 654. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 648 vor der ansteigenden Flanke des verzögerten Taktsignals auf dem Signalweg 644 an dem Eingang des Latch 650 ankommt, gibt das Latch 650 ein Signal mit logisch niedrigem Pegel auf dem Dp1b-Signalweg 652 aus und ein Signal mit logisch hohem Pegel auf dem Dp2b-Signalweg 654. Das Latch 650 behält die Ausgangssignale auf dem Dp1b-Signalweg 652 und dem Dp2b-Signalweg 654 bei, bis eine weitere Bewertung durchgeführt wird.

Die Referenzschaltung 600 gibt das VpRS-Signal durch den Signalweg 614 an die Inverterreihe 662 aus. Das VpRS-Signal wird durch die Inverterreihe 662 empfangen und steuert die Inverterreihe 662. Die Inverterreihe 662 empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal. Auf der Basis des VpRFF-Signals, das von der Referenzschaltung 600 empfangen wird, wird das CLK-Signal verzögert, während sich dasselbe durch die Inverterreihe 662 ausbreitet. Die Inverterreihe 662 gibt ein verzögertes Taktsignal, das proportional zu dem VpRS-Signal ist, das von der Referenzschaltung 600 empfangen wird, durch den Signalweg 664 an das Latch 670 aus.

Die Testschaltung 150b gibt das VpM-Signal durch den Signalweg 152b an die Inverterreihe 666 aus. Das VpM-Signal wird durch die Inverterreihe 666 empfangen und steuert die Inverterreihe 666. Die Inverterreihe 666 empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal. Auf der Basis des VpM-Signals, das von der Testschaltung 150b empfangen wird, wird das CLK-Signal verzögert, während sich dasselbe durch die Inverterreihe 666 ausbreitet. Die Inverterreihe 666 gibt ein verzögertes Taktsignal, das proportional zu dem VpM-Signal ist, das von der Testschaltung 150b empfangen wird, durch den Signalweg 668 an das Latch 670 aus.

Das Latch 670 empfängt das verzögerte Taktsignal von der Inverterreihe 662 durch den Signalweg 664 und das verzögerte Taktsignal von der Inverterreihe 666 durch den Signalweg 668. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 664 vor der ansteigenden Flanke des verzögerten Taktsignals auf dem Signalweg 668 an dem Eingang des Latch 670 ankommt, gibt das Latch 670 ein Signal mit logisch hohem Pegel auf dem Dp1c-Signalweg 672 aus und ein Signal mit logisch niedrigem Pegel auf dem Dp2a-Signalweg 674. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 668 vor der ansteigenden Flanke des verzögerten Taktsignals auf dem Signalweg 664 an dem Eingang des Latch 670 ankommt, gibt das Latch 670 ein Signal mit logisch niedrigem Pegel auf dem Dp1c-Signalweg 672 aus und ein Signal mit logisch hohem Pegel auf dem Dp2c-Signalweg 674. Das Latch 670 behält die Ausgangssignale auf dem Dp1c-Signalweg 672 und dem Dp2c-Signalweg 674 bei, bis eine weitere Bewertung durchgeführt wird.

Die Referenzschaltung 600 gibt das VpRSS-Signal durch den Signalweg 618 an die Inverterreihe 682 aus. Das VpRSS-Signal wird durch die Inverterreihe 682 empfangen und steuert die Inverterreihe 682. Die Inverterreihe 682 empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal. Auf der Basis des VpRFF-Signals, das von der Referenzschaltung 600 empfangen wird, wird das CLK-Signal verzögert, während sich dasselbe durch die Inverterreihe 682 ausbreitet. Die Inverterreihe 682 gibt ein verzögertes Taktsignal, das proportional zu dem VpRSS-Signal ist, das von der Referenzschaltung 600 empfangen wird, durch den Signalweg 684 an das Latch 690 aus.

Die Testschaltung 150b gibt das VpM-Signal durch den Signalweg 152b an die Inverterreihe 686 aus. Das VpM-Signal wird durch die Inverterreihe 686 empfangen und steuert die Inverterreihe 686. Die Inverterreihe 686 empfängt das CLK-Signal durch den CLK-Signalweg 122 als ein Eingangssignal. Auf der Basis des VpM-Signals, das von der Testschaltung 150b empfangen wird, wird das CLK-Signal verzögert, während sich dasselbe durch die Inverterreihe 686 ausbreitet. Die Inverterreihe 686 gibt ein verzögertes Taktsignal, das proportional zu dem VpM-Signal ist, das von der Testschaltung 150b empfangen wird, durch den Signalweg 688 an das Latch 690 aus.

Das Latch 690 empfängt das verzögerte Taktsignal von der Inverterreihe 682 durch den Signalweg 684 und das verzögerte Taktsignal von der Inverterreihe 686 durch den Signalweg 688. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 684 vor der ansteigenden Flanke des verzögerten Taktsignals auf dem Signalweg 688 an dem Eingang des Latch 690 ankommt, gibt das Latch 690 ein Signal mit logisch hohem Pegel auf dem Dp1d-Signalweg 692 aus und ein Signal mit logisch niedrigem Pegel auf dem Dp2a-Signalweg 694. Falls die ansteigende Flanke des verzögerten Taktsignals auf dem Signalweg 688 vor der ansteigenden Flanke des verzögerten Taktsignals auf dem Signalweg 684 an dem Eingang des Latch 690 ankommt, gibt das Latch 690 ein Signal mit logisch niedrigem Pegel auf dem Dp1d-Signalweg 692 aus und ein Signal mit logisch hohem Pegel auf dem Dp2d-Signalweg 694. Das Latch 690 behält die Ausgangssignale auf dem Dp1d-Signalweg 692 und dem Dp2d-Signalweg 694 bei, bis eine weitere Bewertung durchgeführt wird.

Die nachfolgende Tabelle II zeigt die Werte für Dp1a, Dp2a, Dp1b, Dp2b, Dp1c, Dp2c, Dp1d und Dp2d auf der Basis des Werts von VpM an. Eine „0" zeigt einen logisch niedrigen Pegel an und eine „1" zeigt einen logisch hohen Pegel an. Die Ausgangssignale, die den Prozess für pFET 408 anzeigen, werden zu dem OCD 112 oder anderen Schaltungen geleitet, um die Schaltungen auf der Basis des Prozesses einzustellen.

Tabelle II

Die hierin beschriebenen Bewertungsschaltungen ermöglichen eine Hochgeschwindigkeitsbewertung der Prozess- und Spannungscharakteristika eines Halbleiterchips. Die Informationen, die von den Bewertungsschaltungen erhalten werden, können verwendet werden, um den Halbleiterchip einzustellen, um alle Auswirkungen aufgrund von Schwankungen bei den Prozess- oder Spannungscharakteristika auszugleichen.


Anspruch[de]
  1. Bewertungsschaltung (108), die folgende Merkmale umfasst:

    eine Testschaltung (124, 150), die konfiguriert ist, um eine Testspannung zu liefern, die eine Charakteristik eines Halbleiterbauelements anzeigt;

    eine Referenzschaltung (132, 142), die konfiguriert ist, um eine erste Referenzspannung zu liefern;

    eine erste Verzögerungsschaltung, die konfiguriert ist, um die Testspannung in eine erste Verzögerung umzuwandeln;

    eine zweite Verzögerungsschaltung, die konfiguriert ist, um die erste Referenzspannung in eine zweite Verzögerung umzuwandeln; und

    eine erste Verriegelungsschaltung, die konfiguriert ist, um eine Beziehung zwischen der ersten Verzögerung und der zweiten Verzögerung zu bestimmen.
  2. Bewertungsschaltung gemäß Anspruch 1, bei der die Charakteristik des Halbleiterbauelements eine Charakteristik eines Transistors in dem Halbleiterbauelement ist.
  3. Bewertungsschaltung gemäß Anspruch 2, bei der der Transistor entweder ein Negativ-Kanal-Feldeffekttransistor oder ein Positiv-Kanal-Feldeffekttransistor ist.
  4. Auswertungsschaltung gemäß Anspruch 2 oder 3, bei der die Charakteristik des Transistors ein Prozess des Transistors ist.
  5. Bewertungsschaltung gemäß einem der Ansprüche 1 bis 4, bei der die Charakteristik des Halbleiterbauelements ein zugeführter Spannungspegel ist.
  6. Bewertungsschaltung gemäß einem der Ansprüche 1 bis 5, bei dem die Testschaltung einen Spannungsteiler umfasst.
  7. Bewertungsschaltung gemäß einem der Ansprüche 1 bis 6, bei der die Referenzschaltung entweder eine Stromquelle oder eine Spannungsquelle umfasst.
  8. Bewertungsschaltung gemäß einem der Ansprüche 1 bis 7, bei der die erste Verzögerungsschaltung einen mit Strom unterversorgten Inverter umfasst, der durch die Testspannung gesteuert wird, wobei der mit Strom unterversorgte Inverter einen Taktsignaleingang und einen verzögerten Taktsignalausgang aufweist, die die Testspannung anzeigen.
  9. Bewertungsschaltung gemäß einem der Ansprüche 1 bis 8, bei der die zweite Verzögerungsschaltung einen mit Strom unterversorgten Inverter umfasst, der durch die erste Referenzspannung gesteuert wird, wobei der mit Strom unterversorgte Inverter einen Taktsignaleingang und einen verzögerten Taktsignalausgang aufweist, die die erste Referenzspannung anzeigen.
  10. Bewertungsschaltung gemäß einem der Ansprüche 1 bis 9, bei der die Testschaltung einen ersten Widerstand umfasst zum Teilen einer inneren Spannung und die Referenzschaltung einen zweiten Widerstand zum Teilen der inneren Spannung umfasst.
  11. Bewertungsschaltung gemäß Anspruch 10, bei der der erste Widerstand und der zweite Widerstand einen gleichen Widerstandswert aufweisen.
  12. Bewertungsschaltung gemäß einem der Ansprüche 1 bis 11, bei der die erste Verriegelungsschaltung ein NAND-Latch umfasst.
  13. Bewertungsschaltung gemäß einem der Ansprüche 1 bis 12, bei der die erste Verriegelungsschaltung konfiguriert ist, um ein Signal zu latchen, das anzeigt, ob die erste Verzögerung oder die zweite Verzögerung kürzer ist.
  14. Bewertungsschaltung gemäß einem der Ansprüche 1 bis 13, bei der die Referenzschaltung konfiguriert ist, um eine zweite Referenzspannung zu liefern, wobei die Bewertungsschaltung ferner folgende Merkmale umfasst:

    eine dritte Verzögerungsschaltung, die konfiguriert ist, um die zweite Referenzspannung in eine dritte Verzögerung umzuwandeln; und

    eine zweite Verriegelungsschaltung, die konfiguriert ist, um eine Beziehung zwischen der ersten Verzögerung und der dritten Verzögerung zu bestimmen.
  15. Bewertungsschaltung gemäß Anspruch 14, bei der die Referenzschaltung konfiguriert ist, um eine dritte Referenzspannung und eine vierte Referenzspannung zu liefern, wobei die Bewertungsschaltung ferner folgende Merkmale umfasst:

    eine vierte Verzögerungsschaltung, die konfiguriert ist, um die dritte Referenzspannung in eine vierte Verzögerung umzuwandeln;

    eine fünfte Verzögerungsschaltung, die konfiguriert ist, um die vierte Referenzspannung in eine fünfte Verzögerung umzuwandeln;

    eine dritte Verriegelungsschaltung, die konfiguriert ist, um eine Beziehung zwischen der ersten Verzögerung und der vierten Verzögerung zu bestimmen; und eine vierte Verriegelungsschaltung, die konfiguriert

    ist, um eine Beziehung zwischen der ersten Verzögerung und der fünften Verzögerung zu bestimmen.
  16. Bewertungsschaltung gemäß Anspruch 15, bei der die erste Referenzspannung einen ersten Prozess für die Charakteristik des Halbleiterbauelements anzeigt, die zweite Referenzspannung einen zweiten Prozess für die Charakteristik des Halbleiterbauelements anzeigt, die dritte Referenzspannung einen dritten Prozess für die Charakteristik des Halbleiterbauelements anzeigt, und die vierte Referenzspannung einen vierten Prozess für die Charakteristik des Halbleiterbauelements anzeigt.
  17. Bewertungsschaltung gemäß Anspruch 16, bei der der erste Prozess langsamer ist als der zweite Prozess, der zweite Prozess langsamer ist als der dritte Prozess und der dritte Prozess langsamer ist als der vierte Prozess.
  18. Halbleiterprozessbewertungsschaltung, die folgende Merkmale umfasst:

    eine erste Testschaltung, die konfiguriert ist, um eine externe Spannung zu empfangen und ein erstes Signal zu liefern, das die externe Spannung anzeigt;

    eine erste mit Strom unterversorgte Inverterreihe, die durch das erste Signal gesteuert wird, wobei die erste mit Strom unterversorgte Inverterreihe konfiguriert ist, um ein Taktsignal zu empfangen und ein erstes verzögertes Taktsignal zu liefern, das das erste Signal anzeigt;

    eine erste Referenzschaltung, die konfiguriert ist, um ein zweites Signal zu liefern, das einen Nennwert für das erste Signal anzeigt;

    eine zweite mit Strom unterversorgte Inverterreihe, die durch das zweite Signal gesteuert wird, wobei die zweite mit Strom unterversorgte Inverterreihe konfiguriert ist, um das Taktsignal zu empfangen und ein zweites verzögertes Taktsignal zu liefern, das das zweite Signal anzeigt;

    eine zweite Testschaltung, die konfiguriert ist, um ein drittes Signal zu liefern, das einen Prozess eines Transistors anzeigt;

    eine dritte mit Strom unterversorgte Inverterreihe, die durch das dritte Signal gesteuert wird, wobei die dritte mit Strom unterversorgte Inverterreihe konfiguriert ist, um das zweite verzögerte Taktsignal zu empfangen und ein drittes verzögertes Taktsignal zu liefern, das das dritte Signal und das zweite Signal anzeigt;

    eine zweite Referenzschaltung, die konfiguriert ist, um ein viertes Signal zu liefern, das einen Nennwert für das dritte Signal anzeigt;

    eine vierte mit Strom unterversorgte Inverterreihe, die durch das vierte Signal gesteuert wird, wobei die vierte mit Strom unterversorgte Inverterreihe konfiguriert ist, um das erste verzögerte Taktsignal zu empfangen und ein viertes verzögertes Taktsignal zu liefern, das das vierte Signal und das erste Signal anzeigt; und

    ein Latch, das konfiguriert ist, um das dritte verzögerte Taktsignal und das vierte verzögerte Taktsignal zu empfangen und zu bestimmen, ob das dritte verzögerte Taktsignal weniger verzögert ist als das vierte verzögerte Taktsignal.
  19. Halbleiterprozessbewertungsschaltung gemäß Anspruch 18, bei der der Transistor entweder ein Negativ-Kanal-Feldeffekttransistor oder ein Positiv-Kanal-Feldeffekttransistor ist.
  20. Prozessdetektor, der folgende Merkmale umfasst:

    eine Einrichtung zum Liefern einer Testspannung, die eine Charakteristik eines Halbleiterbauelements anzeigt;

    eine Einrichtung zum Umwandeln der Testspannung in eine erste Verzögerung;

    eine Einrichtung zum Liefern einer ersten Referenzspannung;

    eine Einrichtung zum Umwandeln der ersten Referenzspannung in eine zweite Verzögerung; und

    eine Einrichtung zum Bestimmen einer Beziehung zwischen der ersten Verzögerung und der zweiten Verzögerung.
  21. Prozessdetektor gemäß Anspruch 20, der ferner folgende Merkmale umfasst:

    eine Einrichtung zum Liefern einer zweiten Referenzspannung;

    eine Einrichtung zum Umwandeln der zweiten Referenzspannung in eine dritte Verzögerung; und eine Einrichtung zum Bestimmen einer Beziehung zwischen der ersten Verzögerung und der dritten Verzögerung.
  22. Verfahren zum Bewerten einer Charakteristik in einem Halbleiterbauelement, wobei das Verfahren folgende Schritte umfasst:

    Erzeugen einer Testspannung, die eine Charakteristik eines Halbleiterbauelements anzeigt;

    Erzeugen einer ersten Referenzspannung;

    Umwandeln der Testspannung in ein erstes verzögertes Taktsignal, das die Testspannung anzeigt;

    Umwandeln der ersten Referenzspannung in ein zweites verzögertes Taktsignal, das die erste Referenzspannung anzeigt; und

    Bestimmen, ob das erste verzögerte Taktsignal oder das zweite verzögerte Taktsignal weniger verzögert ist.
  23. Verfahren gemäß Anspruch 22, bei dem die Charakteristik des Halbleiterbauelements eine zugeführte Spannung zu dem Halbleiterbauelement ist.
  24. Verfahren gemäß Anspruch 22 oder 23, bei dem die Charakteristik des Halbleiterbauelements eine Charakteristik eines Feldeffekttransistors in dem Halbleiterbauelement ist.
  25. Verfahren gemäß einem der Ansprüche 22 bis 24, bei dem das Bestimmen, ob das erste verzögerte Taktsignal oder das zweite verzögerte Taktsignal weniger verzögert ist, das Latchen des ersten verzögerten Taktsignals und des zweiten verzögerten Taktsignals zum Übergehen zu einem logisch hohen Pegel umfasst.
  26. Verfahren gemäß einem der Ansprüche 22 bis 25, bei dem das Umwandeln der Testspannung in ein erstes verzögertes Taktsignal das Verzögern eines Taktsignals durch einen mit Strom unterversorgten Inverter umfasst, der durch die Testspannung gesteuert wird.
  27. Verfahren gemäß einem der Ansprüche 22 bis 26, bei dem das Umwandeln der ersten Referenzspannung in ein zweites verzögertes Taktsignal das Verzögern eines Taktsignals durch einen mit Strom unterversorgten Inverter umfasst, der durch die erste Referenzspannung gesteuert wird.
  28. Verfahren gemäß einem der Ansprüche 22 bis 27, das ferner folgende Schritte umfasst:

    Erzeugen einer zweiten Referenzspannung;

    Umwandeln der zweiten Referenzspannung in ein drittes verzögertes Taktsignal, das die zweite Referenzspannung anzeigt; und

    Bestimmen, ob das dritte verzögerte Taktsignal oder das erste verzögerte Taktsignal weniger verzögert ist.
  29. Speichersystem, das folgende Merkmale umfasst: eine Prozessdetektorschaltung, die folgende Merkmale umfasst:

    eine Testschaltung, die konfiguriert ist, um eine Testspannung zu liefern, die entweder eine Spannungs- oder eine Prozesscharakteristik eines Halbleiterbauelements anzeigt;

    eine Referenzschaltung, die konfiguriert ist, um eine Referenzspannung zu liefern;

    eine erste Verzögerungsschaltung, die einen ersten mit Strom unterversorgten Inverter umfasst, der durch die Testspannung gesteuert wird, wobei die erste Verzögerungsschaltung konfiguriert ist, um die Testspannung in eine erste Verzögerung umzuwandeln;

    eine zweite Verzögerungsschaltung, die einen zweiten mit Strom unterversorgten Inverter umfasst, der durch die Referenzspannung gesteuert wird, wobei die zweite Verzögerungsschaltung konfiguriert ist, um die Referenzspannung in eine zweite Verzögerung umzuwandeln; und

    eine Verriegelungsschaltung, die konfiguriert ist, um eine Beziehung zwischen der ersten Verzögerung und der zweiten Verzögerung zu bestimmen;

    eine chipexterne Treiberschaltung, die konfiguriert ist, um auf der Basis der Beziehung zwischen der ersten Verzögerung und der zweiten Verzögerung eingestellt zu werden; und

    einen dynamischen Direktzugriffsspeicher, der konfiguriert ist, um mit dem chipexternen Treiber zu kommunizieren.
  30. Speichersystem gemäß Anspruch 29, bei dem der Direktzugriffsspeicher einen synchronen dynamischen Direktzugriffsspeicher umfasst.
  31. Speichersystem gemäß Anspruch 29 oder 30, bei dem der Speicher einen synchronen dynamischen Doppeldatenratendirektzugriffsspeicher umfasst.
Es folgen 11 Blatt Zeichnungen






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